JPS6347854A - アクセス制御回路 - Google Patents
アクセス制御回路Info
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- JPS6347854A JPS6347854A JP19134586A JP19134586A JPS6347854A JP S6347854 A JPS6347854 A JP S6347854A JP 19134586 A JP19134586 A JP 19134586A JP 19134586 A JP19134586 A JP 19134586A JP S6347854 A JPS6347854 A JP S6347854A
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- 230000007704 transition Effects 0.000 description 8
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- 230000008901 benefit Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ・ブロセツナに関し、特にマイクロ・
プロセッサによる入出力ｆｆＮＩ １ｉｏＩ Ｃあるい
は主記憶のアクセス制御回路に関する。
プロセッサによる入出力ｆｆＮＩ １ｉｏＩ Ｃあるい
は主記憶のアクセス制御回路に関する。
従来、マイクロ・プロセッサが通信制御用１Ｇや磁気デ
ィスク制御ＩＣといった入出力制＠ＩＣをアクセスする
場合には、入出力命令を用いてアクセスを行なっており
、命令で連続して同一の入出力Ｍｌ！ｔｉｃをアクセス
する場合にもマイクロ・プロセッサの動作周波数が低く
、かつ命令のフェッチ動作が必ず入出力アクセスの間に
入るため、入出力制＠ｌＧのりカバリ一時間、つまり次
のアクセスが開始されるまでに空けなければならない時
間が問題になることはなかった。
ィスク制御ＩＣといった入出力制＠ＩＣをアクセスする
場合には、入出力命令を用いてアクセスを行なっており
、命令で連続して同一の入出力Ｍｌ！ｔｉｃをアクセス
する場合にもマイクロ・プロセッサの動作周波数が低く
、かつ命令のフェッチ動作が必ず入出力アクセスの間に
入るため、入出力制＠ｌＧのりカバリ一時間、つまり次
のアクセスが開始されるまでに空けなければならない時
間が問題になることはなかった。
第６図は従来のマイクロ・プロセッサが入出力命令を連
続して実行した場合の外部アクセスに関するタイミング
・チャートである。ストローブ信号は、データをリード
あるいはライトするための信号であり、アクティブの間
はアクセス時間を示し、インアクティブになってから再
びその入出力制’ＲＩＧをアクセスするためにストロー
ブ信号がアクティブになるまでがリカバリ一時間となる
。
続して実行した場合の外部アクセスに関するタイミング
・チャートである。ストローブ信号は、データをリード
あるいはライトするための信号であり、アクティブの間
はアクセス時間を示し、インアクティブになってから再
びその入出力制’ＲＩＧをアクセスするためにストロー
ブ信号がアクティブになるまでがリカバリ一時間となる
。
なお、Ｔ１．Ｔ１．Ｔ２．７３はそれぞれ外部アクセス
を行なわないアイドル状態、アドレス情報およびアクセ
スの情報を区別するための情報が出力される第１の状態
、アクセス・ストローブ信号がアクティブになってアク
セスが開始される第２の状態、アクセス・ストローブ信
号がインアクティブになってアクセスが終了する第３の
状態である。
を行なわないアイドル状態、アドレス情報およびアクセ
スの情報を区別するための情報が出力される第１の状態
、アクセス・ストローブ信号がアクティブになってアク
セスが開始される第２の状態、アクセス・ストローブ信
号がインアクティブになってアクセスが終了する第３の
状態である。
現在、ＬＳＩの集積度が向上するなかで、マイクロ・プ
ロセッサの性能、機能もミニ・コンピュータや汎用中型
コンピュータにせまるものがある。
ロセッサの性能、機能もミニ・コンピュータや汎用中型
コンピュータにせまるものがある。
特に素子技術の面では動作周波数の向上、アーキテクチ
ャの面ではパイプラインの構造の尋人などがあげられる
。
ャの面ではパイプラインの構造の尋人などがあげられる
。
アーキテクチャ面における性能向上に伴い、マイクロ・
プロセッサの外部をアクセスする比率、いわゆるバス・
アクセス率が非常に高くなってきた。つまり、パイプラ
イン構造のため、逐次的に処理されていた命令フェッチ
、命令デコード、オペランド・アクセス、命令実行とい
った処理が並行して実行されることになる。従って、オ
ペランドのアクセスも命令実行レベルにある命令の後に
実行される命令に必要なオペランドの読み出しが行なわ
れたり、命令実行レベルで終了した命令に含まれていた
オペランドの書き込みが行なわれることになる。
プロセッサの外部をアクセスする比率、いわゆるバス・
アクセス率が非常に高くなってきた。つまり、パイプラ
イン構造のため、逐次的に処理されていた命令フェッチ
、命令デコード、オペランド・アクセス、命令実行とい
った処理が並行して実行されることになる。従って、オ
ペランドのアクセスも命令実行レベルにある命令の後に
実行される命令に必要なオペランドの読み出しが行なわ
れたり、命令実行レベルで終了した命令に含まれていた
オペランドの書き込みが行なわれることになる。
このため、同一人出力制御ＩＣに対して入出力命令が連
続して実行される場合には入出力制ｔＩＩＩＣに対する
アクセスのためのバス・サイクルが連続して発生する場
合が在り得ることになり、入出力ＩＪｔ［ＩＩＣのりカ
バリ一時間を保証できないという問題が出て来る。
続して実行される場合には入出力制ｔＩＩＩＣに対する
アクセスのためのバス・サイクルが連続して発生する場
合が在り得ることになり、入出力ＩＪｔ［ＩＩＣのりカ
バリ一時間を保証できないという問題が出て来る。
この問題を解決する手段としてリカバリ一時間が問題と
なるような入出力制御ＩＣに対しては入出力命令を連続
して実行しないようにソフトウェアを作成する方法があ
げられる。ところが、この方法ではそのマイクロ・プロ
セッサのパイプライン構造、命令の並列実行の程度、ク
ロック周波数や、入出力制御ＯＩＣのりカバリ一時間と
いったハードウェア上の要素も考慮してソフトウェアを
作らなければならない。従って、ソフトウェア開発者に
対する負担が大きくなり、さらに上記のハードウェア上
の要素が異なった別のシステムでは同一プログラムが動
作しないということが発生しつる。
なるような入出力制御ＩＣに対しては入出力命令を連続
して実行しないようにソフトウェアを作成する方法があ
げられる。ところが、この方法ではそのマイクロ・プロ
セッサのパイプライン構造、命令の並列実行の程度、ク
ロック周波数や、入出力制御ＯＩＣのりカバリ一時間と
いったハードウェア上の要素も考慮してソフトウェアを
作らなければならない。従って、ソフトウェア開発者に
対する負担が大きくなり、さらに上記のハードウェア上
の要素が異なった別のシステムでは同一プログラムが動
作しないということが発生しつる。
種々のシステムで動作させるために、入出力命令間に十
分な時間を取るようなソフトウェアを作成したとしても
、リカバリ一時間を多く必要としないシステムではその
性能を十分に発揮できないことになる。
分な時間を取るようなソフトウェアを作成したとしても
、リカバリ一時間を多く必要としないシステムではその
性能を十分に発揮できないことになる。
以上述べたようにソフトウェアでリカバリ一時間を確保
する方法には欠点が多くある。
する方法には欠点が多くある。
もう一つの解決手段としては、アクセスが連続したよう
な場合にでもリカバリ一時間を満足するように動作周波
数を下げる方法がある。しかし、この方法では、マイク
ロ・プロセッサが本来持っている性能を十分に発揮する
ことができず、大幅な性能低下となってしまう。
な場合にでもリカバリ一時間を満足するように動作周波
数を下げる方法がある。しかし、この方法では、マイク
ロ・プロセッサが本来持っている性能を十分に発揮する
ことができず、大幅な性能低下となってしまう。
本発明のアクセス制御回路は、アクセス対象のアドレス
情報およびアクセスの種類を区別するための情報を出力
した後、ストローブ信号を発生することによりアクセス
対象へのアクセスを［Ｊｌ 始するアクセス制御回路に
おいて、前記ストローブ信号の発生を延期させるウェイ
ト信号人力と、アクセスを開始してから前記ストローブ
信号を発生させる以前の状態において前記ウェイト信号
がアクティブの場合には前記ストローブ信号の発生を押
え、前記ウェイト信号がインアクティブになってから前
記ストローブ信号を発生させる手段を有することを特徴
とする。 −１″ −−み 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
情報およびアクセスの種類を区別するための情報を出力
した後、ストローブ信号を発生することによりアクセス
対象へのアクセスを［Ｊｌ 始するアクセス制御回路に
おいて、前記ストローブ信号の発生を延期させるウェイ
ト信号人力と、アクセスを開始してから前記ストローブ
信号を発生させる以前の状態において前記ウェイト信号
がアクティブの場合には前記ストローブ信号の発生を押
え、前記ウェイト信号がインアクティブになってから前
記ストローブ信号を発生させる手段を有することを特徴
とする。 −１″ −−み 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明を実施した２相りロック方式のアクセス
制御回路の一実施例のブロック図である。
制御回路の一実施例のブロック図である。
組合わせ論理回路（ＰＬＡ）１０１は現在のバス・ステ
ートと外部からの入力信号により次のバス・ステートを
決定する論理回路である。Ｄ型フリップ・フロップ１０
５から１０９は第１のクロック１１５をクロック信号と
し、それぞれの出力は現在のバス・ステートであるアイ
ドルの状態Ｔｌバス・サイクルの第１の状ＨＴ１、バス
・サイクルの待ちの状ＩＴＰＷ１バス・サイクルの第２
の状態Ｔ２、バス・サイクルの第３の状ｆｉＴ３を示す
。アイドルの状態ＴＩはプロセッサが外部アクセスを行
なわない状態である。第１の状ＢＦ１はアクセスの最初
の状態で、プロセッサからはアドレス情報およびメモリ
に対するアクセスか入出力装置に対するアクセスかとい
ったアクセスの種類を区別するための情報が出力される
。持ちの状態ＴＰＷではプロセッサから出力された情報
は第１の状態Ｔ１において出力される情報がそのまま出
力される。第２の状態Ｔ２ではアクセス・ストローブ信
号がアクティブとなり、メモリ素子や入出力装置に対す
る実際のアクセスが開始される。本実施例では第２の状
態Ｔ２を示す信号、つまりＤ型フリップ・７０ツブ１０
８の出力信号がアクセス・ストローブ信号となる。第３
の状ＨＴ３ではアクセス・ストローブ信号がインアクテ
ィブとなりアクセスが終了する。Ｄ型フリップ・フロッ
プ１１０から１１４は第２のクロック信号１１６をクロ
ックとし、現在の状態を遅延さゼるためのものであり、
各出力はＰＬＡｌｏｌに入力されている。さらに、ＰＬ
Ａｌｏｌにはアクセス要求信号１０２と、アクセス・ス
トロ−１信号の発生の引き延ばしを要求するウェイト信
号１０３が入力されている。
ートと外部からの入力信号により次のバス・ステートを
決定する論理回路である。Ｄ型フリップ・フロップ１０
５から１０９は第１のクロック１１５をクロック信号と
し、それぞれの出力は現在のバス・ステートであるアイ
ドルの状態Ｔｌバス・サイクルの第１の状ＨＴ１、バス
・サイクルの待ちの状ＩＴＰＷ１バス・サイクルの第２
の状態Ｔ２、バス・サイクルの第３の状ｆｉＴ３を示す
。アイドルの状態ＴＩはプロセッサが外部アクセスを行
なわない状態である。第１の状ＢＦ１はアクセスの最初
の状態で、プロセッサからはアドレス情報およびメモリ
に対するアクセスか入出力装置に対するアクセスかとい
ったアクセスの種類を区別するための情報が出力される
。持ちの状態ＴＰＷではプロセッサから出力された情報
は第１の状態Ｔ１において出力される情報がそのまま出
力される。第２の状態Ｔ２ではアクセス・ストローブ信
号がアクティブとなり、メモリ素子や入出力装置に対す
る実際のアクセスが開始される。本実施例では第２の状
態Ｔ２を示す信号、つまりＤ型フリップ・７０ツブ１０
８の出力信号がアクセス・ストローブ信号となる。第３
の状ＨＴ３ではアクセス・ストローブ信号がインアクテ
ィブとなりアクセスが終了する。Ｄ型フリップ・フロッ
プ１１０から１１４は第２のクロック信号１１６をクロ
ックとし、現在の状態を遅延さゼるためのものであり、
各出力はＰＬＡｌｏｌに入力されている。さらに、ＰＬ
Ａｌｏｌにはアクセス要求信号１０２と、アクセス・ス
トロ−１信号の発生の引き延ばしを要求するウェイト信
号１０３が入力されている。
第２図は本実施例の動作を示す状態遷移図、数表はこれ
を表にしたものである。
を表にしたものである。
以下余白ｊ、−
く・
＼−−゛
まず、始めにバス・ステートとしてアイドル状態ＴＩに
あったとする（Ｉ）。この状態においてアクセス要求信
号１０２がアクティブになると第１の状！！ＩＴＩに遷
移する（ＩＩ）、第１の状態Ｔ１においてウェイト信号
１０３がインアクティブであると第２の状態Ｔ２に遷移
する（ＩＩＩ）。一方、第１の状ｆｉＴ１においてウェ
イト信号１０３がアクティブであると持ちの状！ｌ！Ｔ
ＰＷへ遷移する（ＩＶ）。持ちの状ＩＴＰＷにおいて
引き続きウェイト信号１０３がアクティブであれば待ち
の状態Ｔ ＰＷｋ：留る（Ｖｌ）。待ちの状態Ｔ ＰＶ
Ｉ／１．：、１いてウェイト信号１０３がインアクティ
ブであれば、第２の状ＢＴ２へ遷移する（Ｖ）。第２の
状態Ｔ２からは第３の状ＩＴ３へ遷移する（■）。第３
の状態■３においてアクセス要求信号１０２がインアク
ティブであればアイドル状ｇＴＩへ移行する（■）。第
３の状ｆｉＴ３においてアクセス要求信号１０２がアク
ティブであれば第１の状ｉＴ１へ遷移し、次のアクセス
が開始される（ｒＸ）。
あったとする（Ｉ）。この状態においてアクセス要求信
号１０２がアクティブになると第１の状！！ＩＴＩに遷
移する（ＩＩ）、第１の状態Ｔ１においてウェイト信号
１０３がインアクティブであると第２の状態Ｔ２に遷移
する（ＩＩＩ）。一方、第１の状ｆｉＴ１においてウェ
イト信号１０３がアクティブであると持ちの状！ｌ！Ｔ
ＰＷへ遷移する（ＩＶ）。持ちの状ＩＴＰＷにおいて
引き続きウェイト信号１０３がアクティブであれば待ち
の状態Ｔ ＰＷｋ：留る（Ｖｌ）。待ちの状態Ｔ ＰＶ
Ｉ／１．：、１いてウェイト信号１０３がインアクティ
ブであれば、第２の状ＢＴ２へ遷移する（Ｖ）。第２の
状態Ｔ２からは第３の状ＩＴ３へ遷移する（■）。第３
の状態■３においてアクセス要求信号１０２がインアク
ティブであればアイドル状ｇＴＩへ移行する（■）。第
３の状ｆｉＴ３においてアクセス要求信号１０２がアク
ティブであれば第１の状ｉＴ１へ遷移し、次のアクセス
が開始される（ｒＸ）。
第３図は本実施例のタイミング・チャートである。第４
図における２つのアクセスが同一素子に対するものであ
ったとすると、第１のアクセスにおけるアクセス・スト
ローブ信ＱＤＳの立ち下がりから第２のアクセスにおけ
るアクセス・ストローブ信号ＤＳの立ち上がりまでがア
クセスした素子に対するリカバリ一時間となる。従って
、ウェイト信号１０２の入力を延長することによって必
要なだけのりカバリ一時間を確保することができ、いか
なる素子をも接続することが可能となる。
図における２つのアクセスが同一素子に対するものであ
ったとすると、第１のアクセスにおけるアクセス・スト
ローブ信ＱＤＳの立ち下がりから第２のアクセスにおけ
るアクセス・ストローブ信号ＤＳの立ち上がりまでがア
クセスした素子に対するリカバリ一時間となる。従って
、ウェイト信号１０２の入力を延長することによって必
要なだけのりカバリ一時間を確保することができ、いか
なる素子をも接続することが可能となる。
このため、本発明を適用したプロセッサを用いたコンピ
ュータ・システムではプロセッサの性能低下を招くこと
なくリカバリ一時間を満足できない素子を接続する場合
にはその素子に微量なハードウェアを追加することで最
良の性能を得ることができる。
ュータ・システムではプロセッサの性能低下を招くこと
なくリカバリ一時間を満足できない素子を接続する場合
にはその素子に微量なハードウェアを追加することで最
良の性能を得ることができる。
第４図は本発明を応用したコンピュータ・システムの一
構成例を示すブロック図である。
構成例を示すブロック図である。
マイクロ・プロセッサ５０１は本発明を適用した中央情
報処理装置である。マイクロ・プロセッサ５０１が入出
力制御０ＩＣ５０７をアクセスする場合、まず始めにア
ドレス・バス５０２にアクセスする入出力空間のアドレ
スが出力されるとともに、入出力空間に対するアクセス
であることを示すＭ／１０信号５０３がロウ・レベルに
なる。デコーダ５０８はアドレス・バス５０２のアドレ
スとＭ／１０信号５０３を入力し、入出力制御ＴＣ５０
７に対するアクセスであることをデコードし、その出力
５０９をアクティブにする。この信号５０９は入出力制
御ＩＣ５０７のセレクト信号になる。次にマイクロ・プ
ロセッサ５０１が入出力制ｔ）Ｉｌ［Ｃ５０７をリード
する場合にはリードストローブ信号５０４が、またライ
トする場合にはライトストローブ信号５０５がアクティ
ブとなる。
報処理装置である。マイクロ・プロセッサ５０１が入出
力制御０ＩＣ５０７をアクセスする場合、まず始めにア
ドレス・バス５０２にアクセスする入出力空間のアドレ
スが出力されるとともに、入出力空間に対するアクセス
であることを示すＭ／１０信号５０３がロウ・レベルに
なる。デコーダ５０８はアドレス・バス５０２のアドレ
スとＭ／１０信号５０３を入力し、入出力制御ＴＣ５０
７に対するアクセスであることをデコードし、その出力
５０９をアクティブにする。この信号５０９は入出力制
御ＩＣ５０７のセレクト信号になる。次にマイクロ・プ
ロセッサ５０１が入出力制ｔ）Ｉｌ［Ｃ５０７をリード
する場合にはリードストローブ信号５０４が、またライ
トする場合にはライトストローブ信号５０５がアクティ
ブとなる。
これらの信号５０４．５０５により入出力制御■Ｃ５０
７はデータを取り込んだり、出力したりする。リードス
トローブ信号５０４あるいはライトストローブ信＠５０
５のいずれかがアクティブになるとオアゲート５１０の
出力がアクティブとなる。この時点ではデコーダ５０８
の出力５０９はアクティブのままであるのでアンドゲー
ト５１１の出力がハイ・レベルとなる。アンドゲート５
１１の出力はタイマ５１２の入力に接続されている。
７はデータを取り込んだり、出力したりする。リードス
トローブ信号５０４あるいはライトストローブ信＠５０
５のいずれかがアクティブになるとオアゲート５１０の
出力がアクティブとなる。この時点ではデコーダ５０８
の出力５０９はアクティブのままであるのでアンドゲー
ト５１１の出力がハイ・レベルとなる。アンドゲート５
１１の出力はタイマ５１２の入力に接続されている。
タイマ５１２は入力信号の立ち下がりエツジを検出し、
その時点から一定時間の間その出力５１３をハイ・レベ
ルに保つ。タイマ出力５１３とデコーダ５０Ｂの出力５
０９はアンドゲート５１４を通してマイクロ・プロセッ
サ５０１のＰＲＥＷＡＩＴ端子に接続されている。
その時点から一定時間の間その出力５１３をハイ・レベ
ルに保つ。タイマ出力５１３とデコーダ５０Ｂの出力５
０９はアンドゲート５１４を通してマイクロ・プロセッ
サ５０１のＰＲＥＷＡＩＴ端子に接続されている。
第５図は第４図の動作を示すタイム・チャートである。
マイクロ・プロセッサ５０１が入出力制＠Ｉｃ５０７を
アクセスし、タイマ５１２が時間カウントを開始しタイ
マ５１２の出力５１３がロウ・レベルになる前にマイク
ロ・プロセッサ５０１が次のアクセスを開始した場合に
、もしそのアクセスが同一の入出力Ｍ御ＩＣに対するも
のであると、アンドゲート５１４の出力５０６がハイ・
レベルとなる。この信号はマイクロ・プロセッサ５０１
に対するウェイト信号５０６であるためマイクロ・プロ
セッサ５０１はリードストローブ信号５０４あるいはラ
イトストローブ信号５０５をアクティブにすることを延
期する。タイマ５１２が所定の時間を経て、その出力を
ロウ・レベルにすると、ウェイト信号５０６がインアク
ティブとなり、マイクロ・プロセッサ５０１はリードス
トローブ信号５０４あるいはライトストローブ信号５０
５をアクティブとして入出力制御１１１ｃをアクセスす
る。
アクセスし、タイマ５１２が時間カウントを開始しタイ
マ５１２の出力５１３がロウ・レベルになる前にマイク
ロ・プロセッサ５０１が次のアクセスを開始した場合に
、もしそのアクセスが同一の入出力Ｍ御ＩＣに対するも
のであると、アンドゲート５１４の出力５０６がハイ・
レベルとなる。この信号はマイクロ・プロセッサ５０１
に対するウェイト信号５０６であるためマイクロ・プロ
セッサ５０１はリードストローブ信号５０４あるいはラ
イトストローブ信号５０５をアクティブにすることを延
期する。タイマ５１２が所定の時間を経て、その出力を
ロウ・レベルにすると、ウェイト信号５０６がインアク
ティブとなり、マイクロ・プロセッサ５０１はリードス
トローブ信号５０４あるいはライトストローブ信号５０
５をアクティブとして入出力制御１１１ｃをアクセスす
る。
従って、タイマ５１２に対して入出力制御ＩＣ５０７の
リカバリ一時間を満足するのに十分な時間を設定するこ
とにより、マイクロ・プロセッサ５０１がいかなる順序
で外部をアクセスしようとも入出力制御１１ｃ５０７の
リカバリ一時間を満たすことができる。
リカバリ一時間を満足するのに十分な時間を設定するこ
とにより、マイクロ・プロセッサ５０１がいかなる順序
で外部をアクセスしようとも入出力制御１１ｃ５０７の
リカバリ一時間を満たすことができる。
本実施例では特に入出力制御用ＩＣのりカバリ一時間に
注目して説明したが、このような制御方式が入出力制御
用ＩＣに対するものだけでないことは明かである。つま
り、メモリ素子に対しても同様にリカバリ一時間を保証
するための制御方式として適用することができる。
注目して説明したが、このような制御方式が入出力制御
用ＩＣに対するものだけでないことは明かである。つま
り、メモリ素子に対しても同様にリカバリ一時間を保証
するための制御方式として適用することができる。
以上説明したように本発明は、プロセッサのバス・ステ
ート・シーケンサにバス・アクセスの起動を示すストロ
ーブ信号の発生を延期させるための信号（ウェイト信号
）を入力し、プロセッサがアクセスをしようとする素子
がそのリカバリ一時間を満足していない場合にのみウェ
イト信号をアクティブとすることによりプロセッサに対
しアクセス起動ストローブ信号の発生を延期させ、アク
セスした素子のりカバリ一時間を確保させることにより
、プロセッサの性能をそこなうことなくリカバリ一時間
の大きい素子の接続を可能とする効果がある。
ート・シーケンサにバス・アクセスの起動を示すストロ
ーブ信号の発生を延期させるための信号（ウェイト信号
）を入力し、プロセッサがアクセスをしようとする素子
がそのリカバリ一時間を満足していない場合にのみウェ
イト信号をアクティブとすることによりプロセッサに対
しアクセス起動ストローブ信号の発生を延期させ、アク
セスした素子のりカバリ一時間を確保させることにより
、プロセッサの性能をそこなうことなくリカバリ一時間
の大きい素子の接続を可能とする効果がある。
第１図は本発明のアクセス制御回路の一実施例の回路図
、第２図は第１図の実施例の状態遷移図、第３図は第１
図の実施例のタイミングチャート、第４図は本発明を実
施したプロセッサを応用したコンピュータの一構成例の
回路図、第５図は第４図の回路のタイミング・チャート
、第６図は従来のコンピュータのバス・アクセスに関す
、るタイミング・チャートである。 １０２・・・組合わせ論理回路、 １０５−１１４・・・Ｄ型フリップ・フロップ、５０１
・・・プロセッサ、 ５０７・ｌｔｌ力１．１３ ｍ Ｉ Ｃ１５０８・・・
デコーダ、 ５１０・・・オアゲート、 ５１１．５１４・・・アンドゲート、 ５１２・・・タイマ、 １０２−・・アクセス要求信号、 １０３・・・ウェイト信号、 １１５・・・第１のクロック、 １１６・・・第２のクロック。 特許出願人 日本電気株式会社 ゝ′ｌ−“′
、第２図は第１図の実施例の状態遷移図、第３図は第１
図の実施例のタイミングチャート、第４図は本発明を実
施したプロセッサを応用したコンピュータの一構成例の
回路図、第５図は第４図の回路のタイミング・チャート
、第６図は従来のコンピュータのバス・アクセスに関す
、るタイミング・チャートである。 １０２・・・組合わせ論理回路、 １０５−１１４・・・Ｄ型フリップ・フロップ、５０１
・・・プロセッサ、 ５０７・ｌｔｌ力１．１３ ｍ Ｉ Ｃ１５０８・・・
デコーダ、 ５１０・・・オアゲート、 ５１１．５１４・・・アンドゲート、 ５１２・・・タイマ、 １０２−・・アクセス要求信号、 １０３・・・ウェイト信号、 １１５・・・第１のクロック、 １１６・・・第２のクロック。 特許出願人 日本電気株式会社 ゝ′ｌ−“′
Claims (1)
- アクセス対象のアドレス情報およびアクセスの種類を区
別するための情報を出力した後、ストローブ信号を発生
することによりアクセス対象へのアクセスを開始するア
クセス制御回路において、前記ストローブ信号の発生を
延期させるウエイト信号入力と、アクセスを開始してか
ら前記ストローブ信号を発生させる以前の状態において
前記ウエイト信号がアクティブの場合には前記ストロー
ブ信号の発生を押え、前記ウエイト信号がインアクティ
ブになってから前記ストローブ信号を発生させる手段を
有することを特徴とするアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134586A JPS6347854A (ja) | 1986-08-15 | 1986-08-15 | アクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134586A JPS6347854A (ja) | 1986-08-15 | 1986-08-15 | アクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6347854A true JPS6347854A (ja) | 1988-02-29 |
| JPH0552977B2 JPH0552977B2 (ja) | 1993-08-06 |
Family
ID=16273025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19134586A Granted JPS6347854A (ja) | 1986-08-15 | 1986-08-15 | アクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347854A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714929A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Interface controlling circuit |
| JPS584468A (ja) * | 1981-06-30 | 1983-01-11 | Sharp Corp | マイクロプロセツサシステム |
| JPS60138661A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS6115257A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 周辺制御用ｌｓｉ |
| JPS61141064A (ja) * | 1984-12-14 | 1986-06-28 | Canon Inc | 電子回路 |
| JPH0543151A (ja) * | 1991-08-09 | 1993-02-23 | Misawa Homes Co Ltd | エレベーター駆動装置のスイツチ操作部の配置構造 |
-
1986
- 1986-08-15 JP JP19134586A patent/JPS6347854A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714929A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Interface controlling circuit |
| JPS584468A (ja) * | 1981-06-30 | 1983-01-11 | Sharp Corp | マイクロプロセツサシステム |
| JPS60138661A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | 処理装置の制御方式 |
| JPS6115257A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 周辺制御用ｌｓｉ |
| JPS61141064A (ja) * | 1984-12-14 | 1986-06-28 | Canon Inc | 電子回路 |
| JPH0543151A (ja) * | 1991-08-09 | 1993-02-23 | Misawa Homes Co Ltd | エレベーター駆動装置のスイツチ操作部の配置構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552977B2 (ja) | 1993-08-06 |
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