JP2933569B2 - 中央演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大型計算機からパ
ソコンや組込用のワンチップマイコンに至るまで、ＣＰ
Ｕの処理性能の向上が必要なすべての中央演算処理装置
に関する。

【０００２】

【従来の技術】現在、中央演算処理装置自体の演算速度
は、年々速くなっているが、それに対して主記憶装置の
高速化がついていかず、そのため、命令の平均ビット長
と中央演算処理装置のビット幅及びバスサイクルの時間
により、計算機の実効速度が決まってしまう状況であ
り、それ以上の改善は、基本的にあきらめざるを得なか
った。

【０００３】このような、主記憶装置と中央演算処理装
置のバスのボトルネック（上述のこと）解消の一手法と
して、特開昭５８−２２２３４８号公報などに記載され
た技術がある。

【０００４】例えば、特開昭５８−２２２３４８号公報
記載の技術は、繰り返し処理を実行する際に、ロードＧ
Ｒ命令、各種命令、ＢＣＴ（ブランチオンカウント）命
令の順に処理することが多いということに着目し、それ
らの命令を一度実行したときに、専用の高速命令バッフ
ァに取り込み、ＢＣＴ命令により繰り返す際に、再度主
記憶装置から読み込まず、読み込み済みの高速命令バッ
ファから読み込み実行することにより、繰り返し処理に
おけるバスのボトルネック解消を図ったものである。

【０００５】図６は、従来技術のＢＣＴ命令を含むルー
プのプログラム図である。

【０００６】

【発明が解決しようとする課題】第１の問題点は、従来
技術の特開昭５８−２２２３４８号公報の技術では、Ｂ
ＣＴ命令等に限定した高速化しか望めないことである。

【０００７】その理由は、繰り返し処理に着目し、ＢＣ
Ｔ命令とそのアドレスの一致を高速命令バッファの使用
の可否の選択にあてたからである。

【０００８】第２の問題点は、複数命令の同時実行が、
困難なため、現在、中央演算処理装置の高速化の一手法
であるスーパースカラ技術と組み合わせ使用すること
が、できないことである。

【０００９】その理由は、命令バッファに順次読み出し
方式の記憶処理装置を使っているため、複数命令の同時
読み出しができないためである。

【００１０】［発明の目的］本発明の目的は、従来の技
術での問題点である高速命令バッファの適用範囲を繰り
返し処理という拘束条件より、解き放ち、また、命令の
並列実行を可能とする手段を提供することにある。

【００１１】また、ＣＰＵのメモリのバスネックを解消
することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、以下の中央演算処理装置
を提供する。

【００１３】すなわち、本発明は、ＩＲ命令（インスト
ラクション レジスタ内の命令）の登録の有無を判別す
るビットをもつ複数レジスタ２と、前記複数レジスタに
対応する番号を割り付ける命令を格納した記憶手段３
と、前記割り付けられた命令を同時に発行し、実施する
命令を実現する機能２，４，１，５，３と、を備えるこ
とを特徴とする中央演算処理装置を提供するものであ
る。

【００１４】また、上記命令を実現する機能として、前
記ＩＲレジスタ１とＩＲレジスタセット２をまたぐバス
４と、該命令を実行するためのマイクロプログラムを格
納した記憶手段３と、を備えることを特徴とする中央演
算処理装置でもある。

【００１５】また更に、ＣＰＵの命令を登録する命令を
格納した記憶手段３と、該登録された命令の複数個を同
時発行して実行させる命令を追加したコマンドセットを
格納した記憶手段３と、前記命令を記憶するレジスタセ
ット２と、を有することを特徴とする中央演算処理装置
でもある。本発明の中央演算処理装置は、命令の記憶を
高速バッファではなく、命令記憶のための高速のレジス
タセット（図３）に替え、また、ソフトウェアが、意識
することなく勝手に中央演算処理装置が処理するのでは
なく、命令の登録と実行のための命令セット（図２）を
追加した。

【００１６】さらに、登録と実行のための命令では、レ
ジスタセットの中の何番目の命令を処理するのかをオペ
ランドにて設定するよう配慮した。

【００１７】［作用］このようにすることにより、再度
実行する命令は、登録命令により記憶させておき、必要
な時に実行することができるため、繰り返し処理にしか
適用できないという拘束条件から解かれる。

【００１８】また、命令に際して、登録した命令を実行
する命令のオペコードに複数のレジスタ番号を割り当て
ることにより、登録された命令の再実行が可能となる。

【００１９】また、ＣＰＵの命令を登録する命令と、登
録された命令の複数個を同時発行して実行させる命令を
追加したコマンドセットをもち、またその命令を記憶す
るレジスタセットをもつことにより、命令を登録後は、
その番号にて命令を指定できることより、例えば、番号
の指定に４ｂｉｔ必要であるとし、命令のオペコードに
１６ｂｉｔ必要であるとしても、３２ｂｉｔ幅の命令で
４命令の同時発行が可能となり、つまり従来より４倍も
高速化できる可能性があることになる。

【００２０】以下、本発明の作用について、更に詳細に
説明する。

【００２１】従来、ＣＰＵは、命令実行のため、メモリ
より一命令を読み込みデコードし実行をしていた。

【００２２】そのため、ＣＰＵ自体の実行速度が速くな
っても、ＣＰＵのバス幅と平均命令長及び転送サイクル
の３つが原因でＣＰＵとメモリ間の転送がボトルネック
となり、十分な高速化ができなかった。本発明では、こ
のボトルネックを解決することを目的とする。

【００２３】本発明では、命令を登録するレジスタＩＲ
０〜１５を持ち、各レジスタＩＲに割り付ける命令ＣＳ
（コマンドセット）と複数命令の同時発行を行う命令Ｅ
Ｃ（エグゼキュート コマンド）を備えることを特徴と
し、同時使用頻度の高い命令を一度に発行できることに
より、高速の転送効果が得られる。特に最内側のループ
での使用は効果がある。

【００２４】このように、本発明によれば、１６命令の
同時発行が可能なことより、最大１６倍の高速化が期待
できる。

【００２５】以下、更に、例を上げて説明する。 １．命令の登録方法 ＣＳ（コマンドセット） ＩＲｘ、命令 にて、ＩＲｘに命令のデータが読み込まれ、登録され
る。 ２．命令の実行 ＥＣ ｘ，ｙ，…ｚ にて、ＩＲｘ，ＩＲｙ，…ＩＲｚに読み込まれている命
令を順に実行する。

【００２６】ＣＰＵリセットにより各ｂｉｔは、０とな
る。

【００２７】

【実施例】以下、本発明の実施例を、図面を参照して、
説明する。

【００２８】［第１の実施例］ ［構成の説明］図１は、本発明の中央演算処理装置の一
実施例のブロック図であり、命令を実現する機能とし
て、前記ＩＲレジスタ１とＩＲレジスタセットをまたぐ
バス４と、命令を実行するためのマイクロプログラム３
と、を備えることを特徴とする中央演算処理装置であ
る。

【００２９】マイクロプログラムＲＯＭ３は、一般のマ
イクロプロセッサでも持っているが、本発明では、従来
の利用に加えて、「ＩＲにＣＳやＥＣ等の命令が来た時
に、その処理をする。」ことができることであり、具体
的には、ＣＳの場合、ＩＲ１の前のゲートを開き、バス
４を通して、ＩＲレジスタセット２に、更に、ゲートを
開いて書き込むことであり、ＥＣの場合は、逆にＩＲ１
に、ＩＲレジスタセット２から、必要な命令をロードす
ることである。

【００３０】図２は、本発明の一実施例の命令ビット構
成であり、図３は、本発明のＩＲ（インストラクショ
ン）レジスタセットの構成図である。

【００３１】図３のＩＲレジスタセットは、１６個のレ
ジスタからなり、１つのレジスタは、登録の有無ビット
と命令記憶域よりなる構成をもち、命令記憶域は、中央
演算処理装置の最長命令ビット長と同じビット長をも
つ。

【００３２】［動作の説明］次に、この中央演算処理装
置の動作を説明する。

【００３３】ＣＳ（コマンドセット）命令により、登録
する番号と命令を指定し、ＩＲレジスタセットの対応す
る番号の登録有無ビットを有効にし、命令記憶領域に、
ＣＳ命令にて指定した命令を書き込む。

【００３４】その後、ＥＣ（エグゼキュート コマン
ド）命令によって実行する命令の登録番号をオペランド
の対応するビットにより、図２のように、Ｎｘ（ｘ＝
１．．１６）の値が、１の時、実行し、０の時、実行し
ないと定め、各命令を同時に複数命令の実行をかける。

【００３５】中央演算処理装置は、そのオペランドを解
析して、実行する命令の登録番号を獲得し、若い登録番
号の命令より順に実行を開始する。

【００３６】このようにして、複数命令の同時発行が、
３２ビット幅の一命令で行うことができ、かつ、繰り返
し処理を前提としないため、様々な局面での中央演算処
理装置の高速化が可能となる。

【００３７】［第２の実施例］次に、本発明の第２の実
施例について、図面を参照して説明する。

【００３８】図４は、第２の実施例の命令ビット構成で
あり、図５は、第２の実施例のＩＲレジスタセットの構
成図である。

【００３９】この実施例では、ＣＳ命令により、命令登
録する際、命令をデコードして、μＯＰ（マイクロオペ
レーション）（図５）にし、その内容をも記憶するよう
に改良したことにより、命令実行時にデコードの作業を
行う必要がないため、その分だけ高速な実行処理が可能
となった。

【００４０】また、ＥＣ命令も、各ビットに登録番号を
対応させる方式から、４ビットで登録番号を示す方式に
変更し、図４のＮｘ（ｘ＝１．．４）の値により、登録
番号を指定し、順番に実行する方式とした。

【００４１】この方法により、同時に実行を開始できる
命令は、４分の１になったが、命令の実行順番は、再登
録しなくても変更可能になった。

【００４２】

【発明の効果】第１の効果は、ＢＣＴ命令のようなルー
プ命令に依存しない中央演算処理装置の高速化が可能な
ことである。

【００４３】その理由は、命令を記憶するレジスタセッ
トを中央演算処理装置内に持つことにより、命令を登録
番号として指定するだけで、どれだけ長い命令でも実行
をかけられるからである。

【００４４】第２の効果は、スーパースカラ技術との組
み合わせで使用できることである。

【００４５】その理由は、スーパースカラでは、同時に
命令を発行できることと、かつ、パイプラインが乱れな
いような命令の投入が、必要であるが、両条件とも満足
できているからである。

【図面の簡単な説明】

【図１】中央演算処理装置のブロック図。

【図２】追加命令セットを示す図。

【図３】ＩＲレジスタ構成図。

【図４】第２の実施例の追加命令セットを示す図。

【図５】第２の実施例のＩＲレジスタ構成図。

【図６】従来技術のＢＣＴ命令を含むループのプログラ
ム図。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38 G06F 9/28 G06F 9/30

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 中央演算処理装置の内部において、ＩＲ命令の登録の有無を判別するビットをもつ複数レジ
   スタと、 前記複数レジスタに対応する番号を割り付ける命令を格
   納した記憶手段と、 前記割り付けられた命令を同時に発行し、実施する命令
   を実現する機能と、 を有することを特徴とした中央演算処理装置。
2. 【請求項２】 上記命令を実現する機能として、前記Ｉ
   ＲレジスタとＩＲレジスタセットをまたぐバスと、該命
   令を実行するためのマイクロプログラムを格納した記憶
   手段と、を備えることを特徴とする請求項１記載の中央
   演算処理装置。
3. 【請求項３】 ＣＰＵの命令を登録する命令を格納した
   記憶手段と、該登録された命令の複数個を同時発行して
   実行させる命令を追加したコマンドセットを格納した記
   憶手段と、前記命令を記憶するレジスタセットと、を有
   することを特徴とする請求項１又は２記載の中央演算処
   理装置。