JPS63216138A - Ａｃ及びｄｃエラー・オンライン・テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ　産業上の利用分野 本発明はコンピュータ回路のテストの分野に関し、具体
的にはクロック分散回路網のオン・ラインＡＣ及びＤＣ
故障テストのための回路に関する。

Ｂ　従来技術 標準の電力アップ・ファンアウト・ツリー・チップは一
般に外部のチップから受取ったクロック信号をコンピュ
ータ中の種々の位置に分散するのに使用されている。コ
ンピュータはこのようなチップのクロック分散回路のバ
ホーマンスに高度に敏感である。それはこれ等の回路を
通る伝搬中の予期しないＡＣ遅延が加わるので配列体／
ラッチが遅くクロックされ、又ＤＣ固着（ｓｔｉｃｋ）
故障がメモリ動作をさまたげるからである。

特に、経験的にクロック分散チップ上には５ナノ秒以下
の小さな多数のＡＣ欠陥が生ずることがわかっている。

クロック分散チップは一時に１つ以上の現場置換可能な
ユニツ）　（ＦＲＵ　）にクロックを供給するので、小
さなＡＣのタイミング欠陥は一時に１つ以上のＦＲＵコ
ンピュータ・モジュール中に誤りを生ずる。コンピュー
タ中の欠陥を修理する現場のエンジニアは欠陥のあるク
ロック分散チップを発見する前に多くのＦＲＵを置換し
なげればならない。さらにこのような欠陥の探索には典
型的には完全なコンピュータの遮断を必要とする。それ
は現在使用中の多くの回路診断プログラムは実行前にシ
ステムの遮断を必要とするからである。

Ｃ発明が解決しようとする問題点 本発明の目的はコンピュータが動作中にクロック分散チ
ップのＡＣ及びＤＣ欠陥テストの両方を自動的に行うテ
スト回路を与えることにある。

本発明によって与えられる利点はコンピュータ中のクロ
ック分散チップが自動的にオン・ラインでチェックされ
る点にある。

Ｄ　問題点を解決するための手段 本発明のオン・ライン欠陥テストはＤＣスタック（固着
）欠陥だけでなく、ＡＣのタイミング欠陥をもチェック
することを意図する。本発明の１実施例では、クロック
分散回路の速度は数１００ピコ秒内にテストされる。

本発明はクロック分散チップのようなチップ回路上のＡ
Ｃ及びＤＣ欠陥をテストするためのオン・ラインψテス
ト回路に関する。本発明のクロック・テスト回路は次の
装置を含む。

（ａ）　　外部ソースから夫々第１の縁及び第２の縁を
有すクロック・パルスを受取るための装置を含む半導体
チップ。

（ｂ）　　予定の伝搬遅延を有する種々の分散経路を通
して、チップ中で形成されたクロック信号パルスを分散
するだめのクロック信号分散回路網。これ等の経路から
の出力が駆動信号である。

（ｃ）駆動信号の１つのクロック信号パルスの第１の縁
をそれ自身を遅延したものに対してオン・ライン・テス
トし、ＡＣ誤りを求めるチップ上の装置。

（ｄ）１つの駆動信号のクロック信号パルスの第２の縁
をそれ自身の遅延したものに対してオン・ライン・テス
トし、ＡＣ誤りを求めるチップ上の装置。

（ｅ）ＡＣ欠陥がクロック・パルスのいずれかノ縁に発
生した時に誤り信号を発生するチップ上の装置。

本発明の１つの実施例では、第１及び第２の縁オン・ラ
イン欠陥テスト装置は次の装置より成る。

（ａ）１つの駆動信号の予定の伝搬遅延よりも大きな遅
延分クロック・パルスを遅延して第１の信号及びその相
補信号を形成する遅延装置。

（ｂ）１つの駆動信号及び上記（、）の第１の信号もし
くはその相補信号のうち位相的に上記処理された駆動信
号に近い方を処理して、第１の相対的論理レベルの、あ
る幅及びある位相を有するパルスより成る第２の信号を
発生し、正常な回路の動作中にこのパルスが上記第１の
信号の他方即ちその相補信号の１つの相対的論理レベル
のパルスと時間的にオーバーラツプしないようにする第
１の装置。

（ｃ）１つの駆動信号の相補信号及び第１の信号の他方
即ちその相補信号を処理して、１つの相対的論理レベル
の幅及び位相を有するより成る第３の信号を形成して、
このパルスが第１の信号もしくはその相補信号のうち位
相的に１つの駆動信号に最も近いものの１つの相互的に
論理レベルのパルスと時間的にオーバーラツプしないよ
うにする第２の装置。

（ｄ）　　第１の処理装置はさらに１つの相対的論理レ
ベルの第２の信号のパルスと第１の信号の他方もしくは
その相補信号のパルス間のオーバーラツプを検出して第
１の誤り信号を発生して、第１の縁上の欠陥を示す第１
の装置を含む。

（ｅ）１つの相対論理レベルの第３の信号のパルスと第
１の信号もしくはその相補信号のうち位相的に１つの駆
動信号に近いパルス間のオーバーラツプの発生を検出し
て、第２の誤り信号を発生して、これによって第２の縁
上の欠陥を示す第２の検出装置。誤り信号発生装置は第
１及び第２の誤り信号を組合せてチップのための第３の
誤り信号を形成するだめの装置を含むことができる。

本発明のさらに他の実施例では、クロック・テスト回路
は各駆動信号のだめの第１及び第２のオン・ラインＡＣ
テスト装置を含み、異なる時間もしくは異なるクロック
周波数あるいはその両方で到着する信号を処理できる。

本発明のさらに他の実施例では、クロック・テスト回路
は１　／２クロック・パルス離れてクロックされる１対
の誤りレジスタを含み誤り信号発生装置からの誤り信号
を受取って検出し、誤動作を示す。本発明のさらに他の
実施例では、クロック・テスト回路は誤り信号発生装置
からの誤り信号を受取って誤動作を示すオン・ホルト・
ラッチを含む。

Ｅ　実施例 第１図を参照すると、ＤＣ欠陥及びＡＣ欠陥を検出する
だめのクロック・テスト回路が示されている。１つの実
施例においては約２００ピコ秒程度のＡＣ欠陥を検出で
きる。このテスト回路はチップがその意図された機能を
遂行中にクロック分散経路をチェックするように動作す
る。第１図を参照すると、クロック信号を入力装置１０
、クロック信号を受取って駆動し、線４２上に駆動信号
りを与える受信駆動装置１２、受信駆動装置１２を通る
予じめ決まった伝搬遅延よりも大きな遅延量だけクロッ
ク信号を遅延して第１の信号ＣＤ及びその相補信号ＣＤ
を形成する遅延装置１６、駆動信号り及び第１の信号も
しくはその相補信号のうち位相的に駆動信号と丁度逆位
相であるかもしくは最も近い方を処理して、１つの相対
的論理レベルの、ある幅及び位相を有するパルスより成
る第２の信号Ｓ１を線４４上に発生し、正常な回路動作
中はパルスが時間的に第１の信号の他方即ちその相補信
号の１つの相対的論理レベルのパルスとオーバーラツプ
しないようにする第１の処理装置１８．１つの相対的論
理レベルの、第２の信号ノパルスと、第１の信号ＣＤの
他方のパルス、即ちその相補信号ＣＤのパルス間のオー
バーラツプの発生を検出して第１の誤り信号Ｅ１を線５
２に発生し、誤動作を示す第１の検出装置２０が示され
ている。

第１図の受信駆動装置１２は受信回路１４及び複数の駆
動回路を含む。駆動回路は第１図では６つのブロック２
２．２４及び２６によって示されている。出力線２８．
３０及び６２は夫々の駆動回路クロック信号をコンピュ
ータの予定のクロッキング位置に与える。

本発明のテスト回路は受信回路１４もしくは駆動回路２
２．２４及び２６中のスタック−オン（オンに固着）Ｄ
Ｃもしくはスタック・オフ（オフに固着）ＤＣ欠陥及び
これ等の回路ブロックを通るＡＣ伝搬遅延欠陥をチェッ
クするように設計されている。本発明の回路はこのクロ
ック分散回路網を通るクロック信号伝搬の遅延をこのク
ロック信号を（他の手段で）遅延したものと最初に比較
する。この比較を行うために、クロック線１０かものク
ロック信号Ｉは又時間遅延素子１７を含む遅延装置１６
に印加される。この遅延装置１６によってセットされる
遅延は受信駆動装置１２を通る遅延よりもわずかに太き
（、各経路の関連公差を許容している。遅延装置１６は
クロック信号工を遅延した信号、即ち上述の第１の信号
ＣＤ、及びその相補信号ＣＤを発生する。

第１の処理装置１８は線４２によって駆動信号りを受取
り、又駆動信号りと同相に最も近いか、丁度逆相の第１
の信号ＣＤもしくはその相補信号ＣＤのどちらかを受取
って、線４４上に第２の信号Ｓ１を形成する。この第２
の信号Ｓ１は１つの相対的論理レベルの、ある幅及びあ
る位相を有するパルスよりなり、これ等のパルスが正常
な回路の動作中は第１の信号の他方即ちその相補信号の
１つの相対的論理レベルのパルスと時間的にオーバーラ
ツプしないようになっている。第１図に示された実施例
において、第１の処理装置１８はデータ人力り及びクロ
ック人力ＣＬを有するＳＲラッチ４６によって具体化さ
れている。

第１の検出装置２０は１１４４を介して信号Ｓ１及び線
５０を介して第１の信号の他方即ち相補信号を受取り、
線５２上に第１の誤り信号Ｅ１を発生する。第１の検出
装置２０はＡＮＤゲート２１によって具体化されている
。

第２図を参照して、次に第１図の回路の動作を説明する
。クロック信号工は線１０を介して受信駆動装置１２及
び遅延装置１６の両方に印加される。クロック信号工が
受信駆動装置１２を通して伝搬した後に、クロック信号
は予定の伝搬遅延を有する。この遅延されたクロック信
号りもしくはその相補信号りがラッチ４６のデータ人力
りに入力される。第２図では、線４２上の駆動信号りは
クロック信号Ｉを反転したものになっている。この反転
されたパルス信号りは第２図でＤ信号によって表わされ
ている。クロック信号工は又遅延装置１６に印加され、
第１の信号ＣＤ及びその相補１ｇ号ＣＤが与えられる。

これ等の信号は第２図のＣＤ及びＣＤ波形によって表わ
されてい不−８この第１の信号ＣＤ、もしくはその相補
信号りのうち駆動信号りと最も近い同相もしくは丁度逆
相の信号のどちらかが第１の処理装置１８に印加される
。

第２図の特定の例では第１の信号ＣＤが丁度信号りの逆
相になっている。従ってこの第１の信号ＣＤが第１の処
理装置４６のクロック入力ＣＬに印加され第１の処理装
置１８のラッチ４６のクロック人力ＣＬに印加される。

正常な回路動作の場合には、遅延装置１６によって与え
られる遅延は、特定の回路動作速度内で、第１の信号Ｃ
Ｄの立下り縁１０２がラッチ４６のクロック入力ＣＬに
到達する直前に、駆動信号りの立ち下り縁１００がラッ
チ４６のデータ入力に到達するようになっている。従っ
て第１図の例に使用されている正論理アクティブ・ラッ
チの場合には、ＣＬのクロック信号ＣＤがオフになる直
前に第１の信号ＣＤは第２の信号レベル、この場合は「
０」でクロック動作を行っている。従ってＳｌの立下り
縁１０６によって第２のレベル、即ち「０」が縁４４（
Ｓｌ）上のラッチ出力に現われる。

同時に、第１の信号ＣＤの他方即ちその相補信号ＣＤが
第１の検出装置２０に印加される。第１の検出装置２０
はラッチ４６からの信号Ｓ１のパルスと第１の信号の他
方即ちその相補信号ＣＤ間のオーバーラツプの発生を検
出して第１の誤り信号Ｅ１を発生し、オーバーラツプが
発生した時に誤動作を示すように動作する。しかしなが
ら、波形の最初の部分では、ラッチ４６の出力信号Ｓ１
は低く、即ち第２のレベルにあり、この間だけは第１の
信号の相補信号ＣＤは高くなっている。従って信号Ｓ１
と信号ＣＤにはオーバーラツプはなく、誤り信号は発生
されない。ラッチ動作中の固有の遅延のために、ラッチ
出力信号Ｓ１は第１の信号の相補信号ＣＤが低くなる、
即ち第２のレベルになる迄はその第１のレベルに達しな
い。

要約すると、受信駆動装置１２が正常に動作している限
り１つの相対的論理レベル、即ち高レベルにある、ラッ
チ４６によって発生される信号Ｓ１中のパルスはある幅
及び位相を有し、従ってこれ等のパルスは時間的に第１
の信号の相補信号の１つの相対的な論理的レベルとオー
バーラツプしないようになっている。

しかしながら、ＡＣ欠陥が発生すると、第１の検出装置
２０によって誤りパルスが発生する。たとえば、駆動信
号りの次の２つのサイクルの破線部分は受信駆動装置１
２のためのクロック経路中にＡＣ遅延を追加する欠陥が
あることを示している。この例では、駆動信号りの立下
り縁１０４は第１の信号ＣＤの立下り縁１０５が生ずる
迄は発生しないのでラッチ４６からの出力Ｓ１は高レベ
ル１０６に留まる。ラッチ４６の出力Ｓ１は第１の信号
の相補信号ＣＤと同時に高くなり、信号波形Ｅ１中の誤
り信号パルス１０７を発生する。誤り信号パルス１０７
はブロック２０中の伝搬遅延のために第１の信号の相補
信号の発生から時間的にわずかに遅れて発生することに
注意されたい。

第１の誤り信号Ｅ１が発生される時間を制御するＡＣ遅
延の公差は単に遅延装置１６によって加えられる時間遅
延を制御することによって制御できることに注意された
い。

本発明のテスト回路は又受信駆動装置１２中の欠陥によ
って出力、駆動信号りが「１」になった時にも誤り信号
を発生できる。第２図を参照するに、信号りの部分１０
８はＤ信号が１にスタック（固着）されたことを示して
いる。この信号部分１゜８はラッチ４６からのからの出
力は又ラッチ４６からの出力Ｓ１を信号Ｓ１の部分１０
９に示したように連続した［１」値にする。ここで８１
信号と第１の信号の相補信号ＣＤ間にはオーバーランプ
が存在するので、ＣＤ信号が高くなるたびに、第１の検
出装置２ｏによって誤りパルス１１０が発生する。

上述の第１の誤り信号Ｅ１はモジュール誤り報告レジス
タ兼駆動回路５４に印加される。このレジスタ５４は適
切なタイミングでクロックされ、誤り信号Ｅ１の上位レ
ベルをとらえ、クロック・チップ中の誤りを指摘するよ
うになっている。代表的にハ、この報告レジスタ５４は
他のモジュールからクロックされ、テストされているク
ロック分散回路網とは異なる回路網によってクロックさ
れることが保証されている。この報告レジスタ５４をク
ロック・タイミングと独立させるためにレジスタ５４は
半サイクルずれてクロックされる１対のレジスタによっ
て具体化される。このような構造体によってタイミング
の変更の設計の自由が与えられ、タイミングの変更に対
するチップのＥＣ（技術変更）敏感性がなくなる。この
報告レジスタ５４をクロック・タイミングと独立して形
成する代替方法はこれをオン・ホルト・ラッチで具体化
するものである。上述の報告レジスタは他のチップ上に
存在してもよいことに注意されたい。

第１図のブロック５４は単に駆動回路より成る。

遅延装置１６ばＯＲゲート５６を含むものとして示され
ている。このＯＲゲート５６はテスト・ラッチ・クロッ
ク制御入力信号の印加によってラッチ４６へのＣＬクロ
ック信号をオフに転するものである。このＣＬクロック
のターン・オフ能力はこの回路をＬＳＳＤと両立可能に
する。

第１図に説明された回路はＤ駆動信号が「１」に固着さ
れたＤＣ欠陥をテストし、Ｄ駆動信号の立下り縁１００
上に生ずるＡＣ欠陥をテストする。

第１図のテスト回路と相補的な回路を使用して、Ｄ駆動
信号が０にスタックされたＤＣ欠陥をテストし、Ｄ駆動
信号の立下り一縁上に生ずるＡＣ欠陥をテストできる。

第３図はこのような相補的テスト回路と組合した第１図
に示した型の回路を示す。

この組合せは任意のＤＣ欠陥及び、Ｄ駆動信号の立上り
もしくは立下り縁のＡＣ欠陥を検出できる。

ここで第３図を参照するに、クロック信号を受取って受
信駆動装置１２に印加するだめの装置１０が再び示され
ている。受信駆動装置１２は再び受信回路１４及び夫々
出力信号２８．３０及び６２を発生するための複数の駆
動回路２２．２４及び２６を含む。テスト回路は時間遅
延クロック信号及びその相補信号を発生するだめの時間
遅延素子１７を有する時間遅延ブロック１６を含む。時
間遅延ブロック１６も又２つのＯＲゲート５６及び５７
を含む。駆動信号りの立下り縁をテストする回路は再び
ラッチ４６によって具体化された第１の処理装置１８及
びＡＮＤゲート２１によって具体化された第１の検出装
置２０を含む。第１の処理装置１８及び第１の検査装置
２０を含むＡＣ立下り縁テスト回路は、第１図に関して
前に説明したのと同じ様に動作し、第２図に示したもの
と同じ波形を発生する。

パルスＤの立上り縁上のＡＣ欠陥及びＤ信号が０に固着
したＤＣ欠陥をテストする相補回路は受信駆動装置１２
からの駆動信号の相補信号Ｄ、第１の信号の他方（ｃＤ
）、即ちその相補信号を処理して、線７２上に第３の信
号Ｓ２を形成する第２の処理装置７２を含む。この第３
の信号Ｓ２はある幅及びある位相を有し、正常な回路の
動作中は駆動信号と第１の信号もしくはその相補信号の
うち駆動信号りと同相の最も近い方の１つの相対的な論
理レベル・パルス（高）と時間的にオーバーラツプして
いないようになっている。再び、第２の処理装置７０は
ラッチ７２によって具体化される。駆動信号の相補信号
りは線７４を介してラッチ７２のデータ入力に印加され
、ラッチ７２は線７６上の信号ＣＤ（第１の信号の他方
即ちその相補信号）によってクロックされる。

この相補回路は又第２の検出装置７８を含み、これはＡ
ＮＤゲート８２によって具体化されている。ラッチ７２
からのＳ２信号はＡＮＤゲートの１人力に印加され、他
方信号ＣＤは第２の入力として印加される。

上述の信号は第４図の信号タイミング図に示されている
。この場合も、遅延クロック信号の相補信号ＣＤは正常
な回路動作中はその最初の縁１２２が常に駆動信号の相
補信号りの最初の縁１２０に時間的に続いている。従っ
てラッチ７２からの出力信号Ｓ２は第１の信号の相補信
号ＣＤが高い間はずっと第２のレベル（０）の信号を発
生する。

第３図の装置はさらに第１の信号もしくはその相補信号
のうち駆動信号りと丁度逆位相にある１つの相対的に論
理レベルのパルス（１）とラッチ７２からの出力信号８
２間のオーバーラツプの発生を検出する第２の検出装置
７８を含んでいる。もしオーバーラツプが生ずると、線
８０上に第２の誤り信号Ｅ２を発生して回路の誤動作を
ボす。

再び、駆動信号五のだめの破線の立下り縁１２４ばＡＣ
遅延欠陥を示している。この信号りの立下り縁１２４の
ＡＣ遅延欠陥はこの立下り縁１２４を第１の信号の相補
信号ＣＤの立下り縁１２５の後にラッチ７２のデータ人
力りに到達させる。

このｉ上のこのＡＣ欠陥の結果、線７２上の出力信号Ｓ
１はＣＤが高い間は高レベルに留まる。信号１２６によ
って表わされるこの高い出力信号は１ｆＭ８４上の第１
の信号ＣＤとともにＡＮＤゲート８２に印加される。Ｓ
２及びＣＤ信号の両方は１つの相対的論理レベル（１）
にあるので、ＡＮＤゲート８２はその出力線８０上に信
号Ｅ２として示された誤りパルス１２７を発生する。

同じように、もしＤＣ欠陥が受信不動装置１２中に生ず
ると石信号が高レベルに留まり、これによってラッチ７
２の出力信号Ｓ２は高くなる。従って、第２の検出装置
７８のＡＮＤゲート８２は信号Ｓ２及び信号ＣＤ間のオ
ーバーラツプの発生を検出し、線８０上に第２の誤り信
号パルス１２９を発生して誤動作を示す。

線５２及び８０上の第１及び第２の誤り信号は夫々、１
実施例では組合されて、線９０上に単一の第３の誤り信
号を発生する。この信号組合せ機能は通常単にドラ）Ｏ
Ｒ接続によって達成される。

本発明の回路は特に第５図に示された型のクロック分散
チップとともに使用すると利点がある。

クロック分散チップは複数の異なるクロック信号（異な
る周波数もしくは異なる到着時間、もしくはその両方を
有する信号）を受取って、これ等のクロック信号全クロ
ック・パワーリング木によってコンピュータ中の多くの
他のチップに分散するように動作する。第５図を参照す
ると、クロック分散チップ２００は線ＩＣｌＡ１１０Ｂ
及びｉｏｃ上の複数の異なるクロック周波数入力（ｃ８
Ｉ　）を受取る。これ等の異なるクロック信号線１０Ａ
、１０Ｂ及び１０Ｃの各々は夫々それ自身のクロック・
木１２Ａ、１２Ｂ及び１２Ｃを有する。これ等のクロッ
ク木は線３０Ａ１３０Ｂ及び３０Ｃを介してそのクロッ
ク出力信号をチップ上の夫々のクロック信号出力端子Ｃ
８Ｏに分散する。−ＡＣ−ＤＣオン・ライン書テスト回
路が各々のクロック木１２Ａ、１２Ｂ及び１２Ｃに与え
られている。

このテスト回路は簡単な場合は第１図に示した型の回路
を含み、クロック信号パルスの１つの縁上のＡＣ欠陥を
テストし、１つのＤＣ欠陥をテストする。もしくはこの
テスト回路は第３図に示した型の回路で具体化され、ク
ロック信号の両縁上のＡＣ欠陥をテストし、両方の型の
ＤＣ欠陥をテストする。第５図の回路で、ＡＣ−ＤＣＣ
オンジイン・テスト回路２０２．２０４及び２０６は第
３図に示した型の回路で具体化されている。従って、駆
動信号り及び駆動信号の相補信号りが入力としてテスト
回路に印加される。各テスト回路２０２．２０４及び２
０６は夫々線５２及び８０上に第１及び第２の誤り信号
Ｅ１及びＥ２を発生する。各テスト回路のだめの第１及
び第２の誤り信号Ｅ１及びＥ２はドラｌ−０Ｒ機能によ
って組合され、第３の誤り信号が線９０上に形成される
。たとえば、これ等の第３の誤り信号９ＯＡ、９０Ｂ及
び９０Ｃの各々は次にＯＲゲート２１０に印加される。

このＯＲゲート２１０かもの出力信号は次に駆動回路ブ
ロック２１２によってチップ上のチップ・クロック誤り
信号端子２１４に印加される。このクロック分散チップ
２００は上述のテスト・ラッチ・クロック制御入力をテ
スト回路２０２．２０４及び２０６の各々に印加する装
置を含ませることによってＬＳＳＤに適合可能にできる
。第５図のクロック分散チップにおいて、この信号は入
力端子２１６、受信回路２１８及び夫々受信回路の出力
線２２０．２２２及び２２４によってテスト回路２０２
．２０４及び２０６に印加される。

本発明の概念は色々の異なる構成で具体化できる。本発
明は正のアクティブ・クロック（ラッチを操作もしくは
開放してデータを受取る時のクロックの値が正）を利用
するラッチが図示されているが、これ等の回路は容易に
単に特定のラッチをクロックするのに利用する信号をそ
の相補信号に変更することによって、負のアクティブ・
クロックで動作するように変更できることは明らかであ
ろう。

本発明はクロック分散チップのオン・ラインのパホーマ
ンスをチェックする回路を開示した。即ち本発明の回路
はコンピュータが動作する間にクロック分散チップをモ
ニタし、従って誤りはこれが最初にクロック分散チップ
中に現われた時に検出される。

さらに、本発明は個々のクロック木の速度、即ちクロッ
ク分散チップのＡＣパホーマンスをチェックするように
動作する。この速度チェックは重要である。それはこれ
等のクロック分散チップがコンピュータ・システムの全
タイミングを制御するので、これ等のチップがコンピュ
ータ中の最もタイミング上重要なチップであるからであ
る。

さらに本発明のテスト回路によって、クロック信号分散
経路の速度は実際にテストされている分散回路よりもは
るかに遅いオツシレータのクロック入力信号でテストで
きる。この特徴は重要である。それはクロック分散チッ
プがコンピュータ・モジュール上に取付けられる前に、
このテスト回路をチップ・レベルのテストに使用できる
からである。さらに、本発明のテスト回路は現在のテス
タが検出できる最小５ｎ秒よりもはるかに小さいＡＣタ
イミング欠陥を検出できる。このようなりロック分散チ
ップはこのような小さいＡＣ欠陥に対して高いシステム
感度を示すので、このように付加されたＡＣテスト能力
はモジュール・テスト及びシステム・テストの分野で十
分な時間及び金銭上の節約を与える。

本発明の回路はクロック信号の周波数と独立して動作す
ることに注意されたい。このクロックの独立性はコンピ
ュータのサイクル時間の減少を可能にし、コンピュータ
は偽の故障信号を形成することなく可変周波数オツシレ
ータで走行が可能である。

本発明のテスト回路は第１図の型の構造もしくは第３図
の型の構造を使用して具体化できることを想起されたい
。第１図の型の構造はＡＣ欠陥を求めてクロック・パル
スの１つの縁をテストし、１つの型の固着ＤＣ欠陥をテ
ストするのに有用である。この型の回路は電力もしくは
シリボンが制限されている応用もしくは１つのクリティ
カルな縁だけが存在する応用に有用である。

本発明のテスト回路の特徴は現在のテスト回路及びシス
テムよりもいくつかの優れた利点を与える。本発明のテ
スト回路はクロック分散回路の速度を、現在のクロック
・テストφシステムのほぼ５ナノ秒と比較して、数１０
０ピコ秒内でテストする。この高速度クロック分散回路
テストを可能にする因子の１つは、テスト回路のタイミ
ング上のクリティカル部分がテストを受けるチップ上に
あり、これがチップのバホーマンスと整合でき、テスト
を受けているクロック分散経路の公差と関連付けられる
点にある。これに関連して、クロック・テスタ速度、こ
れ等のテスタ及びその回路内に含まれる種々の公差はク
ロック・テスト・システムが従来、高パホーマンス論理
チップを正確にＡＣテストできなかった主たる理由であ
る。外部ケーブル及びＣ４接続を通る信号伝搬に含まれ
る公差は本発明の構造体によって完全に除去される。

クロック分散チップ上の１つもしくはそれ以上のクロッ
ク・パワーリング木が使用されない場合には、これ等の
クロック木のだめのテスト回路は、そのテスト回路ラッ
チが初期設定時に０にセットされ、ラッチへのクロック
信号入力がゼロに結合されることに注意されたい。これ
等の接続はラッチ中の値を０に保持することを保証し、
テスト回路によって偽の誤り信号が発生されることを防
止する。

本発明のテスト回路は、本来的にテスト可能にすること
が望ましいことに注意されたい。本発明のテスト回路は
回路中に１つの制御点及び１つのりスニング点の使用に
よって１００％テスト可能にできる。たとえば、１つの
制御点はＤ信号のための線４２に、及びＤ信号のための
線４２にＯＲゲートを単に加えることによって具体化で
きる。

適切な制御信号は次にこれ等のＯＲゲートを介して回路
中の夫々のラッチに印加される。１つのりスニング点は
出力記録レジスタ５４を単にモニタすることによって具
体化される。

最後に、本発明はクロック分散チップのテストに関連し
て説明されたが、本発明の回路の目的に従いクロック信
号として特徴付けられる種々の他の信号列をテストする
のに利用出来ることに注意されたい。

Ｆ　発明の効果 本発明に従い、コンピュータの動作中にクロック分散チ
ップのＡＣ及びＤＣ欠陥テストの両方を自動的に行うテ
スト回路が与えられる。

【図面の簡単な説明】

第１図は本発明の１実施例の概略的ブロック図である。 第２図は第１図の回路中を伝搬する種々の信号のタイミ
ング図である。第３図は本発明の他の実施例の概略的ブ
ロック図である。第４図は第３図の回路中を伝搬する種
々の信号のタイミング図である。第５図はクロック分散
チップに関連する本発明の回路の概略的ブロック図であ
る。 １０・・・・Ｉ入力、１２・・・・受信駆動装置、１４
受信装置、１６・・・・遅延装置、１７・・・・時間遅
延素子、１８・・・・第１の処理装置、２０・・・・第
１の検出装置、２１・・・・ＡＮＤ回路、２２．２４．
２６・・・・駆動回路、４６・・・・ラッチ、５４・・
・・駆動回路。 出願人　　インタブ九タナノいビ銅・マシーンズ・コづ
悄／−→タンＨ，２１：１　　目　測り　肯

Claims (2)

【特許請求の範囲】
1. （１）（ａ）クロツク信号入力装置と、 （ｂ）上記クロツク信号を受取つて駆動し、駆動信号を
   与える受信駆動装置と、 （ｃ）上記クロツク信号を上記受信駆動装置を通る予定
   の伝搬遅延よりも大きな遅延量だけ上記クロツク信号を
   遅延させて第１の信号及びその相補信号を形成する装置
   と、 （ｄ）上記駆動信号と上記第１の信号もしくはその相補
   信号のうち上記駆動信号と丁度逆相になる信号を処理し
   て１つの相対的論理レベルの、ある幅及び位相を有する
   パルスより成る第２の信号を形成し、該パルスは正常な
   回路動作中は、上記第１の信号の他方即ちその相補信号
   の上記相対的論理レベルと時間的にオーバーラツプしな
   いようにする第１の処理装置と、 （ｅ）上記１つの相対的論理レベルの上記第２の信号の
   パルスと上記第１の信号の他方、即ちその相補信号のパ
   ルス間のオーバーラツプの発生を検出して第１の誤り信
   号を発生して、誤り動作を示す第１の検出装置とを有す
   るテスト回路。
2. （２）上記特許請求の範囲（１）において、さらに、（
   ａ）上記受信駆動装置からの上記駆動信号の相補信号及
   び上記第１の信号の他方即ちその相補信号を処理して、
   １つの相対的論理レベルの、ある幅及び位相を有するパ
   ルスより成る第３の信号を形成し、このパルスが上記第
   １の信号もしくはその相補信号のうち、正常な回路動作
   中は上記駆動信号と丁度逆相になる上記１つの相対論理
   レベルのパルスと時間的にオーバーラツプしないように
   する第２の処理装置と、 （ｂ）上記第１の信号もしくはその相補信号のうち上記
   駆動信号と丁度逆相になる上記１つの相対的論理レベル
   のパルスと上記１つの相対的論理レベルの上記第３の信
   号のパルス間にオーバーラツプの発生を検出して、第２
   の誤り信号を発生して誤動作を示す第２の検出装置とを
   有する、 テスト回路。