JPS59165169A - システム障害検出装置 - Google Patents
システム障害検出装置Info
- Publication number
- JPS59165169A JPS59165169A JP58040143A JP4014383A JPS59165169A JP S59165169 A JPS59165169 A JP S59165169A JP 58040143 A JP58040143 A JP 58040143A JP 4014383 A JP4014383 A JP 4014383A JP S59165169 A JPS59165169 A JP S59165169A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- output
- clock
- master clock
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数のＣＰＵを用いたシステムのクロック断
などの障害を少量のハードウェアで検出するシステム障
害検、出装置に関する。
などの障害を少量のハードウェアで検出するシステム障
害検、出装置に関する。
従来技術と問題点
複数のＣＰＵ （中央処理装置）を使用したシステム又
は装置で各ＣＰＵのマスタークロック断を検、出するに
は、従来第１図に示すように、ＣＰＵＩ〜３のマスター
クロック発振源１１〜１３の出力ＣＬＫ １〜ＣＬＫ３
を個々に監視するクロック断検出回路２１〜２３を設け
、これら検出回路２１〜２３のいずれかの断状態検出信
号をもってアラーム出力ＡＬＭとするのが一般的である
。
は装置で各ＣＰＵのマスタークロック断を検、出するに
は、従来第１図に示すように、ＣＰＵＩ〜３のマスター
クロック発振源１１〜１３の出力ＣＬＫ １〜ＣＬＫ３
を個々に監視するクロック断検出回路２１〜２３を設け
、これら検出回路２１〜２３のいずれかの断状態検出信
号をもってアラーム出力ＡＬＭとするのが一般的である
。
ところが、このように各ＣＰＵ毎にクロック断検出回路
２１〜２３を設けることはハードウェアの量を増大させ
、コスト的にも不利になる。しかも、この構成ではプロ
グラム暴走等のソフト障害は検出できない。
２１〜２３を設けることはハードウェアの量を増大させ
、コスト的にも不利になる。しかも、この構成ではプロ
グラム暴走等のソフト障害は検出できない。
発明の目的
本発明は、全てのＣＰＵをリンクしてクロック情報を流
し、それを各ＣＰＵではソフト的に処理し、最終ＣＰＵ
の出力だけをハード的に処理するようにして、少ないハ
ード量でマスタークロックの発振停止のみならずプログ
ラム暴走等のソフト障害をも検出しようとするものであ
る。
し、それを各ＣＰＵではソフト的に処理し、最終ＣＰＵ
の出力だけをハード的に処理するようにして、少ないハ
ード量でマスタークロックの発振停止のみならずプログ
ラム暴走等のソフト障害をも検出しようとするものであ
る。
発明の構成
本発明は、複数のＣＰＵを使用したシステムのクロック
断などの障害検出装置において、第１のＣＰＵのマスタ
ークロックまたはその分周出力、或いはこれらにより該
第１のＣＰＵがプログラムで作成した所定周期の第１の
パルス信号のいずれかを第２のＣＰＵに読み取らせ、該
第２のＣＰＵは上記いずれかの信号が継続している間は
プロゲラ。
断などの障害検出装置において、第１のＣＰＵのマスタ
ークロックまたはその分周出力、或いはこれらにより該
第１のＣＰＵがプログラムで作成した所定周期の第１の
パルス信号のいずれかを第２のＣＰＵに読み取らせ、該
第２のＣＰＵは上記いずれかの信号が継続している間は
プロゲラ。
ムによって所定周期の第２のパルス信号を出力し、以下
同様に前段のＣＰＵのパルス信号出力を後段のＣＰＵに
入力し、そして最終ＣＰＵのパルス信号出力をクロック
断検出回路で監視することにより、全ＣＰＵのいずれか
でマスタークロックの発振停止またはプログラム暴走等
の障害が生じたことを検出するようにしてなることを特
徴とするが、以下図示の実施例を参照しながらこれを詳
細に説明する。
同様に前段のＣＰＵのパルス信号出力を後段のＣＰＵに
入力し、そして最終ＣＰＵのパルス信号出力をクロック
断検出回路で監視することにより、全ＣＰＵのいずれか
でマスタークロックの発振停止またはプログラム暴走等
の障害が生じたことを検出するようにしてなることを特
徴とするが、以下図示の実施例を参照しながらこれを詳
細に説明する。
発明の実施例
第２図は本発明の一実施例を示すプロ・ツク図で、第１
図と同様に３台のＣＰＵＩ〜３を用いた装置を例として
いる。各ＣＰＬ１１〜３毎にそれぞれマスタークロック
発振源１１〜１３を備える点は第１図と同様であるが、
クロック断検出回路２０はシステムに１つしか設けない
。本例ではＣ’ＰＵＩのマス、タークロックＣＬＫＩを
分周器３０でＣＰＵ２が読み取れる程度に分周し、その
分周出力ＢをＣＰＵ２の入力ポートの１つに与える。も
しＣＰＵ２がマスタークロックＣＬＫ １を直接読み取
れる（周波数が低いなどの理由で）場合には分周器３０
は不要である。ＣＰＵ２−は分周出力（分周クロック）
Ｂをソフト的に読み取り、同様のパルス変化を有するパ
ルス信号Ｃをプログラムで作成して後段のＣＰＵ３に与
える。ＣＰＵ３も同様の処理を行ってパルス信号りを出
力する。そして、このパルス信号りをクロック断検出回
路２０で監視する。
図と同様に３台のＣＰＵＩ〜３を用いた装置を例として
いる。各ＣＰＬ１１〜３毎にそれぞれマスタークロック
発振源１１〜１３を備える点は第１図と同様であるが、
クロック断検出回路２０はシステムに１つしか設けない
。本例ではＣ’ＰＵＩのマス、タークロックＣＬＫＩを
分周器３０でＣＰＵ２が読み取れる程度に分周し、その
分周出力ＢをＣＰＵ２の入力ポートの１つに与える。も
しＣＰＵ２がマスタークロックＣＬＫ １を直接読み取
れる（周波数が低いなどの理由で）場合には分周器３０
は不要である。ＣＰＵ２−は分周出力（分周クロック）
Ｂをソフト的に読み取り、同様のパルス変化を有するパ
ルス信号Ｃをプログラムで作成して後段のＣＰＵ３に与
える。ＣＰＵ３も同様の処理を行ってパルス信号りを出
力する。そして、このパルス信号りをクロック断検出回
路２０で監視する。
従って、マスタークロック発振源１１、分周器３０、Ｃ
ＰＵ２，３およびこれらを動作させるマスタークロック
発振源１２．１３の全てが止宿であればパルス信号りが
正常に発生するのでアラーム出力ＡＬＭは生じない。し
かし、ＣＰＵＩのマスタークロックＣＬＫＩが断状態に
なると分周器３０の入出力Ａ、 Ｂ共に一定レベルと
なり、この結果ＣＰＵ２の出力Ｃが、さらにそれを受け
たＣＰＵ３の出力りが一定レベルとなって゛検出回路２
０はアラーム出力ＡＬＭを生じる。一方、ＣＰ−Ｕｌの
マスタークロックＣＬＫ １は正常でも、マスタークロ
ックＣＬＫ２またはＣＬＫ３が断状態になるとＣＰ Ｕ
２または３は動作不能となり、出方−Ｄは一定となっ
てこの場合にも検出回路２ｏはアラーム出力ＡＬＭを生
じる。さらに、マスタークロックＣＬＫＩ〜ＣＬＫ３が
全て正常でもＣＰＵ２または３にプログラム暴走が生じ
るとパルス信号ＣまたはＤは一定周期を保てない（ある
いは一定レベルのままとな諷）。このため、クロック断
検出回路２０は例えばリトリガブル・マルチバイブレー
クで構成されるため、入力Ｄの周期が延びたときに出力
Ｅが変化してアラームレベルの出力を生ずる。尚、本例
ではＣＰＵＩのソフト障害を検出できないが、これは第
３図の具体例のように、ＣＰＵ２の入力Ｂに、ＣＰＵＩ
でソフト的に作成したパルス信号を用いることで解決さ
れる。
ＰＵ２，３およびこれらを動作させるマスタークロック
発振源１２．１３の全てが止宿であればパルス信号りが
正常に発生するのでアラーム出力ＡＬＭは生じない。し
かし、ＣＰＵＩのマスタークロックＣＬＫＩが断状態に
なると分周器３０の入出力Ａ、 Ｂ共に一定レベルと
なり、この結果ＣＰＵ２の出力Ｃが、さらにそれを受け
たＣＰＵ３の出力りが一定レベルとなって゛検出回路２
０はアラーム出力ＡＬＭを生じる。一方、ＣＰ−Ｕｌの
マスタークロックＣＬＫ １は正常でも、マスタークロ
ックＣＬＫ２またはＣＬＫ３が断状態になるとＣＰ Ｕ
２または３は動作不能となり、出方−Ｄは一定となっ
てこの場合にも検出回路２ｏはアラーム出力ＡＬＭを生
じる。さらに、マスタークロックＣＬＫＩ〜ＣＬＫ３が
全て正常でもＣＰＵ２または３にプログラム暴走が生じ
るとパルス信号ＣまたはＤは一定周期を保てない（ある
いは一定レベルのままとな諷）。このため、クロック断
検出回路２０は例えばリトリガブル・マルチバイブレー
クで構成されるため、入力Ｄの周期が延びたときに出力
Ｅが変化してアラームレベルの出力を生ずる。尚、本例
ではＣＰＵＩのソフト障害を検出できないが、これは第
３図の具体例のように、ＣＰＵ２の入力Ｂに、ＣＰＵＩ
でソフト的に作成したパルス信号を用いることで解決さ
れる。
第３図に示すＣＰＵＩ〜３は特定の入力ボートにパルス
信号が与えられるとそれをソフト的にサンプリングして
読み取り、同様のパルス変化を示すパルス信号をプログ
ラムで作成して特定の出力ボートに送出する。例えばＣ
ＰＵ２ではＩ１０ボート４２の１つの入力ポートＰ１の
Ｈ（ハイ）、Ｌ （０−）レベルを監視し、検出された
レベルを該Ｉ１０ポートの他の１つの出方ボートＰ２に
出力する。従って入カポ−）ＰＩに矩形波Ｂが入力する
とこれを複数の矢印で示す灸タイミングでサンプリング
しり、Ｌ、Ｈ，Ｈ，Ｌ・・・・・・の如き検出結果を得
、これを出カポ−）Ｐ２に出方する。従ってＣＰＵ２が
自身およびマスタークロック発生源が正常なら、ｉ４−
トｐ１の入力矩形波とほり同じ矩形波をポー１−Ｐ２に
出力する。ＣＰＵ３でも同様である。ＣＰＵＩでも例え
ば分周器３０の出力をＩ１０ポート４１の１つの入力ボ
ートＰ３に与え、これを読んで出カポ−）Ｐ４に与えれ
ばＣＰＵ２．ＣＰＵ３と同様にＣＰＵそれ自身の動作お
よびマスタークロック発生器１１の正常、・異常がチェ
ックされる。第２図は、第３図に点線で示す如く分周器
３０の出力を直接ＣＰＵ２に与える場合に相当する。尚
、４３はＣＰＵ３の入出力ポート、ＤＢはデータバス、
ＡＢはアドレスバス、Ｐ−ＲＯＭはプログラム可能読取
り専用メモリ、ＲＡＭはランダムアクセスメモリである
。また、各ＣＰＣへの入力をボートを介すことなく、直
接割り込み端子に行なうことも可能である。
信号が与えられるとそれをソフト的にサンプリングして
読み取り、同様のパルス変化を示すパルス信号をプログ
ラムで作成して特定の出力ボートに送出する。例えばＣ
ＰＵ２ではＩ１０ボート４２の１つの入力ポートＰ１の
Ｈ（ハイ）、Ｌ （０−）レベルを監視し、検出された
レベルを該Ｉ１０ポートの他の１つの出方ボートＰ２に
出力する。従って入カポ−）ＰＩに矩形波Ｂが入力する
とこれを複数の矢印で示す灸タイミングでサンプリング
しり、Ｌ、Ｈ，Ｈ，Ｌ・・・・・・の如き検出結果を得
、これを出カポ−）Ｐ２に出方する。従ってＣＰＵ２が
自身およびマスタークロック発生源が正常なら、ｉ４−
トｐ１の入力矩形波とほり同じ矩形波をポー１−Ｐ２に
出力する。ＣＰＵ３でも同様である。ＣＰＵＩでも例え
ば分周器３０の出力をＩ１０ポート４１の１つの入力ボ
ートＰ３に与え、これを読んで出カポ−）Ｐ４に与えれ
ばＣＰＵ２．ＣＰＵ３と同様にＣＰＵそれ自身の動作お
よびマスタークロック発生器１１の正常、・異常がチェ
ックされる。第２図は、第３図に点線で示す如く分周器
３０の出力を直接ＣＰＵ２に与える場合に相当する。尚
、４３はＣＰＵ３の入出力ポート、ＤＢはデータバス、
ＡＢはアドレスバス、Ｐ−ＲＯＭはプログラム可能読取
り専用メモリ、ＲＡＭはランダムアクセスメモリである
。また、各ＣＰＣへの入力をボートを介すことなく、直
接割り込み端子に行なうことも可能である。
発明の効果
以上述べたように本発明によれば、少ないハード量で複
数のＣＰＬＪのマスタークロック断、およびプログラム
暴走等のソフト障害を検出できる利点がある。
数のＣＰＬＪのマスタークロック断、およびプログラム
暴走等のソフト障害を検出できる利点がある。
第１図は従来のシステム障害検出装置の一例を示すブロ
ック図、第２図は本発明の一実施例を示すブロック図、
第３図はその具体例を示すブロック図である。 図中、１〜３はＣＰＵ、１１〜１３はマスタークロック
発振源、２０はクロック断検出回路、３０は分周器ｔあ
る。 出願人 富士通株式会社
ック図、第２図は本発明の一実施例を示すブロック図、
第３図はその具体例を示すブロック図である。 図中、１〜３はＣＰＵ、１１〜１３はマスタークロック
発振源、２０はクロック断検出回路、３０は分周器ｔあ
る。 出願人 富士通株式会社
Claims (1)
- 複数のＣＰＵを使用したシステムのクロック断などの障
害検し装置において、第１のＣＰＵのマスタークロック
またはその分周出力、或いはこれらにより該第１のＣＰ
Ｕがプログラムで作成した所定周期の第１のパルス信号
のいずれかを第２のＣＰＵに読み取らせ、該第２のＣＰ
Ｕは上記いずれかの信号が継続している間はプログラム
によって所定周期の第２のパルス信号を出力し、以下同
様に前段のＣＰＵのパルス信号出力を後段のｃｐＵに入
力し、そして最終ＣＰＵのパルス信号出力をクロック断
検出回路で監視することにより、全ＣＰＵのいずれかで
マスタークロックの発振停止またはプログラム暴走等の
障害が生じたことを検出するようにしてなることを特徴
とするシステム障害検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040143A JPS59165169A (ja) | 1983-03-11 | 1983-03-11 | システム障害検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040143A JPS59165169A (ja) | 1983-03-11 | 1983-03-11 | システム障害検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165169A true JPS59165169A (ja) | 1984-09-18 |
Family
ID=12572550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040143A Pending JPS59165169A (ja) | 1983-03-11 | 1983-03-11 | システム障害検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443462U (ja) * | 1987-09-10 | 1989-03-15 |
-
1983
- 1983-03-11 JP JP58040143A patent/JPS59165169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443462U (ja) * | 1987-09-10 | 1989-03-15 |
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