JPH03172779A - 発振器の縮退故障を特定する方法及び装置 - Google Patents

発振器の縮退故障を特定する方法及び装置

Info

Publication number
JPH03172779A
JPH03172779A JP2279492A JP27949290A JPH03172779A JP H03172779 A JPH03172779 A JP H03172779A JP 2279492 A JP2279492 A JP 2279492A JP 27949290 A JP27949290 A JP 27949290A JP H03172779 A JPH03172779 A JP H03172779A
Authority
JP
Japan
Prior art keywords
test
oscillator
input signal
srl
srls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2279492A
Other languages
English (en)
Other versions
JPH07113657B2 (ja
Inventor
John M Borkenhagen
ジヨン・マイケル・ボーケンハーゲン
Steven M Douskey
ステイーブン・マイケル・ドウスキー
Jerome M Meyer
ジエローム・マーチン・メイア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH03172779A publication Critical patent/JPH03172779A/ja
Publication of JPH07113657B2 publication Critical patent/JPH07113657B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、発振器のスタック・フォールト即ち縮退故障
試験を行なうための方法及び装置に関し、より具体的に
は、米国特許第３７８３２５４号、第３７６１８９５号
、第３７８４９０７号、及び第４２８８９０３号明細書
で開示され定義されたタイプのレベル・センシティブ走
査設計即ちスキャン・デザイン（ＬＳＳＤ）システム及
び試験技法とともに使用できるように適合された、発振
器のスタック・フォールト即ち縮退故障試験を行なうた
めの方法及び装置に関する。
Ｂ、従来の技術 単一の大規模集積（ＬＳＩ）デバイスまたはチップ上に
含まれる回路機能が複雑であり、かつその数がきわめて
多いので、ＬＳｓＤシステム及び試験技法が広く使用さ
れてきた。発振器は、スタック・フォールト即ち縮退故
障であるクロック発振器信号が論理ＩＩ　ｉ　ｎまたは
論理“０″のいずれかに固定されるという、永久静的ビ
ット障害に陥る。
米国特許第４２Ｅ３８９０３号明細書は、一般に、ＬＳ
ＳＤシステム及び試験技法、ならびにサービス・プロセ
ッサと中央演算処理装置の動作を同期させるための、Ｌ
ＳＳＤ設計と互換性のある保守インターフェースを含む
コンピュータ・システムを開示している。米国特許明細
書第４２６８９０３号の開示内容を、引用により本明細
書に合体する。
発振器の縮退故障を特定するために、各種の試験技法が
使用されてきた。多くの試験技法では、別の基準パルス
を使用するが、この基準パルスの生成には追加の論理回
路が必要であり、その論理回路がまた故障する可能性が
ある。このような試験技法の例は、米国特許第４３７４
３６１号、第４３９９４１２号、第４４８７２８５号明
細書、及びＩＢＭテクニカル・ディスクロージャ・プル
テア、ＶＯｌ、Ｌ　Ｎｏ、５．１９６６年１０月、ｐ、
４７３に所載のＰ、Ｊ、ベネツィアーノ（Ｖｅｎｅｚｉ
ａｎｏ）の論文“ＰＵＬＳＥ　ＣＨＥＣＫＩＨＧ　ＣＩ
ＲＣ［ｌＩＴ″に開示されている。上記の試験方法及び
既知の多くの試験方法の他の重要な欠点は、ＬＳＳＤＳ
Ｓ性が提供されていないこと、及び特別の報告論理回路
が必要なことである。
ＬＳＳＤ試験技法と互換性のある多くの試験方法は、診
断サブルーチン実行時にシステム発振器を動作不能にす
るので、発振器の縮退故障を特定できない。
たとえば、米国特許第４５４２５０９号明細書は、シス
テム発振器からのクロック信号を分配するための複数の
クロック信号線を含むクロック分配ネットワークのフォ
ールト試験を行なうための方法及び装置を開示している
。このフォールト試験装置は、論理゛１°°または論理
ＮＯ″のいずれかを記憶するためのテスト・ラッチ、及
びクロック信号線のいずれか１本を前記テスト・ラッチ
に接続するためのデコーダを含む。このフォールト試験
の間、システム発振器は、試験中のクロック分配ネット
ワークから有効に切断される。
ＬＳＳＤＳＳ様能を使用してエラー報告を容易にし、追
加の入出力ピンまたは個々のチップに対する他の特別な
変更を必要としない、発振器の縮退故障を検出するため
の方法及び装置が求められている。
Ｃ０発明が解決しようとする課題 本発明の重要な目的は、発振器のフォールト試験を行な
うための改良された方法及び装置を提供スルこと、レベ
ル・センシティブ走査設計即ちスキャン・デザイン（Ｌ
ＳＳＤ）システム及び試験技法とともに使用できるよう
に適合された上記のフォールト試験方法及び装置を提供
すること、ＬＳＳＤＳＳ様能を利用して障害報告を容易
にする上記のフォールト試験方法及び装置を提供するこ
と、システム内の他の部品からの特殊信号またはそれら
の部品の特殊な変更を必要としない上記のフォールト試
験方法及び装置を提供すること、及び効率的かつ確実な
エラー検出動作を容易にする上記のフォールト試験方法
及び装置を提供することである。
００課題を解決するための手段 本発明の目的及び利点は、レベル・センシティブ走査設
計即ちスキャン・デザイン（ＬＳＳＤ）システム及び試
験技法に合ったタイプの集積回路チップに発振器入力信
号を供給するために使用される、発振器内のスタック・
フォールト即ち縮退故障を特定するための方法及び装置
によって達成される。１対のテスト・シフト・レジスタ
・ラッチ（ＳＲＬ）を、集積回路チップ内に設ける。論
理１信号がテストＳＲＬの関数データ入力に印加される
。発振器入力信号がテストＳＲＬのうちの第１のＳＲＬ
のデータ・クロック入力に印加され、反転された発振器
入力信号がテストＳＲＬのうちの第２のＳＲＬのデータ
・クロック入力に印加される。次に、発振器内のスタッ
ク・フォールト即ち縮退故障を特定するため、印加され
た発振器入力信号及び反転された発振器入力信号に応答
するテストＳＲＬの走査データ出力（ＳＤＯ）が検出さ
れる。
Ｅ、実施例 第１図に、本発明による縮退故障試験論理システム１０
のブロック図を示す。フォールト試験論理システム１０
は、クロック発振器信号をチップに供給して、発振器の
縮退故障診断を行なうために、集積回路チップの一部分
として実施すると存利である。
発振器入力と記した線１２上のクロック発振器信号が、
試験論理システム１０の２人力ＡＮＤゲート１４の第１
人力に印加される。−診断エネーブルと記した線１６上
の反転された診断エネーブル信号が、ＡＮＤゲート１４
の他方の入力に印加される。診断エネーブル信号は、少
なくとも各初期プログラム・ロード（ＩＰＬ）時、及び
ＬＳＳＤ走査試走査試験機輪中レベルに活動化される。
それ以外の場合は、診断エネーブル信号は、低レベルに
非活動化される。
やはり第２図で、反転診断エネーブル信号１６は、ＬＳ
ＳＤ走査試走査試験機輪中０信号をもたらし、通常デー
タ機能中は論理１信号をもたらす。
線１８上のＡＮＤゲート１４の出力が、０ｊＩ７ｊ退と
記した第１のテスト・シフト・レジスタ・ラッチ（ＳＲ
Ｌ）２０のデータ・クロック入力に印加される。
線２２上の反転クロック発振器信号が、インバータ・ゲ
ート２４の出力で発生される。この反転クロック発振器
信号が、第２の２人力ＡＮＤゲート２８に印加される。
反転診断エネーブル信号１６が、ＡＮＤゲート２６の他
方の入力に印加される。
線２８上のＡＮＤゲート２６の出力は、１縮退と記した
第２のテスト５ＲＬ３０のデータ・クロック入力に印加
される。
０縮退テスト５ＲＬ２０及び工縮退テスト５ＲＬ３０は
、それぞれ試験論理システム１０を含む集積回路ＬＳＳ
Ｄチップを使用した単一記憶素子として使用される通常
のシフト・レジスタ・ラッチによって実施される。５Ｒ
Ｌ２０及び３０は、それぞれ１対の極性保持ラッチＬ１
及びＬ２（タイプＤ）で構成され、第１のし１ラツチの
出力が第２のＬ２ラッチの入力に印加される。通常、Ｌ
エラッチは機能記憶素子として使用され、Ｌ２ラッチは
、チップ試験の効果を高めるために使用される。
ＬＳＳＤでは、各Ｌ２ラッチの走査データ出力（ＳＤＯ
）をＬ１ラッチの別の走査データ入力（ＳＤＩ）に接続
して、パターンが設計内のすべてのラッチにまたはそれ
からシフトまたは走査できるようにすることにより、チ
ップ全体上のすべてのＳＲＬを１つのシフト・レジスタ
または走査リングに一緒に接続することが必要である。
Ａクロック入力は、ＳＤＩからのデータをＬ１ラッチに
クロックするために使用される。入力ＤＡＴＡにおける
機能データは、通常機能データ入力であり、データ・ク
ロックは、この入力からデータをロードするために使用
される。　Ｂクロック入力は、Ｌ１ラッチからのデータ
をＬＳＳＤ走査リングのＬ２ラッチにクロックするため
に使用される。
ＬＳＳＤ　　Ａ走査クロックは、第２図に示されている
が、ＬＳＳＤ　　Ｂ走査クロックは示されていない。Ｌ
ＳＳＤ走査機能中、まずＢクロックが活勧化されてＬ１
ラッチ・データをＬ２ラッチにコピーし、次にＡクロッ
クが活動化されて前のＬ２ラッチのデータをＬ１ラッチ
にロードする。
初期ＬＳＳＤＳＳ様走査機能中０を走査して、試験論理
システム１０の５ＲＬ２０及び３０を含む集積回路ＬＳ
ＳＤチップ上のすべてのＳＲＬ中に入れてから、このチ
ップは機能モードに置かれる。第１図及び第２図に示す
ように、論理Ｏは、ＳＤＩに印加され、論理１は、テス
ト５ＲＬ２０及び３０のＬ１ラッチ・データ入力に印加
される。
発振器入力信号１２と反転発振器入力信号２２が、それ
ぞれゲート１４と２６によって一診断エネーブル信号１
６とＡＮＤされ、それによって、ＬＳＳＤＳＳ様走査機
能中Ｌ２０及び３０のデータ・クロックから発振器入力
信号１２及び反転発振器入力信号２２が分離される。−
診断エネーブル信号１６は、初期５ＣＡＮ　　ＩＮ機能
中は、低レベル、すなわち論理Ｏであり、したがってデ
ータ・クロック信号１８及び２８が論理Ｏとなる。線２
０Ａ及び３０Ａ上のテスト５ＲＬ２０及び３０のＳＤＯ
は、論理Ｏにセットされる。
第２図は、試験中の発振器によって供給される通常発振
器入力信号１２に対応するタイミング波形を示している
。初期ＳＣＡＭ　　ＩＮ機能の後、−診断エネーブル信
号１６は、高レベル、すなわち論理１に活動化されるの
で、５ＲＬ２０及び３０に印加されるデータ・クロック
信号１８及び２８は、それぞれ発振器入力信号１２及び
反転発振器入力信号２２に対応チる。試験中の発振器が
０の縮退故障も１の縮退故障ももたない場合、活動高デ
ータ・クロック信号１８．２８に応答して、論理１のＳ
ＤＩが、それぞれテスト５ＲＬ２０，３０のＬ１ラッチ
にロードされる。
そうではなくて、０縮退の発振器入力信号１２の場合は
、１縮退５ＲＬ３０のＬ１ラッチには、得られた活動高
データ・クロック信号２８に応答して論理１がロードさ
れるが、０縮退５ＲＬ２０のＬ１ラッチは論理Ｏに維持
される。１縮退の発振器入力信号１２の場合は、１縮退
５ＲＬ３０Ｌ１ラツチ・データは論理０に維持され、０
縮退５ＲＬ２０のＬ１ラッチには、得られた活動高デー
タ・クロック信号１８に応答して論理１がロードされる
。
ＬＳＳＤＳＳ様能は、発振器縮退故障を報告するのに使
用される。第２図に示すように、−診断エネーブル信号
１６は、低レベル、すなわち論理０を返すので、得られ
る非活動低データ・クロック信号１８．２８が、それぞ
れ５ＲＬ２０．３０に印加される。ＳＣＡＭ　　ＯＵＴ
で示されるように走査が始まる。ＬＳＳＤ　　Ｂ走査ク
ロック・パルスに応答して、前のデータ・クロック信号
１８．２８に応答してロードされたＬ１ラッチ・データ
が、テスト５ＲＬ２０．３０用のＬ２ラッチにコピーさ
れる。この発振器が通常発振器入力信号１２を供給して
いるとき、論理１が、テスト５ＲＬ２０と３０の両方の
Ｌ２ラッチにコピーされる。
そうではなくて、１の縮退故障または０の縮退故障のい
ずれかの場合は、論理Ｏが、テストＳＲＬ２０または３
０の一方のＬ２ラッチにコピーされる。Ｌ２ラッチ・デ
ータが、チップＳＤＯを介して、０縮退テストＳＲＬ２
０及び１縮退テスト５ＲＬ３０から走査される。縮退故
障・データを位置決めするため、テスト５ＲＬ２０１３
０は、それぞれチップＳＤＯに対して予め定義された相
対位置に設けられる。
フォールト試験論理システム１０は、本発明の試験方法
を実行するために、第１図に示したような論理回路で実
施することができる。しかし、その他の様々な論理回路
も使用できることを理解されたい。
Ｆ０発明の効果 本発明により、発振器のフォールト試験を行なうための
改良された方法及び装置が提供される。
【図面の簡単な説明】
第１図は、本発明の試験方法を実施する際に使用できる
試験システムのブロック図である。 第２図は、本発明の試験方法を実施する際に使用できる
制御信号を示すタイミング図である。 ごゐ 保

Claims (12)

    【特許請求の範囲】
  1. （１）レベル・センシティブ走査設計（ＬＳＳＤ）シス
    テム及び試験技法に合ったタイプの集積回路チップに発
    振器入力信号を供給するために使用される、発振器中の
    縮退故障を特定するための方法であって、 集積回路チップ中に１対のテスト・シフト・レジスタ・
    ラッチ（ＳＲＬ）を設ける段階と、前記テストＳＲＬの
    データ入力に論理１を印加する段階と、 前記テストＳＲＬのうちの第１のＳＲＬのデータ・クロ
    ック入力に発振器入力信号を印加し、前記テストＳＲＬ
    のうちの第２のＳＲＬの前記データ・クロック入力に反
    転された発振器入力信号を印加する段階と、 発振器の縮退故障を特定するため、前記の印加された発
    振器入力信号及び反転された発振器入力信号に応答して
    、前記テストＳＲＬの走査データ出力（ＳＤＯ）を検出
    する段階と を含む前記方法。
  2. （２）前記の各テストＳＲＬが、集積回路チップのＳＤ
    Ｏに対して予め定義された相対位置に位置するという、
    請求項（１）に記載の方法。
  3. （３）発振器中の縮退故障を特定するため、前記の印加
    された発振器入力信号及び反転発振器入力信号に応答し
    て、前記ＳＲＬの走査データ出力（ＳＤＯ）を検出する
    前記段階が、 前記発振器入力信号を前記テストＳＲＬのうちの前記第
    １ＳＲＬの前記データ・クロック入力から分離し、前記
    反転発振器入力信号を前記テストＳＲＬのうちの前記第
    ２ＳＲＬの前記データ・クロック入力から分離する段階
    と、 第１ＬＳＳＤＢ走査クロック信号及び第２ＬＳＳＤＡ走
    査クロック信号を順次印加する段階と を含むという、請求項（１）に記載の方法。
  4. （４）さらに、前記テストＳＲＬの走査データ出力（Ｓ
    ＤＯ）を検出するために集積回路チップのＳＤＯを順次
    サンプリングする段階を含む、請求項（３）に記載の方
    法。
  5. （５）前記発振器入力信号を前記テストＳＲＬのうちの
    前記第１ＳＲＬの前記データ・クロック入力から分離し
    、前記反転発振器入力信号を前記テストＳＲＬのうちの
    前記第２ＳＲＬの前記データ・クロック入力から分離す
    る前記段階が、 前記発振器入力信号を第１ＡＮＤゲートの入力に印加す
    る段階と、 前記反転発振器入力信号を第２ＡＮＤゲートの入力に印
    加する段階と、 活動低ＬＳＳＤ走査エネーブル信号を、前記第１及び第
    ２ＡＮＤゲートの他方の入力に印加する段階と、 前記第１ＡＮＤゲートの出力を、前記テストＳＲＬのう
    ちの前記第１ＳＲＬに印加する段階と、前記第２ＡＮＤ
    ゲートの出力を、前記テストＳＲＬのうちの前記第２Ｓ
    ＲＬに印加する段階とを含むという、請求項（３）に記
    載の方法。
  6. （６）前記両方のテストＳＲＬの走査データ出力（ＳＤ
    Ｏ）に対する検出された論理１の値が、発振器中に縮退
    故障がないことを示すという、請求項（１）に記載の方
    法。
  7. （７）前記第１テストＳＲＬの走査データ出力（ＳＤＯ
    ）に対する検出された論理０の値が、発振器中に１の縮
    退故障があることを示すという、請求項（１）に記載の
    方法。
  8. （８）前記第２テストＳＲＬの走査データ出力（ＳＤＯ
    ）に対する検出された論理０値が、発振器中に０の縮退
    故障があることを示すという、請求項（１）に記載の方
    法。
  9. （９）レベル・センシティブ走査設計（ＬＳＳＤ）シス
    テム及び試験技法に合ったタイプの集積回路チップに発
    振器入力信号を供給するために使用される発振器中の縮
    退故障を特定するための装置であって、 集積回路チップに含まれる１対のテスト・シフト・レジ
    スタ・ラッチ（ＳＲＬ）と、 前記テストＳＲＬのデータ入力に論理１を印加するため
    の手段と、 前記テストＳＲＬのうちの第１ＳＲＬのデータ・クロッ
    ク入力に発振器入力信号を印加するための手段と、 前記テストＳＲＬのうちの第２ＳＲＬの前記データ・ク
    ロック入力に反転された発振器入力信号を印加するため
    の手段と、 発振器の縮退故障を特定するため、前記の印加された発
    振器入力信号及び反転発振器入力信号に応答して、前記
    テストＳＲＬの走査データ出力（ＳＤＯ）を検出するた
    めの手段と を含む前記装置。
  10. （１０）前記テストＳＲＬのうちの第１ＳＲＬのデータ
    ・クロック入力に発振器入力信号を印加するための前記
    手段、及び前記テストＳＲＬのうちの第２ＳＲＬの前記
    データ・クロック入力に反転された発振器入力信号を印
    加するための前記手段が、前記発振器入力信号がその入
    力に結合された、第１ＡＮＤゲートと、 前記の反転された発振器入力信号がその入力に結合され
    た、第２ＡＮＤゲートと、 前記第１及び第２ＡＮＤゲートの別の入力に活動低ＬＳ
    ＳＤ走査エネーブル信号を結合するための手段と、 前記テストＳＲＬのうちの前記第１ＳＲＬに前記第１Ａ
    ＮＤゲートの出力を結合するための手段と、 前記テストＳＲＬのうちの前記第２ＳＲＬに前記第２Ａ
    ＮＤゲートの出力を結合するための手段と を含むという、請求項（９）に記載の装置。
  11. （１１）前記テストＳＲＬの走査データ出力（ＳＤＯ）
    を検出するための前記手段が、前記活動低ＬＳＳＤ走査
    エネーブル信号に応答して、集積回路チップのＳＤＯを
    順次サンプリングする、ＬＳＳＤ走査手段を含むという
    、請求項（１０）に記載の装置。
  12. （１２）前記サンプリング手段が、第１ＬＳＳＤＢ走査
    クロック信号及び順次第２ＬＳＳＤＡ走査クロック信号
    に応答するという、請求項（１１）に記載の装置。
JP2279492A 1989-11-13 1990-10-19 発振器の縮退故障を特定する方法及び装置 Expired - Lifetime JPH07113657B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/435,068 US4972414A (en) 1989-11-13 1989-11-13 Method and apparatus for detecting oscillator stuck faults in a level sensitive scan design (LSSD) system
US435068 1989-11-13

Publications (2)

Publication Number Publication Date
JPH03172779A true JPH03172779A (ja) 1991-07-26
JPH07113657B2 JPH07113657B2 (ja) 1995-12-06

Family

ID=23726832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2279492A Expired - Lifetime JPH07113657B2 (ja) 1989-11-13 1990-10-19 発振器の縮退故障を特定する方法及び装置

Country Status (4)

Country Link
US (1) US4972414A (ja)
EP (1) EP0428465B1 (ja)
JP (1) JPH07113657B2 (ja)
DE (1) DE69012954T2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229999A (en) * 1990-10-05 1993-07-20 Bull Hn Information Systems Inc. Method and apparatus for integrity testing of fault monitoring logic
US5399996A (en) * 1993-08-16 1995-03-21 At&T Global Information Solutions Company Circuit and method for minimizing electromagnetic emissions
US5495598A (en) * 1993-12-23 1996-02-27 Unisys Corporation Stuck fault detection for branch instruction condition signals
US5471488A (en) * 1994-04-05 1995-11-28 International Business Machines Corporation Clock fault detection circuit
US5533037A (en) * 1994-05-24 1996-07-02 National Instruments Corporation Latency error detection circuit for a measurement system
US5465060A (en) * 1994-06-10 1995-11-07 International Business Machines Corporation Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch
US5557623A (en) * 1994-08-12 1996-09-17 Honeywell Inc. Accurate digital fault tolerant clock
US5640402A (en) * 1995-12-08 1997-06-17 International Business Machines Corporation Fast flush load of LSSD SRL chains
WO2000067378A1 (en) * 1999-04-30 2000-11-09 Lockheed Martin Corporation Method and apparatus for a single event upset (seu) tolerant clock splitter
KR100768549B1 (ko) 2006-07-27 2007-10-18 연세대학교 산학협력단 분할된 ｌｆｓｒ을 이용한 저전력 결정패턴 ｂｉｓｔ 방법및 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE125755C (ja) *
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US3783254A (en) * 1972-10-16 1974-01-01 Ibm Level sensitive logic system
US3784907A (en) * 1972-10-16 1974-01-08 Ibm Method of propagation delay testing a functional logic system
US4071902A (en) * 1976-06-30 1978-01-31 International Business Machines Corporation Reduced overhead for clock testing in a level system scan design (LSSD) system
US4268902A (en) * 1978-10-23 1981-05-19 International Business Machines Corporation Maintenance interface for a service processor-central processing unit computer system
JPS55114030A (en) * 1979-02-26 1980-09-03 Fujitsu Ltd Detection circuit for one-bit break of high-speed pulse signal
US4374361A (en) * 1980-12-29 1983-02-15 Gte Automatic Electric Labs Inc. Clock failure monitor circuit employing counter pair to indicate clock failure within two pulses
US4399412A (en) * 1981-12-21 1983-08-16 Gte Automatic Electric Labs Inc. Duty cycle monitor circuit
US4467285A (en) * 1981-12-21 1984-08-21 Gte Automatic Electric Labs Inc. Pulse monitor circuit
US4542509A (en) * 1983-10-31 1985-09-17 International Business Machines Corporation Fault testing a clock distribution network
US4800564A (en) * 1986-09-29 1989-01-24 International Business Machines Corporation High performance clock system error detection and fault isolation
JPS63123216A (ja) * 1986-11-12 1988-05-27 Nec Miyagi Ltd クロツク断検出回路
US4811343A (en) * 1987-03-02 1989-03-07 International Business Machines Corporation On-chip on-line AC and DC clock tree error detection system
EP0294505B1 (en) * 1987-06-11 1993-03-03 International Business Machines Corporation Clock generator system
US4864574A (en) * 1988-02-04 1989-09-05 Rockwell International Corporation Injection lock clock detection apparatus

Also Published As

Publication number Publication date
DE69012954T2 (de) 1995-04-06
EP0428465A3 (en) 1991-07-31
EP0428465A2 (en) 1991-05-22
DE69012954D1 (de) 1994-11-03
US4972414A (en) 1990-11-20
JPH07113657B2 (ja) 1995-12-06
EP0428465B1 (en) 1994-09-28

Similar Documents

Publication Publication Date Title
US4800564A (en) High performance clock system error detection and fault isolation
US7444564B2 (en) Automatic bit fail mapping for embedded memories with clock multipliers
US5079725A (en) Chip identification method for use with scan design systems and scan testing techniques
US7475308B2 (en) implementing deterministic based broken scan chain diagnostics
JPS6211735B2 (ja)
JPH0643218A (ja) 環境エミュレーションによるテスト発生
JPH0212078A (ja) 一時的故障及び断続的故障の挿入装置及び方法
JPS60102575A (ja) クロツク分配回路網の故障テスト装置
US7392449B2 (en) Method, apparatus, and computer program product for diagnosing a scan chain failure employing fuses coupled to the scan chain
US4996691A (en) Integrated circuit testing method and apparatus and integrated circuit devices for use therewith
US6785855B2 (en) Implementation of an assertion check in ATPG models
JPH07168767A (ja) スマート・メモリの組込み自己検査のための装置と方法
JPH03172779A (ja) 発振器の縮退故障を特定する方法及び装置
US4811343A (en) On-chip on-line AC and DC clock tree error detection system
Maierhofer Hierarchical self-test concept based on the JTAG standard
JPS59160242A (ja) ドライバ−回路の自己試験機構
JPH0664125B2 (ja) スプリアス信号の自動的抑制を伴う回路内検査方法
JP2837703B2 (ja) 故障診断装置
US7089468B2 (en) Program-controlled unit and method for identifying and/or analyzing errors in program-controlled units
EP0430843A2 (en) Method and apparatus for fault testing microprocessor address, data and control busses
US5452309A (en) Apparatus and method for forcing hardware errors via scan
BREUER et al. A methodology for the design of hierarchically testable and maintainable digital systems
JP2595029B2 (ja) 診断容易化回路を有するｌｓｉ
JPS63140342A (ja) エラ−検出回路の試験方式
Chen et al. An integrated Automatic Test Generation and executing system