JPH0212078A - 一時的故障及び断続的故障の挿入装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、大規模集積回路（ＬＳＩＪ及び超大規模集積
回路（ＶＬＳＩＪの試験及び論理スキャン設計（ＬＳＤ
Ｊを使用してこのようなＬＳＩまたはＶＬＳＩ回路で実
行される耐故障（故障許容フシステムに関する。特許、
本発明は、故障の検出す検証するため、システム内のモ
ジュール状の各ＶＳＬＩのチップ九対して個別的に、ま
たは組合わせてプログラム可能な一時的な故障及び断続
的な故障の挿入を行うものである。

（従来技術ノ Ｌ、　Ｓ　Ｉ及びＶＬＳ　Ｉ回路デバイスまたはシステ
ムに対する永久的な故障の挿入は、１９８７年５月２６
日に公布され本譲受人に譲渡されたＪ、に、マセウエス
（Ｍａｔｈｅｗｅｓ　）　Ｊ　ｒ　、　　他に対する米
国特許第４３６９．０８１号で説明されている。この特
許は、「スタック−アット−フン」故障及び［スタック
−アット−ゼロ」故障のような永久的なタイプの故障を
挿入するために、大規模集積回路内にプログラム可能故
障挿入回路を設けることな教示し℃いろ。これらの故障
は、シフト・レジスタ・ラッチとして機能する全℃の内
部記憶素子を有する機能ロジックに挿入されるが、これ
らのラッチは逐次的にアクセスされて内部状態の観察及
び制御を可能とする。

シーケンス回路を組合わせ回路に変換１゛ろため。

シフト・レジスタ・ラッチによってＬＳＩデバイス、及
びＬＳＩデバイスを使用するシステムを試験する周知の
技術は、レベル−センシティブ・スキャン設計（ＬＳＳ
ＤＪとして知られ、これは米国特許第３，７６１，６９
５号、第３．７８３，２５４．第７．７８４．９０７号
、及び１９７７年６月２０日−２２日のＩＥＥＥコンピ
ュータ協会による第１４回設計自動化会議議事録のＥ、
Ｂ、エセルバーガ　（Ｅｉ　ｃｈｅｌｂｅｒｇｅｒ　）
及びＴ、Ｗ、ウィリアムス（ＷｉｌＬｉ？ＬｍＳ　）　
　ｌｃヨ７；；ｘ刊行物１−ＬＳＩの試験３１に対する
論理設計構造」４６２頁−４６８頁で説明されている。

ＬＳＳＤを使用するシステムでは、もし全ての認められ
た入力状態の変化に応答ｙろ安定状態がシステム内の回
路及び配線の遅延から独立しているならば、そして独立
している場合のみ、論理システムは「レベルーセンシテ
ィフ」であると定義される。また、もし入力ステージの
変化が２つ以上の入力信号の変化を含んでいれば、その
応答はこれらの信号が変化する順序とは無関係でなげれ
ばならない。レベル・センシティフ・システムは５シス
テムが新しい内部状態で安定することを可能とする変化
の間で、十分な時間の経過を有する許容された入力の変
化のシーケンスの結果として、動作すると仮定されてい
る。従って、Ｌ　Ｓ　Ｓ　Ｄによる試験は、試験データ
をシフト・レジスタ・ラッチによって実行される記憶素
子な有するＬＳＩデバイスの逐次論理遅延にスキャン出
力を介してシフトし、試験ベクトルを試験中のデバイス
の１次入力に加え、加えられた試験ベクトルより得られ
７−デ・−夕をスキャン出力な介してシフトし、これを
既知の良好な試験データと比較することによって行われ
る。

ＶＬＳＩ回路の［スタヴクーアヴトーワン」及び「スタ
ヴクーアクトーゼロ」のような永久タイプの故障以外１
ｃ、非永久の故障である・一時的故障及び断続的故障の
ような別のクラスの故障が存在ｆる。これらの非永久的
な故障もまた。ＶＬＳＩ回路を相互に接続する回路基板
上で発生し、ＶＬ３１回路及びこれらか使用されている
システムの動作が信頼できないことになる。耐故障シス
テムにおいてさえ、一時的故＠及び断続的故障は、不正
確なシステムの動作を発生させ、従って、このような非
永久的故陣を試験し検出する能力が非常に大切である。

永久的故障な挿入するためマニュアルによる手法が使用
され℃きたが、これらの手法は、試験のために設定され
ている故障または全体の故障の小分は用のシステムな構
成するために作業者の介在が必要であるため、時間を浪
費する傾向がある。

一般的に、故障の挿入を動作上の所望のシステム状態と
同期させることは困難である。臨界タイミング・パスは
、故障を注入するために使用されるマニュアルによる手
法によって最低の状態、または動作不可能な状態に迄劣
化される可能性があり。

これによっ℃、試験結果が影響されたり分析が不完全な
ものとなる場合がある、一時的故障及び断続的故障のシ
ュミレージョンを行うマニュアルによる手法は、同様の
欠点を有している。

スタックーアヴトーワン・タイプの故障及びスタック−
アット−ゼロ中タイプの故障以外にスタック・オープン
故障、ワイヤード−ＡＮＤブリッジング故障及びワイヤ
ード−ＯＲブリッジング故障のような他のタイプの故障
が存在している。スタック・オープン挿入故障は、Ｈの
インピーダンスと信号線に論理電圧レベルの存在しない
ことを表し、これに対して、スタヴクーアットーワンの
故障は論理レベル電圧が絶え丁存在していることを表し
ているラブリッジ故障は、共に短絡する信号線から発生
し、不正確な回路動作を引起こす異なった信号の混合を
結果として発生する。

（発明の概要） 本発明によれば、永久的故障、一時的故障及び断続的故
障によって構成される故障のクラスを発生する故障挿入
回路が、観察及び制御が可能である逐次的にアクセスさ
れるレジスタ内に保持されるべき内部論理状態に対して
構成された複数の論理を有する集積回路内に存在する。

このような故障のクラスな発生する手段は、プログラム
可能なスキャン・パス・データ・ワード？受取るための
第１入力と逐次的にアクセスされるレジスタの入力に接
続された第１出方を有している。スキャン・バス書テー
タ・ワードの中の故障のあるワードを記憶するレジスタ
は、直列入力、直列出力、及び並列出力を有している。

故障ワード・レジ、スタの直列入力は、故障クラス発生
手段の第２出力に接続され、この直列出方は故障クラス
発生手段の第２入力に接続され又いる。故障ワードの並
列出力は、故障クラス発生手段の第３出力に従って一定
の持続時間複数の故障のタイプを発生するコードを与え
る。故障クラスの各々に対して発生されるに数の故障の
タイプは、スタック−アット−ワン故障タイプ及びスタ
ヴクーアヴトーゼロ故障タイプだけでなく、スタック・
オープン故障タイプ。

ワイヤード−ＡＮＤブリ１ジング故障タイプ及びワイヤ
ード−ＯＲプリヴジング故障タイプによって構成される
う試験されている集積回路のａ能ロジックに挿入される
故障のクラスとタイプは５スキヤン・パス・データ・ワ
ードによってグログラムされる。

本発明の別の特徴罠よれば、永久的故障、一時的故障及
び断続的故障によって構成される故障のクラスを集積回
路内に存在する回路にプログラムすることによって、こ
のような集積回路の機能ロジＩり部分における故障の検
出を検証するために、故障挿入試験システムが提供され
る。プログラム可能なりＩＴ保持制御装置は、故障を選
択するため制御及び初期設定データ・ワードを集積回路
に与え、かつ機能ロジックに挿入された故障の影響を監
視または検出する。故障クラス発生装置は、制御及び初
期設定データ・ワードを受取って、このような制御デー
タ・ワー゛ドによって特定される故障クラスの１つを発
生する。制御データ・ワードは、直列入力、直列出力及
び並列出力を有する故障クラス発生装置ＩＩＣＦｌｉ続
されるレジスタ内に記憶されている故障ワードによって
構成される。故障ワード・レジスタの並列出力は、故障
クラス発生装置忙よって発生される故障挿入信号に従っ
℃、一定の持続時間複数の故障タイプの一つを発生する
ために故障タイプ発生装置にコードを与える。

ここで以前にリストアツブされている故障のタイプは、
各故障クラスに対して発生されてもよい。

集積回路の入力及び出方に接続されているＢＩＴ保持制
御装置は、故障挿入試験を実行する手段によって構成さ
れ、挿入された故障の影響は試験されている機能ロジッ
クからのスキャン・アクト直列データを監視することに
よって検出される。史に、この制御装置は故障挿入試験
を行う手段によっ℃更に構成され、故障挿入の影響は、
この制御装置内で動作している診断プログラムによって
試験されている機能ロジックからのステータス・データ
を監視することによって検出される。

本発明の別の特徴は、集積回路に存在する回路によって
永久的故障、一時的故障及び断続的故障によって構成さ
れる故障クラスな発生することによる故障挿入の方法を
含み、この集積回路は、ｉ察が可能であると共に制御が
可能である逐次的にアクセスされるレジスタ内に保持さ
れる内部論理状態に対して構成された複数の論理を有し
、上記の故障挿入方法は、プログラム可能なスキャン・
パス・データ・ワードを受け取るための第１入力及び上
記の逐次的にアクセスされるレジスタの入力に接続され
た第１出力を有する手段によって故障クラスな発生する
ステップ、直列入力、直列出力及び並列出力を有するレ
ジスタにデータ・ワード中の故障ワード？記憶するスタ
ックであって、この直列入力は故障クラス発生手段の第
２出力に接続され、この直列出力は故障クラス発生手段
の第２入力に接続される上記のステップ、故障クラス発
生手段の第３出力に従って、一定の持続時間故障ワード
によって特定される故障タイプを発生ずるステップ、及
び故障タイプを複数の論理に加えるスタックによっ″′
Ｃ構成される。この故障タイプを発生する上記のスタッ
クは、論理ルベルの信号におけろスタック、論理ゼロ・
レベルの信号におけるスタック、及び開放（オープンノ
回路、ワイヤード−ＡＮＤブリッジング信号またはワイ
ヤード−ＯＲブリッジング信号の特性を有する信号な発
生するステップによって構成される。

本発明のその他の特徴及び利点は、添付図と関連して５
以下の詳細な説明で明らかとなる。

（実施例〕 さて第１図を参照して、−ここには超大規模集積回路Ｑ
ＶＬＳＩＪ１０のブロック図が示され、この集積回路１
０は、本発明に従って論理スキャン設計（ＬＳＤＳナノ
ーン２４即ちスキャン・パス、及び永久的及び非永久的
でプログラム可能な故障挿入回路ｔＰＦＩｃ）Ｙ有する
機能ロジックによって構成されている。

ＶＬＳ　Ｔ回路１０に接続されたＢＩＴ保持制御装置１
２は、ＶＬＳＩ回路１０に加えられろ故障のクラスを選
択し、ステータス・パス２５またはスキャン・アウト１
６の信号線のいずれかの結果？観察することによって、
この故障クラスに対する応答を決定する。この故障クラ
スは、永久的故障及び一時的故障及び断続的故障のよう
な非永久的故障を含んでいろ１．史に、ＢＩＴ保持制御
装置１２ヲま挿入されるべき故障のタイプを選択する。

故障クラスの各々に対して、機能ロジック２４に挿入さ
れることが可能な故障には、少なくとも５つのタイプが
あり、これらは、スタックーアヴトーワン、スタックー
アヴトーゼロ、ワイヤード−ＯＲブリッジング、ワイヤ
ード−ＡＮＤブリッジング及びスタヴクーオープンがあ
る。

さて、第１図及び第１０図を参照して、プログラム可能
な故障挿入回路（ＰＦＩＣ：Ｊ％ま、外部ＢＩＴ保持制
御装置１２からプログラム可能なロジック・スキャン入
力（ＬＳＤＪ入力、即ちスキャン入力１１を受取る故障
クラス発生装置５０によって構成さ打る。このスキャン
入力１１は、故障クラス発生装置５０内のある種のレジ
スタと故障ワード・レジスタ１４をロードするビット逐
次制御データ・ワー　ドの組合わせによって構成される
。第１０図に示すように、スキャン・入力１１は、スキ
ャン瞼バス・イニシアライズ・ワード（ここでビット数
は特定の用途の機能ロジック２４によって決定される］
、即ち、断続的故障フラグ・ビット、４ビツトの故障ワ
ード、１０ビツトの故障持続ワード、及び１０ビツトの
イベント開始ワードによって構成される。（スキャン入
力１１の内容が通過する通路は、第１図で太い相互籐続
線によって示されている。）断続的故障フラグ・ピット
、１０ビツトの故障持続ワード及び１０ビツトのイベン
ト開始ワードは、故障クラス発生装置５０を制御し、特
に一時的故障及び断続的故障を与えるために使用される
。スキャン入力１１の一部は、故障タイプ番号（１５の
中の１つ）を記憶する故障ワード・レジスタ１４に加え
られる。ここで、このスキャン・入力１１は故障クラス
発生装置５０、即ち断続的故障モード・ロジック６０に
戻されその中の断続的故障フラグ・レジスタに情報を与
える。スキャン入力１１の均衡によって、機能ロジ７り
２４に対するスキャン・バス・イニシアライズ・ワード
が与えられろ。機能ロジック（ＬＳＤチェーンノ２４は
、ＶＬＳＩ回路１０に存在する機能ロジック設計の逐次
的相互接続によって構成される。論理設計は、全ての内
部記憶素子が逐次的にアクセスされて内部状態が観察及
び制御されることが可能になるシフト・レジスタ・ラッ
チまたはシ？ト・レジスタ・ラッチの部分として＠能す
るように実行される。故障クラス発生装置５０は、機能
ロジック２４に挿入される故障のタイプを選択する故障
ワード・レジスタ１４０Ｍビットの並タリ出力と共に故
障タイプ発生装置１６に接続される。故障タイプ発生装
置１６の出力は、ｉ！択された故障タイプに従ってＩ＆
能ロジック２４ｔＣ適当なインターフェース回路を与え
る故障挿入インターフェース１８に接続さｔ’ｔろ。故
障ワード・レジスタのビット数か最高１５の本実施例に
おけろように、４　（Ｍ＝４　Ｊに等しい場合、故障挿
入インターフェース１８は５故障状態の存在しない条件
以外に機能ロジック２４０通常の動作に対して選択され
ることが可能である。

さて、第１図、第７図、第８図及び第１０図な診照して
、故障クラス発生装置５０は、永久故障、一時的故障及
び断続的故障を発生させるため、６つのタイミング回路
によって構成され、これらは断続的故障間隔タイマ５２
、故障持続タイマ５４及びイベント開始タイマ５６であ
る。断続的故障間隔タイマ５２は、第８図に示すように
、各断続的故障挿入の間で時間間隔を発生する。故障持
続タイマ５４は、第８図に示すように、各断続的故障挿
入の持続時間または第７図に示すように、１つの一時的
故障挿入の持続時間な決定する。イベント開始タイマ５
６は、一時的故障挿入及び断続的故障挿入の両方に対し
て第７図及び第８図に示すように、プログラム可能なイ
ベント開始遅延を与える。イベント開始タイマ５６及び
故障持続り（ｆｆ５４ｊ’！・ＢＩＴ保持制御装置１１
２によってスキャン入力１１に加えられる逐次スキャン
制御ワードの通路内にあり、これらのタイマ５４及び５
６は、第１０図に示すようにスキャン入力１１によって
プログラムされる。、散障持続タイマ制御装置５８％工
、断続的故障間隔タイマ５２の出力及びイベント開始タ
イマ５６の出力から制御信号馨受取り、故障持続タイマ
５４に出力信号な加え、その動作を開始丁７．）と共に
、また故障挿入ゲート６４馨イ洋−フルする。故障挿入
ゲート６４％工、挿入されるべき故障タイプの持続時間
を側斜する故障タイプ発生装置１６に接続される。断続
的故障モード・ロジック６０は、スキャン入力１１のワ
ードによってセットされる断続的故障フラグを記憶する
１ビツトのレジスタによつて構成される。もしこのレジ
スタがセクトされると、断続的故障の挿入が行われろ。

断続的故障モード・ロジック６０の出力は、故障挿入の
間隔が終了したことを示す故障持続タイマ５４からの入
力をまた受取る断続的故障ゲート６２に接続されるっ断
続的故障ゲート６２は、断続的故障挿入サイクルの間開
始及びこれに続く全文−の故障挿入イベントを発生し、
断続的故障間隔タイマ５２に接続される。

さて２第２図及び第１０図を録照して故障クラス発生装
置１１５０の詳細なブロック図が示されている。断続的
故障間隔タイマ５２は、１０個のカウンタ・ステージに
よって構成されるランダム断続時間遅延カウンタ７２に
接続された擬似乱数発生装置７０によって構成されるが
、ステージの数は特定の用途によって変えることが可能
である。乱数は、断続的故障ゲート６２からＩ　ｌｉ’
　Ｇ　／信号が発生【−だ場合、擬似乱数発生装置７０
からランダム断続時間遅延カウンタ７２にロードされる
。カウンタ７２の入力で各クロック信号が発生すると（
もしカウンタが非ゼロであれば）、このカウンタは、カ
ウント・ダウンを行い、これがゼロに達すると、タイム
アウト検出装置７４が故障持続タイマ；ムリ御装置５８
に信号を発生する。故障持続りイマ制御装置５８の出力
は、故障持続タイマ５４に接続されるかこのタイマ５４
は、第１０図に示すように、スキャン入力１１から受取
られた１０ビツトの故障持続ワードを記憶するための故
障持続レジスタ７６によって構成される。イネーブル（
ＥＮＡＢＬＥＪ、ＬＳＤモー）”（ＬＳＤＭＯＤＥハＩ
Ｊセット／（ＲＥＳＥＴ／〕、クロック（ＣＬＯＧＫ）
によって構成されるタイミング及び制御発生装置１７か
らのスキャン制御Ｃ３Ｃ）４ゴ号は、スキャン入力１１
ワードがロードされた場合、特に故障挿入セット・アブ
グーサイクルの間、レジスタを制御するため故障制御レ
ジスタ７６に加えられる（ＲＥＳＥＴ／のような信号名
の後のスラッシュ「／」は、この信号が、ゼロ・ボルト
・レベルの場合に、実行されていることケ示す）。故障
持続制御レジスタ７乙の内容は、故障持続タイマ制御装
置５８からのＦ’　Ｄ　Ｔ　Ｃ／信号が受取られた場合
、故障持続タイミング・カウンタ７８にロードさ１ろ。

故障持続タイミング・カウンタ７８へのＣＬＯＣＫ信号
＆’ｒ、、このカラ／りがゼロに到達する迄、このカウ
ンタ（もしカウンタが非ゼロであれば）をデクリメント
シ、次いで故障持続タイミング・カウンタ７８の出力に
接続されたタイム・アウト検出装置８０がエンド故障（
ＥＦＪ信号を発生するが、このイぎ号は、故障挿入ゲー
ト６４、断続的故障ゲート６２及び断続的故障モード・
ロジック６２に加えられる。イベント開始タイマ５６は
、第１０図に示１ように、スキャン入力１１から受取ら
れた１０ピントのイベント開始ワードな記憶するイベン
ト開始遅延レジスタ８２によっ℃構成される。Ｓ　Ｃ信
号は、またイベント開始遅延レジスタ８２に加えられ、
このレジスタ８２の出力をま、第１０図に示−ｒように
王ＮＩＴＩＡＴＥ信号が受取られると、イベント開始遅
延カウンタ８４Ｋｌｌ続さおると共に５このカウンタ８
４にロードされる。イベント開始遅延カウンタ８４への
ＣＬＯＣＫによってカウンタｅ４は（もり、このカウン
タが非ゼロでなければ〕、これがゼロ圧到達するまでデ
クリメントされ、次いでイベント開始遅延カウンタ８４
の出力に１１続さねたタイム・アウト検出装置８６が故
障持続タイマ制御装置５８に対し℃出力信号を発生する
うさて、第１図及び第３図を１照して、故障ワード・レ
ジスタ１４の並列出力、ＦＴＹＰＥＧ’！、故障タイプ
発生装置１６に接続されるか、この発生装置１６は、故
障挿入（ｌｌ’Ｉ）３５及びＥＮＡＢＬＥ信号が実行さ
れた場合、幾つかの町ｆ１ｉ：？ｌのある故障挿入イネ
ーブル信号（１１′Ａ、ＵＬＴ　ｌ　／乃至ＦＡＵＬＴ
Ｎ／）の１つを発生する。ＦＴＹＰＥワードは、本実施
例では４ピツトのコード（Ｍ；二４）であり、故障夕・
１プ発生、装置１６内の復号回路％ま、故障ワード・Ｌ
／レジスタ４に記憶されている故障ワードによって特定
された故障条件を選択する。４ビツトのＦＴＹＰＥ故障
ワードは、通常の当業者に知られた復号手段によってデ
フォルト、即ち故障状態のない条件以外に１５個の異な
・りた故障条件を発生する。故障タイプ信号ＦＡＵＬＴ
ｉ／乃至ＦＡＵＬＴＨの各々は、機能ロジック（ＬＳＤ
チェーンＪ２４＆Ｃ挿入される適切な信号レベルを与え
る故障挿入インターフェース３０−４０に加えられろ。

故障挿入インターフェース６０は、論理１０レベルに表
子ＦＳＩＧＮＡＬＡ信号を発生ずることＶＣ，Ｊｌ、ッ
て、Ｆ’ＡＵＬＴ１／信号に応答して、スタブクーアッ
ト−ワンの故障を発生する。故障挿入インターフェース
６２は、論理ゼロ・レベルを表子ＦＳＩＧＮＡＬＢ／信
号？発生することによってｌｔ’ＡＵＬＴ２／信号に応
答してスターＩクーアットーゼロの故障な発生する。故
障挿入インターフェース回路６０及び５２は、上述の米
国特許第４．３６９，０８１号に説明されている。第３
図に示される更［３つの故障インターフェース回路（工
、ワイヤードーＡＮＤプリヴジング６４．ワイヤード−
ＯＲプリゾジング３６及びスタック−オー・ブン３Ｂで
ある。

さて、第３図及び第４図を１照して、第４図は、ワイヤ
ード−ＡＮＤブリ、ノジング故障タイプに対゛する故障
挿入インターフェースろ４の回路な示す。

このプリヴジング故障は、２つの独立した信号の流れが
、永久的またｔ１非永久的のいずれかで短絡し、論理Ａ
ＮＤエラーの状態を発生する場合に発生する。例えば、
第４図で、通常５ＩＧＮＡＬＤとＦＳＩＧＮＡＬＤは機
能ロジック２４内の同じ信号の流ねである。また、信号
ＢＲＤは機能ロジック２４内の別の独立した信号の流れ
である。しかし、哉障挿入インターフェース３６は、ト
ライステート・ドライバ４３に１ｌｔｌ制御されて５Ｉ
ＧＮＡＬ春にＡＮＤゲート４２を挿入している。ＦＡＵ
ＬＴ３／　　信号が現れない場合、ＡＮＤゲート４２０
入力に加えられたトライステート・ドライバ４３の出力
はＦＳＩＧＮＡＬＤ信号に対して影響な及ぼさないＨの
インピーダンスである。しかし、ｌｉ’ＡＵＬＴ３／信
号がｂｌ！れると、トライステート・ドライバ４６はオ
ンされ℃、信号ＢＲＤと５ＩＧＮＡＬＤとのアンドをと
る。従り℃、ＦＳＩＧＮＡＬＤは５ＩＧＮＡＬＤとＢＲ
Ｄとの論理的ＡＮＤの組み合わせによって決められる。

さて、第３図及び第３図を参照して、第３図は、ワイヤ
ード−０ｆ（プリヴジング故障タイプに対−ｒる故障挿
入インターフェース３６０回路を示す。

このブリッジング故障は、２つの独立した信号の流れが
永久的または非永久的のいずれかで短絡し、論理−ＯＲ
エラーの状態を発生する場合に発生する。例えば、第３
図に於いて通常Ｓ工ＧＮＡＬＥ及びＦＳＩＧ、ＮＡＬＥ
４工＠能ロジック２４における同じ信号の流れである。

また、信号ＢＲＥは機能ロジック２４内の別の独立した
信号の流れである。しかし、故障挿入インターフェース
３６は信号線内にＯＲゲート４４を挿入しており、ＡＮ
Ｄゲート４５の出力はＯＦ（ゲート４４の他方の入力に
接続されている。信号ＢＲＥはＡＮＤゲート４５０入力
に加えられ、ＦＡＵＬＴ４／信号を受取るインバータ４
６の出力はＡＮＤゲート４５の他方の入力に加えられる
。ＦＡＵＬＴ４／信号が現れない場合、ＡＮＤゲート４
５はオフされ′″Ｃ，ＦＳＩＧＮＡＬＥに影響を及ぼさ
ない。しかし、ＦＡＵＬＴ４／が現れる場合％ＡＮＤゲ
ート４５（エオンし＋ＯＲゲート４４によってＢ１１（
Ｄ信号と５ＩＧＮＡＬＥとのＯＲなとる。従りて、）’
５ＩＧＮＡＩＪ％ヱ％５ＩＧ４４ＡＬＥまた警よりＲＥ
の論理ＯＲの絹合わせである。

さ″Ｃ５第３図及び第３図を参照して第３図はスタック
−オープン故障タイプに対する故障挿入インターフェー
ス′５８の回路を示す。回路中のスタックオープン故障
は、信号の流れが基本的に永久的または非永久的にオー
プンを破り、オープン回路の流れケ発生させる場合に発
生する。例えば、第３図に於いて１通常５ＩｔｄＩＡＬ
ＦとＥＳＩＧＮＡＬＦ’は機能ロジック２４内の同じ信
号の流れである。

しかし、故障挿入インタープエース６Ｂ〜工この信号の
流れにトライステート・ドライバー４２ケ挿入し、その
結果、ＦＡＵＬＴ５／信号がインバーター４８を介して
トライステート・ドライバー４７のイネーブル入力に加
えられる。ＦＡＵＬＴ５／が現れない場合、トライステ
ート・ドライバ４７がイネーブルされ通常の動作を可能
にする。（即ち５ＩＧ４’１ＡＬＦがトライステート・
ドライバ４７を通過し一″ＣＦＳＩＧＮＡＬＦになろ）
。しかし、ＦＡＵＩ、Ｔ５／が現れる場合、トライステ
ート・ドライバ４７＋ｔ、ｔ、ｙさｎ、Ｆ”５ＩＧＮＡ
ＬＦｌｔｊ［Ｈのインピーダンスを加え、信号５ＩＧＮ
ＡＬＦをブロックする。トライステート・ドライバ４７
のＨのインピーダンス状態によって、ＦＳＩＧＮＡＬＦ
が加えられている回路の入力に対してスタック−オープ
ン故障が実行される。

ＢＩＴ保持制御装［１１１、）・−ドウエアの開発及び
試験工程のあらゆるレベルでＶＬＳＩ回路１０に故障を
挿入する。これらの故障のｉｓは、ＶＬＳＥ回路のレベ
ルからシステムレベルに至るまでのレベルで分析するこ
と力箱■能である。故障の分析は、スキャン−バスの試
験によって行われると共に、ＢＩＴ保持制御装置によっ
て決められろ診断ソフトウェアにより１行われる。

スキャン・パスの試験は、特定された故障が挿入される
ことを保証するために、十分なシステム・クロックな有
する第９図及び第１０図に示すタイミングに従う通常の
故障挿入セット・アップと一緒に進行される。第１０図
に示すように、スキャン入力１１のワード・フォーマヴ
トは、また故障持続ワード（１０ピツトノ及びイベント
開始ワード（１０ピツトノを含む故障クラス発生装置５
００制御ワードの最上位ビットに位置する断続的故障フ
ラグ６１を有している。これ等の制御ワードの相対的な
位置決めは、ハードウェアの素子が口−ドされている相
対的な位置に従って、任意のものでよい。機能ロジック
２４からシフトされるスキャン・アクト１３のデータは
、特定の故障挿入の影；響を検討するため、ＢＩＴ保持
保持制置装置１２って分析される。

システム・レベルの故障挿入は、また第９図及び第１０
図に示すタイミングに従って１通常の故障挿入のセクト
・アップと共に進行する。しかし、システム・レベルの
故障挿入の分析ハ、ステータス・バス２５な監視するＢ
ＩＴ保持制御装置１２内の診断プログラムによって行わ
れる。ステータス・バス２５は、試験されている特定の
機能ロジック２４に応じて、多数の信号線によって構成
される。イベント開始タイマ５６は、最初の故障挿入に
先立って、最少限の時間間隔が経過することを保証する
。従っ℃、ＢＩＴ保持制御装［１２内の診断プログラム
はＶＬＳＺ回路１０内の故障挿入回路を働かせ、この診
断プログラムはステータス・バス２５を介して挿入され
た単数または複数の故障の影響を分析する。

再び第１図、第２図及び第１０図を参照して、ＢＩＴ保
持保持制置装置１２障を挿入する場合。

これはスキャン入力１１を介して故障挿入制御ワードを
転送する。）第１０図は、スキャン入力１１のデータ・
ワードのフォーマットを示し、これらのデータ・ワード
には、スキャン・バス開始ワード（ヒツト数は特定の用
途によって決められるＪ、断続的故障フラグ（１ピツト
ノ、故障ワード（４ピツトノ、故障持続ワード（１０ピ
ツトノ及びイベント開始ワード（１０ピツトノがある。

スキャン入力１１のワードの転送は、第１図に示され、
更に前に参照した米国特許第４，３６９．０８１号で史
に説明されているスキャン制御（ＳＣノ信号を使１する
通常のスキャン・バス・データ・フロー手段によって発
生し、この転送の間、故障挿入回路は！止される。スキ
ャン・バスのイニシアライズが完了すると、ＩＮＩＴＩ
ＡＴＥパルスが発生され、これはイベント開始遅延カウ
ンタ８４をロードすると共にイネーブルし、故障挿入サ
イクルを開始する。１度永久的な故障が挿入されると、
これは、スキャン入力１１０通路が診断グログラムによ
って再びイニシアライズされる迄能動状態のままである
。一時的な故障（１つの非永久的な故障の挿入ノは、故
障持続タイミング・カウンタ７８の指定されたタイム−
アウトの後、故障ワード・ｌ／レジスタ４がリセツトさ
れた場合に取除かれる。複数の断続的な故障は擬似乱数
的に開始され、各々はプログラムされた同じ挿入持続時
間を有している。

第１図、第２図、第７図及び第１０図を参照して、一時
的な故障が挿入された場合、ＢＩＴ保持制御装置１２は
スキャン入力１１を転送するが、このスキャン入力１１
は、スキャン・パス°イニシアライズ・ワード、断続的
故障フラグ（論理ゼロに等しいノ、挿入されている故障
ワード故障持続ワード及びイベント開始ワードによって
構成される。もし故障持続ワードレジスタ７６にコンス
タント・ゼロがロードされれば、永久的故障が挿入され
る。（イーコール・ゼロ検出装置６３は。

ＦＡＵＬＴＩＮＳＥＲＴ３５の信号を発生する故障挿入
ゲート６４内のフロッグ・７０ヴプ３６のリセット？妨
げるノ。そうでなければ、レジスタ内の値は第７図に示
すよ５に、故障挿入の持続時間（システム・クロックに
よってカウント−ダウンされるノを表す。イニシアライ
ズ・プロセスの間、故障タイプ発生装置１６の出力はデ
ィスエーブルされ、ＦＡＵＬＴＮ／出方は全℃論理１の
状態であり、これはいずれの故障も挿入されていないこ
とを保証する。イベント開始遅延カフ／り８４がゼロに
カウント・ダウンされる場合、故障持続タイマ５４には
故障持続レジスタ７６から故障持続ワードがロードされ
、故障挿入ゲート６４は、故障挿入（ＦＸＪ３５の信号
を発生し、故障タイプ発生装置１６をイネ−フルする。

故障タイプ発生装置１６は、故障挿入ゲート６４がセッ
トされている限り、故障挿入を発生する。故障持続タイ
ミング・カウンタ７８がカウント・ダウンされると（非
ゼロ故障持続ワードがロードされたと仮定してノ、タイ
ム・アウト検出装置８０はＥＦ倍信号発生し、この信号
は、故障ワード・レジスタ１４（ゼロ故障ワ・−ドは故
障タイプ発生装置１６の故障の無い状態であるノ及び故
障挿入ゲート６４０両方をリセットし、挿入された一時
的故障を終了する。

第１図、第２図、第８図及び第１０図な参照して、断続
的故障が挿入された場合、ＢＩＴ保持制御装置１２は、
スキャン入力１１を転送するが２この入力は、スキャン
・バス・イニシアライズ・ワード、断続的故障フラグ（
論理１に等しい）、故障ワード、故障持続ワード、イベ
ント開始ワードによって構成される。イベント開始遅延
レジスタ８２の値は、第１の断続的故障挿入の前にカウ
ント・ダウンされる遅延間隔に等しい。各々の断続的故
障の挿入の間隔は、擬似乱数発生装置７０の電流値によ
って決められる。

故障挿入セットアツプ・イニシアライズ・プロセスの間
、故障タイプ発生装置１６の出力を′ニブイスニープル
され、ＦＡＵＬＴｉ／の出力乃至ＦＡＵＬＴＮ／の出力
の全て【゛工論理１の状態にあって、いずれの故障も挿
入されていないことを保証する。この故障挿入セットア
ツプ−・イニシアライズ・プロセスが完了すると、イベ
ント開始遅延レジスタ８２に記憶されているイベント開
始ワードが、ＩＮＩＴＩＡＴＥ信号によって、イベント
開始遅延カウンタ８４にロードされる。このカウンタ８
４がＧＯＬＧＫ信号によっ℃ゼロにカウント轡ダウンさ
れると、故障持続タイミング・カウンタ７８には故障持
続ワードがロードされ、故障挿入ゲート６４は放置挿入
３５の信号を発生し７、従って故障ワード・レジスタ１
４により″′Ｃ特定される故障挿入タイプを開始する。

故障持続カウンタ７８がタイム・アウトすると、故障挿
入ゲート６４がオフされ、擬似乱数発生装置７０がラン
ダム断続時間遅延カウンタ７２にロードされ、擬似乱数
発生装置７０は次の状態に進む。断続的故障モード・ロ
ジ、７り６０は故障ワード・レジスタ１４のリセットを
禁止し、電流故障挿入クラスが終了しないことを保証す
る。ランダム断続時間遅延カウンタ７２は、故障挿入の
間の間隔なカウント・ダウンし、ゼロを検出すると、故
障持続タイマ制御装置５８によって発生されるＦＤＴＣ
／信号が、次の故障を挿入するために、再ロードさｔし
、断続的故障挿入サイクルを持続する（第１１図参照）
。

さて、第１図、第２図、及び第１１図を参照して、断続
的故障挿入サイクルの詳細なタイミングが第１１図に示
され℃いる。これは、故障挿入プロセスの間に使用され
る６つの故障タイマ５２．５４及び５６のタイミングの
相互間［？示−１ｏ３つのタイマは、全て特定の値？ロ
ードされた後、クロクク速度でゼロまでダウンカウント
する。１つのタイマがゼロに到達すると、そのタイマに
入力されたＣＬＯＣＫ信号が禁止され、１個のパルスが
そのタイマのタイム・アウト検出装置に発生されて次に
要求されている動作を実行する。第１図及び第１１図を
参照し′″Ｃ％第１クロックと第２クロツクの間の等し
くない間隔に留意のこと（信号ＥＮＡＢＬＤのゼロから
１への遷移の前及び後で〕。

特許第４，３６９，０８１号（第３コラム、１６行−５
７行）で更に説明されているように５タイミング及び制
御装置１７０機能は、故障挿入セットアツプの終わりと
実際の動作システムのモードの間で遅延を発生する。故
障（複数）は、システム・モードの間に故障クラス発生
装置ｔ５２によって挿入され、各々の挿入された故障に
応答するソフトウェア／ハードウェアは、ＢＩＴ保持制
御装置１２によって分析される。ＢＩＴ保持ｔｔ＋Ｕ御
装置１２はスキャン通路の分析を使用する場合には、ス
キャン・アウト１３の信号を観察することにより、また
は動作可能なシステム診断のソフトウェア分析を使用す
る場合には、ステータス・バス２５の信号？観察するこ
とにより、故障を検出するシステムの耐故障能力に対す
る応答、またはこの故障から回復するシステムの耐故障
能力に対する応答を決定する。

スキャン入力、即ち第１０図に示す故障挿入セクトアッ
プ争サイクルの終了時点で％　ＩＮＩＴＩＡＴｋ信号が
イベント開始遅延カウンタ８４にカウント値をロードし
、このカウンタ８４は、ＥＮＡＢＬＥ信号が論理１に戻
った後、最初のクロ１りでデクリメントを開始する。イ
ベント開始遅延カウンタ８４は、これがゼロ状態に到達
するまでデクリメントを継続し、この時点で、タイムア
ラｔ［出装置８６は１つのパルスを発生し、イベント開
始遅延カウンタ８４のダウンカウント動作が禁止される
。このダウン・カウントを実行する時間は、最初の故障
挿入の前のプログラムされた開始時間の遅延を示す。

イベント開始タイマ５６のタイムアウト検出装置８６の
１つのパルス出力は、故障持続タイマ制御装置５８のＯ
Ｒゲートに対する２つの入力の内の１つであり、このゲ
ートハ故障持続レジスタ７６内の値を故障持続タイミン
グ・カウンタ７８に対してロードするイｇ号ケ発生し５
故障タイプ発生装置１６をイネーブルする故障挿入ゲー
ト６４をセットする。故障タイプ発生装置１６は故障ワ
ードレジスタ１４内の値を復号し、故障挿入ゲート６４
がセットされている時間間隔の間、実際の故障挿入信号
（ＦＡＵＬＴＮ／Ｊを作る。故障持続タイミングカウン
タ７Ｂは、故障持続レジスタの値がロードされた後、最
初のフロップでデクリメントを開始し、これはゼロの状
態に到達する迄、この値な７デクリメントシ続げろ。故
障持続タイミング・カウンタ７８のゼロの状態は、１つ
のパルス１４する故障持続タイマ５４内のタイム・アウ
ト検出装置８０によって検出され、故障持続タイミング
・カウンタ７８のダウン会カウント動作が終了する。故
障挿入ゲート６４は、故障持続レジスタ７６が最初にゼ
ロの値にセットアツプされていなければ、故障持続タイ
マ５４内のタイム・アウト検出装置８０のパルスによっ
てリセットされる（信号ＦＡＵＬＴ　ｌＮ５ＥＲＴ３５
の除去］（イコール・ゼロ検出装置３６は永久的故障を
発生する）。

断続的故障クラスがイネーブルされると（断続的故障フ
ラグがセットされる）、故障持続タイマ５４内のタイム
・アウト検出装置８００１個のパルス出力によっ又、断
続的故障ゲー）　（ＩＦＧ／Ｊの信号が発生され、これ
は擬似乱数発生装置７０の現在の内容をランダム断続時
間遅延カウンタ７２に転送し、擬似乱数発生装置７０な
その次の逐次子ノミナル状態に進める（立ち下がり端〕
。もし断続的故障フラグ６１がリセット（一時的クラス
ノされれば、故障ワード・レジスタ１４及びゲートされ
た故障挿入フリラグ・フロップがリセットされてこの一
時的故障挿入を終了する。

ランダム断続時間チェーン・カウンタ７２は、擬似乱数
がロードされた後の最初のフロップでデクリメントを開
始し、このチェーン・カウンタ７２（Ｌこれがゼロの状
態に到達する迄、この値なデクリメントし続ける。ラン
ダム断続時間遅延カウンタ７２のゼロの状態は、１個の
パルスを発生するタイム・アウト検出装置７４によって
検出され。

この遅延カウンタ７２のダウン・カウント動作が終了す
る。この１個のパルス出力は、故障持続タイマ持続装置
５８のＯＲゲートに対する第２入力であり、これは故障
挿入の断続的クラスの再発生トリガーである。

これによって好適な実施例の説明を終了する。

しかし、多くの変形と変更が本発明の概念の精神及び範
囲から逸脱することなく当業者にとって明らかである。

例えば、故障フードレジスタの大きさは発生されるべき
故障のタイプの数によって決定される。スキャン入力フ
ォーマブトに於けるワードの順序は、対応するハードウ
ェア素子の逐次的発生に対応している。これらの素子は
、スキャン人カフオーマーＩト内のワー　ドの対応する
再構成の結果として再構成されてもよい。

【図面の簡単な説明】

第１図は、ＶＬＳＩ回路内で本発明によって構成される
故障挿入回路の機能ブロック図である。 第２図は、本発明の詳細ブロツク図である。 第３図は、故障タイプ発生インターフェース回路によっ
て発生される故障のタイプを示すブロフク図である。 第４図は、ワイヤード−ＡＮＤブリッジング故障を発生
する故障挿入インターフェース回路を示す。 第３図は、ワイヤード−ＯＲブリッジング故障を発生す
る故障挿入インターフェース回路を示す。 第３図は、スタック−オープン故障を発生する故障挿入
インターフェース回路を示す。 第７図は、一時的故障挿入のタイミング信号を示す。 第８図は、擬似乱数発生装置によっ℃決められる複数の
断続的故障の一般的なランダム・タイミングの関係を示
す。 第９図は、故障挿入セット・アップ・サイクル、故障挿
入サイクル及び次の故障挿入セット・アップ・サイクル
の間にＢＩＴ保持制御装置によって与えられる信号及び
ＶＬＳＩ回路によって発生されるスキャン制御信号のタ
イミングの関係を示す。 第１０図は、制御信号ＣＬＯＣ；に、ＥＮＡＢＬＥ及び
工ＮＩＴＩＡＴＥのタイミング関係と共にビット・シリ
アル・スキャン通路の入力ワードのフォーマットを示す
。 第１１図は、断続的故障挿入サイクル中の制御及びタイ
ミング信号を示す。 １０・・・ＶＳＬＩ回路、　　１１・・・スキャン入力
、１２・・・グログシマプルＢＩＴ保持制御装置、１６
・・・スキャン・アウト、　　１４・・・故障ワード・
レジスタ、　　１６・・・故障タイプ発生装置、　　１
７・・・タイミング及び制御発生装置、　１８・・・故
障挿入インターフェース　　２４・・・ロジック・スキ
ャン設計、２５・・・ステータス・バス、　５０・・・
故障クラス発生装置、　５２・・・断続的故障間隔タイ
マ　　５４・・・故障持続タイマ、　　５６・・・イベ
ント開始タイマ　　５８・・・故障持続タイマ制御装置
。 ６０・・・断続的故障モード・ロジク、　　６２・・・
断続的故障ゲート、６４・・・故障挿入ゲート、（外４
名）

Claims (1)

1. 【特許請求の範囲】 １、観察が可能であると共に制御が可能である逐次的に
   アクセスされるレジスタ内に保持される内部ロジック状
   態に対して構成された複数のロジックを有する集積回路
   に存在する故障挿入回路であって、 スキャン・バス・データ・ワードを受け取るための第１
   入力及び上記の逐次的にアクセスされるレジスタの入力
   に接続された第１出力を有する複数の故障クラスを発生
   する手段であって、上記の欠陥クラスは永久的故障、一
   時的故障及び断続的故障によって構成される手段、 直列入力、直列出力及び並列出力を有する上記のデータ
   ・ワード中の故障ワードを記憶する手段であって、上記
   の直列入力は上記の故障クラス発生手段の第２出力に接
   続され、上記の直列出力は上記の故障クラス発生手段の
   第２入力に接続される手段、及び 上記の故障ワード記憶手段の上記の並列出力と上記の複
   数のロジックとの間に接続され、上記の故障クラス発生
   手段の第３出力に従って一定の持続時間上記の故障ワー
   ドによって特定される故障タイプを発生する故障タイプ
   発生手段、 によって構成される、故障挿入回路。 ２、上記の故障クラス発生手段は、所定の持続時間一時
   的故障を発生する手段によって構成される請求項１記載
   の故障挿入回路。 ３、上記の故障クラス発生手段は、複数の上記の断続的
   故障を発生する手段によって構成され、上記の断続的故
   障の各々の間にはランダムな時間間隔を有する請求項１
   記載の故障挿入回路。 ４、上記の故障タイプ発生手段は、上記の故障ワードに
   よって特定された上記の故障タイプを選択するデコード
   手段によって構成される請求項１記載の故障挿入回路。 ５、上記の故障タイプ発生手段は、上記のデコード手段
   に接続され、上記の故障タイプを上記の集積回路の上記
   の複数のロジックにインターフェースする手段を更に有
   する請求項４記載の故障挿入回路。 ６、上記の故障タイプ発生手段は、上記の複数のロジッ
   クに論理１のレベルの故障信号スタックを与える手段に
   よって構成される請求項１記載の故障挿入回路。 ７、上記の故障タイプ発生手段は、上記の複数のロジッ
   クに論理ゼロのレベルの故障信号スタックを与える手段
   によって構成される請求項１記載の故障挿入回路。 ８、上記の故障タイプ発生手段は、上記の複数のロジッ
   クに開放回路の特性を有する故障信号を与える手段によ
   って構成される請求項１記載の故障挿入回路。 ９、上記の故障タイプ発生手段は、上記の複数のロジッ
   クにワイヤード−ＡＮＤブリッジング故障信号を与える
   手段によって構成される請求項１記載の故障挿入回路。 １０、上記の故障タイプ発生手段は、上記の複数のロジ
   ックにワイヤード−ＯＲブリッジング故障信号を与える
   手段によって構成される請求項１記載の故障挿入回路。 １１、上記の故障タイプ発生手段は、上記のスキャン・
   パス・データ・ワードを上記の集積回路の目標レジスタ
   にシフトするために使用される複数の制御及びタイミン
   グ信号を発生するタイミング及び制御手段によって構成
   される請求項１記載の故障挿入回路。 １２、集積回路の機能ロジック部分の故障検出を検証す
   る故障挿入試験システムであって、 プログラムで制御された故障を制御及びイニシアライズ
   ・データ・ワードと共に上記の集積回路に挿入し、上記
   の機能ロジックに対する上記の故障の影響を監視する制
   御手段、 上記の集積回路内で上記の制御手段に接続され、上記の
   制御及びイニシアライズ・データ・ワードを受け取る第
   １入力及び上記の機能ロジックの逐次アクセス入力に接
   続された第１出力を有する複数の故障クラスを発生する
   手段であって、上記の故障クラスは永久的故障、一時的
   故障及び断続的故障を含む手段、 直列入力、直列出力及び並列出力を有する上記のデータ
   ・ワード中の故障ワードを記憶する手段であって、上記
   の直列出力は上記の故障クラス発生手段の第２出力に接
   続され、上記の直列出力は上記の故障クラス発生手段の
   第２入力に接続される手段、及び 上記の故障ワード記憶手段の上記の並列出力と上記の機
   能ロジックとの間に接続され、上記の故障クラス発生手
   段の第３出力に従って一定の持続時間上記の故障ワード
   によって特定される故障タイプを発生する故障タイプ発
   生手段、 によって構成される故障挿入試験システム。 １３、上記の制御手段は故障挿入試験を行う手段によっ
   て構成され、上記の故障挿入の上記の影響は、上記の機
   能ロジックからのスキャン・アウト逐次データを監視す
   ることによって検出される請求項１２記載の故障挿入試
   験システム。 １４、上記の制御手段は故障挿入試験を行う手段によっ
   て構成され、上記の故障挿入の上記の影響は、上記の制
   御手段内で動作する診断プログラムを使用して上記の機
   能ロジックからのステータス・データを監視することに
   よって検出される請求項１２記載の故障挿入試験システ
   ム。 １５、上記の集積回路は、上記の制御手段に接続され、
   上記の制御及びイニシアライズ・データ・ワードを上記
   の集積回路の目標レジスタにシフトするために使用され
   る複数の制御及びタイミング信号を発生するタイミング
   及び制御手段によって構成される請求項１２記載の故障
   挿入試験システム。 １６、上記の故障クラス発生手段は、所定の持続時間一
   時的故障を発生する手段によって構成される請求項１２
   記載の故障挿入試験システム。 １７、上記の故障クラス発生手段は、複数の上記の断続
   的故障を発生する手段によって構成され、上記の断続的
   故障の各々の間にはランダムな時間間隔を有する請求項
   １２記載の故障挿入試験システム。 １８、上記の故障タイプ発生手段は、上記の故障ワード
   によって特定された上記の故障タイプを選択するデコー
   ド手段によって構成される請求項１２記載の故障挿入試
   験システム。 １９、上記の故障タイプ発生手段は、上記のデコード手
   段に接続され、上記の故障タイプを上記の集積回路の上
   記の複数のロジックにインターフェースする手段を更に
   有する請求項１８記載の故障挿入試験システム。 ２０、上記の故障タイプ発生手段は、上記の複数のロジ
   ックに論理１のレベルの故障信号スタックを与える手段
   によって構成される請求項１２記載の故障挿入試験シス
   テム。 ２１、上記の故障タイプ発生手段は、上記の複数のロジ
   ックに論理ゼロのレベルの故障信号スタックを与える手
   段によって構成される請求項１２記載の故障挿入試験シ
   ステム。 ２２、上記の故障タイプ発生手段は、上記の複数のロジ
   ックに開放回路の特性を有する故障信号を与える手段に
   よって構成される請求項１２記載の故障挿入試験システ
   ム。 ２３、上記の故障タイプ発生手段は、上記の複数のロジ
   ックにワイヤード−ＡＮＤブリッジング故障信号を与え
   る手段によって構成される請求項１２記載の故障挿入試
   験システム。 ２４、上記の故障タイプ発生手段は、上記の複数のロジ
   ックにワイヤード−ＯＲブリッジング故障信号を与える
   手段によって構成される請求項１２記載の故障挿入試験
   システム。２５、観察が可能であると共に制御が可能で
   ある逐次的にアクセスされるレジスタ内に保持される内
   部ロジック状態に対して構成された複数のロジックを有
   する集積回路に存在する故障挿入回路によって故障を挿
   入する方法であって、 スキャン・パス・データ・ワードを受け取るための第１
   入力及び上記の逐次的にアクセスされるレジスタの入力
   に接続された第１出力を有する手段によって複数の故障
   クラスの１つを発生するステップであって、上記の故障
   クラスが永久的故障、一時的故障及び断続的故障を含む
   ステップ、直列入力、直列出力及び並列出力を有するレ
   ジスタに上記のデータ・ワード中の故障ワードを記憶す
   るステップであって、上記の直列入力は上記の故障クラ
   ス発生手段の第２出力に接続され、上記の直列出力は上
   記の故障クラス発生手段の第２入力に接続されるステッ
   プ、 上記の故障クラス発生手段の第３出力に従って一定の持
   続時間上記の故障ワードによって特定される故障タイプ
   を発生するステップ、及び 上記の故障タイプを上記の複数のロジックに加えるステ
   ップ、 によって構成される故障挿入方法。 ２６、複数の故障クラスを発生する上記のステップは、
   所定の持続時間一時的故障を発生するステップによって
   構成される請求項２５記載の故障挿入方法。 ２７、複数の故障クラスを発生する上記のステップは、
   複数の上記の断続的故障を発生するステップによって構
   成され、上記の断続的故障の各々の間にはランダムな時
   間間隔を有する請求項２５記載の故障挿入方法。 ２８、故障タイプを発生する上記のステップは、故障タ
   イプ信号を発生するため上記の故障をデコードするステ
   ップによって構成される請求項２５記載の故障挿入方法
   。 ２９、故障タイプを発生する上記のステップは、上記の
   故障タイプ信号を、上記の故障タイプを上記の集積回路
   内の上記の複数のロジックにインターフェースする回路
   に加えるステップを更に有する請求項２８記載の故障挿
   入方法。 ３０、故障タイプを発生する上記のステップは、上記の
   複数のロジックに論理１のレベルの故障信号スタックを
   与えるステップによって構成される請求項２５記載の故
   障挿入方法。 ３１、故障タイプを発生する上記のステップは、上記の
   複数のロジックに論理ゼロのレベルの故障信号スタック
   を与えるステップによって構成される請求項２５記載の
   故障挿入方法。 ３２、故障タイプを発生する上記のステップは、上記の
   複数のロジックに開放回路の特性を有する故障信号を与
   えるステップによって構成される請求項２５記載の故障
   挿入方法。３３、故障タイプを発生する上記のステップ
   は、上記の複数のロジックにワイヤード−ＡＮＤブリッ
   ジング故障信号を与えるステップによって構成される請
   求項２５記載の故障挿入方法。 ３４、故障タイプを発生する上記のステップは、上記の
   複数のロジックにワイヤード−ＯＲブリッジング故障信
   号を与えるステップによつて構成される請求項２５記載
   の故障挿入方法。 ３５、集積回路の機能ロジック部分の故障検出を検証す
   る方法であって、 故障挿入をプログラムするため制御手段から上記の集積
   回路に制御及びイニシアライズ・データ・ワードを与え
   るステップ、 上記の制御及びイニシアライズ・データ・ワードを受け
   取るための第１入力及び上記の機能ロジックの逐次的に
   アクセスされる入力に接続された第１出力を有する手段
   によって複数の故障クラスの１つを発生するステップで
   あって、上記の故障クラスは永久的故障、一時的故障及
   び断続的故障を含む、ステップ、 直列入力、直列出力及び並列出力を有するレジスタ手段
   に上記の制御データ・ワード中の故障ワードを記憶する
   ステップであって、上記の直列出力は故障クラス発生手
   段の第２入力に接続され、上記の直列出力は上記の故障
   クラス発生手段の第２入力に接続される上記のステップ
   、 上記のレジスタ手段の上記の並列出力に接続された手段
   によって、上記の故障クラス発生手段の第３出力に従っ
   て一定の持続時間上記の故障ワードによって特定される
   故障タイプを発生するステップ、 上記の故障タイプを上記の集積回路の上記の機能ロジッ
   クに加えるステップ、及び 上記の制御手段によって上記の機能ロジックに対する上
   記の故障挿入の影響を監視するステップ、によって構成
   される故障検出検証方法。 ３６、複数の故障クラスの１つを発生する上記のステッ
   プは、所定の持続時間一時的故障を発生するステップに
   よって構成される請求項３５記載の故障検出検証方法。 ３７、複数の故障クラスの１つを発生する上記のステッ
   プは、複数の上記の断続的故障を発生するステップによ
   って構成され、上記の断続的故障の各々の間にはランダ
   ムな時間間隔を有する請求項３５記載の故障検出検証方
   法。 ３８、故障タイプを発生する上記のステップは、故障タ
   イプ信号を発生するため上記の故障をデコードするステ
   ップによって構成される請求項３５記載の故障検出検証
   方法。 ３９、故障タイプを発生する上記のステップは、上記の
   故障タイプ信号を、上記の故障タイプを上記の集積回路
   内の上記の複数のロジックにインターフェースする回路
   に加えるステップを更に有する請求項３８記載の故障挿
   入方法。 ４０、故障タイプを発生する上記のステップは、上記の
   機能ロジックに論理１のレベルの故障信号スタックを与
   えるステップによって構成される請求項３５記載の故障
   検出検証方法。 ４１、故障タイプを発生する上記のステップは、上記の
   機能ロジックに論理ゼロのレベルの故障信号スタックを
   与えるステップによって構成される請求項３５記載の故
   障検出検証方法。 ４２、故障タイプを発生する上記のステップは、上記の
   機能ロジックに開放回路の特性を有する故障信号を与え
   るステップによって構成される請求項３５記載の故障検
   出検証方法。 ４３、故障タイプを発生する上記のステップは、上記の
   機能ロジックにワイヤード−ＡＮＤブリッジング故障信
   号を与えるステップによって構成される請求項３５記載
   の故障検出検証方法。 ４４、故障タイプを発生する上記のステップは、上記の
   機能ロジックにワイヤード−ＯＲブリッジング故障信号
   を与えるステップによって構成される請求項３５記載の
   故障検出検証方法。 ４５、上記の制御手段によって上記の故障挿入の上記の
   影響を監視する上記のステップは、上記の機能ロジック
   からのスキャン・アウト逐次データを分析するステップ
   によって構成される請求項３５記載の故障検出検証方法
   。 ４６、上記の制御手段によって上記の故障挿入の上記の
   影響を監視する上記のステップは、上記の制御手段内で
   動作する診断プログラムによって上記の機能ロジックか
   らのステータス・データを監視するステップによって構
   成される請求項３５記載の故障挿入方法。