JPH09146849A - 情報処理システム及びそのメモリ再構成方法 - Google Patents
情報処理システム及びそのメモリ再構成方法Info
- Publication number
- JPH09146849A JPH09146849A JP7302399A JP30239995A JPH09146849A JP H09146849 A JPH09146849 A JP H09146849A JP 7302399 A JP7302399 A JP 7302399A JP 30239995 A JP30239995 A JP 30239995A JP H09146849 A JPH09146849 A JP H09146849A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- memory card
- information processing
- processing system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000006984 memory degeneration Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/008—Reliability or availability analysis
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
てもメモリ切離しの対象とすることにより、システムの
信頼性を向上させるとともに、システムの性能を向上さ
せる。 【解決手段】 エラー発生時には、エラー発生時刻、エ
ラー発生カード番号及びエラー状況からなるエラー情報
を、システムバス400に接続されたRAM200内の
エラー履歴情報に順次記憶していく。このエラー履歴情
報に基づいてエラーの発生したメモリカードのエラー回
数及びエラー間隔を計算し、規定値からはずれた場合に
は、間欠障害または障害発生頻度の高いメモリカードと
して切り離す。メモリアクセス時には、アドレスデコー
ドレジスタ312が参照され、アドレスの上位部分から
メモリカード番号が判明する。
Description
に関し、特にメモリカード単位の切離しが可能な情報処
理システムに関する。
害によるエラー発生を検出することにより、そのエラー
に係るメモリ部分を切り離すようにしている。たとえ
ば、特開昭60−123949号公報には、固定障害発
生時にバッファメモリをブロック単位で切り離す記憶装
置制御方式の技術が記載されている。この従来技術で
は、切り離しブロックのカラムアドレス及びロー番号を
デリートカラムアドレスレジスタ及びデリートローアド
レスレジスタに登録しておくことにより、当該切り離し
ブロックへのアクセスを抑止する。
システム立上げ時にメモリチェックを行うか、運用時に
パリティチェック等によりメモリ障害を検出して、障害
を有するメモリ部分を切り離している。従って、固定障
害であればこのチェックにより検出することができる。
一方、間欠的な障害の場合には、チェック時に障害が発
生しなければそのまま運用を継続することになる。
以上のエラーが同時に発生した場合には修復不可能であ
り致命的なものとして扱われるが、1ビットエラーの場
合には修復が可能なので特に致命的なものとして扱わな
くても運用を継続することはできる。
に発生する場合には、システムの信頼性を損なうおそれ
がある。また、そのような頻繁に障害を発生するメモリ
は、当初は致命的な障害ではなくても、いずれ致命的な
障害を引き起こす可能性を含んでおり、システムの信頼
性を低下させるのみならず、エラー訂正等による障害回
復に時間を要してシステム性能が低下するという問題が
ある。
ではない障害についてもメモリ切離しの対象とすること
により、システムの信頼性を向上させることにある。
による障害回復を回避することにより、システムの性能
を向上させることにある。
に本発明の情報処理システムは、エラー履歴情報に基づ
いて間欠的または致命的ではないが発生頻度の高い障害
に係るメモリ部分を切り離す。
少なくとも一つのメモリ制御回路とこのメモリ制御回路
にそれぞれ少なくとも一つ接続されたメモリカードとを
有するメモリと、前記メモリカードにおいて発生したエ
ラーの履歴を保持する不揮発性メモリとを含み、前記メ
モリ制御回路は、前記不揮発性メモリに保持されたエラ
ーの履歴に基づいて間欠的または致命的ではないが発生
頻度の高い障害に係るメモリカードを切り離す。
いて、前記不揮発性メモリに保持されたエラーの履歴
は、エラー発生時刻とエラー発生カード番号とエラー状
況とをさらに含んで構成される。
いて、前記不揮発性メモリは、前記メモリカードが実装
されているか否かを示すメモリ実装情報をさらに保持す
る。
いて、前記メモリ制御回路は、アドレスとメモリカード
番号との対応関係を保持するアドレスデコードレジスタ
を含む。
くとも一つのメモリ制御回路とこのメモリ制御回路にそ
れぞれ少なくとも一つ接続されたメモリカードとを有す
るメモリと、前記メモリカードにおいて発生したエラー
の履歴を保持する不揮発性メモリとを有する情報処理シ
ステムにおいて、エラーの発生したメモリカードの番号
と発生したエラーの状況とその時刻とをエラーの履歴と
して前記不揮発性メモリに追加するステップと、前記発
生したエラーが間欠的または致命的ではないが発生頻度
の高いものであるか否かを判断するステップと、前記発
生したエラーが間欠的または致命的ではないが発生頻度
の高いものである場合にはそのメモリカードの切り離す
ステップとを含む。
一実施例について図面を参照して詳細に説明する。
である情報処理システムは、情報処理を行うCPU11
0を含むCPUボード100と、主記憶として機能する
メモリボード300と、これらCPUボード100及び
メモリボード300を接続するシステムバス400とを
含む情報処理システムであって、さらに不揮発性メモリ
であるRAM200をシステムバス400に接続して構
成される。
の各種プログラムを格納するROM120を含んでい
る。このプログラムには、メモリカードの実装状態をチ
ェックする実装チェックプログラム、メモリエラーの状
態を解析するメモリエラー解析プログラム、メモリエラ
ーの状態に応じてメモリの実装状態を変更するメモリ縮
退制御プログラム、及び、アドレスとメモリカードとの
対応関係を変更するメモリ再構成プログラム等が含まれ
ている。
メモリ制御回路310を含み、メモリ制御回路310の
配下には少なくとも一つのメモリカード320が接続さ
れる。図1の構成では、2つのメモリ制御回路のそれぞ
れに4つのメモリカードが接続されている。各メモリカ
ードには、#0から#7までの識別番号がふられてい
る。
おいてエラーが発生したことを検出するエラー検出回路
311と、システムバス400側から与えられたアドレ
スに基づいて物理的にどのメモリカードにアクセスすべ
きかを判断するアドレスデコードレジスタ312とを含
んでいる。アドレスデコードレジスタ312において、
実装されていないメモリ空間へのアクセスが検出され
て、エラー検出回路311に報告される。
スタ312は、複数語からなるレジスタ群であり、各々
の語は対応するメモリカード番号を記憶する。システム
バス400からのアドレス301は、上位部分302と
下位部分303に分けられる。上位部分302は、アド
レスデコードレジスタ312を索引するために使用され
る。下位部分303は、各メモリカード320において
メモリアクセスにそのまま使用される。
である場合、16進数表記で下位6桁が下位部分303
に相当し、残りの部分が上位部分302に相当する。上
位部分が”0”であればアドレスデコードレジスタ31
2の第0語を、上位部分が”1”であればアドレスデコ
ードレジスタ312の第1語を参照することにより、配
下のいずれのメモリカードにアクセスすべきかが判明す
る。アドレスデコードレジスタ312は原則として、対
応するメモリカード番号を記憶するが、対応するメモリ
空間にメモリカードが実装されていない場合には、メモ
リ空間として使用されていない番号を記憶することによ
り未実装であることを表現することができる。
2は、独立したレジスタとして実現してもよく、また、
メモリ空間の一部に割り当てるようにしてもよい。
えば電池を内蔵して外部からの電源が断になってもその
記憶内容を維持する機能を有するものである。このRA
M200は、メモリにおいて発生したエラーの履歴を保
持するエラー履歴情報と、メモリカードの実装状態を表
示するメモリ実装情報とを格納する。
生した各エラーに対応したエラー情報を記憶する。この
エラー情報は、エラーの発生した時刻であるエラー発生
時刻と、エラーの発生したメモリカードのカード番号で
あるエラー発生カード番号と、発生したエラーの状況で
あるエラー状況とを含んでいる。図3の例では、199
5年12月1日午前3時3分3秒にカード番号7番で1
ビットエラーが発生し、修復されたことがわかる。ま
た、1995年12月2日午前11時33秒にカード番
号3番でタイムアウトが発生したことがわかる。
応する配下のメモリカードが実装状態にあれば”1”、
未実装状態であれば”0”を示す。この図4の例では各
カード毎に1つのフィールドを使用しているが、例えば
カード2枚毎を切離し単位としてカード2枚毎に1つの
フィールドを使用するようにしてもよい。
の実施例の動作について図面を参照して説明する。
メモリ実装チェックが行われ、いずれのメモリカードが
実装されているのかが得られる(ステップS901)。
このメモリ実装に関する情報は、RAM200内にメモ
リ実装情報として設定される(ステップS902)。
においてエラーが発生すると、エラー検出回路311を
介してCPU110に報告される。メモリカード未実装
のアドレス空間へのアクセスはアドレスデコードレジス
タ312によって検出されて、同様にエラー検出回路3
11を介してCPU110に報告される。CPU110
にエラーが報告されると(ステップS903)、CPU
110はエラー発生処理(S910)として図7に示さ
れる動作を行う。
ーの発生したメモリカードのカード番号と発生したエラ
ーの状況とをエラー検出回路311から受け取り(ステ
ップS911)、その時の時刻とともに、エラー情報と
してRAM200内のエラー履歴情報に追加する(ステ
ップS912)。
命的か否かを判断する(ステップS913)。ここで致
命的なエラーとは、修復が不可能または困難なエラーを
いう。例えば、2ビットエラーや、タイムアウトとして
検出されたエラーがこれに該当する。逆に、1ビットエ
ラー等は通常は修復可能なのでその場合には致命的なエ
ラーとして扱わない。ステップS913で致命的と判断
された場合には、当該メモリを切り離すべく、RAM2
00内のメモリ実装情報の対応するフィールドを”0”
に設定する(ステップS916)。そして、アドレスデ
コードレジスタ312の設定を変更して、切り離したメ
モリカードにアクセスしないように再構成する(ステッ
プS917)。
ないと判断した場合には、RAM200内のエラー履歴
情報を参照することにより、当該メモリカードに関する
エラーの回数や、前回のエラーとの時間的間隔を計算す
る(ステップS914)。この計算の結果、エラーの回
数が所定の値よりも多くなった場合、または、エラーの
間隔が所定の値よりも小さくなった場合には、故障頻度
が高いと考えて当該メモリの切り離しを行う(ステップ
S915)。すなわち、この場合も致命的エラーと同様
に、RAM200内のメモリ実装情報の対応するフィー
ルドを”0”に設定するとともに(ステップS91
6)、アドレスデコードレジスタ312の設定を変更し
てメモリを再構成する(ステップS917)。
めて説明したが、ステップS901とS902を実装チ
ェックプログラムで、ステップS911とS912をメ
モリエラー解析プログラムで、ステップS913からS
916をメモリ縮退制御プログラムで、ステップS91
7をメモリ再構成プログラムで行うようにしてもよい。
情報処理システムによれば、RAM200内のエラー履
歴情報を参照することにより、間欠的障害を発生するメ
モリカードや、致命的ではないが発生頻度の高いメモリ
カードをアドレスデコードレジスタ312によって切り
離すことができるため、システムの信頼性が向上する。
また、かかるメモリカードについても、エラー訂正等に
よる障害回復を回避できるため、システムの性能を向上
することができる。
施例について図面を参照して説明する。
である情報処理システムは、システムバス400上に診
断制御装置500を接続する点以外は第1の実施例と同
様である。診断制御装置500は、エラー検出後の処理
を行う診断処理装置510と、メモリ制御のための各種
プログラムを格納するROM520とを含んでいる。
て説明した図5及び図6の動作を行う。この際、ROM
520に格納されたプログラムを使用することができ
る。この診断制御装置500は、第1の実施例のCPU
ボード100よりも少ない部品点数で実現され、故障率
が低い。
制御を行う装置500を独立して有することにより、よ
り信頼性の高いシステムを構築することができる。
よると、間欠的障害を発生するメモリカードや、致命的
ではないが発生頻度の高いメモリカードを切り離すこと
ができるため、システムの信頼性が向上する。また、か
かるメモリカードについても、エラー訂正等による障害
回復を回避できるため、システムの性能を向上すること
ができる。
示すブロック図である。
するための図である。
である。
である。
全体動作を表す図である。
メモリ再構成方法の動作を表す図である。
を示すブロック図である。
Claims (6)
- 【請求項1】 エラー履歴情報に基づいて間欠的または
致命的ではないが発生頻度の高い障害に係るメモリ部分
を切り離すことを特徴とする情報処理システム。 - 【請求項2】 少なくとも一つのメモリ制御回路とこの
メモリ制御回路にそれぞれ少なくとも一つ接続されたメ
モリカードとを有するメモリと、 前記メモリカードにおいて発生したエラーの履歴を保持
する不揮発性メモリとを含み、 前記メモリ制御回路は、前記不揮発性メモリに保持され
たエラーの履歴に基づいて間欠的または致命的ではない
が発生頻度の高い障害に係るメモリカードを切り離すこ
とを特徴とする情報処理システム。 - 【請求項3】 前記不揮発性メモリに保持されたエラー
の履歴は、エラー発生時刻とエラー発生カード番号とエ
ラー状況とを含むことを特徴とする請求項2記載の情報
処理システム。 - 【請求項4】 前記不揮発性メモリは、前記メモリカー
ドが実装されているか否かを示すメモリ実装情報をさら
に保持することを特徴とする請求項3記載の情報処理シ
ステム。 - 【請求項5】 前記メモリ制御回路は、アドレスとメモ
リカード番号との対応関係を保持するアドレスデコード
レジスタを含むことを特徴とする請求項4記載の情報処
理システム。 - 【請求項6】 少なくとも一つのメモリ制御回路とこの
メモリ制御回路にそれぞれ少なくとも一つ接続されたメ
モリカードとを有するメモリと、前記メモリカードにお
いて発生したエラーの履歴を保持する不揮発性メモリと
を有する情報処理システムにおいて、 エラーの発生したメモリカードの番号と発生したエラー
の状況とその時刻とをエラーの履歴として前記不揮発性
メモリに追加するステップと、 前記発生したエラーが間欠的または致命的ではないが発
生頻度の高いものであるか否かを判断するステップと、 前記発生したエラーが間欠的または致命的ではないが発
生頻度の高いものである場合にはそのメモリカードの切
り離すステップとを含むことを特徴とするメモリ再構成
方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7302399A JPH09146849A (ja) | 1995-11-21 | 1995-11-21 | 情報処理システム及びそのメモリ再構成方法 |
US08/748,656 US5892896A (en) | 1995-11-21 | 1996-11-15 | Computer system including memory and method for disconnecting memory card having predetermined fault |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7302399A JPH09146849A (ja) | 1995-11-21 | 1995-11-21 | 情報処理システム及びそのメモリ再構成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09146849A true JPH09146849A (ja) | 1997-06-06 |
Family
ID=17908452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7302399A Pending JPH09146849A (ja) | 1995-11-21 | 1995-11-21 | 情報処理システム及びそのメモリ再構成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5892896A (ja) |
JP (1) | JPH09146849A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
US8644072B2 (en) | 2008-01-28 | 2014-02-04 | Kabushiki Kaisha Toshiba | Three dimensionally stacked memory and the isolation of memory cell layer |
US8849504B2 (en) | 2006-02-03 | 2014-09-30 | Denso Corporation | Electronic control apparatus for vehicles |
WO2015145932A1 (ja) * | 2014-03-28 | 2015-10-01 | パナソニックIpマネジメント株式会社 | 不揮発性メモリ装置 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6438716B1 (en) * | 1998-10-22 | 2002-08-20 | International Business Machines Corporation | Composition of error messages in an error message system based upon non-local contextual information |
US6779131B2 (en) * | 2001-05-01 | 2004-08-17 | Sun Microsystems, Inc. | Reconfigurable multi-chip modules |
JP2008139908A (ja) * | 2006-11-29 | 2008-06-19 | Matsushita Electric Ind Co Ltd | メモリ制御装置、コンピュータシステム及びデータ再生記録装置 |
JP5051514B2 (ja) * | 2007-02-23 | 2012-10-17 | 日本電気株式会社 | メモリエラーパターン記録システム、メモリエラーパターン記録方法 |
JP2008300020A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 再生装置 |
KR100923832B1 (ko) * | 2007-12-28 | 2009-10-27 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 불량 여부 테스트 방법, 블록 관리방법, 소거 방법 및 프로그램 방법 |
US8176367B2 (en) | 2009-05-28 | 2012-05-08 | Agere Systems Inc. | Systems and methods for managing end of life in a solid state drive |
US8151137B2 (en) * | 2009-05-28 | 2012-04-03 | Lsi Corporation | Systems and methods for governing the life cycle of a solid state drive |
US9164828B2 (en) | 2013-09-26 | 2015-10-20 | Seagate Technology Llc | Systems and methods for enhanced data recovery in a solid state memory system |
US9424179B2 (en) | 2013-10-17 | 2016-08-23 | Seagate Technology Llc | Systems and methods for latency based data recycling in a solid state memory system |
US9201729B2 (en) | 2013-10-21 | 2015-12-01 | Seagate Technology, Llc | Systems and methods for soft data utilization in a solid state memory system |
US9378840B2 (en) | 2013-10-28 | 2016-06-28 | Seagate Technology Llc | Systems and methods for sub-zero threshold characterization in a memory cell |
US9276609B2 (en) | 2013-11-16 | 2016-03-01 | Seagate Technology Llc | Systems and methods for soft decision generation in a solid state memory system |
US9576683B2 (en) | 2014-02-06 | 2017-02-21 | Seagate Technology Llc | Systems and methods for hard error reduction in a solid state memory device |
US9378810B2 (en) | 2014-02-11 | 2016-06-28 | Seagate Technology Llc | Systems and methods for last written page handling in a memory device |
JP6598453B2 (ja) * | 2014-11-12 | 2019-10-30 | キヤノン株式会社 | 情報処理装置、制御方法、およびプログラム |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60168247A (ja) * | 1983-09-29 | 1985-08-31 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 自動的なメモリボ−ド再構成 |
JPH02143352A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | メモリエラー検出修正方式 |
JPH02166544A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | メモリアドレス変換方式 |
JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
JPH064409A (ja) * | 1992-06-19 | 1994-01-14 | Hokuriku Nippon Denki Software Kk | メモリ障害処理方式 |
JPH06348605A (ja) * | 1993-06-10 | 1994-12-22 | Nec Corp | メモリ制御装置 |
JPH07141265A (ja) * | 1993-11-16 | 1995-06-02 | Nippon Denki Joho Service Kk | 磁気ディスク装置のエラー監視方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4209846A (en) * | 1977-12-02 | 1980-06-24 | Sperry Corporation | Memory error logger which sorts transient errors from solid errors |
US4535455A (en) * | 1983-03-11 | 1985-08-13 | At&T Bell Laboratories | Correction and monitoring of transient errors in a memory system |
US4875209A (en) * | 1988-04-04 | 1989-10-17 | Raytheon Company | Transient and intermittent fault insertion |
US4964130A (en) * | 1988-12-21 | 1990-10-16 | Bull Hn Information Systems Inc. | System for determining status of errors in a memory subsystem |
US5263032A (en) * | 1991-06-27 | 1993-11-16 | Digital Equipment Corporation | Computer system operation with corrected read data function |
US5220567A (en) * | 1991-12-26 | 1993-06-15 | Amdahl Corporation | Signature detecting method and apparatus for isolating source of correctable errors |
JPH0619805A (ja) * | 1992-06-30 | 1994-01-28 | Fujitsu Ltd | メモリ異常箇所特定方法 |
US5410545A (en) * | 1992-07-28 | 1995-04-25 | Digital Equipment Corporation | Long-term storage of controller performance |
US5473753A (en) * | 1992-10-30 | 1995-12-05 | Intel Corporation | Method of managing defects in flash disk memories |
US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
-
1995
- 1995-11-21 JP JP7302399A patent/JPH09146849A/ja active Pending
-
1996
- 1996-11-15 US US08/748,656 patent/US5892896A/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60168247A (ja) * | 1983-09-29 | 1985-08-31 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 自動的なメモリボ−ド再構成 |
JPH02143352A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | メモリエラー検出修正方式 |
JPH02166544A (ja) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | メモリアドレス変換方式 |
JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
JPH064409A (ja) * | 1992-06-19 | 1994-01-14 | Hokuriku Nippon Denki Software Kk | メモリ障害処理方式 |
JPH06348605A (ja) * | 1993-06-10 | 1994-12-22 | Nec Corp | メモリ制御装置 |
JPH07141265A (ja) * | 1993-11-16 | 1995-06-02 | Nippon Denki Joho Service Kk | 磁気ディスク装置のエラー監視方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
US8849504B2 (en) | 2006-02-03 | 2014-09-30 | Denso Corporation | Electronic control apparatus for vehicles |
US8644072B2 (en) | 2008-01-28 | 2014-02-04 | Kabushiki Kaisha Toshiba | Three dimensionally stacked memory and the isolation of memory cell layer |
JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
WO2015145932A1 (ja) * | 2014-03-28 | 2015-10-01 | パナソニックIpマネジメント株式会社 | 不揮発性メモリ装置 |
JPWO2015145932A1 (ja) * | 2014-03-28 | 2017-04-13 | パナソニックIpマネジメント株式会社 | 不揮発性メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
US5892896A (en) | 1999-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH09146849A (ja) | 情報処理システム及びそのメモリ再構成方法 | |
US20040168101A1 (en) | Redundant memory system and memory controller used therefor | |
EP1890239B1 (en) | Memory contoller and method of controlling memory | |
US6442726B1 (en) | Error recognition in a storage system | |
CN101040445A (zh) | 对多组数据字进行错误保护 | |
JPH05500724A (ja) | 障害許容データ記憶システム | |
US6295617B1 (en) | Testing method of semiconductor memory device and semiconductor memory device applicable to the method | |
US7898858B2 (en) | Memory module | |
JPH03248251A (ja) | 情報処理装置 | |
US7313733B2 (en) | System and method of improving memory yield in frame buffer memory using failing memory location | |
EP1116114A1 (en) | Technique for detecting memory part failures and single, double, and triple bit errors | |
US5590278A (en) | Method for detecting addressing errors in an electrical unit | |
JPS6237422B2 (ja) | ||
US8250436B2 (en) | Memory-module controller, memory controller and corresponding memory arrangement and also method for error correction | |
JPS6148061A (ja) | マルチプロセッサ・コンピュータ・システム | |
EP1141830B1 (en) | A method and apparatus for detecting errors in data output from memory and a device failure in the memory | |
EP3882774B1 (en) | Data processing device | |
US5446873A (en) | Memory checker | |
US20030081468A1 (en) | Method and device for backing up data in a memory module and memory module | |
US7251753B2 (en) | Apparatus, system, and method for identifying a faulty communication module | |
JP2743756B2 (ja) | 半導体ディスク装置 | |
JPH0922387A (ja) | メモリ装置 | |
JPWO2005124562A1 (ja) | エレベータ電子安全装置用システム | |
JPH10143445A (ja) | 衛星回線接続装置 | |
SU1026165A1 (ru) | Запоминающее устройство с автономным контролем |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20060315 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060319 |
|
A711 | Notification of change in applicant |
Effective date: 20060529 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
A521 | Written amendment |
Effective date: 20060531 Free format text: JAPANESE INTERMEDIATE CODE: A821 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080201 |
|
A977 | Report on retrieval |
Effective date: 20090119 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20090127 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090602 |