JPS60168247A - 自動的なメモリボ−ド再構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、始動時におけるコンピュータメモリの自動的
構成に関する。特に本発明は、オペレータの干渉を必要
とせず、メモリポートをメモリの隣接する領域へ自動的
に割当てるために、各メモリボードからストアト構成デ
ータを使用することに関するものである。

（発明の背景） コンピュータのメモリは一般に、ワードのりニアアレイ
として構成されている；つまり各ワードが１つのアドレ
スに割当てられ、固定用（例えば３２ビツト）のデータ
を含む。メモリチップがデータを格納し、ワードデータ
を備えたアドレスに応答する。数個のメモリチップが１
つの回路基板、１−へ集められ、更に数個の回路基板が
コンピュータのアドレススペースを構成するのに使われ
る。

各回路基板がメモリの１領域へ割当てられ、コンピュー
タのメモリアドレススペース全体の一部だけを構成する
。従って各回路基板は、メモリのその領域中のアドレス
に応答するが、別のアドレスには応答しないように°構
成されねばならない。

又回路基板は、メモリ要求に応答する際、そのメモリチ
ップの適当なグルーツブへアクセスするように設計され
る。

回路基板とそれに含まれるメモリチップは、電子機器の
うちエラーを生じ易い部品で、従って故障についてテス
トされねばならない。一般にこのテストは、メモリが最
初に構成されるときに行われる。エラーの見つかったボ
ードは、誤ったデータの読取り又は書込みをもたらすた
め、メモリアドレススペース中に含まれてはならない。

（従来技術） 各メモリ回路ボードは一般に、コンピュータのメモリア
ドレスバスへ接続される。メモリアドレスバスは、プロ
セノザのメモリアクセス要求をメモリへ伝送するのに使
われる。各メモリボードは送出されたメモリアドレスを
調べ、自らがアドレスされているかどうかを決定し、も
しそうなら応答する。これは通常、送出アドレスの高位
ビットをメモリアドレスのメモリアドレススペース中に
おける割当位置と比較することによって行われる。

メモリアドレススペースを構成するのに従来しばしば用
いられている１つの方法として、メモリアドレススペー
ス中のその位置を指示するのに、手動スイッチをセント
するか又は回路ボード上にジャンパを接続することがな
されている。送出アドレスの高位ビットがこれらスイッ
チ値と直接比較され、それらが等しいときメモリか応答
する。

従来使われている別の方法では、システム内メモリの累
積値の現カウントを保持するのに加算器が使われている
。各メモリホードは、そのアドレス範囲を決定するのに
その下にある全スペースを利用できる。［成長能力を備
えた高性能メモリシステムＪ、３３：３ＨＰジヤーナル
１５　（１９８２年３月）を参照のこと。しかしこの構
成は、サイズの減少に従い背面の隣接スし１ノドへホー
ドを割当−ζる必要がある。更に、欠陥ホードの周囲に
構成することはできない。

コンピュータシステムにおげろ？Ｊｊ　Ｂのメモリ回路
ボードの使用を可能とするのに、上記従来の各方法はそ
れぞれの目的を達成しているが、これらには幾つかの欠
点を有する。すなわぢ、メモリボードは通常そのメモリ
容量のためコンピュータの背部に配置されねばならず、
低いアドレススしドツトにほど高い密度のメモリポート
が割当てられる。

メモリ構成は少なくとも部分的に手で行わなＣｊればな
らない；すなわち自動的に実施されたり、あるいはマシ
ンエラーからの動的回復の一部として行うことはできな
い。これらの問題を解消し、メモリ構成の手順を改善す
る必要がある。

（発明の目的） 従って本発明の目的は、システムのメモリを変更するの
に必要な作業を滅し、メモリポートの分頬配置の必要を
取除き、更にオペレータによる干渉の必要を取除くこと
によって、コンピュータンステム用メモリを構成するフ
レキシビリティを改善することにある。

本発明の第２の目的は、システムのメモリを変更するの
に必要な作業を減じ、更にオペレータによる干渉の必要
を取除くことによって、メモリ構成におけるメモリの数
と頻度を減少することにある。

更に本発明の第３の目的は、システムのメモリを変更す
るのに必要な作業を減し、メモリボードの分類配置の必
要を取除き、更にオペレータによる干渉の必要を取除く
ことによって、メモリ構成の容易さとスピードを改善す
ることにある。

本発明の上記及びその他の目的は、詳細な説明、添付の
図面及び請求の範囲を参照すればより明解に理解されよ
う。

（発明の構成） 本発明で使われる各メモリ回路ホー（は、不１１［発性
メモリと構成レジスタを含む。これらは、ホードのサイ
ズ、欠陥アドレススペース、及び実際に割当てられたア
ドレススペースを記録するのに使われる。マイクロプロ
セッサが各ボードからサイズと欠陥アドレススペースを
読取り、情報のエラーについてテストする。次いでマイ
クロプロセッサが、メモリボードをアドレススペースを
割当てる一般的なプロセスを実施し、連続的で破損がな
く、重複していないメモリアドレスのアレイがブロモ・
ツサに対し利用可能となることを保証する。

次にマイクロプロセッサが、各ボードのアドレススペー
ス割当てをボードの構成レジスタ会格納する。この情報
が後に、システムの動作時プロセッサから要求されるメ
モリアクセスに応答するメモリボードによって使われる
。

（発明の実施例） まず第１図を参照し、本発明のシステムハードウェアを
説明する。

１つ又はそれより多いメモリボード１０が、コンピュー
タのメモリアドレスバス１２に接続されている。これで
ＣＰＵ１４によるそれらボードへのメモリアクセスが可
能となる。各ボードは、コネクタ背面（図示せず）へ物
理的に配置されている。従来技術で見られた隣接する分
類別ボードの配置という必要と対照的に、物理的な順序
は問題がなく、ボードは任意に配置できる。

各ボード上に不揮発性メモリ１６が含まれ、これがメモ
リサイズとメモリの欠陥アドレス範囲を記録する。本発
明の好ましい実施例において、不揮発性メモリ１６は不
揮発性ＲＡ　Ｍ　（ＮＯＶＩＩ／ＩＭ）である。但し、
ご−での記載について当業者であれば、電気的に消せる
続出専用メモリ等別の形の不揮発性メモリも使えること
、又はハソテリハノクアンプを備えたＣＭＯ８ＲＡＭや
レジスタが使えることを認識し得よう。

好ましい実施例Ｇこおいて、不揮発性メモリ１６の内容
は診断マイクロプロセッサ１３）によって読取られ、こ
のプロセツサがメモリ構成プロセスに従ってボードを実
際のアドレス範囲へ割当てることができる。但し、この
タスクを実施するのに、システム中の主プロセツサ又は
任意のゾｌコセノザも使える。面この目的には、ジ［Ｉ
グ（ＺｉｌｏＨ）社製のＺ−８０マイクロプロセツサが
適している。

各メモリボードＩＯへ割当てられる実際のアドレス範囲
を決めるコードが、その決定後ボード１；に位置する構
成レジスタ２０へ潜込まれる。構成レジスタ２０は当該
分野で周知な数多くのデータ処理レジスタの１つで構成
できるが、好ましい実施例では直列及び並列のアクセス
レジスタから成る。構成コードは不揮発性メモリ１６内
のロケーションに保持され、更新が必要なときにも、不
揮発性メモリ１６内へ書込まれる。

好ましい実施例において１、構成レジスタ２０！よ５ビ
ツト中である。構成レジスタ２０の５ビットは、アドレ
ス範囲の３ビツト（該当メモリボードのアドレススロッ
ト用ヘースアドレスの３高位ビット）とメモリホードサ
イズを指示する２ビツトとを含む。本発明において、各
メモリボードは物理的に１００〜２００万ハイドのメモ
リから成る。

サイズ値の各ピントは、セントされると、メモリボード
の半分の一方が存在することを示す。

好ましい実施例において、マイクロプロセッサ１８は構
成レジスタ２０及び不揮発性メモリ１６へ読み書きする
のに、メモリハス１２を使わない。

その代わりに、“エツジトリガースキャン方式゛によっ
て、２次アクセス路２２を用いる。このスキャン方式は
当該分野でよく知られている；つまリ、大きなシフトレ
ジスタループ内に複数の接続レジスタを含み、任意レジ
スタの内容を読み書きずろのにビットシフトを繰り返す
。このアクセス路は、第３図を参照して後により詳しく
説明する。

当業者であれば、構成レジスタ２０及び不揮発性メモリ
１６へのアクセスは、通常の並列メモリノ＼゛ス１２あ
るいは並列保守バス等別の形の２次アクセスによって容
易に達成できることを理解し得よう。１本以上のアドレ
ス又は制御ラインに現れる信号又はコードが、これらの
ニレメンｌ−（構成レジスタ２０と不揮発性メモリ１６
）を介してデータを読み書きする。

メモリアドレススペースの構成時、各メモリ；トート１
０がその構成レジスタ２０の内容から各自に割当てられ
たアドレススペースを知る。各メモリへのアクセスは、
ＣＰＵ１４からメモリアドレスバス１２ヘメモリアドレ
スを送出せしめて行われる。第４図を参照して更に詳し
く述べるように、各メモリボード１０は送出アドレスを
調べ、それを各自に割当てられたアドレススペースと比
較する。送出アドレスがメモリボーどのアドレス範囲内
にあれば、図中２４で模式的に示したメモリアレイへの
アクセが生ずる。

構成プロセスはシステムのスタート時、電源投入の手順
中に可能となるが、当業者であればソフトウェアの制御
により任意の時点に始められること、つまりメモリアク
セスの失敗後に再構成を始めてもよいことが容易に理解
されよう。好ましい実施例では、診断マイクロプロセッ
サ１Ｂがそのローカル制御記憶装置２６の制御下で構成
プロセスを実行し、ローカルバッファ記憶装置２８を使
用するが、別のプロセッサで使われている制御記録装置
及びバッファスペースを用いてもよい。

次に、第２ａ図を参照して構成プロセスを説明する。

ステップ５２で、マイクロプロセッサ１８が各メモリス
ロットについてメモリボード】０が存在するかどうか調
べる。これは、各メモリスロットへの２次アクセス路を
テストすることによって成される。このテストに合格し
なかったメモリスロットは、機能するメモリボードを含
まないと見なされる。存在し且つ機能するボードだけが
メモリアドレススペースを構成するのに使われる。

上記テストは次のように成される：まず、全て１の後に
全てＯが続くパターンが格納され、各スロットのシフト
列から読み戻される。人力データを正しく戻さなかった
スロットは、直ちに不良と見なされる。残りのスロット
については、最下位ビットがＯにセントされた一連の１
から成るテストパターンが形成され、第１スロットのシ
フト列へ格納される。パターン中のセロが左へシフトさ
れて、次のスロットのシフト列へ格納される。全スロッ
トのシフト列が格納されるまで、」−記の手順が繰り返
される。テストパターンのヒツトサイズは、アクセスす
べきシフト列の数に対応する。

一旦格納されたら、全パターンが読み戻されて検証され
る。次の簡単な２つの規則を用いて、パターンの不一致
から不良スロットが判断される。スロットのシフト列か
ら戻されたパターンがＯの格納されていたビット位置に
１を含む場合、アクセスされたスロットは別のスロット
の選択にも応答している。逆に、スロットのシフト列か
ら戻されたパターンが１の格納されていたビット位置に
０を含む場合には、別のスロットがアクセスされている
スロットにも応答している。余分な０が見つかれば、過
剰０のビット位置と選択上の問題を抱えるスロットとの
直接的対応から、そのスロットは不良スロットと判断さ
れる。

例えば、４つのスロットをテストすべきなら、テストパ
ターンの最小サイズは４ビツトである。

それぞれ固有のテストパターンが各スロット列に格納さ
れ、４つのスロット列と次のパターンを含む：１１１０
．１１０１．１０１１．０１１１゜次いで全パターンが
読み戻され、上記と同じパターンを含むかどうかが検証
される。以下２つのエラーケースについて、それらが上
記の規則に従いどのように扱われるかを示ずニ スロット１がスロット３の選択に応答するものと仮定す
る。スロット１がアクセスされたときに戻されたパター
ンが１０１上ならば、下線を引いたビットは０となるべ
きだが１なので、これはスロット１の選択に欠陥がある
ことを意味する。

更に、両スロット３．４がシフト列３の選択に応答する
ものと仮定する。スロット３がアクセスされたときに戻
されたパターンは００１１ならば、アクセスされたスロ
ットに対応するビットはそうあるべき通り０であるから
、第１位置の０がスロット４に欠陥選択回路の含まれて
いることを意味する。

相互の選択にそれぞれ応答する２スロツトの場合、テス
トはまず見つかった第１の不良列を指示する。その後、
第１のエラーが修正されてから第２の不良スロットが指
示される。

次にステップ５４で、マイクロプロセッサ１８が各ボー
ト内の不揮発性メモリ１６の内容を読取る。その結果が
、ローカルバッファメモリ２８に記録される。各不揮発
性メモリ１６は、誤りデータについてもチェックできる
。又所定メモリボードｌＯ上の不揮発性メモリ１６は、
その情報の一部として、ボードに固有な通し番号を含む
。ごの情報をテスト選択に使うため、通し番号とその補
数が２値のコピーを含めて不揮発性メモリ内に入れられ
る。選択性をチェックする場合、通し番号とその補数が
続出され、２値が相互に検証される。

不一致が生じたら、通し番号とその補数の゛コピーが読
出されて検証される。コピーでも同じ不一致が生じたら
、これは不揮発性メモリ１６内にデータエラーが存在す
ることを意味する。このようにして、メモリアドレスス
ペースを構成するのに、エラーのないボードだけを使う
ことが可能となる。

ステップ５６でマイクロプロセッサｌＯは、それがメモ
リボード１０から読出した欠陥アドレス範囲の集まりが
“実施可能な”構成を形成していないかどうかテストす
る。実施可能な構成とは、メモリボードへ割当てられた
アドレス範囲がアドレス０を含み、重複せず、しかも集
合的に隣接したアドレス範囲を形成しているもののこと
である。

構成が実施可能であれば、マイクロプロセッサはステッ
プ５８へ進み、構成を構成レジスタ内へ書込む。実施可
能でなければ、ステップ６０．６２を実行してステップ
５８へ入り、新たに実施可能な構成を作成してその構成
を構成レジスタ内へ書込む。

つまりステップ６０で、マイクロプロセッサ１８が新た
に実施可能な構成を作成する。これは好ましい実施例に
おいて、大きいメモリボードをメモリアドレススペース
内の下位位置に割当てることによって行われる。これに
よっ°ζ、アドレス可能なメモリワードアレイ中に破損
や重複がなくなり、更にその後再構成する可能性が城し
られる。

次に第２ｂ図を参照し、実施可能な構成の作成プロセス
を更に詳しく説明する。

ステップ６０ａで、診断マイクロプロセッサ１８がメモ
リスペースへ未だ割当°Ｃられてない最大のサイズメモ
リボード１０を選択する。同一サイズのボードが幾つか
あるときは、低いメモリスロット番号を持つボードの方
を優先的に選択する。

この選択は任意で、どんな選択でも本発明の範囲内に入
る。ステップ６０ｂで診断マイクロプロセッサが、最下
位の未だ割当てられていないメモリアドレスから始まる
任意なサイズ範囲のアドレスをメモリボードに割当てる
。ステップ６０ｃで、この割当てをローカルパンツ１メ
モリ２８内に記録する。割当てるメモリボードがなくな
ったとき、新たに実施可能な構成が完全に作成される。

さもなければ、マイクロプロセッサはステップ６０ａへ
戻り、新たに実施可能な構成が事実上完全に作成される
まで上記プロセスを継続する。

第２ａ図へ戻りステップ６２で、マイクロプロセッサ１
８は各メモリボード毎に不揮発性メモリへ再書込みを行
い、その欠陥アドレス範囲を実際のアドレス範囲と等し
くする。好ましい実施例では、２次アクセス路２２を用
いて書込みを行う。

又好ましい実施例では、構成割当ての完了後にへソファ
メモリから全てのメモリボードへマイクロプロセッサ１
８が書込むが、各メモリボードへの割当てが成された都
度そのメモリボードへ書込んでもよい。不揮発性メモリ
の中には故障する前に少ない回数（約１０００回）しか
書込みできないものがあるので、不揮発性メモリはめっ
たに再再込みされない。

ステップ５８でマイクロプロセッサ１８は、各メモリボ
ード毎にその実際のアドレス範囲を、書込みを行うため
の２次アクセス路２２を使って構成レジスタへ書込む。

これで、メモリ構成のプロセスが完了する。

次に第３図を参照して、好ましい２次（スキャン用）ア
クセス路を説明する。

別のレジスタを含め各メモリボード１０上にある構成レ
ジスタ２０は、それらを直列にアクセス可能とする大型
の直列シフトレジスタアセンブリへ接続されている。図
中、直列シフト路３０は点線で示しである。診断マイク
ロプロセッサ１８がライン３２を介し全てのレジスタへ
制御信号を送出し、これが各レジスタを直列シフトモー
ドに置く。

特定のレジスタを読みたいときは、レジスタの全内容が
ローカルシフトバイトレジスタ３４内に存在するように
なるまで、シフトレジスタアセンブリ内のデータを必要
なビット数だけマイクロプロセッサ１８がシフトし、次
いでローカルレジスタの内容を直接読取る。値を書込む
ため、マイクロプロセッサはそのローカルシフトバイト
レジスタ３４へ格納し、データバイトが所望のレジスタ
へ至るまで、必要なビット数だけシフトレジスタアセン
ブリのデータ・をシフトする。

マイクロプロセッサ１８におけるプログラムの進行は、
メモリボード上の全レジスタの合計長を知った上で成さ
れるので、どの場合にも適正なビット数だけシフトでき
る。

各メモリボード１０上には、不揮発性メモリ１６を動作
する手段として３つのレジスタが設けられている。不揮
発性メモリ制御レジスタ３６は、メモリが応答すべきコ
マンドを供給する。不揮発性メモリアドレスレジスタ３
８はアドレスをメモリへ供給し、不揮発性メモリデータ
レジスタ４０はデータを不揮発性メモリ１６へ出し入れ
するのに使われる。

構成レジスタ２０はこ＼で上記プロセスだけを使って読
み書きされるが、不揮発性メモリはもっと複雑な方法で
読み書きするようにしてもよい。

好ましい実施例で使われるＮ０ＶＩ？ＡＭは実際には、
２つの部分つまり不揮発性部分１６ａと１６ｂへ分割さ
れる。不揮発性（ＮＶ）メモリへ作用す名ため、マイク
ロプロセッサは各値をＮＶメモリ制御卸レジスタ３６、
ＮＶメモリアドレスレジスタ３８及びＮＶメモリデータ
レジスタ４０内ヘスキャンする。次いでライン４２を介
し、該当メモリがデータ伝送を実施すべきことを指示す
る制御信号をその不揮発性メモリへ送出する。

ＮＯＶＲＡＭは次の４種の制御信号を認識する；ＲＥＡ
Ｄ、ＷＲＩＴＥ、５ＴＯＰＩＦ、及びＨＥ（：八１．Ｌ
９ＲＥＡＤとＷＲＩ’ｒＥが不揮発性部分１６ａを直接
変更する。Ｓ　ＴＯＰ　Ｉ？、コマンドが不揮発性部分
１６ｂを揮発性１：［のコピーへ変更する一方、１？　
Ｅ　ＣＡ　Ｌ　Ｌコマンドが不揮発性部分を揮発性部分
にコピーする。実際には、ＷＲＩＴＥ及び５ＴＯＲＩＥ
両コマンドが一緒に発生され、不Ｊｌｆ発性メモリに書
込まれたデータが失われないように保証する。

不揮発性メモリに関する上記の特性は業界のどのＮＯＶ
ＲＡＭにも共通で、当該分野においてよく知られている
。又当業者には明らかなように、それら特性は本発明の
ユーザにとって完全に理解されている。尚、不揮発性メ
モリ１６とし°ζ別の型のメモリが使われる場合には、
それに応じて上記の制御シーケンスが変更される。

次に第４図を参照し、メモリボード比較器を説明する。

各メモリボード１０はＰＲＯＭ４４を含み、ＣＰＵから
メモリアドレスバス１２上へ送出されるどのメモリアド
レスがそのボード用であるか決定するのにＦＲＯＭを用
いる。送出メモリアドレスの高位５ビツトが、ＦＲＯＭ
アドレスライン４６に与えられる。一方、構成レジスタ
１８からの５ビツトがアドレスライン４８に与えられる
。

ＰＲＯＭ４４は、もしあるならメモリ“バンク”つまり
クォータボードがアクセスされるべきかどうかをメモリ
ボードへ告げる４ビツトベクトル５０に応答する。ＦＲ
ＯＭは、応答を是認するコ−ドとアドレスの組合せを認
識するようにプログラムされている。４ビットベクトル
が全て０なら、メモリボードは全く応答しない。ベクト
ル５０を構成する４ラインのうち１つがロジンクｌを含
むと、メモリアレイ２４の１バンク又はクォータをエネ
イブルする。勿論比較器は、２組の５ビツトを比較して
全体のメモリポートをエネイブルするのにも使える。

以上好ましい一実施例を説明したが、当業者であれば本
発明の意図する範囲を逸脱することなく変形が可能なこ
とを理解し得よう。

【図面の簡単な説明】

第１図は本発明用のシステムハードウェアのブロック図
である。 第２ａ図はメモリ構成プロセスのフローチャートである
。 第２ｂ図は実施可能な構成の作成プロセスのフローチャ
ートである。 第３図は本発明の好ましい実施例におけるメモリボード
上の構成レジスタ及び不揮発性メモリへの２次アクセス
路を示すブロック図である。 第４図は本発明の好ましい実施例におけるメモリボード
アドレス選択ハードウェアのブロック図である。 １０・・・・・・メモリボード １２・・・・・・メモリバス １６・・・・・・不揮発性メモリ手段 １８・・・・・・マイクロプロセッサ手段２０・・・・
・・レジスタ手段 ２８・・・・・・一時的記憶手段 ４４・・・・・・比較手段 ５０・・・・・・エネイブル手段 Ｎ　１　φ 瞬　ＩＪ′１　ψ 昭和　年　月　日 １．事件の表示　昭和５９年特許願第２０３８９９号２
、発明の名称　自動的なメモリボード再構成３、補正を
する者 事件との関係　出願人 ４、゛代理人 ５、補正命令の日付　昭和６０年２月２６日願蕾に最初
に除１町した明細晋の捗蕾・別紙のと８つ（内容に変更
なし）

Claims (1)

1. 【特許請求の範囲】 （１１それぞれ複数のメモリ装置を０１ｒ１えた複数の
   メモリボードを有するデータ処理システムのメモリアド
   レス構造を自動的に再構成するための装置であって； 各メモリホード上にあって、当８亥メモリポートのアド
   レスサイズに関する積上ｌを格納する不揮発性メモリ手
   段； 上記不揮発性メモリ手段の内容を読取り、該内容を一時
   的な記１．ａ手段内に集め、各メモリボード毎に７ドレ
   ススペースの割当°ζを行い、更にそのアドレススペー
   スのＳり当てを各メモリボードへ占込むプロセンサ手段
   ； 各メモリボートドにあって、十記アトし／ヌスペースの
   割当てを格納するレジスタ手段；各メモリポートとにあ
   って、データ処理システｌ、のメモリバスへ送出された
   アドレスを１記アドレススペースの割当てと比較する比
   較手段；各メモリボード上にあって、上記比較手段に応
   答し、ボード上の選定されたメモリ装置へのアクセスを
   可能とするエネイブル手段； を備えた装置。