JPS60102575A - クロツク分配回路網の故障テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ・プロセッサのデストに係り、更に具
体的に云えば、データ・プロセッサに於けるクロック分
配回路網の故障テスト装置に係る。

［従来技術］ 当業者に周知の如く、データ・プロセッサは、データ処
理動作を実行するための多数の複雑な論理回路網を含ん
でいる。クロック分配回路網が、それらの全ての論理回
路網を相互接続している。

クロック分配回路網は高周波発振器により発生さｈたり
Ｕツク信号を分配するファン・アウト回路網である。そ
のクロック信号は、所定のタイミング関係で、全ての論
理回路網に分配される。大型のデータ・プロセッサに於
ては、１５０００本のオーダーの個別のクロック信号線
が設けられる。

従って、クロック分配回路網はデータ・プロセッサに於
ける集積回路チップの５乃至７％を占めることがある。

大型のデータ・プロセッサに於ける論理回路網及びクロ
ック分配回路網の複雑さは、テストを極めて困難にして
いる。典型的には、テストは、出荷前にデータ・プロセ
ッサに於て行われる。内部テストは、一般的には、性能
に故障がない事を確認する為にデータ・プロセッサがタ
ーン・オンされる度に、データ・プロセッサに於て行わ
れる。

デーラダプロセッサの論理回路網部分の故障をデストす
るために、従来多くの技術が知られている。例えば、論
理回路網をテストするために広く知られている技術の１
つは、通常はアクセス不可能である集積回路チップ上の
論理点がシフト・レジスタ・ラッチ回路網によってアク
セスされる、レベル・センシティブ・スキャン・デザイ
ン（ＬＳＳＤ）技術である。ＬＳＳＤ技術については、
例えば米国特許第３７８３２５４号明細書等の多くの文
献に於て詳述されている。ＬＳＳＤ技術は、データ・プ
ロセッサを構成する複雑な論理回路網の完全なデストを
可能にする。

データ・プロセッサのクロック分配回路−の故障をテス
トするだめの技術は従来存在していない。

一般に、クロック分配回路網に於ける各タロツク信号線
は、″スタック・オン″故障及び″スタック・オフ″故
障と呼ばれる、２つの型の故障を生じ易い。“′ポット
・クロック″とも呼ばれる″スタック・オン″故障は、
クロック分配回路網がディスエーブルされている場合で
も、クロック信号線がクロック信号を供給している故障
を意味する。

例えば、電力供給線に短絡されているクロック信号線は
、″ホット・クロック″を生じる。″コールド・クロッ
ク″とも呼ばれる１′スタツク・オフ″故障は、クロッ
ク分配回路網がエネーブルされている場合でも、クロッ
ク信号線がクロック信号を供給しない故障を意味する。

例えば、開放回路を有するタロツク信号線は、″コール
ド・クロック″を生じる。

従来に於ては、クロック分配回路網に故障が生じたとき
（即ち、１本又はそれ以上のクロック信号線がスタック
・オン故障又はスタック・オフ故障を生じたとき）、そ
の欠陥は、クロック分配回路網により供給されている論
理回路網に於ける欠陥として現われる。データ・プロセ
ッサが全体として欠陥を有していることが解っても、そ
の欠陥が論理回路網自体に於て生じたものか又はタロツ
ク分配回路網に於て生じたものかについては確認するこ
とができなかった。更に、その欠陥がクロック分配回路
網に於て生じたものであることが確認されたとしても、
従来に於ては、クロック分配回路網内の特定の集積回路
チップ上の特定のタロツク信号線のレベル迄その欠陥を
特定することは不可能であった。

［発明が解決しようとする問題点］ 本発明の目的は、データ・プロセッサのクロック分配回
路網に於ける欠陥を、該クロック分配回路網に於ける特
定の集積回路チップ上の特定のクロック信号線のレベル
迄特定するための故障テスト装置を提供することである
。

本発明の他の目的は、クロック分配回路網の故障テスト
装置が論理回路網の故障テスト装置とともに集積化され
るように、従来のＬＳＳＤ技術と適合可能である、クロ
ック分配回路網の故障テスト装置を提供することである
。

［問題点を解決するための手段］ 本発明は、装置の発振器からのクロック信号を複数のク
ロック信号線にファン・アウトするクロック分配回路網
の故障テスト装置を提供する。その故障デス１へ装置は
、論理値（２進１又は２進零）を記憶するテスト・ラッ
チと、第１論理値を上記テスト・ランチ中に記憶させ、
第２論理値を上記テスト・ラッチの入力に配置させる手
段と、所定の１本の上記クロック信号線を上記テスト・
ラッチに接続するためのデコーダの如き手段とを有する
。上記故障テスト装置は更に、テスト中のクロック信号
線がスタック・オフ故障を有さすに適切に動作している
場合には、上記第２論理値が上記テスト・ラッチを経て
伝播するように、上記クロック分配回路網をエネーブル
し、テスト中のクロック信号線がスタック・オン故障を
有さずに適切に動作している場合には、上記第２論理値
が上記テスト・ラッチ中に記憶されないように、上記ク
ロック分配回路網を禁止する手段を有している。

従って、クロック分配回路網の故障をテストするために
は、第１タロツク信号線がデス１へ・ラッチにグー１−
さオし、クロック分配回路網が禁止される。テスト・ラ
ッチ中に第１論理値がセラ１〜され、デスト・ラットの
入力に第２論理値が配置される。

従って、クロック分配回路網が禁止さｉシているので、
第１クロツク信号線が適切に動作している場合には、第
２論理値がテスト・ラッチを経て伝播しない。しかしな
がら、第１タロツク信号線がスタック・オン故障を有し
ている場合には、第２論理値がデスト・ラッチを経て伝
播する、このようにして、第１タロツク信号線がスタッ
ク・オン故障を有しているかどうかを確認することがで
きる。

次に、再び、テスト・ラッチ中に第１論理値がセットさ
れ、デス）〜・ラッチの入力に第２論理値が配置される
。タロツク分配回路網が少くとも１クロツク・サイクル
の間エネーブルされる。第１クロツク信号線が適切に動
作している場合には、第２論理値がテスト・ラッチを経
て伝播する。しかしながら、第１クロツク信号線がスタ
ック・オフ故障を有している場合には、第２論理値はテ
スト・ラッチを経て伝播しない。このようにして、第１
クロツクイＪ号線がスタック・オフ故障を有しているか
どうかを確認することができる。

第１クロツク信号線がテストさｔｂた後、第２クロツク
信号線及び残りの全てのクロック信号線が前述の如くテ
ストされる。

本発明に於ては、デスＩ・されるクロッグ信号線を選択
して、−それをデス１へ・ラッチに接続するために、例
えば、１つ又はそれ以上のデコーダが設けられる。タロ
ツク分配回路網に於ける成るタロツク分配チップ上の任
意の１本のクロック信号線を選択して、その選択された
タロツク信号線をクロック・テスト線に接続するために
、各集積回路チップ上に１つのデコーダを設けることが
できる。

−各チップからのクロック・デス１へ線は故障テスト・
チップに接続されている。故障テスト・チップは、本発
明によるデス１へ・ラッチ及びそのためのデータ・イン
及びデータ・アウト制御信号線を含んでいる。又は、故
障テスト・チップを別個に設ける必要がないように、個
別のテスト・ラッチを各々のタロツク分配チップ上に設
けることもできる。

１つの実施例に於て、本発明によるクロック分配回路網
の故障デスト装置は、該クロック分配回路網のデスト回
路がデータ・プロセッサ全体のデスト回路の一部分とし
て動作することができるように、Ｌ’Ｓ’ＳＩ）技術と
適合可能に設計されている。

［実施例］ 第２図は、データ・プロセッサを簡単化して示している
。データ・プロセッサ１０は複数の論理回路網１２を含
み、各論理回路網１２は特定のデータ処理機能を行うた
めに数十個の論理ゲートを含むことができる。論理回路
ｗ４１２は又、ラッチ及びチップ・アレイを含むことが
できる。大型のデータ・プロセッサは数百側のそのよう
な論理回路網を含むことができる。クロック分配回路網
１１は正弦波又は他の発振器１３に接続されてしする。

ツノ「レソノノ４）丙１【回熱網１１は、発振器の信号
から引出さＪしたクロック・タイミング・パルスを、タ
ロツク分配線１６を経てデータ・プロセッサ全体に於け
る各論理回路網に分配する。

第３図は、タロツク分配回路網１１をより詳細に示して
いる。クロック分配回路網１］−は、発振器１３から複
数のクロック分配線１６へのファン・アウト回路網であ
る。クロック分配回路網１１は複数のタロツク分配チッ
プ」４上に含まれてし）る。

典型的には、各クロック分配チップは、５０個のオーダ
ーの出力にファン・アウトされた１０個のオーダーの入
力を有する事ができる。以下に於て、各クロック分配チ
ップの出力をクロック信号線２５と呼ぶ事にする。クロ
ック信号路２５の成るものは、クロック分配回路１！１
１．１の内部に設けらオしている（例えば、クロッグ分
配チップ２とクロック分配チップ３とを接続しているタ
ロツク信号線２５）。タロツク信号線２５の他の成るも
のは、クロック分配回路網１１を論理回路網１２に接続
するクロッグ分配線１６を形成している（例え屹クロッ
ク分配チップ５を論理回路網Ａに接続しているクロック
信号線２５）。クロック分配回路網１１の故障をデスト
して、故障を特定のタロツク信号線２５のレベル迄特定
するためには、各クロック信号線がスタック・オン故障
又はスタック・オフ故障についてテストされねばならな
い。

第４図を参照して、タロツク分配チップ１４について、
そして各クロック信号線２５が本発明を用いてデスｊ〜
される方法について、詳細に述べる。

クロック分配チップ１４は、クロック分配チップの人力
が加えら４しる複数の受信回路１７、及び各々クロック
信号線２５を駆動する複数の駆動回路１−８を含む。第
４図に示されている如く、１つの受イｄ回路１７が２つ
の駆動回路１８へファン・アラ１−シている。しかしな
がら、当業者により理解される如く、異なるファン・ア
ラ１への配置を用いることもできる。又、当業者により
理解される如く、故障のデス１へを、第４図に示されて
いる如く駆動回路１８の出力でなく、受信回路１７の出
力に於て行うこともできる。受信回路１７の出方に於て
故障のテストを行う場合には、テストされるべき線の数
が減少するが、故障を特定のタロツク分配チップ１４又
はクロック信号線２５のレベル迄特定することができる
可能性も減少する。

本発明に従って、各クロック分配チップ１４は、該タロ
ツク分配チップ１４上の任意の１本のクロック信号線２
５を選択するためのデコーダ２４を含む。選択されたタ
ロツク信号線の故障は、下記の如くデストされる。第４
図に於ては、８本のクロッ９４２号線２５の任意の１本
を選択し、その選択されたタロツク信号線をＯＲゲート
回路網２６によってタロツク・テスト線２８に接続させ
る、３：８のデコーダ２４が示さ九ている。第４図に示
さオしている如く、デコーダ２４により選択されるべき
特定のクロック信号線２５のアドレスを与えるために、
シフト・レジスタ・ラッチ・チェイン２１を用いること
ができる。

当業者により理解される如く、各クロック分配チップ１
４は、クロック分配回路網１１の全体のために１つの長
いシフト・レジスタが形成されるように、もう１つのタ
ロツク分配チップ１４のシフト・レジスタ・ラッチ出力
２３に接続されている、シフト・レジスタ・ラッチ入力
２２を有することができる。従って、クロック分配回路
網１１の全体に於ける任意の１本のクロック信号線２５
を、適当なアドレスをシフ１−・レジスタ・ラッチ・チ
ェイン２１中にシフトさせることによって、選択するこ
とができる。

選択さｉｂだタロツク信号線２５は、ＯＲゲート回路網
２６を経てタロツク・テスト線駆動回路１９にグー１〜
される。当業者により理解される如く、他のグー１−回
路網を用いることもできる。クロック・デスト線駆動回
路１９は、選択されたタロツク信号線２５からのクロッ
ク信号で、クロック・デスト線２８を駆動させる。当業
者により理解される如く、特定のクロック信号線を選択
するために、；３：８のデコーダ以外のデコーダを用い
ることもでき、シフ１−・レジスタ及びデコーダ以外の
手段を用いることもできる。用いられる特定の回路に関
係なく、本発明は、クロック分配回路網１１に於けるタ
ロツク信号線２５の１本を選択する手段を有する。

第５図に於て、各クロック分配チップ１４のためのクロ
ック・デスト線２８は、故障テスト・チップ２９に接続
されている。当業者に理解される如く、別個の故障テス
ト・チップ２９が不要であるように、チップ２９上の故
障デス１へ回路を各クロック分配チップ１４上に反復し
て設けることもできる。

第１図は、゛故障テスト・チップ２９を概略的に示して
いる。チップ２９は、全てのクロック分配チップ］４か
らの全てのタロツク・テスト線２８を受取る、ＯＲアゲ
−へ３１を含む。上記記載によれば、所与の時間に於て
単一のタロツク・テスト線２８だけが活動状態にある。

ＯＲゲート３１の出力及びブロック・クロック入力３５
は、ＯＲゲート３２に接続されている。ブロック・クロ
ック入力３５は、テストされるべきクロック信号線のア
ドレスが後述される如くシフＩ・・レジスタ２１（第４
図）中にシフトさｈている間にシフト・レジスタ・ラッ
チ４０がセットされないようにするために用いられる。

第１図に示されている如く、クロック信号線をデスＩ〜
するためのランチ４０は、マスタ・ラッチ３９及びスレ
ーブ・ラッチ４１を含むマスタ／スレーブ・ラッチであ
る。しかしながら、当業者により理解される如く、例え
ばＤ型フリップ・フロップの如き、前車なラッチを用い
ることもできる。

マスタ／スレーブ・ラッチ４０は、データ・プロセッサ
に於ける他のマスタ／スレーブ・ラッチとともに、シフ
１へ・レジスタ中に集積化することができるという利点
を有している。マスク・ラッチ３９は、該マスク・ラッ
チ中にシフ１〜されるべき２進値を与えるためのシフト
・レジスタ・ラッチ人力４２（データ・プロセッサに於
けるシフト・レジスタ・ラッチ・ストリングに接続され
てもよい）を含む。スレーブ・ラッチ４１は、ラッチを
経てシフトさ１＋、た２進値を与えるためのシフト・レ
ジスタ・ラッチ出力４３を含む。又、シフト・レジスタ
・ラッチ４０には、ラッチ４０中に２進値を供給するた
めのデータ人力４４．及びラッチ４０中への又はラッチ
４０からの２進値のシフトを制御するためのクロック人
力４５が含まれている。

故障がテストされる間、ラッチ４０のクロッキングは、
ＯＲグー１〜３２の出力迄たどられる°、テテス中のタ
ロツク信号線によって供給される。テスト中のタロツク
信号線上のクロック信号に相当するＯＲゲート３２の出
力が、各々マスタ・ラッチ３９及びスレーブ・ラッチ４
１のための２つのシフト・レジスタ・ラッチ駆動回路３
４及び３６を駆動させる。又、マスタ・ラッチ３９中に
データがラッチされてしまう迄、入レープ・ラッチ４１
の状態が変化しないようにするために、遅延素子３７が
スレーブ・ラッチのために設けられている。

故障デスト・チップ２９上の（又は、個々のクロック分
配チップ１４上に反復的に設けられている）故障テスト
回路は、次に述べる如く、クロック信号線をテストする
。スタック・オン故障（常にクロックが伝播される状態
）をテストするためには、クロック分配回路網１１が禁
止されて、第１論理値（例えば、２進零）がシフト・レ
ジスタ・ラッチ人力４２（クロック人力４５により制御
される）を経てラッチ４０中にシフトされる。クロック
分配回路網１１は、第１クロック分配チップ（即ち、発
振器１３に直接接続されているクロック分配チップ１）
に於けるクロック分配回路網禁止人力１５（第３図）に
よって禁止される。第２論理値（例えば、２進１）がマ
スク・ラッチ３９のデータ人力４４に維持される。クロ
ック分配回路網が禁止されているので、データ人力４４
に於ける第２論理値がラッチ４０中にシフトされる筈は
ない。しかしながら、テスト中のタロツク信号線がスタ
ック・オン故障を有している場合には、データがラッチ
を経てシフトされて、ラッチ４゜の出力４３が第２論理
値（即ち、２進１）になる。

従って、クロック分配回路網が禁止されているにも拘ら
ず、データ人力４４に於ける論理値がラッチ４０を経て
伝播する場合には、テスト中のクロック信号線がスタッ
ク・オン故障を有していることを確認することができる
。上述の論理値を逆にしても、同一の機能を実行するこ
とができる。

」１記のテスト中のクロック信号線は、スタック・オフ
故障（常にクロックが伝播しない状態）についても、同
様にしてデストされる。第１論理値（例えば、２進零）
がラッチ４０中に記憶され、第２論理値（例えば、２進
１）がデータ入力４４に維持される。クロック分配回路
網１１が、例えば禁止人力１５によってエネーブルされ
る。データ入力４４に於ける第２論理値が、ランチ４０
を経て伝播して出力４３に生じた場合には、デスト中の
タロツク信号線はスタック・オフ故障を有していない。

しかしながら、クロック分配回路網がエネーブルされて
いるときに、第２論理値がラッチを経て伝播しない場合
には、テスト中のクロック信号線はスタック・オフ故障
を有している。当業者により理解される如く、スタック
・オフ故障をデスＩ〜するための最も効率的な方法は、
クロック分配回路＃１１１を単一のクロック・サイクル
の間エネーブルさせる事である。しかしながら、該回路
網を２つ以上のタロツク・サイクルの間エネーブルさせ
ても、同一の結果を得る事ができる。

シフ１〜・レジスタ・ラッチ人力４２及びシフ１−・レ
ジスタ・ラッチ出力（第１図）、ブロック・クロック人
力３５（第１図）、クロック分配回路網禁止人力１５（
第３図）、並びにデコーダのシフト・レジスタ２」−（
第４図）は、データ・プロセッサに組込まれている保守
プロセッサの一部であるコン１〜ロー・うによって制御
することができる。

当業者により理解される如く、上記制御線は、第６図に
示されているステップに従って、専用のハードウェア・
コン１−ローラ、プログラムされた専用コントローラ、
又は汎用保守プロセッサの一部であるプログラムによっ
て、制御され、同期化され、そして得られた故障テスト
・データが分析される。

第６図に示されている如く、クロック分配回路網１１（
第２図）は、以下に述べる如く、テストされる。初めに
、タロツク分配回路網１１が、例えば禁止人力１５（第
３図）に禁止信号を加えることによって、禁止される（
ブロック５６）。クロック分配回路網禁止信号を加える
ことによって、発振器がクロック分配回路網から分離さ
れる。次に、デスト中のタロツク信号線のためのアドレ
ス・セットアツプ操作中にセットされないように、ブロ
ック・タロツク人力３５（第１図）が加えられる（ブロ
ック５７）。それから、第１論理値（例えば、論理零）
が、クロック人力４５の制御の下に、ラッチ人力４２を
経て、マスタ／スレーブ・ラッチ４０に加えられる（ブ
ロック５８）。第２論理値（例えは、論理１）が、第１
図に示されている如く、常にデータ人力４４に維持され
る。次に、テストされるクロック信号線をデコーダ２４
（第４図）により選択するために、シフト・レジスタ２
１　（第４図）がロードされる（ブロック５９）。デコ
ーダ２４がクロック信号線を選択する間、ブロック・ク
ロック人力３５はラッチの値が変化しないようにする。

デストされるクロック信号線がデコーダ２４により選択
さオしると、ブロック・クロック入力３５が解除され（
ブロック６０）、それから少くとも１クロツク・サイク
ルの時間だけテストが遅延されて（ブロック６１）、再
びブロック・タロツク入力が加えられる（ブロック６２
）。それから、ラッチ４０の出力４３がモニタされる（
ブロック６３）。

ラッチ出力４３が２進零である場合には（ブロック６４
）、タロツクがオフであるときに、２進零がラッチを経
て伝播しなかったので、そのクロック信号線は適切に動
作している。ラッチ出力４３が２進１である場合には、
クロック分配回路網が禁止されていたにもかかわらず、
２進１が該ラッチを経て伝播したので、そのタロツク信
号線はスタック・オン故障を有している（ブロック６６
）。

該タロツク信号線がスタック・オン故障を有していない
ものと仮定して、スタック・オフ故障のテストが行われ
る。ラッチ４３が再び論理零にセットされ（ブロック６
７）、ブロック・クロック入力が解除される（ブロック
６８）。それから、少くとも１クロツク・サイクルが経
過するために充分な時間だけデスＩ〜が遅延されて（ブ
ロック６９）、再びブロック・クロック入力が加えられ
る（ブロック７１）。それから、ラッチ出力４３がモニ
タされる（ブロック７２）。その出力が２進１である場
合には（ブロック７３）、２進１がラッチを経て伝播し
たので、エラーは生じていない（ブロック７６）。一方
、ラッチが論理零のままである場合には、そのクロック
信号線はスタック・オフ故障を有している（ブロック７
４）。エラーが何ら生じなかったものと仮定すると、シ
フト・レジスタ２１が増分されて（ブロック７７）、次
のクロック信号線２５の故障がテストされる。当業者に
Ｊ：り理解される如く、スタック・オン故障及びスタッ
ク・オフ故障のテストを行う順序は重要でない。

全てのタロツク信号線２５がチェックされる迄、上記プ
ロセスが続けられる。故障が検出されたときに（ブロッ
ク６６又は７４）、テストを停止して、どのクロック信
号線２５が故障しているかを確認するためにシフト・レ
ジスタの値を読取ることができる。このようにして、故
障を特定のクロツク信号線のレベル迄特定して、その故
障がスタック・オン故障であるか又はスタック・オフ故
障であるかを決定することができる。

第７図は、１□Ｓ　Ｓ　Ｄに適合可能である、本発明に
よる故障テスト・チップの実施例を示している。

そのＬ　Ｓ　Ｓ　Ｉ）に適合可能な故障テスト・チップ
３０は、第１図に示された実施例の場合と同一の構成素
子を多く含み、同一の構成素子は同一の参照番号により
示されている。他の構成素子は、チップをＬＳＳＤに適
合可能にするために付加又は修正されている。具体的に
云えば、マスク・ラッチ及びスレーブ・ラッチのために
別個のタロツク制御線５２及び５３が設けられている。

従って、タロツク制御線５２及びそれに関連するＯＲゲ
ート／駆動回路４７は、駆動回路３４を制御し、クロッ
ク制御線５３及びそれに関連するＯＲゲート／駆動回路
４８は、駆動回路３６を制御する。チップ・テスト装置
がＬＳＳＤに適合可能であるためには、各々ラッチ３９
及び４１のためのマスク・タロツク及びスレーブ・クロ
ックが、前述の米国特許第３　’７８３２５４号に於て
詳述されている如く、個々に制御されねばならない。本
発明に於ては、クロック制御線５２及び５３は、クロッ
ク分配回路網の故障がテストされる間、動作しない。

更に、ランチ４０のデータ人力４４及びラッチ人力４２
（第１１Ｕは、走査チェインに於けるもう１つのラッチ
４９を経て入力線５０から供給されることもできる。上
述の如く、付加及び修正を行うことにより、Ｌ　Ｓ　Ｓ
　Ｄに適合可能な故障テスト・チップ３０が得られる。

そのクロック分配回路網の故障をテストする方法は、第
６図に関して述べた場合と同様である。

［発明の効果］ 本発明にＪ：れば、データ・プロセッサのタロツク分配
回路網に於ける欠陥を、該タロツク分配回路網に於番プ
る特定の集積回路チップ上の特定のクロック（９号線の
レベル迄特定するための故障テスト装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による故障テスト・チップを
示す図、第２図はデータ・プロセッサを簡単化して示す
図、第３図は複数のタロツク分配チップを含む、データ
・プロセッサに於ける典型的なタロツク分配回路網を示
す図、第４図は本発明による故障ナスト回路を含むタロ
ツク分配チップを示す図、第５図は本発明によるクロッ
ク分配回路網に於けるクロック分配チップと故障デスト
・チップとの接続を示す図、第６図は本発明によるタロ
ツク信号線の故障のデストを制御するための方法を示す
フローチャート、第７図は本発明の他の実施例によるＬ
ＳＳＤに適合可能な故障テスト・チップを示す図である
。 １０・・・・データ・プロセッサ、１１・・・・クロッ
ク分配回路網、」−２・・・・論理回路網、」３・・・
・発振器、１４・・・・クロック分配チップ、１５・・
・・タロツク分配回路網禁止入力、１６・・・・タロツ
ク分配線、１７・・・・受信回路、１８・・・・駆動回
路、１９・・・・クロック・デスト線駆動回路、２１・
・・・シフト・レジスタ・ラッチ・チェイン、２２・・
・・シフ１〜・レジスタ・ラッチ入力、２３・・・・シ
フト・レジスタ・ラッチ出力、２４・・・・デコーダ、
２５　゛・・・・クロック信号線、２６・・・・ＯＲゲ
ート回路網、２８・・・・タロツク・デスＩ・線、２９
・・・・故障テスト・チップ、３０・・・・Ｌ　Ｓ　Ｓ
　Ｄに適合可能な故障テスト・チップ、３１．３２・・
・・○Ｒゲグー〜、３４．３６・・・・シフ１−・レジ
スタ・ランチ駆動回路、３５・・・・ブロック・タロツ
ク入力、３７・・・・遅延素子、３９・・・・マスタ・
ラッチ、４０・・・・シフト・レジスタ・ラッチ、４１
・・・・スレーブ・ラッチ、４２・・・・ラッチ入力、
４３・・・・ラッチ出力、４４・・・・データ人力、４
５・・・・クロック入力、４７．４８・・・・ＯＲゲー
ト／駆動回路、４９・・・・もう１つのラッチ、５０・
・・・入力線、５２．５３・・・・タロツク制御線。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　目」　次　生 （外１名） １１　第３図 １４ 第４図

Claims (1)

1. 【特許請求の範囲】 クロック信号を複数のクロック信号線に分配するクロッ
   ク分配回路網の故障をテストするための装置に於て、 論理値を記憶するテスト・ラッチと。 第１論理値を上記テスト・ラッチ中に記憶させ、第２論
   理値を」二記テスト・ラッチの入力に配置させる手段と
   、 所定の１本の上記クロック信号線を上記デスト・ラッチ
   に接続するための手段と、 上記クロック分配回路網を選択的にエネーブルする手段
   とを有し、 上記クロック分配回路網がエネーブルされた状態で上記
   第２論理値が上記テスト・ラッチ中に記憶さ九、上記ク
   ロック分配回路網がエネーブルされない状態で上記第２
   論理値が上記テスト・ラッチ中に記憶されないかをテス
   トするようにした、クロック分配回路網の故障テスト装
   置。