KR100768549B1 - 분할된 ｌｆｓｒ을 이용한 저전력 결정패턴 ｂｉｓｔ 방법및 장치 - Google Patents

분할된 ｌｆｓｒ을 이용한 저전력 결정패턴 ｂｉｓｔ 방법및 장치 Download PDF

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Abstract

본 발명은 반도체디바이스의 테스트를 위한 결정패턴 BIST에 있어서, 천이수를 감소시켜서 소비전력을 감소시키기 위하여 LFSR을 분할 사용하는 기술에 관한 것이다. 본 발명에 따른, 반도체디바이스의 스캔체인에 테스트패턴을 인가하여 디바이스를 테스트하는 결정패턴 BIST 기술은, ATPG에 의해서 생성된 테스트큐브를 0설정 큐브와 1설정 큐브로 분할하는 제1단계와, 상기 두 개의 테스트큐브로부터 생성된 테스트패턴을 조합하여서 테스트패턴을 생성하는 제2단계와, 상기 생성된 두 가지 테스트패턴을 비교하여 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하고, 값이 다를 경우에는 이전 스캔체인 입력값을 사용하는 제3단계로 구성된다.
BIST, 테스트패턴, 결정패턴, LFSR, 스캔체인

Description

분할된 ＬＦＳＲ을 이용한 저전력 결정패턴 ＢＩＳＴ 방법 및 장치{Low power deterministic BIST using split LFSR}
도 1은 본 발명에 따른 BIST 장치의 구성도.
도 2는 저전력 패턴과 보정 패턴 생성을 위한 알고리즘 쏘스.
도 3은 본 발명에 따른 인코딩 방법의 흐름도.
본 발명은 반도체디바이스의 테스트를 위한 결정패턴 BIST에 있어서, 천이수를 감소시켜서 소비전력을 감소시키기 위하여 LFSR을 분할 사용하는 기술에 관한 것이다.
BIST(Built-in Self Test)는 회로의 고장 유무를 판단하기 위한 로직으로서 고가의 ATE(Automated Test Equipment)를 대체하고 at-speed 테스트를 가능하게 하는 DFT(Design for Testability)의 대표적인 기법이다. 하지만 일반 동작 모드(normal functional mode)에 비해 테스트 모드(test mode)에 인가되는 패턴의 연관성(correlation)이 매우 낮아 그로 인한 초과 천이로 발생되는 열은 회로에 치명적인 손상을 입힐 수 있기 때문에 이러한 테스트 모드시의 전력 문제는 매우 중요 한 고려 사항 중 하나이다. 특히 무작위 패턴으로 검출하기 힘든 고장을 검출하기 위해서 결정패턴(deterministic test pattern)을 인가하는 BIST의 경우에는 테스트패턴의 X값(don't care bit)들이 무작위 패턴으로 채워지기 때문에 불필요한 많은 스위칭이 발생하게 되어서 전력 문제가 더욱 더 심각하게 발생하게 된다.
종래에, 결정패턴 인가시의 전력 소비를 줄이기 위한 방법으로 이중 LFSR 리씨딩(Dual LFSR Reseeding)을 이용한 방법이 제안된 바 있다. 이 방법에 따르면, 주 LFSR은 기존의 LFSR 리씨딩을 이용하는 방법으로 테스트패턴을 생성하게 되고, 추가적인 부LFSR이 마스크 패턴을 생성하게 된다. 최종적인 패턴은 두 개의 LFSR의 패턴을 OR 연산 또는 AND 연산을 수행하여서 생성된다. 따라서 최종적으로 스캔에 인가되는 패턴의 천이수를 줄일 수 있게 된다. 그러나 이 방법에서는 마스크 패턴을 생성하기 위한 추가적인 LFSR과 추가적인 씨드값을 저장해야 하며 패턴의 천이수도 약 25% 정도의 감소 효과를 낼 뿐 그리 큰 편은 아니다.
다른 방법으로는 홀드 큐브(hold cube)를 이용한 방법이 있다. 이 방법에 따르면, 각각의 테스트큐브(test cube)를 수 개의 블록으로 나누고 각 블록에 홀드 플래그(hold flag)를 부여한다. 블록의 홀드 플래그가 1이라면 해당 블록에서의 스캔 입력은 이전 블록에서 생성한 마지막 값을 유지하게 된다. 그러나 이 방법에서도 홀드 큐브(hold cube) 저장을 위한 추가적인 저장 공간을 필요로 하고 홀드 플래그 시프트 레지스터(hold flag shift register)를 위한 추가적인 하드웨어가 필요하게 된다.
또다른 방법으로, 스캔 슬라이스 중첩(scan slice overlapping)을 이용한 저 전력 테스트 방법이 있다. 이 방법에서는 테스트패턴을 수 개의 중첩 슬라이스 군(overlapping slice set)으로 나누어서 중첩 블록 내에서는 천이가 발생하지 않게 한다. 그러나 이 경우에는 회로나 테스트패턴에 따라서 중첩 블록의 수의 변화가 심하기 때문에 스위칭 동작이 감소되는 정도의 편차가 심하게 된다.
이에 본 발명에서는 BIST 기법에서 가장 큰 전력을 소비하는 스캔 동작과 관련하여 결정패턴 인가시에도 저전력 패턴을 생성할 수 있는 구조를 연구하여, 스캔체인에서의 천이수를 약 50% 정도 감소시킬 수 있는 분할된 LFSR(Split LFSR)을 이용한 새로운 LFSR 리씨딩 방법을 제안한다.
따라서 본 발명의 목적은 반도체디바이스 테스트를 위한 결정패턴 BIST에 있어서, LFSR를 두 개로 분할 사용하여 스캔체인에서의 천이수를 줄임으로써 소모전력을 감소시키는 저전력 결정패턴 BIST 방법 및 장치를 제공하는 것이다.
개요
상기 목적을 달성하기 위하여 본 발명에 따른, 반도체디바이스의 스캔체인에 테스트패턴을 인가하여 디바이스를 테스트하는 결정패턴 BIST 방법은,
ATPG에 의해서 생성된 테스트큐브를 0설정 큐브와 1설정 큐브로 분할하는 제1단계와, 상기 두 개의 테스트큐브로부터 생성된 테스트패턴을 조합하여서 테스트패턴을 생성하는 제2단계와, 상기 생성된 두 가지 테스트패턴을 비교하여 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하고, 값이 다를 경우에는 이전 스캔체인 입력값을 사용하는 제3단계로 구성된다.
여기서, 상기 제1단계 이전에는, 스캔체인에 의사 무작위 패턴을 인가하여 일차로 고장을 제거하는 단계가 추가로 포함될 수 있다.
그리고 상기 제3단계에서 생성된 테스트패턴 값이 다를 경우에는 이전 스캔 입력값을 반전시켜서 스캔체인에 인가하는 것이 바람직하다.
이상의 방법은 실제로 컴퓨터 프로그램으로 구현가능하다. 따라서 본 발명의 기술적 범위에는 이 컴퓨터 프로그램을 수록한 기록매체도 포함함이 정당하다.
한편, 본 발명에 따른 결정패턴 BIST 장치는,
ATPG에 의해서 생성된 테스트큐브를 0설정 큐브와 1설정 큐브로 분할하는 제1수단과, 상기 두 개의 테스트큐브로부터 생성된 테스트패턴을 조합하여서 테스트패턴을 생성하는 제2수단과, 상기 생성된 두 가지 테스트패턴을 비교하여 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하고, 값이 다를 경우에는 이전 스캔체인 입력값을 사용하는 제3수단을 포함하여 구성된다.
상기 구성에 있어서, 상기 제1수단은 0설정 큐브를 위한 LFSR과, 1설정 큐브를 위한 LFSR을 포함하는 것이 바람직하다.
또한, 상기 제3수단은 상기 테스트패턴 값이 같은 경우에는 그 값이 스캔체인에 입력되도록 하고, 다른 경우에는 이전 스캔 입력값이 스캔체인에 입력되도록 하는 선택 수단을 포함하는 것이 바람직하다.
정리하자면, 이상과 같은 본 발명에 따른 BIST 장치 및 방법에서는 테스트패턴을 생성하기 위해서 분할된 두 개의 LFSR(linear feedback shift register)을 사 용한다. 각각의 LFSR은 원래의 테스트큐브(test cube)에서 비트 0만으로 이루어진 0설정 큐브(zero-set cube)와 비트 1만으로 이루어진 1설정 큐브(one-set cube)를 각각 생성하게 된다. 따라서 0설정 큐브용 LFSR에서 생성된 비트 1과 1설정 큐브용 LFSR에서 생성된 비트 0는 X값(don't care)이 된다. 이러한 X값들은 스캔체인에 가장 마지막으로 입력된 값들이 유지되게 함으로써 스캔체인에서의 천이수를 줄일 수 있게 된다. ISCAS 회로들에 본 발명을 적용한 실험 결과, 본 발명에 따른 BIST는 스캔체인에서의 스위칭 동작을 50% 정도 감소시키는 것을 알 수 있었다.
분할된 LFSR 을 이용한 BIST 구조
이하, 앞서 언급한 저전력의 결정패턴을 인가하는 BIST 구조를 설명하고자 한다. 도 1에 본 발명에서 제안하는 하드웨어 아키텍쳐를 나타내었다. 기존의 리씨딩 하드웨어 구조와 비교하면, 2개의 XOR 논리게이트(30, 30')와 멀티플렉서 MUX(40)와 보정 패턴 디코더(50)가 추가적으로 사용되었다. 또한 본 발명에서는 LFSR이 0설정 큐브를 위한 LFSR(10)과 1설정 큐브를 위한 LFSR(20)의 두 개로 분할 사용된다. 분할된 각각의 테스트큐브는 원래의 테스트큐브에 비해서 적은 수의 특정 비트를 갖게 되고, 따라서 각각의 LFSR의 길이는 기존의 LFSR 길이보다 짧아지게 된다. 따라서 LFSR이 2개가 사용되지만, LFSR의 전체 크기는 기존의 것과 차이가 없게 된다. 결정패턴을 인가할 때, 2개의 LFSR의 출력이 XOR 게이트(30)를 통해서 같은지 다른지를 판단하여서, 같은 경우에는 그 값을 MUX(40)를 통해서 선택하게 하고, 다른 경우에는 이전 스캔 입력값을 선택하게 한다. 이전 스캔 값을 선택하는 경우에는 보정 패턴의 값이 1이면 그 값이 반전되어서 사용되어야 하므로 이 전 스캔 입력값과 보정 패턴의 값을 XOR 연산을 수행하여서 MUX(40)를 거쳐서 스캔체인에 인가하게 된다.
스캔에 인가되는 패턴의 천이감소 원리
기존의 LFSR 리씨딩 방법에서는 주어진 테스트큐브에 대해서 LFSR의 특성 다항식으로부터 생성된 선형 방정식의 해를 구함으로써 씨드값을 구하게 된다. LFSR은 이 씨드값을 이용하여서 테스트큐브의 X값을 제외한 모든 특정 비트(specified bits)를 생성하게 된다. 이 과정에서 X값은 LFSR에 의해서 생성되는 의사 무작위 패턴으로 채워지게 된다. 이렇게 LFSR에 의해서 채워진 X값들은 스캔체인에서 불필요한 천이를 발생시키게 된다. 따라서 테스트패턴에서 천이수를 최소화하기 위해서는 X값들은 적절한 값으로 채워야 한다.
어떤 신호 S에 대해서 S의 값이 0 또는 1이 되는 확률을 나타내는 함수를 P0(S)와 P1(S)라고 할 때, S가 LFSR에 의해서 생성되는 무작위 패턴이라고 가정한다면 P0(S)+P1(S)=1이 되고 P0(S)=P1(S)=0.5가 된다. 여기서 신호 S의 천이 확률 Ptr(S)는 현재 신호 S의 값이 이전 신호의 값과 다를 확률이므로 Ptr(S)=P0(S)×P1(S)+P0(S)×P1(S)=0.5×0.5+0.5×0.5=0.5와 같이 계산될 수 있다.
테스트패턴에서의 천이수를 줄이기 위해서는 패턴의 트랜지션(천이) 확률을 낮추어야 한다. 만약 테스트패턴의 모든 X값을 바로 직전에 스캔체인에 입력된 값으로 대체할 수 있다면 테스트패턴의 천이 확률을 최소값으로 낮출 수 있게 된다. 예를 들어, 테스트큐브에서 X값이 아닐 확률이 5%이고, 이 값들이 0이나 1이 될 확 률이 똑같이 50%라고 가정한다면 테스트패턴의 천이 확률은 2.5%가 된다. 그러나 테스트큐브의 모든 X값을 이와 같이 LFSR 리씨딩 방법에서 천이가 발생하지 않도록 하는 과정은 너무나 복잡하게 된다. 그렇지만 이러한 X값들을 가능한한 많이 이전 스캔 입력값으로 대체할 수 있다면 테스트패턴의 천이 확률을 상당히 낮출 수 있게 되고, 따라서 스위칭 동작을 줄일 수 있게 된다.
C=(c0,...,cm-1)∈{0,1,X}m 를 결정론적 테스트큐브라고 하고 S(C)={i|ci≠X}를 C의 특정 비트 집합이라고 하면, S(C)는 0설정 큐브와 1설정 큐브로 나눌 수 있다. 여기에서 S0(C)={i|ci=0}를 0설정 큐브라고 하고 S1(C)={i|ci=1}를 1설정 큐브라고 하면, 테스트큐브 C를 생성하기 위한 초기 씨드는 공지의 선형 방정식의 해를 구함으로써 얻을 수 있다. 0설정 큐브와 1설정 큐브를 생성할 수 있는 초기 씨드의 값도 동일한 과정을 통해서 구할 수 있다. 0설정 큐브를 통해서 생성된 패턴에서 모든 비트 1과 1설정 큐브를 통해서 생성된 패턴에 모든 비트 0는 각각 큐브에 대한 X값이 된다.
표 1은 0설정 큐브와 1설정 큐브로부터 생성되는 패턴의 비교표로서, 0설정 큐브와 1설정 큐브를 위한 LFSR에서 생성된 값들과 그에 해당하는 원래의 테스트큐브에서의 값들을 나타내고 있다. 첫 번째 열과 두 번째 열에서의 0x 와 1x 는 0설정 큐브와 1설정 큐브의 X값이 각 LFSR에 생성되어 채워진 비트 0 또는 1을 나타낸다. 이와 유사하게 0s 와 1s 는 0설정 큐브와 1설정 큐브의 특정 비트값이 각 LFSR에 생 성되어 채워진 비트 0 또는 1을 나타낸다. 0설정 큐브와 1설정 큐브의 정의에 의해서 2개의 LFSR이 동시에 0s 와 1s 를 생성하는 경우는 없게 된다.
0설정 큐브 패턴 값 1설정 큐브 패턴 값 원래의 테스트큐브 값
0x 0x X
0s 0x 0
0x 1s 1
0x 1x X
0s 1x 0
1x 0x X
1x 1x X
1x 1s 1
위의 표 1을 살펴보면 0설정 큐브 패턴의 값과 1설정 큐브 패턴의 값이 모두 0인 경우에 원래의 테스트큐브의 값은 0이거나 X이다. 따라서 이 경우에는 0값을 스캔 입력값으로 사용하게 되면 원래의 테스트큐브와 상충되지 않게 된다. 마찬가지로 두 경우에 모두 패턴 1이 생성되는 경우에는 원래의 테스트큐브의 값이 1 또는 X이므로 스캔 입력값으로 1을 사용하면 된다. 만약 0설정 큐브에서 1이 생성되고 1설정 큐브에서 0이 생성되는 경우에는 원래의 테스트큐브의 값이 반드시 X가 된다. 따라서 이 경우에는 스캔 입력값을 이전 입력값을 사용하게 되면 스캔체인에서의 천이가 발생하지 않게 된다. 마지막으로 0설정 큐브가 0을 생성하고 1설정 큐브가 1을 생성하는 경우에는 원래의 테스트큐브의 값은 0이나 1일 수도 있고 X값일 경우도 있다. 따라서 이 경우에 앞에서와 같이 이전 스캔 입력값을 사용하게 되면 원래의 테스트큐브의 값과 상충되는 경우가 생긴다. 이러한 경우에는 원래의 테스트큐브 값과 상충되지 않도록 하기 위한 추가적인 정보가 필요하게 된다. 즉 상충이 발생하는 위치에서 이전 스캔 입력값을 반전시켜서 사용하도록 하게 되면 원래의 테스트큐브의 값을 정확히 인가할 수 있게 된다. 일반적으로 테스트큐브에서 X값의 비율이 매우 높기 때문에 이와 같이 보정이 필요한 경우의 발생 빈도는 높지 않다. 실제로 ISCAS 회로 가운데 크기가 큰 회로들의 경우에 이와 같은 보정이 필요한 경우는 2% 이하이다. 따라서 이와 같은 보정이 필요한 경우를 무시한다면 2개의 LFSR에서 생성된 패턴의 값이 같을 경우에만 천이가 발생하게 되는데, 이 경우에도 이 값이 이전 스캔 입력값과 다를 경우에만 발생하므로 천이 확률은 25%가 되므로 하나의 LFSR을 사용하는 경우에 비해서 천이 확률이 50% 감소하게 된다.
인코딩 알고리즘
여기에서는 테스트패턴에서의 천이수를 줄이기 위하여 본 발명에서 새롭게 제안된 인코딩 방법에 대하여 설명한다. 도 1에 나타낸 구조를 이용하여 저전력 패턴과 보정 패턴을 생성하는 알고리즘 쏘스를 도 2에 나타내었다. 도 2에서 C는 ATPG(Automatic Test Pattern Generation)에 의해서 생성된 테스트큐브이다. C[i]는 C의 i 번째 값을 나타낸다. C0와 C1은 C를 0설정 큐브와 1설정 큐브로 나눈 것들이다. P0와 P1은 0설정 큐브와 1설정 큐브를 생성하기 위한 LFSR에 의해서 생성된 패턴들을 나타낸다. P0[i]와 P1[i]는 P0와 P1 패턴의 i 번째 값을 나타낸다.
도 3은 도 2의 쏘스를 플로우챠트로 보여주기 위한 처리흐름도이다.
먼저, 쉽게 검출되는 고장들을 제거하기 위해서 의사 무작위 패턴을 인가한다(102). 그 후에 의사 무작위 패턴으로 검출되지 않고 남아있는 고장들을 검출하기 위하여 ATPG를 수행하여 결정패턴(테스트큐브)을 생성한다(104). ATPG에 의해서 생성된 각 테스트큐브들은 0설정 큐브와 1설정 큐브 (C0와 C1)으로 분할된다(106). 분할된 테스트큐브들에 대한 초기 씨드값은 종래의 LFSR 리씨딩(reseeding) 방법에 의해서 계산된다(108, 110). 본 발명에서와 같이 분할된 LFSR에 의해 생성되는 저전력 테스트패턴 PL[i]은 상기 두 개의 분할된 테스트큐브로부터 생성된 테스트패턴을 조합하여서 생성된다(112, 114).
다음에, 각 LFSR에서 생성된 값(즉, 0설정 큐브와 1설정 큐브)을 비교하여(116) 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하게 되고(120), 값이 다를 경우에는 이전 스캔체인 입력값을 사용하게 된다(122). 이 때, 앞에서 설명한 바와 같이 두 LFSR의 출력이 다를 경우에는 이전 스캔 입력값이 원래의 테스트큐브의 값과 상충되는 경우가 발생할 수 있으므로, 이 경우에는 이전 스캔 입력값을 반전시켜서 사용하여야 한다. 이 때에는 보정 패턴 PC[i]의 값이 1이 된다. 즉, 보정 패턴의 값이 0인 경우에는 이전 스캔 입력값을 그대로 스캔체인에 인가하게 되고, 보정 패턴의 값이 1인 경우에는 이전 스캔 입력값을 반전시켜서 스캔체인에 인가하게 된다.
이상의 방법은 실제로 컴퓨터 프로그램에 의해 수행가능한데, 이 프로그램을 기록한 컴퓨터 기록매체도 역시 본 발명의 보호범위에 포함된다. 컴퓨터 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.
본 발명에 따른 BIST 의 성능
본 발명에서 제안하는 BIST 방법의 효율성을 검증하기 위한 실험은 ISCAS '89 벤치 회로 가운데 가장 큰 회로들에 대해서 수행하였다. 우선 10k개의 의사 무작위 패턴을 인가하여 검출이 쉬운 고장을 제거한 후에 남은 고장에 대해서 ATPG를 수행하여서 결정적 테스트패턴을 생성하여서 100%의 고장 검출률을 달성하도록 하였다.
표 2는 ISCAS'89 벤치마크 회로를 이용한 분할 LFSR 구조의 실험 결과로서, 기존의 LFSR 리씨딩 방법을 사용하여 생성한 패턴의 천이수와 본 발명의 방법을 적용하여 생성된 저전력 패턴의 천이수를 나타낸다. 표 2의 결과에서 알 수 있듯이 모든 회로에 대해서 약 50% 정도의 천이수가 감소하였음을 알 수 있다.
회로 기존 패턴 저전력 패턴 천이감소율(%)
S5378 350541 196439 43.96
S9234 4116302 2080515 49.46
S13207 17120326 9020954 47.31
S15850 18858953 9286490 50.76
S38417 554011356 275796859 50.22
S38584 122781180 65773590 46.43
평균 119539776 60359141 48.02
본 발명은 BIST(Built-in Self Test) 기법에서 결정패턴을 인가하는 경우의 저전력 패턴 생성을 위한 구조로서, 테스트 모드에서 인가되는 패턴에 의한 전력 소모는 발열로 이어지고 과도한 발열은 회로에 치명적 오류를 가져올 수 있으므로 회로의 안전한 저전력 테스트를 가능하게 한다. 또한, 해당 구조를 자동 생성해 주는 소프트웨어와 결합하여 CAD 관련 분야에 하나의 모듈로서 공급 가능하므로, 단일 품목으로 인한 경제적 효과에 못지 않게 기존의 BIST 생성 툴에 해당 알고리즘을 삽입하는 등의 기술 이전에 의한 수익 창출이 가능해진다.

Claims (7)

  1. 반도체디바이스의 스캔체인에 테스트패턴을 인가하여 디바이스를 테스트하는 결정패턴 BIST 방법에 있어서,
    ATPG에 의해서 생성된 테스트큐브를 0설정 큐브와 1설정 큐브로 분할하는 제1단계와,
    상기 두 개의 테스트큐브로부터 생성된 테스트패턴을 조합하여서 테스트패턴을 생성하는 제2단계,
    상기 생성된 두 가지 테스트패턴을 비교하여 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하고, 값이 다를 경우에는 이전 스캔체인 입력값을 사용하는 제3단계를 포함하는 것을 특징으로 하는, 저전력 결정패턴 BIST 방법.
  2. 제1항에 있어서, 상기 제1단계 이전에
    스캔체인에 의사 무작위 패턴을 인가하여 일차로 고장을 제거하는 단계가 추가로 포함되는 것을 특징으로 하는, 저전력 결정패턴 BIST 방법.
  3. 제1항에 있어서, 상기 제3단계에서 생성된 테스트패턴 값이 다를 경우에는 이전 스캔 입력값을 반전시켜서 스캔체인에 인가하는 것을 특징으로 하는, 저전력 결정패턴 BIST 방법.
  4. 제1항~제3항 중 한 항의 저전력 결정패턴 BIST 방법을 구현하는 프로그램을 수록한 컴퓨터 기록매체.
  5. 반도체디바이스의 스캔체인에 테스트패턴을 인가하여 디바이스를 테스트하는 결정패턴 BIST 장치에 있어서,
    ATPG에 의해서 생성된 테스트큐브를 0설정 큐브와 1설정 큐브로 분할하는 제1수단과,
    상기 두 개의 테스트큐브로부터 생성된 테스트패턴을 조합하여서 테스트패턴을 생성하는 제2수단과,
    상기 생성된 두 가지 테스트패턴을 비교하여 생성값이 같은 경우에는 그 값을 스캔체인의 입력값으로 사용하고, 값이 다를 경우에는 이전 스캔체인 입력값을 사용하는 제3수단을 포함하는 것을 특징으로 하는, 저전력 결정패턴 BIST 장치.
  6. 제5항에 있어서, 상기 제1수단은 0설정 큐브를 위한 LFSR과, 1설정 큐브를 위한 LFSR을 포함하는 것을 특징으로 하는, 저전력 결정패턴 BIST 장치.
  7. 제5항에 있어서, 상기 제3수단은 상기 테스트패턴 값이 같은 경우에는 그 값이 스캔체인에 입력되도록 하고, 다른 경우에는 이전 스캔 입력값이 스캔체인에 입력되도록 하는 선택 수단을 포함하는 것을 특징으로 하는, 저전력 결정패턴 BIST 장치.
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