JP2003196998A

JP2003196998A - 半導体集積回路および評価システム

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Publication number: JP2003196998A
Application number: JP2001391020A
Authority: JP
Inventors: Seishi Miyata; 誠史宮田; Hideyuki Aoki; 英之青木
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】半導体メモリの試験を行う分には十分な汎用
性が得られ、回路規模が小さく、高速動作可能で、且
つ、低コストに製造することのできるスクランブル回路
を提供することにある。【解決手段】入力アドレスのうちｐ個以下の選択ビッ
トを抽出する第１選択回路１０１と、上記入力アドレス
のうちｍ個以下の選択ビットを抽出する第２選択回路１
０２と、これらの選択ビットを設定する選択ビット設定
レジスタ１０３，１０４と、２^ｐビットの第１データが
格納できる第１データ設定レジスタ１０７と、２^ｍビッ
トの第２データが格納できる第２データ設定レジスタ１
０８と、抽出された選択ビットの値と１対１に対応付け
られた第１データ設定レジスタ１０７のビット位置の値
を出力する第１論理１０５，１０９と、抽出された選択
ビットの値と１対１に対応付けられた第２データ設定レ
ジスタ１０８のビット位置の値を出力する第２論理１０
６，１１０と、これら両出力と入力データＤｉｎの排他
的論理和を演算する論理回路１１１，１１２とを備えた
スクランブル回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の評価システム並びに該評価システムに用いられる半導
体集積回路に関し、例えばＤＲＡＭ（Dynamic Random A
ccess Memory）などの半導体メモリの良品選別を行なう
評価システムに適用して有用な技術に関する。

【０００２】

【従来の技術】従来、半導体メモリの良品選別を行なう
評価システムとして、図８に示すようなメモリテスタが
ある。メモリテスタ５００は、一定の規則で変化される
アドレスパターンやデータパターンを発生させるＡＬＰ
Ｇ（algorithmic pattern generator）５１０や、ＡＬ
ＰＧ５１０からの出力パターンに基づき様々なパターン
で変化するアドレスやデータを生成するスクランブル回
路５１１を備え、これらの回路により生成されたテスト
パターンを試験対象の半導体メモリＱ１に出力して評価
試験を行なうものである。試験対象の半導体メモリＱ１
は外部のテストボード６００上にセットされ、テスタ５
００とはケーブル７００を介して接続される。メモリテ
スタ５００は、種々の半導体メモリを試験対象とするこ
とが可能なように汎用性高く構成されているため、その
スクランブル回路５１１には大容量のＲＡＭが設けら
れ、このＲＡＭに任意パターンのデータを格納するとと
もに、ＡＬＰＧ５１０から供給されるアドレスに従って
該ＲＡＭからデータを読み出すことで任意のテストパタ
ーンを生成するように構成されている。

【０００３】テストパターンのスクランブル方式として
は、一般に、入力アドレスの各ビットを１個の変数とし
て、テストパターンをこれら変数の関数値として表わす
ようにした方式がよく用いられる。このようなスクラン
ブル方式において、例えば、アドレスの５ビットを変数
とすれば足りるような場合では、変数値の組み合せは２
^５（＝３２）通りと少なくて済むが、高い汎用性を追求
されて構成されるテスタ５００の場合では、例えば最大
１２変数まで許容されるように構成されたりするので、
変数値の組み合せが２^１２（＝４Ｋ）通りで、１６個の
データＩ／Ｏのそれぞれに別のテストパターンを供給可
能とすると、データ用に４Ｋ×１６ビットのＲＡＭが必
要になり、また、アドレス用に６４Ｋ×１６ビットのＲ
ＡＭが必要になる。

【０００４】

【発明が解決しようとする課題】メモリテスタ５００で
は、生成したテストパターンをテスタ５００からテスト
ボード６００までケーブル７００を介して供給しなけれ
ばならないため、一度にテストパターンを供給できるテ
ストボード６００の数は限られてくる。そのため、従来
のメモリテスタ５００を用いた試験方式では、その処理
量が限られてしまい、試験コストを高騰させる原因とな
っている。そこで、本発明者らは、ＡＬＰＧやスクラン
ブル回路などの試験回路を、試験対象がセットされるテ
ストボード上に搭載し、テストボード上で半独立的に試
験を行なわせるＢＯＳＴ（Built Out Self Test）と呼
ばれる試験方式を、半導体メモリの良品選別試験等にも
応用できないか検討した。

【０００５】しかしながら、従来のスクランブル回路で
は、膨大なＲＡＭが必要なため回路規模が大きくなり、
また、高速な試験動作に適応するためそのＲＡＭには高
速性能と高信頼性とが要求されるとあって、製造コスト
が非常に高くなる。それゆえ、上記従来のスクランブル
回路を、ＢＯＳＴ方式による半導体メモリの良品選別試
験に適用することは困難であった。

【０００６】この発明の目的は、ＤＲＡＭなどの半導体
メモリの試験を行う分には十分な汎用性が得られ、回路
規模が小さく、高速動作可能で、且つ、低コストに製造
することのできるスクランブル回路を提供することにあ
る。この発明の他の目的は、半導体メモリの良品選別試
験をＢＯＳＴの技術を用いて高い処理量で且つ低コスト
に行うことができる評価システムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力アドレスの選択ビットを抽
出する選択回路と、この選択ビットを設定することが可
能な選択ビット設定レジスタと、出力用のデータが格納
できるデータ設定レジスタと、上記選択回路により抽出
された選択ビットの値と１対１に対応付けられた上記デ
ータ設定レジスタのビット位置の値を出力する論理回路
とを２組設けて、各出力および入力データの排他的論理
和演算の結果を出力データとするデータスクランブル回
路としたり、アドレスビット数分設けて各出力を出力ア
ドレスとするアドレススクランブル回路とするものであ
る。このような手段により、回路規模が小さく、高速動
作可能で、且つ、抵コストに製造可能なスクランブル回
路を提供することが出来る。また、このようなスクラン
ブル回路を用いたＢＯＳＴ方式の評価システムにより、
例えば半導体メモリの良品選別試験を高い処理量で且つ
低コストに行なうことが可能である。

【０００８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明を適用して好適
な半導体メモリ評価システムの実施例を示す構成図であ
る。この実施例の評価システムは、試験対象となる複数
の半導体メモリＱ１と、試験対象に試験信号を出力した
り結果の信号を読み出したりする試験回路２０とを、１
枚の電子基板からなるテストボード（試験基板）１０に
搭載して評価試験を行なうＢＯＳＴと呼ばれる試験方式
を適用した評価システムである。

【０００９】試験回路２０は、不規則或いは任意のパタ
ーンで変化される試験用のアドレスとデータ（テストパ
ターンと呼ぶ）を生成し、これらテストパターンのアド
レスとデータに基づき試験対象の半導体メモリＱ１に次
々とデータを書き込むとともに、それと並行して半導体
メモリＱ１からデータを読み出して、正常に書込みが行
なわれているか判定を行なうものである。この試験回路
には、規則的に変化される入力アドレスＸｉｎ，Ｙｉｎ
入力データＤｉｎを所定周期で発生させるテストパター
ン発生回路としてのＡＬＰＧ（algorithmic pattern ge
nerator）２１と、本発明に係る半導体集積回路として
ＡＬＰＧ２１から受け取ったアドレスおよびデータに基
づきテストパターンを生成するスクランブルＬＳＩ２２
と、このテストパターンの出力および試験対象のＰ／Ｆ
（pass/ fail）判定を行なうバッファＬＳＩ２３と、ケ
ーブル等を介して外部のコンピュータ３０に接続される
ＣＰＵインターフェース２４などが設けられている。

【００１０】外部コンピュータ３０からＣＰＵインター
フェース２４を介して入出力されるデータには次のよう
なものがある。すなわち、ＡＬＰＧ２１には試験の開始
や終了の制御信号、スクランブルＬＳＩ２２にはテスト
パターンを決定する各種設定データが入力される。ま
た、バッファＬＳＩ２３から外部コンピュータ３０へは
Ｐ／Ｆ判定の最終的な結果データが試験終了後に出力さ
れる。このようなＢＯＳＴ方式の評価システムによれ
ば、試験信号は１個のテストボード１０上で入出力され
るので、試験信号をメモリテスタからケーブル等を介し
て各テストボードに配信する方式に比べて、より多くの
試験対象に同時に試験信号を出力することが可能であ
る。特に、高速な試験信号が必要な場合には両者の相違
は顕著なものとなる。また、１個のテストボード１０の
製造コストが低ければ、多数のテストボードを用意して
同時に試験処理が出来るので、試験処理量の大幅な向上
が図れ、また、試験処理量が増す分、試験コストの大幅
な削減を図ることが出来る。

【００１１】以下、上記評価システムに適用されたスク
ランブルＬＳＩ２２について説明する。スクランブルＬ
ＳＩ２２には、テストパターンのデータを生成するデー
タスクランブル１００（図２）と、Ｘアドレスを生成す
るＸアドレススクランブル回路２００（図３）と、同様
にＹアドレスを生成するＹアドレススクランブル回路
（図示略）が設けられている。図２には、これらのうち
データスクランブル回路１００のブロック図を、図４と
図５には、このデータスクランブル回路１００の詳細な
回路図をそれぞれ示す。これらの図において、Ｘｉｎ
［０−ｊ］とＹｉｎ［０−ｋ］はＡＬＰＧ２１で生成さ
れた［ｊ＋１（例えば１６）］ビットのＸアドレスと
［ｋ＋１（例えば１６）］ビットのＹアドレス、Ｄｉｎ
［０］〜Ｄｉｎ［ｎ］はＡＬＰＧ２１で生成された［ｎ
＋１］ビットの入力データ、Ｄｏｕｔ［０］〜Ｄｏｕｔ
［ｎ］はデータスクランブル回路１００により任意のパ
ターンに変換されて出力される［ｎ＋１］ビットの出力
データである。

【００１２】上記データスクランブル回路１００は、入
力アドレスＸｉｎ，Ｙｉｎから所定のビット（選択ビッ
ト）の信号を選択する演算変数選択回路（第１および第
２選択回路）１０１，１０２と、これら選択ビットを設
定する演算変数設定レジスタ（選択ビット設定レジス
タ）１０３，１０４と、出力データの元となるデータが
格納される演算結果設定レジスタ（第１および第２デー
タ設定レジスタ）１０７，１０８と、選択回路１０１，
１０２の出力データ値に応じて１本の信号線を選択する
デコーダ１０５，１０６と、演算結果設定レジスタ１０
７，１０８からそれぞれ１ビットずつ信号を通過させる
トライステートバッファ群１０９，１１０と、演算結果
設定レジスタ１０７，１０８からそれぞれ出力された信
号の排他的論理和を演算する論理ゲート１１１と、ｎビ
ットの入力データＤｉｎおよび論理ゲート１１１の出力
の排他的論理和をそれぞれ演算する論理ゲート群１１２
とから構成される。ここで、上記デコーダ１０５，１０
６とトライステートバッファ群１０９，１１０とにより
第１回路および第２回路が構成される。

【００１３】また、図５に示すように（図２では省
略）、データスクランブル回路１００の論理ゲート１１
１の前段には、トライステート群１０９，１１０を通過
した信号の出力を許可又は遮断するためのＡＮＤ回路１
１５，１１６と、それを設定する２ビット設定レジスタ
１１４とが設けられている。データスクランブル回路１
００には、演算変数選択回路１０１，１０２や演算結果
設定レジスタ１０７，１０８など、同様の構成が２系統
設けられているが、第１系統側（１０１，１０７）につ
いては主にパターン変更がアドレスの中間ビットや下位
ビットの変更に対応して行なわれるように設定される物
理的（Physical）変換系に、また、第２系統側（１０
２，１０８）についてはパターン変更がアドレスの上位
ビットに応じて時系列にみて所定単位毎にまとまって行
なわれるように設定されるデータパターン変換系として
扱うことが出来る。

【００１４】演算変数選択回路１０１は、図４にも示す
ように、入力アドレスＸｉｎ，Ｙｉｎの中から何れかの
ビットを出力側に抽出するトライステートバッファ群１
０１Ａと、レジスタ１０３Ａの値をデコードして１個の
トライステートバッファをオンさせるデコーダ部１０１
Ｂと、レジスタ１０３Ｂの値に基づき選択回路からの各
出力をネゲート可能な論理ゲート１０１Ｃとから構成さ
れている。そして、これらにより、入力アドレスＸｉ
ｎ，Ｙｉｎの中からｐ個（例えば５個）以下のビットを
選択して出力するようになっている。他方の演算変数選
択回路１０２も、同様にトライステートバッファ群１０
２Ａとデコーダ部１０２Ｂと論理ゲート１０２Ｃとから
構成され、入力アドレスＸｉｎ，Ｙｉｎの中からｍ個
（例えば３個）以下のビットを選択してデコーダ１０５
に出力するようになっている。

【００１５】図４において、レジスタ１０３Ａ，１０３
Ｂは演算変数設定レジスタ１０３を構成するもの、レジ
スタ１０４Ａ，１０４Ｂは変残変数設定レジスタ１０４
を構成するものである。ここで選択可能な最大ビット
数、ｐとｍは、ｐ≦５、ｍ≦５、ｐ＋ｍ≦８の条件を満
たすように構成する。この構成により、ＤＲＡＭ等の半
導体メモリを試験対象とした場合に広く汎用性が得られ
るとともに、回路規模を小さく構成することが出来る。
なお、ｐとｍは、ｐ≦６、ｍ≦６、ｐ＋ｍ≦１０の条件
の範囲内であれば、やや回路規模が大きくなることがあ
っても、ＢＯＳＴ方式を用いた評価システムを困難なく
構築することが出来る。

【００１６】演算結果設定レジスタ１０７，１０８に
は、出力データＤｏｕｔ［０］〜Ｄｏｕｔ［ｎ］の元と
なるデータが格納されるが、例えば、出力データＤｏｕ
ｔを入力アドレスＸｉｎ，Ｙｉｎと入力データＤｉｎの
関数となるように設定したい場合には、次のようにデー
タを求めて設定が行なわれる。例えば、第ｉビットの出
力データDout[i]が、次式（１）に示すように、第ｉビ
ットの入力データDin[i]と入力アドレスＸｉｎ，Ｙｉｎ
中の５ビット（Xin[4] ,Xin[1] ,Yin[3] ,Xin[0] ,Yin
[０]）の関数となるように設定する場合について説明す
る。 Dout[i] = Din[i] EOR (Xin[4] EOR /Xin[1] EOR /Yin[3] EOR Xin[0] EOR Yin[０] …（１）ここで、「ＥＯＲ」は排他的論理和、「／」は否定を表
わす。

【００１７】このように設定する場合には、例えば、式
（１）の右辺を下記リスト（２）の各項に分解するとと
もに、その第２項については一方の演算結果設定レジス
タ１０７に、第３項については他方の演算結果設定レジ
スタ１０８に、それぞれ対応させ、且つ、両者の出力と
入力データＤｉｎとで排他的論理和を演算することで式
（１）の結果が得られるように設定する。｛Din[i]，(Xin[4] EOR /Xin[1] EOR /Yin[3])，(Xin[0] EOR Yin[０])｝ …（２）そのため、先ず、演算変数設定レジスタ１０３には、演
算変数選択回路１０１において変数として使用されるＸ
アドレスとＹアドレスの各ビットが選択されるように値
を設定する。選択回路１０１は５ビットの選択が可能で
あり、今回はそのうち３ビットしか選択しないが、選択
されたビットは下位ビットから埋まるように決めておく
ことで、演算変数選択回路１０１の５ビット出力は
（０，０，Yin[3]，Xin[1]，Xin[4]）とすることか出来
る。

【００１８】次に、演算結果設定レジスタ１０７に、リ
スト（２）の第２項の演算結果を登録する。すなわち、
（Yin[3]，Xin[1]，Xin[4]）の３変数が（０，０，
０），（０，０，１），（０，１，０）〜（１，１，
１）と変化する全ての組合せについて、全ての演算結果
を下位ビットから埋めていく。また、今回は、使用可能
な５変数のうち２変数は使用しないので、この２変数が
関与するビットは例えば「０」とする。このような取り
決めにより、演算結果レジスタ１０７の設定値は“0000
0000 1001 0110”となる。以上で、設定完了である。

【００１９】このような設定により、データスクランブ
ル回路１００に入力アドレスＸｉｎ，Ｙｉｎが入力され
た場合に、デコーダ１０５がそれに対応したビット位置
の信号をアサートにすることでトライステートバッファ
群１０９のうち対応ビットのバッファがオンされて、演
算結果設定レジスタ１０７から論理ゲート１１１に（Xi
n[4] EOR /Xin[1] EOR /Yin[3]）の演算結果が出力され
ることになる。同様に、他方の演算変数設定レジスタ１
０４と演算結果設定レジスタ１０８についても同様に設
定を行なうことで、演算結果設定レジスタ１０８から論
理ゲート１１１に、（Xin[0] EOR Yin[０]）の演算結果
が出力されるようにすることが出来る。そして、論理ゲ
ート１１１と論理ゲート群１１２の排他的論理和により
式（１）の演算結果Ｄｏｕｔ［ｉ］の出力が可能とな
る。

【００２０】図３には、スクランブルＬＳＩ２２に備わ
るＸアドレススクランブル回路２００のブロック図を、
図６には、Ｘアドレススクランブル回路２００の一部分
の詳細な回路図を示す。Ｘアドレススクランブル回路２
００は、入力アドレスＸｉｎ，Ｙｉｎから所定のビット
（選択ビット）の信号を選択する演算変数選択回路２２
０ａ０〜２２０ａｊと、これらの選択回路２１０ａ０〜
２１０ａｊの選択ビットを設定する演算変数設定レジス
タ２２０ａ０〜２２０ａｊと、対応する演算変数選択回
路２２０ａ０〜２２０ａｊの出力データの値に応じて予
め設定された２値信号を出力するプログラマブルロジッ
ク２３０ａ０〜２３０ａｊとから構成される。図３に示
されるように、上記の演算変数選択回路、演算変数設定
レジスタおよびプログラマブルロジックは、Ｘアドレス
の各ビットに対応してｊ組み設けられている。図６に
は、その内の１組みが示されている。

【００２１】演算変数選択回路２１０ａ０〜２１０ａｊ
と演算変数設定レジスタ２２０ａ０〜２２０ａｊは、デ
ータスクランブル回路１００のものとほぼ同様である。
ここでは、入力アドレスＸｉｎ，Ｙｉｎの中からｎ個の
ビットを選択するように構成されており、何れかのビッ
トをネゲートにする構成はない。ここで、選択可能なビ
ット数ｎは３以下に構成される。この構成により、ＤＲ
ＡＭ等の半導体メモリを試験対象とした場合に広く汎用
性が得られるとともに、回路規模が小さくなって好まし
い。なお、選択可能なビット数ｎを４としても、多少回
路規模は大きくなるが、ＢＯＳＴ方式を用いた評価シス
テムを困難なく構築することが出来る。また、選択可能
なビット数のうち何れかをネゲート可能にする構成を付
加しても良い。

【００２２】プログラマブルロジック２３０ａ０〜２３
０ａｊは、図６に示すように、それぞれ２^ｎビットの演
算結果設定レジスタ２３１と、該演算結果設定レジスタ
２３１の何れかのビット信号を演算変数選択回路２１０
ａ０〜２１０ａｊからの選択信号に基づき出力する複数
のマルチプレクサＭＵＸとから構成される。データレジ
スタ２３１の値は外部コンピュータ２４からスキャンチ
ェーン回路２６を介して設定される。このＸアドレスス
クランブル回路２００の設定方法においても、データス
クランブル回路１００と同様に、出力アドレスＸｏｕｔ
が入力アドレスＸｉｎ，Ｙｉｎの関数となるように設定
することが出来る。例えば、演算式（Xout[0]=Xin[2]EO
R Xin[3] EOR /Y8in，Xout[1]〜Xout[j(=15)]=Xin[1]〜
Xin[j]，Yout[1]〜Yout[k(=15)]= Yin[1]〜Yin[k]）に
応じた出力を得る場合には、演算変数設定レジスタ２１
０ａ０〜２１０ａｊで上記演算式の各変数が選択される
ように設定し、プログラマブルロジック２３０ａ０〜２
３０ａｊに変数の各値に応じた上記演算式の結果を設定
すれば良い。

【００２３】なお、上記演算式に対応した設定を行なう
場合、第１ビット以降（Xout[1]〜Xout[j]）の組みで
は、１変数のみ使用され残り２変数は使用されてないの
で、演算変数設定レジスタ２２０ａ１〜２２０ａｊ中の
残り２変数の設定はデフォルト値（例えば入力アドレス
Ｘｉｎ［０］の選択）とし、且つ、その変数の値が演算
結果に影響しないように演算結果設定レジスタ２１０ａ
１〜２１０ａｊの値を設定しておけばよい。しかし、こ
のように、デフォルト値の設定が数多く集中されると、
その信号線の負荷が多大になる恐れがあるため、そのよ
うな場合には、入力アドレスで未使用の入力ピンを電源
電圧Ｖｓｓに接続し、該ビットが選択されるように設定
すると良い。

【００２４】上記のように構成されたスクランブルＬＳ
Ｉ２２によれば、小さな回路規模で、ＤＲＡＭ等の半導
体メモリの試験に対して汎用性の高い多種多様なテスト
パターンを生成することが出来る。例えば、従来例のメ
モリテスタ５００のスクランブル回路５１１では、例え
ば４Ｋ×１６ビットのＲＡＭや６４Ｋ×１６ビットのＲ
ＡＭが必要であったのに対し、実施例のスクランブルＬ
ＳＩ２２では小容量のレジスタで足りている。また、レ
ジスタ主体の回路構成であるので、ＲＡＭ主体の回路構
成に較べて、高速動作可能にすることも容易に且つ低コ
ストに可能である。また、スクランブル回路自体の検査
も容易なものとなる。

【００２５】また、従来例のメモリテスタ５００のスク
ランブル回路５１１の場合には、大容量のＲＡＭに初期
設定としてアドレスの関数値となるデータを書き込まな
ければならないため、それ専用のソフトウェアが必要で
あったが、実施例のスクランブルＬＳＩでは、小容量の
レジスタに値を設定するだけなので、例えばマニュアル
設定が可能であるなど簡単に初期設定することが出来
る。また、データスクランブル回路１００において演算
変数選択回路１０１，１０２や演算結果設定レジスタ１
０７，１０８が２系統設けられ、それぞれの出力が論理
ゲート１１１で演算されて出力されるようになっている
ので、レジスタの容量がより小さくて足りるようになっ
ている。例えば、アドレスの８変数を用いてテストパタ
ーンのデータを生成する場合、ＲＡＭを用いた場合、最
低でも２^８（＝２５６）ビットの容量が必要となるが、
実施例のデータスクランブル回路１００では合計８８ビ
ットのレジスタで足りている。

【００２６】［変形例］図７は、データスクランブル回
路のその他の例を示す回路図である。このデータスクラ
ンブル回路３００は、図２のデータスクランブル回路１
００に、特定のＸアドレス以外に対しては同一データ、
特定のＸアドレスに対してのみ反転データとなるような
特定パターンを容易に生成できる付加機能を備えたもの
である。図７中、図４や図５と同一の構成に対しては、
同一符号を付して説明を省略する。

【００２７】この実施例で新たに付加された構成は、特
定パターンの生成か通常パターンか切換えを行なう切換
レジスタ３１１と、この切換えにより信号パスを切り換
えるマルチプレクサＭＵＸと、通常パターンの演算結果
データが設定される演算結果設定レジスタ１０７Ａと、
反転するＸアドレスの値が設定される特定アドレス設定
レジスタ３１３と、入力アドレスＸｉｎと特定アドレス
とを比較する演算論理ユニットＡＬＵを有したステータ
スレジスタ３１４と、出力データの元となるデータが設
定される出力設定レジスタ３１２と、該出力設定レジス
タ３１２にラッチイネーブル信号ＬＥを供給してラッチ
タイミングを与える制御回路３１５などである。そし
て、通常パターンを生成する場合には、切換レジスタ３
１１を“０”にすることで、通常パターンの演算結果デ
ータが演算結果設定レジスタ１０７Ａから出力設定レジ
スタ３１２に移されて上述したものと同様に通常のデー
タパターンの生成が行なわれる。

【００２８】一方、反転パターンを生成する場合には、
初期設定として、２ビット設定レジスタ１１４に“１
０”を設定してＰｈｙｓｉｃａｌ変換系のみアサートに
する。また、データ変換演算変数設定レジスタ１０３の
レジスタ１０３Ｂを“０００００”に設定してデコーダ
１０５の出力が常に第０番のみハイレベルになるように
する。また、ステータスレジスタ３１４に特定アドレス
と一致のときに出力される値（“１”又は“０”）を設
定する。このような設定により、試験動作時には、ステ
ータスレジスタ３１４で入力アドレスＸｉｎと特定アド
レスとの比較が行なわれ、不一致のときには例えば
“０”が出力設定レジスタ３１２の下位１ビットに設定
されトライステートバッファ群１０９を通過して論理ゲ
ート１１１に出力される一方、一致のときには例えば
“１”が出力設定レジスタ３１２の下位１ビットに設定
されトライステートバッファ群１０９を通過して論理ゲ
ート１１１に出力される。それにより、特定アドレスの
ときのみデータ反転されるデータパターンが生成され
る。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、入
力アドレスの中から選択ビットを抽出する選択回路や、
演算結果設定レジスタの何れかのビットを選択して出力
する論理回路など、実施例で説明したものは具体的な一
例に過ぎず、他の種々の回路を利用して構成することが
可能である。

【００３０】以上の説明では主として本発明者によって
なされた発明の半導体集積回路（スクランブルＬＳＩ）
をその背景となった利用分野であるＢＯＳＴ方式の評価
システムに適用した例について説明したがこの発明はそ
れに限定されるものでなく、例えば、メモリテスタのス
クランブル回路に本発明に係るスクランブルＬＳＩを適
用するなど、さまざまなシステムに広く利用することが
できる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明の半導体集積回路に
よれば、ＤＲＡＭ等の半導体メモリの試験に対して汎用
性が高く、多種多様なテストパターンを生成することが
出来るとともに、その回路規模を小さくでき、且つ、高
速動作にも容易に対応することが出来るという効果が得
られる。また、本発明の評価システムによれば、試験処
理量の向上および試験コストの低減を図ることが出来る
という効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体メモリ評価シス
テムの実施例を示す構成図である。

【図２】実施例のスクランブルＬＳＩに備わるデータス
クランブル回路を示すブロック図である。

【図３】実施例のスクランブルＬＳＩに備わるアドレス
スクランブル回路を示すブロック図である。

【図４】図２のデータスクランブル回路の詳細を示す回
路図の半分である。

【図５】図２のデータスクランブル回路の詳細を示す回
路図の残り半分である。

【図６】図３のアドレススクランブル回路の一部の詳細
を示す回路図である。

【図７】データスクランブル回路のその他の例を示す回
路図である。

【図８】従来の半導体メモリの良品選別試験に利用され
ていたメモリテスタの概要を示す構成図である。

【符号の説明】

１０テストボード２１ＡＬＰＧ２２スクランブルＬＳＩＱ１試験対象の半導体メモリ１００データスクランブル回路１０１，１０２演算変数選択回路１０３，１０４演算変数設定レジスタ１０５，１０６デコーダ１０７，１０８演算結果設定レジスタ１０９，１１０トライステートバッファ群１１１，１１２論理ゲート２００Ｘアドレススクランブル回路２１０ａ０〜２１０ａｊ演算変数選択回路２２０ａ０〜２２０ａｊ演算変数設定レジスタ２３０ａ０〜２３０ａｊプログラマブルロジック

フロントページの続き (72)発明者宮田誠史東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者青木英之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 2G132 AA08 AC03 AE06 AE08 AE14 AE18 AG05 AL05 AL09 AL26 AL33 5L106 AA01 DD01 DD22 DD23 EE02

Claims

【特許請求の範囲】

【請求項１】規則的に変化される入力アドレスおよび
入力データを受けて、これら入力アドレスおよび入力デ
ータに応じて任意のパターンで変化する試験データを生
成するデータスクランブル回路を備えた半導体集積回路
であって、上記データスクランブル回路は、上記入力アドレスのう
ちｐ個（ｐは自然数）以下の選択ビットを抽出する第１
選択回路と、上記入力アドレスのうちｍ個（ｍは自然
数）以下の選択ビットを抽出する第２選択回路と、上記
第１選択回路と第２選択回路により抽出されるビット位
置を設定することが可能な選択ビット設定レジスタと、
２^ｐビットの第１データが格納できる第１データ設定レ
ジスタと、２^ｍビットの第２データが格納できる第２デ
ータ設定レジスタと、上記第１選択回路により抽出され
る選択ビットの値と１対１に対応付けられた上記第１デ
ータ設定レジスタのビット位置の値を出力する第１回路
と、上記第２選択回路により抽出される選択ビットの値
と１対１に対応付けられた上記第２データ設定レジスタ
のビット位置の値を出力する第２回路と、上記第１回路
の出力および第２回路の出力と上記入力データとの排他
的論理和を演算する論理回路とを備え、該論理回路の出
力に基づき上記試験データが生成されるように構成され
ていることを特徴とする半導体集積回路。
【請求項２】上記ｐとｍは、ｐ≦６，ｍ≦６，ｐ＋ｍ
≦１０の条件を満たす自然数であることを特徴とする請
求項１記載の半導体集積回路。
【請求項３】規則的に変化される入力アドレスを受け
て、この入力アドレスに応じて任意のパターンで変化す
る試験アドレスを生成するアドレススクランブル回路を
備えた半導体集積回路であって、上記アドレススクランブル回路は、上記入力アドレスの
うちｎ０個（ｎ０は自然数）以下の選択ビットを抽出す
る選択回路と、この選択回路により抽出されるビット位
置を設定することが可能な選択ビット設定レジスタと、
２^ｎ０ビットの第３データを格納可能な第３データ設定
レジスタと、上記選択回路により抽出される選択ビット
の値と１対１に対応付けられた上記第３データのビット
位置のデータを出力する論理回路とを、出力アドレスの
各ビットに対応して複数組み備え、全ての組みの上記論
理回路からそれぞれ出力されるデータに基づき上記試験
アドレスが生成されるように構成されていることを特徴
とする半導体集積回路。
【請求項４】上記ｎ０は、ｎ０≦４の条件を満たす自
然数であることを特徴とする請求項３記載の半導体集積
回路。
【請求項５】試験対象の半導体集積回路が搭載される
試験基板に、入力アドレスと入力データとを連続的に生
成するテストパターン発生回路と、上記入力アドレス又
は入力データを受けて試験対象の半導体集積回路に入力
される試験アドレス又は試験データを生成する請求項１
〜４の何れかに記載の半導体集積回路と、試験対象の半
導体集積回路の出力を受けて試験判定を行なう試験判定
回路と、上記試験基板上の回路と外部との間でデータの
入出力を行う外部インターフェースとが設けられている
ことを特徴とする評価システム。