KR19980086574A - 메모리 번인 및 테스트를 위한 패턴 발생기 - Google Patents

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KR19980086574A
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로버트 월터 이세 베리
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포만 제프리 엘
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Abstract

번인 동안 메모리를 테스트하기 위한 시스템과 방법이 개시된다. 한가지 측면에서, 상기 방법과 시스템은 어드레스 발생기를 포함한다. 상기 어드레스 발생기는 시프트 레지스터 수단을 포함한다. 상기 시프트 레지스터는 n 비트 위치를 포함한다. 상기 n 비트 위치는 n 비트를 기억하기 위한 것이다. 상기 n 비트는 다수의 패턴으로 이루어질 수 있다. 상기 어드레스 발생기는 상기 시프트 레지스터 수단에 연결된 카운터를 더 포함한다. 상기 카운터는 상기 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 포함한다. 상기 어드레스 발생기는 상기 시프트 레지스터 및 상기 카운터에 연결되어 상기 카운터의 값에 응답하여 상기 n 비트 위치에 기억된 상기 n 비트의 적어도 한 부분에 대한 보수를 제공하는 보수 메커니즘을 갖는다. 또다른 측면에서, 상기 방법과 시스템은 테스트되고 있는 상기 메모리에 연결된, 앞서 논의된 상기 어드레스 발생기를 포함한다. 이러한 측면에서, 상기 방법과 시스템은 상기 어드레스 발생기 및 상기 메모리에 연결된 데이터 발생기를 더 구비하며, 상기 메모리 및 상기 데이터 발생기에 연결된 비교 회로를 더 구비한다. 이러한 측면에서, 상기 데이터 발생기로부터의 데이터가 상기 메모리에 기억된 데이터와 부합하지 않을 때 고장이 검출된다.

Description

메모리 번인 및 테스트를 위한 패턴 발생기
본 발명은 다이나믹 또는 인시튜(in-situ) 메모리 번인 및 테스팅 방법과 시스템에 관한 것으로서, 특히 비교적 작은 추가 회로를 필요로 하면서도 상당히 보다 다양한 테스트 시퀀스(sequences)를 제공하는 메모리 번인 및 테스팅을 구현하기 위한 방법 및 시스템에 관한 것이다.
다이나믹 또는 인시튜 메모리 번인 동안, 메모리가 테스트된다. 전형적으로, 메모리 번인은 약 8 내지 24시간 동안 행해진다. 메모리를 테스트하기 위하여, 종래의 시스템은 이 기간 동안 여러 번 반복되는 테스트 시퀀스를 이용한다.
예를 들면, 종래의 몇몇 시스템은 결정론적 데이터 발생기(deterministic data generator)를 이용하여 테스트용으로 미리 선정된 데이터를 제공한다. 그러한 종래의 시스템에서, 단순한 카운터가 전형적으로 테스트될 셀의 어드레스를 생성하는데 이용된다. 따라서, 테스트 시퀀스는 여러 번 반복된다. 이러한 종래의 시스템은 생성된 데이터를 메모리로부터의 데이터와 비교한다. 두 데이터가 부합하지 않을 경우, 에러가 발생한다.
종래의 시스템은 또한 판독 수정 기록 테스트(read modified write test)를 이용할 수 있었다. 본 테스트는 데이터를 기록하고 그 데이터를 판독하며 그 데이터의 보수를 동일한 어드레스에 기록한다. 본 테스트는 그 다음에 그 데이터를 판독하고 다음 어드레스로 이동한다. 이러한 테스트는 모든 셀이 1 또는 0으로 기록될 수 있는가의 여부와 각각의 어드레스가 유일한가를 판단한다. 그러나 본 테스트는 특정한 비정상적인 구성으로 인한 몇몇 고장들을 검출하지 못한다. 예를 들면, 특별한 비트가 0으로 설정되지만 인접 비트가 모드 1일 때 0은 1로 플립(flip)할 수 있다. 그 결과, 그러한 에러는 검출되지 않게 될 것이다.
다른 종래의 시스템은 어드레스와 데이터를 생성하기 위하여 한 쌍의 선형 피드백 시프트 레지스터(LFSR)를 이용한다. 다중 입력 시프트 레지스터(MISR)는 전형적으로 메모리에 기록된 각각의 패턴에 대해 유일한 서명을 포착한다(captures a unique signature). MISR은 데이터 비트중 2 비트를 배타적 OR(exclusive or)(XOR)에 피드백하고, XOR을 한 비트에 대한 입력으로서 이용한다. MISR은 또한 입력 및 출력 데이터 비트 각각에 대해 XOR을 실행한다. 따라서 MISR은 각 데이터의 집합에 대해 유일한 서명을 포착한다. 메모리 번인의 종료시에, 최종 서명이 예상한 서명과 부합해야 한다. 서명이 부합하지 않을 경우, 고장이 발생하였다는 것이다. 고장이 발생한 곳을 판단하기 위해서는, 전형적으로 추가적인 진단이 필요하다.
고장이 발생한 곳을 판단하기 위해 이진 검색과 유사한 방법이 이용될 수 있다. 예를 들면, 서명이 번인의 종료 시에 부합하지 않을 경우, 테스트의 1/2이 서명이 번인의 중간 단계까지(half way) 정확한지를 판단하기 위하여 실행될 수 있다. 이 서명이 기대한 것과 부합할 경우, 그 다음에 테스트의 1/4이 실행된다. 이 절차는 고장이 발견될 때까지 계속된다. 따라서, 에러가 있는 곳을 판단하기 위하여, 데이터를 시뮬레이션하여 MISR이 개입 지점에서 무엇을 판독했어야만 하는지를 알아내야 한다.
종래의 시스템이 메모리 번인에서 테스팅을 제공한다 할 지라도, 단지 제한된 수의 어드레스 패턴만이 생성된다. 따라서, 에러의 원인이 될 수 있는 비정상적인 패턴은 테스트되지 않는다. MISR을 이용하는 시스템에서, 에러가 발생하였는지 여부와 어느 패턴이 결국 에러를 초래하였는가를 판단하기 위해 추가적인 단계가 필요하다.
따라서, 회로를 상당히 증가시키지 않고서도 더 많은 수의 테스트 패턴을 갖는 메모리 번인을 제공하기 위한 시스템 및 방법이 필요하다. 본 발명은 그러한 필요를 다루는 것이다.
따라서, 본 발명의 목적은 비교적 작은 회로를 추가하면서도 상당히 보다 많은 테스트 패턴을 갖는 메모리 번인을 제공하는 시스템 및 방법을 구현하기 위한 것이다.
도 1a는 메모리 번인(burn-in) 동안 테스트를 제공하기 위한 종래의 시스템에 대한 블럭도.
도 1b는 메모리 번인 동안 테스트를 제공하기 위한 또다른 종래 시스템에 대한 블럭도.
도 2는 메모리 번인 동안 테스트를 제공하기 위한 방법과 시스템의 한 실시예에 대한 블럭도.
도 3은 상기 방법과 시스템에 따른 어드레스 발생기의 한 실시예를 도시하는 도면.
도 4는 상기 방법과 시스템에 따른 데이터 발생기의 한 실시예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 3 : 종래의 시스템 2 : 카운터
4 : 결정론적 발생기 5, 7 : LFSR
6 : 메모리 8 : 비교 하드웨어
9 : 다중 입력 시프트 레지스터(MISR)
10 : 본 발명의 시스템 20 : 어드레스 발생기
30 : 데이터 발생기 40 : 비교 회로
100 : 시프트 레지스터 102, 104, 106, 108 : 비트 위치
110, 210 : XOR 게이트 120, 122 : AND 게이트
130 : 비트 카운터 202, 204, 206, 208 : 비트 위치
본 발명은 메모리 번인 동안 테스팅을 제공하기 위한 방법 및 시스템을 제공하는 것이다. 하나의 측면에 있어서, 상기 방법과 시스템은 어드레스 발생기를 포함한다. 어드레스 발생기는 시프트 레지스터 수단, 카운터 수단 및 보수(complement) 수단을 포함한다. 시프트 레지스터 수단은 n 비트 위치를 포함한다. n 비트 위치는 n 비트를 기억하기 위한 것이다. n 비트는 다수의 패턴으로 이루어질 수 있다. 카운터 수단은 시프트 레지스터 수단에 연결된다. 카운터 수단은 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 포함한다. 보수 수단은 시프트 레지스터 수단과 카운터 수단에 연결된다. 보수 수단은 카운터 수단의 값에 응답하여 n 비트 위치에 기억된 n 비트중 적어도 한 부분에 대한 보수를 제공한다.
다른 측면에서, 상기 방법과 시스템은 앞서 논의되었고 테스트 받는 메모리에 연결된 어드레스 발생기를 포함한다. 이러한 측면에서, 상기 방법과 시스템은 메모리 및 데이터 발생기에 연결된 비교 회로뿐만 아니라, 어드레스 발생기 및 메모리에 연결된 데이터 발생기를 더 포함한다. 이러한 측면에서, 데이터 발생기로부터의 데이터가 메모리에 기억된 데이터와 부합하지 않을 때 고장이 검출된다.
본 명세서에 기재된 시스템과 방법에 따르면, 본 발명은 추가의 하드웨어를 비교적 작게 사용하면서도 상당히 더 많은 수의 테스트 패턴을 제공하며, 따라서, 전체 시스템 성능을 증가시킨다.
본 발명은 메모리 번인 또는 확장된 테스트를 위한 테스트 회로의 개선에 관한 것이다. 다음의 설명은 본 기술 분야의 통상의 지식을 가진 자가 본 발명을 제조하여 이용할 수 있도록 제시되고, 특허 출원 및 그 요건과 관련하여 제공된다. 바람직한 실시예에 대한 여러 가지 수정은 본 기술 분야의 통상의 지식을 가진 자에게는 명백할 것이며, 본 명세서내의 일반적인 원리는 다른 실시예에 응용될 수도 있다. 따라서, 본 발명은 도시된 실시예로 제한하려고 하는 것은 아니며 본 명세서에서 설명된 원리 및 특징에 부합하는 가장 넓은 범위를 부여받고자 하는 것이다.
도 1a는 메모리(6)에 대한 메모리 번인 동안 테스팅을 실행하기 위한 종래의 시스템(1)에 대한 블럭도이다. 종래의 시스템(1)은 미리 선정된 데이터를 제공하기 위하여 결정론적 발생기(4)를 이용한다. 시스템(1)에서 단순 카운터(2)는 테스트될 셀의 어드레스를 생성하는데 이용된다. 테스트 시퀀스는 여러 번 반복된다. 그 결과, 단지 제한된 수의 패턴만이 테스트된다. 비교 하드웨어(8)는 메모리(6)로부터의 데이터와 생성된 데이터를 비교한다. 두 데이터가 부합하지 않을 경우, 고장이 발생하였고 고장 신호가 생성된다.
도 1b는 메모리(6)의 메모리 번인 동안 테스트를 실행하기 위한 또다른 종래의 시스템(3)에 대한 블럭도이다. 시스템(3)은 테스트받는 메모리(6)에 대한 어드레스를 생성하기 위하여 선형 피드백 시프트 레지스터(LFSR)(5) 또는 의사 난수 발생기(pseudo random number generator)를 이용한다. 몇몇 종래의 시스템에서, LFSR(5)은 모두 0 어드레스를 제공할 수 있다. 제 2 LFSR(7)은 데이터를 생성한다. 다중 입력 시프트 레지스터(MISR)(9)는 메모리(6)에 기억된 데이터로부터 서명을 포착한다(captures).
MISR(9)는 시프트 레지스터에 대한 입력으로서 데이터 비트중 두 비트에 대해 배타적 OR(exclusive or)(XOR) 동작을 이용한다. 또한, MISR(9)은 각각의 출력 비트를 동일한 비트 위치에 입력 비트를 갖는 XOR에 피드백한다. 결론적으로, 유일한 서명이 각각의 클럭 사이클에서 포착된다. 실행의 종료 시에, 최종 서명이 예상한 서명과 부합해야 한다. 서명이 부합하지 않을 경우, 고장이 발생하였다. 고장이 어떻게 발생하였는가를 판단하기 위하여, 전형적으로 추가적인 진단이 필요하다. 이러한 진단은 비교적 어려울 수 있다.
도 1a와 1b에 도시된 종래의 시스템이 메모리 번인 동안 몇 가지 테스팅을 제공한다 할 지라도, 본 기술 분야의 통상의 지식을 가진 자는 단지 제한된 수의 테스트 패턴만이 생성됨을 이해할 것이다. 결론적으로, 에러를 유발할 수 있는 비정상적 패턴은 테스트되지 않는다.
본 기술 분야의 통상의 지식을 가진 자는 종래의 회로가 이용될 경우 상당히 많은 수의 여분의 패턴을 생성하기 위하여 상당히 많은 추가의 하드웨어가 사용되어야 함을 또한 쉽게 인식할 것이다. 이러한 다량의 추가의 하드웨어는 바람직하지 않다. 최종적으로, MISR(9)을 이용하는 시스템(3)은 고장이 발생하였는지 여부 및 어느 패턴이 고장을 유발하였는지를 판단하는 추가적인 단계를 필요로 한다. 시스템(3)에서 필요로 하는 추가적인 진단은 에러 검출에 더 많은 시간을 소비하게 하고 에러 검출을 어렵게 한다.
본 발명은 메모리 번인에서 테스트용으로 상당히 보다 다양한 패턴을 제공하기 위한 방법과 시스템을 제공한다. 본 발명은 4비트를 사용하는 어드레스 및 데이터 발생기에 관하여 설명될 것이다. 그러나, 본 기술 분야의 통상의 지식을 가진 자는 이 방법과 시스템이 어떠한 비트수라도 사용하는 어드레스 및 데이터 발생기에 대해 효과적으로 동작할 것임을 쉽게 인식할 것이다.
본 발명에 따른 상기 방법과 시스템을 좀더 상세히 설명하기 위하여, 상기 방법과 시스템에 따른 시스템(10)의 한 실시예에 대한 블럭도를 묘사하는 도 2를 이제 참조하자.
본 발명의 시스템(10)은 메모리(6)에 대한 테스트를 제공한다. 시스템(10)은 어드레스 발생기(20)와 데이터 발생기(30)를 포함한다. 어드레스 발생기(20)는 테스트되는 메모리(6)에 대한 어드레스뿐만 아니라 판독/기록 신호도 제공한다. 비교 회로(40)는 데이터 발생기(30)로부터 메모리(6)에 입력되는 데이터를 메모리(6)로부터 판독된 데이터와 비교한다. 데이터가 부합하지 않을 경우에, 비교 회로(40)는 즉시 고장 신호를 제공한다.
시스템(10)의 어드레스 발생기(20)는 다수의 추가적인 하드웨어를 필요로 하지 않고서도 상당히 보다 다양한 어드레스의 시퀀스를 제공한다. 어드레스 발생기(20)는 n 비트 시프트 레지스터(100) 및 (n+1) 비트 카운터(130)를 포함한다. 비트 카운터(130)가 또한 비트 0(131)을 사용하여 판독/기록 신호를 발생하기 때문에 비트 카운터(130)는 시프트 레지스터(100)보다 한 비트를 더 가지고 있다. 도 3에 도시된 어드레스 발생기(20)에서, n은 4이다. 따라서, 시프트 레지스터(100)는 4 비트 위치(102, 104, 106, 108)로 구성된다. 비트 카운터(130)는 5비트―비트 0(131), 비트 1(132), 비트 2(134), 비트 3(136), 비트 4(138)―를 보유한다.
각각의 클럭 사이클에서, 시프트 레지스터(100)로부터의 비트는 우측으로 비트 위치가 있을 경우 위치(102 내지 108)로부터 우측의 비트 위치로 시프트 된다. 가장 우측 비트 위치는 사용자가 선택한 카운트 방법에 따라 최상위 비트 위치이거나 또는 최하위 비트 위치일 수 있다. 또한, 비트들은 각각 비트 위치(102 내지 108)로부터 구성 요소(112 내지 118)로 시프트 된다.
시프트 레지스터(100)의 가장 좌측 비트 위치(102)로의 입력은 XOR 게이트(110)이다. 한 실시예에서, 가장 우측의 두 비트 위치(106, 108)로부터의 비트는 XOR 게이트(110)를 통하여 피드백되어, 가장 좌측 비트 위치(102)에 입력을 제공한다. 이 피드백은 4비트의 가능한 24개의 조합중 (24- 1)개가 시프트 레지스터(100)에 의해 생성될 수 있게 한다. n이 또다른 수일 경우, 상이한 비트 위치가 XOR 게이트(110)를 통하여 피드백되어, (2n- 1)개의 조합을 제공할 수 있게 된다. 따라서, 도 2의 어드레스 발생기(20)에서, 가능한 16개의 어드레스 조합중 15개가 XOR 게이트(110)를 통한 비트 위치(106, 108)의 피드백을 사용하여 제공된다. 시프트 레지스터(100) 및 XOR 게이트(110)에 의해 제공되지 않은 유일한 조합은 모두 0인 조합이다.
모두 0인 조합은 AND 게이트(120)와 조합하여 시프트 레지스터(100)를 통하여 제공된다. AND 게이트(120)는 시프트 레지스터(100)의 3개의 비트 위치(102, 104, 106)의 보수를 그 입력으로 갖는다. 3개의 비트 위치(102, 104, 106) 각각이 0을 갖는 경우, AND 게이트(120)의 결과는 1이다. 비트 위치(108)가 1을 가지며 3개의 비트 위치(102, 104, 106) 각각이 0을 포함할 때, XOR 게이트(110)의 결과는 0이다. 따라서, 최하위 비트 위치(102)에 0이 적재되며, 시프트 레지스터(100)는 모두 0을 포함한다. 바람직한 실시예에서, 비트 위치(102 내지 108)는 각각 0으로 초기화된다. 따라서, 바람직한 실시예에서, 각 어드레스 시퀀스는 모두 0으로 시작된다.
시프트 레지스터(100)가 모두 0을 포함할 때, AND 게이트(120)의 결과는 아직 1이다. 비트 위치(108, 106)로부터의 피드백은 0이다. 그 결과, XOR(110)은 비트 위치(102)에 1을 입력한다. 따라서, 모두 0이 시프트 레지스터에 적재된 후의 클럭 사이클에서, 1이 비트 위치(102)에 적재된다. 결론적으로, 시프트 레지스터(100), XOR 게이트(110)를 통한 피드백, AND 게이트(120), AND 게이트(122)는 2n개의 가능한 어드레스를 모두 제공한다. 따라서, 도 2의 시스템(10)에서, 16개의 어드레스가 제공된다.
2n개의 조합중 각각에 대한 어드레스 비트는 구성 요소(112 내지 118)를 통하여 메모리(6)에 제공된다. 카운터(130)의 비트(132 내지 138)에서의 카운트에 따라서, 어드레스를 형성하는 상이한 비트 그룹은 구성 요소(112 내지 118)에 의해 보수화된다. 비트 1(132)이 1인 경우, 구성 요소(112)는 비트 위치(102)로부터의 비트를 보수화한다. 비트 2(134)가 1일 경우, 구성 요소(114)는 비트 위치(104)로부터의 비트를 보수화한다. 비트 3(136)이 1일 경우, 구성 요소(116)는 비트 위치(106)로부터의 비트를 보수화한다. 비트 4(138)가 1일 경우, 구성 요소(118)는 비트 위치(108)로부터의 비트를 보수화한다. 바람직한 실시예에서, 비트 0(131)을 사용해서는 구성 요소(112 내지 118)중 어떠한 것도 제어하지 않는다. 그 대신, 비트 0(131)은 판독/기록 신호를 제공한다.
바람직한 실시예에서, 카운터(130)는 초기에 0으로 설정된다. 카운터(130)의 비트(131 내지 138)가 모두 0이기 때문에, 구성 요소(112 내지 118)는 비트 위치(102 내지 108)의 비트 각각을 변경하지 않는다. 메모리(6)에 제공된 어드레스 시퀀스는, 따라서, 시프트 레지스터(100)가 제공하는 것과 동일한 어드레스 시퀀스이다. 또한, 비트 0(131)이 0이기 때문에, 기록 신호는 초기에 제공된다.
레지스터(100)의 비트 위치(108) 만이 1을 포함할 때, 모두 0이 시프트 레지스터(100)에 적재될 뿐만 아니라, AND 게이트(122)의 결과도 또한 1이다. 적재 신호가 AND 게이트(122)를 통하여 데이터 발생기(30)에 제공된다. 1인 AND 게이트(122)의 결과가 또한 카운터(130)로 하여금 그 최하위 비트 즉, 비트 0(131)을 증가시키게 한다. 그 결과, 기록 신호는 판독 신호로 스위칭된다. 비트 위치가 모두 0인 상태로 시작해서 비트 위치(102, 104 106)가 0, 비트 위치(108)가 1인 상태로 끝나는, 동일한 시퀀스가 그 다음에 시프트 레지스터(100)에서 반복된다.
동일한 시작 시드(seed), 즉 모두 0이 제공되기 때문에 동일한 어드레스 시퀀스가 반복된다. 비트 위치(102 내지 108)가 동일한 시작 시드를 갖는 한, 동일한 시퀀스가 반복될 것이다. 그 결과, 먼저 기록이 어드레스 시퀀스를 통하여 달성되고, 그 다음에 동일한 어드레스 시퀀스의 판독이 실행된다.
동일한 어드레스 시퀀스상에서의 판독은 시프트 레지스터(100)의 비트 위치(108)만이 1일 때 완료된다. AND 게이트(120)는 그 다음에 모두 0인 상태의 적재를 또다시 제공한다. 카운터(130)의 비트 0(131)은 또다시 AND 게이트(122)에 의해 증가된다. 카운터(130)의 비트 0(131)은 그 다음에 기록 신호를 제공하고 비트 1(132)을 증가시킨다.
비트 1(132)이 1이기 때문에, 구성 요소(112)는 시프트 레지스터(100)의 가장 좌측 비트 위치(102)의 비트에 대한 보수를 제공한다. 바람직한 실시예에서, 보수는 XOR 동작을 통하여 제공된다. 비트 1(132) 내지 비트 4(138)중 단지 비트 1(132) 만이 1이기 때문에, 나머지 구성 요소(114, 116, 118)는 비트 위치(104, 106, 108)의 비트로 하여금 그대로 통과하도록 허용한다.
구성 요소(112)로부터의 비트가 비트 위치(102)로부터의 비트의 보수이기 때문에, 완전히 새로운 어드레스 시퀀스가 생성된다. 이 어드레스 시퀀스가 단지 비트 위치(108)만이 온(on)이 되므로써 완료된 때, 비트 0(131)은 또다시 증가되고 모두 0인 상태가 시프트 레지스터(100)로 적재된다. 새로운 어드레스 시퀀스상에서 판독이 그 다음에 실행된다. 비트 위치(108)를 제외한 시프트 레지스터(100)의 모든 비트 위치가 0일 때, 카운터(130)는 또다시 증가된다. 카운터(130)가 증가될 때, 비트 0(131), 비트 1(132), 비트 2(134)는 플립(flip)한다.
비트 1(134)이 이제 온(on)이기 때문에 구성 요소(114)는 비트 위치(104)로부터의 데이터의 보수를 어드레스 비트로서 제공한다. 비트(132)가 오프(off)이기 때문에, 구성 요소(112)는 이제 변경되지 않은 비트 위치(102)로부터의 비트를 그대로 통과시킨다. 따라서, 또다른 새로운 어드레스 시퀀스가 생성된다. 이러한 과정은 비트 카운터(130)의 5 비트(131 내지 138) 모두가 또다시 0일 때까지 계속된다. 비트(132, 134, 136 또는 138)가 1일 경우, 구성 요소(112, 114, 116 또는 118)는 제각기 비트 위치(102, 104, 106 또는 108)로부터 보수를 제공한다. 그 결과, 다수의 유일한 어드레스 시퀀스가 생성된다.
상기 방법과 시스템의 한 실시예의 데이터 발생기(30)가 도 4에 도시된다. 데이터 발생기(30)는 어드레스 발생기(20)로부터 가장 좌측 비트 위치(202)로 입력되는 한 적재를 포함한다. 어드레스 발생기(30)의 시프트 레지스터(100)에서처럼, 가장 우측의 두 비트 위치(206, 208)는 XOR 게이트(210)를 통하여 가장 좌측 비트 위치(202)로 피드백 된다. 각각의 클럭 사이클에서, 비트 위치(202 내지 208)에서의 데이터는 우측에 바로 인접한 비트 위치가 존재할 경우 우측에 바로 인접한 비트 위치로 시프트 된다. 데이터는 또한 메모리(6)에도 제공된다.
동일한 데이터 시퀀스가 데이터 발생기(30)에 의해 반복된다. 그러나 위에서 논의된 바와 같이, 각각의 어드레스는 유일하다. 따라서, 데이터 발생기(30)가 동일한 시퀀스를 제공한다 할 지라도 데이터는 상이한 어드레스에 기록된다. 결론적으로, 다수의 테스트 패턴이 제공된다. n이 어드레스 비트의 수이고 m이 데이터 비트의 수라고 가정하면, 패턴 발생기는 m이 n보다 클 경우 2*(2n)(2m)까지 그리고 n이 m보다 클 경우 2*(22n)까지 동일한 시퀀스를 반복하지는 않을 것이다.
n이 보다 클 경우, 번인 사이클은 번인 동안 동일한 패턴을 반복하지 않고서도 완료될 수 있을 것이다. 예를 들면, 4메가 비트 × 4로 편성된 16메가 비트 DRAM의 경우, 시퀀스는 2*(244) 사이클 동안 반복되지 않을 것이다. 50ns 사이클 시간의 경우, 패턴은 488시간 동안 반복되지 않을 것이다. 전형적인 번인 사이클은 약 24시간 걸린다. 그 결과, 이러한 특징은 상당히 향상된 테스팅 능력을 제공한다.
이러한 다수의 패턴은 비교적 작은 추가의 회로를 사용하여 생성된다. 요구되는 하드웨어의 오버헤드가 낮기 때문에, 시스템(10)은 또한 로직에 내장된 메모리 소자를 테스트하고 번인하는데 사용될 수 있을 것이다.
각각의 어드레스 시퀀스가 판독 및 기록 모두를 제공하기 때문에, 도 2의 비교기(40)는 어떠한 고장도 즉시 알릴 수 있다. 따라서, MISR로부터 서명을 비교하는 것과 같은, 에러를 찾기 위한 추가적인 단계는 필요하지 않다. 또한, 다수의 시퀀스가 테스트될 수 있다 할 지라도, 시퀀스는 반복될 수 있다. 시퀀스가 반복될 수 있기 때문에, 고장의 진단은 더 단순해 진다. 고장이 발견된 후 사용자는 n 비트 카운터가 고장시에 어떤 단계에 있었는지를 추측할 수 있다. 따라서 사용자는 고장 조건들을 거의 즉시 재현할 수 있고 메모리(6)에서 어떠한 문제점도 진단할 수 있다.
메모리 번인 동안 테스트용으로 상당히 보다 많은 수의 유일한 패턴들을 제공하기 위한 방법과 시스템이 개시되었다. 추가적인 패턴이 실질적인 추가 회로를 필요로 하지 않고서도 제공된다.
본 발명이 도시된 실시예에 따라 설명되었다 할 지라도, 본 기술 분야의 통상의 지식을 가진 자는 실시예에 대한 변형이 있을 수 있고 그러한 변형이 본 발명의 정신과 범위 내에 있을 것임을 쉽게 인식할 것이다. 따라서, 첨부된 특허 청구 범위의 정신과 범위에서 벗어나지 않는 한 본 기술 분야의 통상의 지식을 가진 자에 의해 많은 수정이 이루어질 수 있다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 비교적 거의 추가 회로를 필요로 하지 않으면서 상당히 보다 다양한 테스트 시퀀스를 제공하는 메모리 번인 및 테스팅을 구현하기 위한 방법 및 시스템을 제공할 수 있다.

Claims (32)

  1. 어드레스 발생기에 있어서, ① n 비트 위치를 포함하는 시프트 레지스터 수단―상기 n 비트 위치는 n 비트를 기억하고 상기 시프트 레지스터로부터 n 비트를 시프트 하기 위한 것이며, 상기 n 비트는 다수의 패턴으로 이루어질 수 있음―과, ② 상기 시프트 레지스터에 연결되며, 상기 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 갖는 카운터 수단과, ③ 상기 시프트 레지스터 및 상기 카운터 수단에 연결되며, 상기 카운터 수단에 응답하여 상기 시프트 레지스터로부터 시프트된 n 비트중 적어도 한 부분에 대한 보수를 제공하기 위한 보수 수단을 포함하는 어드레스 발생기.
  2. 제 1 항에 있어서, 상기 시프트 레지스터 수단은 ① 상기 n 비트 위치중 제 1 비트 위치에 연결된 입력과, ② 상기 입력에 연결되며, 상기 n 비트 위치중 제 2 비트 위치와 제 3 비트 위치에 대한 함수를 상기 입력에 제공하기 위한 피드백 수단을 더 포함하는 어드레스 발생기.
  3. 제 2 항에 있어서, 상기 카운터 수단은 n+1 비트 위치를 더 포함하고, 상기 카운터 수단은 판독/기록 신호를 더 제공하는 어드레스 발생기.
  4. 제 3 항에 있어서, 상기 시프트 레지스터 수단과 상기 카운터 수단에 연결되고, 상기 시프트 레지스터 수단으로 하여금 상기 n 비트 위치 각각에 0을 보유할 수 있게 하고, 상기 특정한 패턴에 응답하여 상기 카운터의 값을 증가시키며, 또한 1이 상기 제 1 비트 위치에 적재될 수 있게 하기 위한 올 제로화 수단(all zero means)을 더 포함하는 어드레스 발생기.
  5. 제 4 항에 있어서, 상기 특정한 비트 패턴은 상기 n 비트 위치중 가장 우측 비트 위치의 비트가 1이고, 상기 n 비트중 잔여 비트가 각각 0인 어드레스 발생기.
  6. 제 5 항에 있어서, 상기 제 2 비트 위치 및 상기 제 3 비트 위치에 대한 상기 함수가 배타적 OR(exclusive or)이고, 상기 제 2 비트 위치는 상기 가장 우측 비트 위치이며, 상기 제 3 비트 위치는 그 다음으로 가장 우측 비트 위치인 어드레스 발생기.
  7. 제 6 항에 있어서, 상기 보수 수단은 상기 카운터 수단에서 대응 비트가 1일 경우 상기 시프트 레지스터 수단의 비트 위치에 대한 보수를 제공하는 어드레스 발생기.
  8. 메모리 번인 동안 테스팅을 제공하기 위한 시스템에 있어서, 상기 시스템이 ① ⓐ n 비트 위치를 포함하는 시프트 레지스터 수단―상기 n 비트 위치는 n 비트를 기억하고 상기 시프트 레지스터로부터 상기 n 비트를 시프트 하기 위한 것이며, 상기 n 비트는 다수의 패턴으로 이루어질 수 있음―과, ⓑ 상기 시프트 레지스터 수단에 연결되며, 상기 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 갖는 카운터 수단과, ⓒ 상기 시프트 레지스터 수단과 상기 카운터 수단에 연결되며, 상기 카운터 수단에서의 상기 값에 응답하여 상기 시프트 레지스터로부터 시프트된 n 비트중 적어도 한 부분에 대한 보수를 제공하기 위한 보수 수단을 포함하는 어드레스 발생기와, ② 상기 어드레스 발생기와 상기 메모리에 연결된 데이터 발생기와, ③ 상기 메모리와 상기 데이터 발생기에 연결된 비교 회로―여기서, 상기 데이터 발생기로부터의 데이터가 상기 메모리로부터의 데이터와 부합하지 않을 경우 고장이 검출됨―를 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  9. 제 8 항에 있어서, 상기 시프트 레지스터 수단은 ① 상기 n 비트 위치중 제 1 비트 위치에 연결된 입력과, ② 상기 입력에 연결되며, 상기 n 비트 위치중 제 2 비트 위치 및 제 3 비트 위치에 대한 함수를 상기 입력에 제공하기 위한 피드백 수단을 더 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  10. 제 9 항에 있어서, 상기 카운터 수단은 n+1 비트 위치를 더 포함하고, 상기 카운터 수단은 판독/기록 신호를 더 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  11. 제 10 항에 있어서, 상기 어드레스 발생기는 상기 시프트 레지스터 수단과 상기 카운터 수단에 연결되고, 상기 시프트 레지스터 수단으로 하여금 상기 n 비트 위치 각각에 0을 보유할 수 있게 하고, 상기 특정한 패턴에 응답하여 상기 카운터의 값을 증가시키며, 또한 1이 상기 제 1 비트 위치에 적재될 수 있게 하기 위한 올 제로화 수단(all zero means)을 더 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  12. 제 11 항에 있어서, 상기 특정한 비트 패턴은 상기 n 비트 위치중 가장 우측 비트 위치의 비트가 1이고, 상기 n 비트중 잔여 비트가 각각 0인 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  13. 제 12 항에 있어서, 상기 제 2 비트 위치 및 상기 제 3 비트 위치에 대한 상기 함수가 배타적 OR이고, 상기 제 2 비트 위치는 상기 가장 우측 비트 위치이며, 상기 제 3 비트 위치는 다음으로 가장 우측 비트 위치인 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  14. 제 13 항에 있어서, 상기 보수 수단은 상기 카운터 수단에서의 대응 비트가 1일 경우 상기 시프트 레지스터 수단의 비트 위치에 대한 보수를 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  15. 제 14 항에 있어서, 상기 데이터 발생기가 각 데이터 집합에서 m 비트 데이터를 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  16. 제 15 항에 있어서, 상기 데이터 발생기는 ① 하나의 입력을 포함하는 m 비트 시프트 레지스터 수단과, ② 상기 m 비트 시프트 레지스터 수단에 연결되며, 상기 m 비트 시프트 레지스터 수단의 최상위 비트와 그 다음의 최상위 비트에 대한 배타적 OR을 상기 m 비트 시프트 레지스터 수단의 상기 입력에 제공하기 위한 배타적 OR(XOR) 수단을 더 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 시스템.
  17. 어드레스 발생기를 제공하기 위한 방법에 있어서, ① n 비트 위치를 포함하는 시프트 레지스터 수단―상기 n 비트는 n 비트를 기억하고 상기 시프트 레지스터로부터 상기 n 비트를 시프트 하기 위한 것이며, 상기 n 비트는 다수의 패턴으로 이루어질 수 있음―을 제공하는 단계와, ② 상기 시프트 레지스터 수단에 연결되며, 상기 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 갖는 카운터 수단을 제공하는 단계와, ③ 상기 시프트 레지스터 수단 및 상기 카운터 수단에 연결되며, 상기 카운터 수단의 값에 응답하여 상기 시프트 레지스터로부터 시프트된 상기 n 비트중 적어도 한 부분에 대한 보수를 제공하기 위한 보수 수단을 제공하는 단계를 포함하는 어드레스 발생기를 제공하기 위한 방법.
  18. 제 17 항에 있어서, 상기 시프트 레지스터 수단을 제공하는 단계가 ① 상기 n 비트 위치중 제 1 비트 위치에 연결된 입력을 제공하는 단계와, ② 상기 입력에 연결되며, 상기 n 비트 위치중 제 2 비트 위치 및 제 3 비트 위치에 대한 함수를 상기 입력에 제공하기 위한 피드백 수단을 제공하는 단계를 더 포함하는 어드레스 발생기를 제공하기 위한 방법.
  19. 제 18 항에 있어서, 상기 카운터 수단은 n + 1 비트 위치를 더 포함하고, 상기 카운터 수단은 판독/기록 신호를 더 제공하는 어드레스 발생기를 제공하기 위한 방법.
  20. 제 19 항에 있어서, 상기 시프트 레지스터 수단과 상기 카운터 수단에 연결되고, 상기 시프트 레지스터 수단으로 하여금 상기 n 비트 위치 각각에서 0을 보유할 수 있게 하고 상기 특정한 패턴에 응답하여 상기 카운터 수단의 값을 증가시키며, 또한 1이 상기 제 1 비트 위치에 적재될 수 있게 하기 위한 올 제로화 수단을 제공하는 단계를 더 포함하는 어드레스 발생기를 제공하기 위한 방법.
  21. 제 20 항에 있어서, 상기 특정한 비트 패턴은 상기 n 비트 위치의 가장 우측 비트 위치의 비트가 1이고, 상기 n 비트중 잔여 비트가 각각 0인 어드레스 발생기를 제공하기 위한 방법.
  22. 제 21 항에 있어서, 상기 제 2 비트 위치 및 상기 제 3 비트 위치에 대한 함수가 배타적 OR이고, 상기 제 2 비트 위치는 가장 우측 비트 위치이며, 상기 제 3 비트 위치는 그 다음의 가장 우측 비트 위치인 어드레스 발생기를 제공하기 위한 방법.
  23. 제 22 항에 있어서, 상기 보수 수단은 상기 카운터 수단에서 대응 비트가 1일 경우 상기 시프트 레지스터 수단의 한 비트 위치에 대한 보수를 제공하는 어드레스 발생기를 제공하기 위한 방법.
  24. 메모리 번인 동안 테스팅을 제공하기 위한 방법에 있어서, 상기 방법이 ① ⓐ n 비트 위치를 포함하는 시프트 레지스터 수단―상기 n 비트 위치는 n 비트를 기억하고 상기 시프트 레지스터로부터 상기 n 비트를 시프트 하기 위한 것이며, 상기 n 비트는 다수의 패턴으로 이루어질 수 있음―을 제공하는 단계와, ⓑ 상기 시프트 레지스터 수단에 연결되며, 상기 다수의 패턴중 특정한 패턴에 응답하여 증가되는 값을 갖는 카운터 수단을 제공하는 단계와, ⓒ 상기 시프트 레지스터 수단과 상기 카운터 수단에 연결되며, 상기 카운터 수단에서의 상기 값에 응답하여 상기 시프트 레지스터로부터 시프트된 상기 n 비트중 적어도 한 부분에 대한 보수를 제공하기 위한 보수 수단을 제공하는 단계를 더 포함하는 어드레스 발생기를 제공하는 단계와, ② 상기 어드레스 발생기와 상기 메모리에 연결된 데이터 발생기를 제공하는 단계와, ③ 상기 메모리와 상기 데이터 발생기에 연결된 비교 회로를 제공하는 단계―여기서, 상기 데이터 발생기로부터의 데이터가 상기 메모리로부터 판독된 데이터와 부합하지 않을 때 고장이 검출됨―를 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  25. 제 24 항에 있어서, 상기 시프트 레지스터 수단을 제공하는 단계는 ① 상기 n 비트 위치의 제 1 비트 위치에 연결된 입력을 제공하는 단계와, ② 상기 입력에 연결되며, 상기 n 비트 위치의 제 2 비트 위치 및 제 3 비트 위에 대한 함수를 상기 입력에 제공하기 위한 피드백 수단을 제공하는 단계를 더 포함하는 메모리 번인 동안 테스트를 제공하기 위한 방법.
  26. 제 25 항에 있어서, 상기 카운터 수단은 n + 1 비트 위치를 더 포함하고, 상기 카운터 수단은 판독/기록 신호를 더 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  27. 제 25 항에 있어서, 상기 어드레스 발생기를 제공하는 단계가 상기 시프트 레지스터 수단과 상기 카운터에 연결되고, 상기 시프트 레지스터 수단으로 하여금 상기 n 비트 위치 각각에 0을 보유할 수 있게 하고 상기 특정한 패턴에 응답하여 상기 카운터 수단의 상기 값을 증가시키며, 또한 상기 제 1 비트 위치에 1이 적재될 수 있게 하기 위한 올 제로화 수단을 제공하는 단계를 더 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  28. 제 27 항에 있어서, 상기 특정한 비트 패턴은 상기 n 비트 위치의 가장 우측의 비트 위치의 비트가 1이고, 상기 n 비트중 잔여 비트가 각각 0인 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  29. 제 28 항에 있어서, 상기 제 2 비트 위치와 상기 제 3 비트 위치에 대한 상기 함수가 배타적 OR이고, 상기 제 2 비트 위치는 가장 우측의 비트 위치이며, 상기 제 3 비트 위치는 그 다음으로 가장 우측의 비트 위치인 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  30. 제 29 항에 있어서, 상기 보수 수단은 상기 카운터 수단에서의 대응 비트가 1일 경우 상기 시프트 레지스터 수단의 비트 위치에 대한 보수를 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  31. 제 30 항에 있어서, 상기 데이터 발생기는 각 데이터 집합에서 m 비트 데이터를 제공하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
  32. 제 31 항에 있어서, 상기 데이터 발생기를 제공하는 상기 단계는 ① 하나의 입력을 포함하는 m 비트 시프트 레지스터 수단을 제공하는 단계와, ② 상기 m 비트 시프트 레지스터 수단에 연결되며, 상기 m 비트 시프트 레지스터의 최상위 비트 및 그 다음의 최상위 비트에 대한 배타적 OR을 상기 m 비트 시프트 레지스터 수단의 상기 입력에 제공하기 위한 배타적 OR(XOR) 수단을 제공하는 단계를 더 포함하는 메모리 번인 동안 테스팅을 제공하기 위한 방법.
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