KR930001792B1 - 메모리 테스트방법 및 장치 - Google Patents

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Abstract

내용 없음.

Description

메모리 테스트방법 및 장치
제1도는 메모리를 테스트하기 위한 일 실시예의 블록도.
제2도는 데이터 선형 피드백 시프트 레지스터를 도시한 도면.
제3도는 어드레스 선형 피드백 시프트 레지스터를 도시한 도면.
제4도는 어드레스 선형 피드백 시프트 레지스터에 의해 발생된 메모리 어드레스의 시퀀스를 부분적으로 도시한 도면.
제5도는 메모리 테스트 방법을 도시한 도면.
제6도는 어드레스 선형 피드백 시프트 레지스터 및 데이터 선형 피드백 시프트 레지스터에 의해 발생된 메모리 어드레스 및 데이터에 대한 시퀀스를 부분적으로 도시한 도면.
제7도는 에러정정 코드회로를 도시한 도면.
제8도는 에러정정 코드를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 버스 11 : 메모리 시스템
12 : 드라이버 14 : 제어부
18 : 데이터 경로 24 : 에러 정정코드 회로
26 : 정정기 30 : 디코드 회로
32 : 지연 회로 40, 42 : 선형 피드백 시프트 레지스터
본 발명은 디지털 컴퓨터에 대한 메모리를 테스트하는 기술 분야에 관한 것으로서, 특히 의사 랜덤 메모리 테스트(Pseudo-random memory test)에 관한 것이다.
컴퓨터 메모리를 테스트하기 위한 기술은 다수 공지되어 있다. 하나의 종래 기술 방법에서는 에러를 체크하면서 모든 "1" 또는 "0"을 메모리안으로 기입하고나서 메모리로부터 판독한다. 이 방법이 갖는 하나의 문제점은 2개 이상의 데이터 라인이 함께 단락되는지의 여부를 검출하는 것이 불가능하다는 것이다.
또 하나의 종래 기술 방법에서는 각 메모리에서 일련의 데이터 워드(각 데이터 워드는 복수의 "0" 및 단일 "1"을 구비함)를 기입 및 판독하기에 충분히 긴 어드레스를 유지하며, 데이터 워드들은 단일 "1"비트의 위치로 달라진다. 데이터 워드로서 각 비트 위치를 통하여 1비트 "동작"은 메모리 안으로 기입되고 메모리로부터 판독된다. 이 방법의 한 결점은 2개 이상의 어드레스 라인이 함께 단락되는지의 여부를 검출할 수 없다는 것이며, 동일 데이터를 상이한 어드레스에서 기입하는 기타 종래 기술의 테스팅 시스템도 2개 이상의 어드레스 라인이 함께 단락되는지의 여부를 검출할 수 없는 결점을 갖는다.
일부 종래 기술의 메모리 테스터는 메모리 어드레스를 발생시키기 위해 간단한 1증분 카운터를 사용한다. 일부 종래 기술의 메모리 테스터는 1이상의 어드레스 카운터를 사용한다. 카운터를 사용하는 일부 종래 기술의 테스터가 갖는 하나의 문제점은 카운터에 의해 발생된 일부 어드레스 비트가 상태가 변하기 전에 비교적 장기간의 시간동안 동일하게 유지된다는 것이다.
갤패트(Galpat)테스트로서 알려진 종래 기술의 하나의 메모리 테스트 방법은 한 어드레스로/로부터 기입/판독되는 데이터 패턴을 변화시키는 동안 그 어드레스에서 유지하고, 이어서 다른 어드레스로 이동하여 동일하게 실행한다. 메모리에 대해 갤패트 테스트를 실행하는데 소요되는 시간은 테스트되는 메모리 어드레스의 수의 제곱에 일반적으로 비례한다. 따라서, 갤패트 테스트를 실행하는데 소요되는 시간은 매우 많은 메모리 어드레스를 갖는 대용량 메모리의 경우 현저하게 증가한다.
에러 데이터를 체크하기 위한 종래 기술의 한 방법은 메모리 안으로 기입된 데이터에 대하여 메모리로부터 판독된 데이터를 체크하게끔 비교기를 사용한다. 그러나, 현재의 회로 설계에 테스트용 비교기를 많이 부가시키는 것은 인쇄 회로 기판 또는 집적회로에서 다른 귀중한 공간을 차지할 수 있다.
데이터를 체크하는 또다른 종래 기술 방법은 패리티(parity)를 체크하는 것이다. 해밍(Hamming)코드를 포함한 여러가지 종래 기술의 에러 검출 및 정정코드가 사용될 수 있다. 해밍 코드는 2비트를 포함한 에러를 검출할 수 있으며 단일 비트를 포함한 에러를 검출 및 정정할 수 있다.
상기 배경 기술 분야의 견지에서, 본 발명의 제1목적은 메모리 테스트에 의해 메모리 어드레스의 일의성(uniqueness)을 보장하는 것이다. 추가로 관련된 본 발명의 목적은 메모리에서 어드레스 라인의 독립성을 보장하는 것이다. 달리 말하면, 본 발명의 목적은 2개 이상의 메모리 어드레스 라인이 함께 단락되거나 또는 어느 데이터 라인에 단락되는지의 여부를 테스트하는 동안 지시(indication)를 제공하는 것이다.
본 발명의 제2목적은 메모리 테스트에 의해 메모리에서 데이터 라인의 독립성을 보장하는 것이다. 따라서, 본 발명의 목적은 2개 이상의 메모리 데이터 라인이 함께 단락되거나 또는 어느 어드레스 라인에 단락되는지의 여부를 테스트하는 동안 지시를 제공하는 것이다.
본 발명의 제3목적은 메모리내의 각 위치에서 "1"과 "0" 양자를 기억시켜서 더욱 완전한 테스팅을 제공하는 것이다.
본 발명의 제4목적은 메모리의 의사 랜덤 어드레싱 및 의사 랜덤 데이터의 기억을 위해 제공함으로써 실제 메모리 사용에 대한 무작위성(randomness)을 더욱 양호하게 모의 실험하는 것이다. 본 발명의 또다른 목적은 메모리 어드레스 및 데이터를 통하여 마아치(march)를 제공하는 것이다. 본 발명의 또다른 목적은 더욱 정규적인 시퀀스에 의해 발견되지 않은 고장 모드를 자극하는 것이다.
본 발명의 제5목적은 분단위 보다는 초단위와 같은 비교적 단시간에 메모리 테스트를 실행하는 것이다.
본 발명의 제6목적은 메모리 시스템 설계에 메모리 테스팅 회로가 부가될때 게이트 카운트를 최소화하는 것을 포함하여 부가적 설계의 복잡성을 최소화하는 것이다.
본 발명의 제7목적은 메모리를 테스트하는 중에 비테스트 모드 메모리 회로 기능 다수를 사용하는 것이다. 관련된 본 발명의 목적은 비테스트 모드 메모리 회로의 일부분을 메모리 테스터 부분으로서 사용하는 것이다.
본 발명의 제8목적은 에러 검출 및 정정 논리의 메모리 테스트 적용 범위를 향상시키는 것이다.
본 발명의 이러한 목적들 및 기타 목적들은 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 메모리안으로 데이터 패턴을 기입하는 단계를 포함하는 메모리 테스트 방법에 의해 달성된다. 제1패턴은 메모리로부터 판독되어 어느 에러에 대해 체크된다. 제1패턴의 보수인 제2패턴은 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 메모리안으로 기입된다. 제2패턴은 메모리로부터 판독되어 어느 에러에 대해 체크된다. 데이터의 제3패턴은 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 메모리안으로 기입된다. 데이터의 제1패턴의 데이터의 제2패턴을 발생시키게끔 보수 동작되었을때 데이터의 제3패턴은 동일하게 남아 있는(즉, 보수동작 되지 않은) 체크 비트들을 보수 동작하는 효과를 갖는다. 제3패턴은 메모리로부터 판독되어 어느 에러에 대해 체크된다.
본 발명에 따라서, 메모리 테스트 장치는 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제1패턴을 메모리안으로 기입하기 위한 수단을 포함한다. 메모리로부터 제1패턴을 판독하기 위한 수단과 어느 에러에 대해 그 패턴을 체크하기 위한 수단이 또한 제공된다. 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제2패턴을 메모리안으로 기입하기 위한 수단이 또한 포함되며, 여기서 데이터의 제2패턴은 제1패턴의 보수이다. 메모리로부터 데이터의 제2패턴을 판독하기 위한 수단과 어느 에러에 대해 그 패턴을 체크하기 위한 수단이 또한 제공된다. 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제3패턴을 메모리안으로 기입하기 위한 수단이 또한 포함되며, 여기서 제3패턴은 제1패턴이 제2패턴을 발생시키게끔 보수 동작 되었을때 동일하게 남아 있는 체크 비트들을 보수 동작하는 효과를 갖는다. 메모리로부터 제3패턴을 판독하기 위한 수단과 어느 에러에 대해 그 패턴을 체크하기 위한 수단이 또한 제공된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도면들을 참조하면, 제1도는 기본적인 메모리 테스트 장치를 블록도 형태로 도시한 도면이다. 버스(10)는 컴퓨터 시스템의 다수 부분을 통하여 데이터가 전송되는 경로를 제공한다. 메모리 시스템(11)은 드라이버(12)를 통하여 버스(10)와 접속하고, 드라이버(12)를 통하여 버스(10)로/로부터 유동할 수 있다. 제어부(14)는 그중에서도 특히 버스(10)의 프로토콜(protocol)에 인터페이스하여 관찰하는 회로를 포함한다. 또한 제어부(14)는 다이나믹 랜덤 액세스 메모리("DRAMS")(16)의 동작을 제어하는 회로를 포함한다. 제어부(14)는 어드레스를 포함하는 신호들, 즉 행(row)어드레스 스트로브("RAS") 및 열어드레스 스트로브("CAS")를 제공한다. 이와는 달리, 다른 방식의 랜덤 액세스 메모리가 DRAMS 대신에 사용될 수 있다.
본 발명의 일실시예에서, 메모리 시스템(11)은 데이터 처리 시스템에서 사용하기 위한 메모리 기판일 수 있다. 본 발명의 또다른 실시예에서는, 데이터 처리 시스템에서 사용하기 위한 메모리 시스템(11)은 최소 하나의 메모리 기판을 갖는다.
버스(10)로 부터 메모리안으로 기입되는 데이터는 버스(10)로 부터 드라이버(12) 및 데이터 경로(18)를 통하여 DRAMS(16)안으로 이동한다. 메모리로 부터 버스(10)로 판독되는 데이터는 DRAMS(16)로부터 데이터 경로(18) 및 드라이버(12)를 통하여 버스(10)로 이동한다.
데이터 경로(18)는 데이터에 대한 에러 검출 및 정정 회로를 포함한다. 레지스터(20)는 DRAMS(16)로/로부터 기입/판독되는 데이터를 저장한다. 레지스터(22)는 드라이버(12)로부터 수신되고 그 드라이버(12)로 전송되는 데이터를 저장한다. 레지스터(28)는 DRAMS(16)로/로부터 기입/판독되는 패리티 체크 비트를 저장한다.
에러 정정 코드("ECC") 회로(24)는 데이터 워드에 대한 체크 비트를 발생시켜서 데이터 워드에 대한 신드롬(syndrome)세트를 제공하는 능력을 제공한다. ECC회로(24)의 동작은 이하 상세히 설명되겠다.
디코드 회로(30)는 에러 정정코드(ECC)회로(24)에 의해 생성된 신드롬을 디코드하는 회로를 포함한다. 디코드 회로(30)에 의해 디코드된 신드롬이 데이터에서 정정가능 에러의 존재 및 위치를 나타낼 경우, 정정기(26)가 에러로 되어 있는 데이터 비트를 정정한다. 예컨대, 비트가 "0"보다 "1"이어야 할 경우, 정정기(26)는 비트를 "0"에서 "1"로 바꾼다. 물론, 정정기(26)는 "0"을 "1"로 또한 바꿀 수 있다.
디코드 회로(30)가 정정 가능 에러이거나 또는 비정정 가능 에러를 검출할 경우, 그 에러와 관련된 신드롬은 레지스터(46)에 저장된다. 이와는 달리, 디코드 회로(30)가 비정정 가능 에러만을 검출할 경우, 그 에러와 관련된 신드롬은 레지스터(46)에 저장된다. 디코드 회로(30)에 의한 정정 가능 에러이거나, 또는 비정정 가능 에러의 검출시, 디코드 회로(30)는 제어부(14)에 신호를 송출하고, 제어부(14)는 그 신호를 수신한 후 에러가 발생된 메모리 어드레스를 레지스터(44)에 저장한다. 이와는 달리, 디코드 회로(30)가 제어부(14)에 신호르 송출하고, 제어부(14)는 디코드 회로(30)가 비정정 가능 에러만을 검출할 경우 에러가 발생된 어드레스를 레지스터(44)로 저장시킨다.
또한, 제1도는 메모리 어드레스의 의사 랜덤 시퀀스를 발생시키는 선형 피드백 시프트 레지스터("LFSR")(40)를 도시하고 있다. 의사 랜덤 어드레스 시퀀스는 실제 메모리 사용에 대한 무작위성을 모의실험하고, 더욱 정규적인 시퀀스에 의해 발견되지 않은 고장 모드를 자극할 수 있다. LFSR(40)은 마아치로 메모리 어드레스를 통하여 시퀀스 하기 위한 의사 랜덤 어드레스 시퀀스를 제공한다. 제어부(14)는 LFSR(40)의 인에이블, 디스에이블 및 클리어링을 제어한다. LFSR(40)에 의해 발생된 어드레스는 DRAMS(16)를 어드레스 하기 위해 제어부(14)에 공급된다.
제1도에 도시된 선형 피드백 시프트 레지스터("LFSR")(42)는 메모리 안으로 기입될 데이터 워드의 의사 랜덤 시퀀스를 발생시킨다. 의사 랜덤 데이터 시퀀스는 실제 메모리 사용에 대한 무작위성을 모의 실험하고, 더욱 정규적인 시퀀스에 의해 발견되지 않은 고장 모드를 자극시킬 수 있다. LFSR(42)은 데이터 패턴을 발생시키기 위해 의사 랜덤 데이터 시퀀스를 제공한다. 제어부(14)는 LFSR(42)의 인에이블 및 디스에이블을 제어한다. LFSR(42)의 데이터 출력은 데이터 경로(18)의 레지스터(22)안으로 입력된다. LFSR(42)에 의해 발생된 데이터 워드가 레지스터(22)에 저장된 후에, 데이터 워드에 대한 체크 비트는 ECC(24)에 의해 발생되고, 이들 체크 비트는 레지스터(28)에 저장된다. 이어서, 레지스터(22)내의 데이터 워드는 레지스터(20)안으로 입력된다. 이어서, 레지스터(28)에 저장된 체크 비트와 함께 레지스터(20)에 저장된 데이터 워드는 DRAMS(16)안으로 입력된다.
지연 회로(32)는 백플레인에서의 모듈 위치에 따라서 메모리 자체 테스트의 개시부에 가변 지연부를 제공함으로써 메모리 테스트 개시중에 큰 과도 전력을 피하는 것을 돕는다. 본 발명의 일실시예에서, 지연회로(32)는 메모리 테스트를 개시하기 위해 대기중에 카운트를 공급하는 카운터를 포함한다. 카운터의 카운트는 그 카운터가 처음으로 있는 노드에 좌우되며, 과도 전압을 피하는 것을 차례대로 돕는 메모리 테스트의 개시를 스태거링(staggering)하는 효과를 갖는다.
제2도는 제1도의 데이터 선형 피드백 시프트 레지스터(LFSR)(42)를 도시한 도면이다. 다시, LFSR(42)은 데이터의 의사 랜덤 시퀀스를 발생시킨다. 각 데이터 워드는 종종 "1"과 "0"를 혼합 구성하여 이루어진다. 제2도에 도시된 LFSR(42)은 64비트 데이터 워드에 대한 것이다. 64비트보다 적은 비트의 데이터 워드나 64비트보다 많은 비트의 데이터 워드를 발생시키기 위해 데이터 LFSR이 달리 구성될 수 있다. LFSR(42)은 64개의 플립플롭과 논리회로를 구비한다. 플립플롭(54)의 출력 Q는 데이터 비트 63이고, 플립플롭(56)의 출력 Q는 데이터 비트 62 등으로 된다. 플립플롭(54)의 출력 Q는 플립플롭(56)에 대한 입력 D를 공급하고, 플립플롭(56)의 출력 Q는 플립플롭(58)에 대한 입력 D를 공급하는 등으로 된다. 64개 플립플롭들 각각은 제1도의 제어부(14)에 의해 공급된 클럭 입력에 의해 클럭된다. 배타적 OR게이트(50, 52)를 포함하는 논리회로(70)의 출력은 플립플롭(54)의 입력 D에 접속된다. 데이터 비트 0, 1 및 2는 논리회로(70)에 대한 입력을 제공한다. 논리회로(70)는 LFSR(42)을 구동시키기 위해 피드백을 제공하고 따라서 논리회로(70)는 LFSR(42)의 특정 의사 랜덤 데이터 시퀀스를 결정한다. 제2도에 도시된 특정 LFSR(42)은 대략 109조합의 데이터 비트를 발생시킬 수 있다. 데이터 LFSR은 다른 조합의 데이터 비트를 발생시키기 위해 다른 피드백 논리 회로로 달리 구성될 수 있다.
제3도는 제1도의 어드레스 선형 피드백 시프트 레지스터(LFSR)(40)를 도시하는 도면이다. 다시, LFSR(40)은 메모리 어드레스를 통하여 마아치를 허용하는 어드레스의 의사 랜덤 시퀀스를 발생시킨다. 제3도에 도시된 LFSR(40)은 25비트 어드레스 또는 25 어드레스 라인을 갖는 메모리에 대한 것이다. 어드레스 LFSR은 25이하의 비트를 갖는 어드레스이거나 또는 25이상의 비트를 갖는 어드레스를 발생시키기 위해 달리 구성될 수 있다. LFSR(40)은 25개의 플립플롭 및 논리 회로를 구비한다. 플립플롭(90)의 출력 Q는 어드레스 비트 24이고, 플립플롭(92)의 출력 Q은 어드레스 비트 23 등으로 된다. 플립플롭(90)의 출력 Q는 플립플롭(92)에 대한 입력 D를 공급하는 등으로 된다. 25개 플립플롭 각각은 제1도의 제어부(14)에 의해 공급된 클럭 입력에 의해 클럭된다. 배타적 OR게이트(80, 82, 84, 86) 및 게이트(88)를 포함하는 논리 회로(106)의 출력은 플립플롭(90)의 입력 D에 접속된다. 25개 플립플롭의
Figure kpo00001
(Q 낫 또는 Q 바아)출력은 AND게이트(88)에 입력된다. 또한 어드레스 비트 0 내지 4는 논리회로(106)안으로 입력된다. 논리회로(106)는 LFSR(40)을 구동시키기 위해 피드백을 제공하고, 따라서 논리회로(40)는 LFSR(40)의 특정 의사 랜덤 어드레스 시퀀스를 결정한다. 또한 논리회로(106)는 모두 0으로 이루어진 어드레스부터 시작하도록 LFSR(40)을 허용하고, 그럼에도 불구하고 다른 어드레스들을 통하여 마아치(march)하게끔 한다. 모두 0어드레스 상태는 25개 플립플롭 모두에 클리어(CLEAR)입력 신호를 공급함으로써 달성될 수 있다. 논리회로(106)는 또한 LFR(40)로 하여금 모두 0인 어드레스를 통하여 마아치하게끔 한다. 주지해야할 것은, 다른 다수 조합의 데이터 비트가 발생되게끔 주어지는 모두 0인 데이터 워드를 데이터 LFSR(42)이 반드시 발생시킬 필요는 없다는 것이다. 그러나, LFSR(40)에 의해 발생된 모두 0인 어드레스가 메모리 테스트 기간중에 액세스 되게 된다.
제4도는 모두 0인 어드레스를 포함한 LFSR(40)에 의해 발생된 의사 랜덤 어드레스 시퀀스의 일부분을 도시한 도면이다.
제5도는 메모리 테스트에 대한 시퀀스를 도시한 도면이고, 제1도는 사용된 장치를 도시한 도면이다. 단계(180)에서, LFSR(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스에 따라서 데이터의 제1패턴이 DRAMS(16)안으로 기입된다. LFSR(40)에 의해 발생된 각 어드레스에 대해, 데이터 LFSR(42)은 의사 랜덤 데이터 워드를 발생시키고, 이 워드는 레지스터(22)에 저장된다. ECC회로(24)는 그 데이터 워드에 대한 일련의 체크 비트를 발생시키고, 그 체크 비트들은 레지스터(28)에 저장된다. 데이터 워드는 레지스터(20)로 이동하여 저장되고, 이어서 레지스터(20)내의 데이터 워드(LFSR(42)에 의해 발생된) 및 레지스터(28)내의 그 체크 비트들 양자는 DRAMS(16)안으로 기입된다. 이어서, 어드레스 LFSR(40)은 또다른 의사 랜덤 어드레스로 바꿔지고, 데이터 LFSR은 또다른 의사 랜덤 데이터 워드로 바꿔지며, DRAMS(16)안으로의 데이터 워드 및 그 체크 비트에 대한 기입 처리는 마찬가지로 반복된다. 제6도는 LFSR(40)에 의해 발생된 의사 랜덤 어드레스 시퀀스의 일부분과 LFSR(42)에 의해 발생된 의사 랜덤 데이타 워드의 일부분을 도시한 도면이다.
제5도 및 제1도를 참조하면, 상술된 바와같이, 데이터 워드가 메모리 어드레스에서 기입되고, 의사 랜덤 데이터 시퀀스에서의 후속 데이터 워드가 의사 랜덤 어드레스 시퀀스에서의 후속 어드레스에서 기입되는 등, 데이터 워드를 구비한 데이터의 제1패턴이 DRAMS(16)를 통하여 기입된다.
단계(184)에서, LFSR(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스에 따라서 각 데이터 워드 및 그 체크 비트는 차례대로 DRAMS(16)로부터 판독된다. DRAMS(16)로부터 판독된 데이터 워드는 레지스터(28)에 저장된다. 단계(188)에서, 데이터 워드 및 그 체크 비트는 어느 에러에 대해 체크된다. ECC회로(24)는 DRAMS(16)로부터 판독된 데이터 워드 및 체크 비트에 대한 신드롬을 제공한다. 이어서, 디코드 회로(30)는 ECC회로(24)에 의해 생성된 신드롬을 디코드한다. 디코드 회로(30)에 의해 디코드된 신드롬이 데이터내의 정정 가능 에러의 존재 및 위치를 나타내는 경우, 정정기(26)는 에러가 존재하는 데이터의 비트를 정정한다.
디코드 회로(30)가 정정 가능 또는 비정정 가능 에러를 검출할 경우 그 에러에 관련된 신드롬은 레지스터(46)에 저장된다(이와는 달리, 디코드 회로(30)가 비정정 가능 에러만을 검출할 경우 그 에러와 관련된 신드롬이 레지스터(46)에 저장된다). 디코드 회로(30)에 의해 정정가능 에러 또는 비정정 가능 에러가 검출됨에 따라 디코드 회로(30)는 신호를 제어부(14)에 송출하며, 제어부(14)는 그 신호를 수신한 후 에러가 발생된 메모리 어드레스를 레지스터(44)에 저장시킨다(이와는 달리, 디코드 회로(30)가 비정정 가능 에러만을 검출하는 경우, 디코드 회로(30)는 신호를 제어부(14)에 송출하고, 제어부(14)는 에러가 발생된 어드레스를 레지스터(44)에 저장시킨다).
이어서, 방금 판독된 데이터 워드는 모든 "0"비트를 "1"비트로 또는 그 반대로 변경함으로써 보수 동작된다. 보수 동작된 데이터 워드에 대한 체크 비트는 상술된 방식으로 데이터 경로(18)에서 발생된다. 이어서, 보수 동작된 데이터 워드 및 그 체크 비트는 DRAMS 안으로 기입된다. 데이터 워드를 판독, 체크, 정정(어느 경우에서) 및 보수 동작하는 처리 과정은 메모리 어드레스를 통하여 마아치로 각 데이터 워드에 대해 반복되고, 어드레스를 통한 마아치의 시퀀스는 LFSR(40)의 의사 랜덤 어드레스 시퀀스에 의해 결정된다. 이러한 방식으로 데이터 워드를 구비한 데이터의 제2패턴, 즉 제1패턴의 보수는 단계(192)에 따라서 DRAMS(16)를 통하여 기입된다.
단계(196)에서, 각 데이터 워드 및 그 체크 비트는 단계(184)와 관련하여 상술한 방식으로 LFSR(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스에 따라서 DRAMS(16)로 부터 판독된다.
단계(200)에서, DRAMS로부터 판독된 데이터 워드 및 그 체크 비트는 단계(188)와 관련하여 상술한 방식으로 에러의 존재에 대해 체크된다.
단계(204)에서, 데이터 워드를 구비하는 데이터의 제3패턴은 메모리를 통하여 기입된다. 데이터 워드의 제3패턴을 기입하기 위하여, 단계(196)에서 판독된 데이터 워드의 특정 비트는 보수 동작되어, 64비트 데이터 워드에 대해 데이터의 제3패턴은 데이터의 제3패턴내에 있는 사실을 제외하고 데이터의 제1패턴과 동일하게 되고, 각 데이터 워드의 비트 40 및 55는 데이터의 제1패턴에 있었던 것으로부터 보수 동작된다. 이것은, 데이터의 제1패턴이 데이터의 제2패턴을 발생시키게끔 보수 동작될 경우 동일하게 남아 있는(즉, 보수동작 되지 않은) 체크 비트들을 보수 동작하는 효과를 갖는다. 결과로서 생긴 새로운 데이터 워드에 대해 체크 비트가 발생되며, 각 새로운 데이터 워드 및 그 체크 비트는 DRAMS(16)안으로 기입되고, 그 결과로서 데이터의 제3패턴은 메모리를 통하여 기입된다.
단계(204)에서, 각각의 데이터 워드 및 그 체크 비트는 단계(184)와 관련하여 상술한 방식으로 LFSR(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스에 따라서 DRAMS(16)로 부터 판독된다.
단계(208)에서, DRAMS로부터 판독된 데이터 워드 및 그 체크 비트는 단계(188)와 관련하여 상술한 방식으로 에러의 존재에 대해 체크된다.
본 발명의 제1실시예에서, 메모리 테스트중에 검출된 정정 가능한 에러는 플래그되고, 어드레스 및 신드롬 정보는 나중의 검색을 위해 래치된다. 후속 정정 가능 에러는 플래그되지 않는다. 첫번째 정정 가능 에러의 어드레스는 래치된 채 유지된다. 메모리 배열에서 정정 가능 에러만을 볼 수 있을 경우, 메모리는 자체 테스트를 통과한다. 비정정 가능 에러는 어느 정정 가능 에러를 통하여 플래그된다. 어드레스 및 신드롬 정보는 정상 방식으로 래치되고, 자체 테스트는 페일(fail)된다. 뒤이은 정정 가능 또는 비정정 가능 에러는 플래그되거나 래치되지는 않는다. 또다른 비정정 가능 에러가 첫번째 에러가 클리어되기 전에 검출될 경우, 다중 에러 지시가 세트될 것이다.
제7도는 ECC회로(24)를 도시하는 도면이다. 레지스터(20)에 저장된 데이터 워드는 제7도에 도시된 ECC회로(24)의 인코드 회로(160)에 입력된다. 인코드 회로(160)는 데이터 워드의 특정 선택된 비트들간의 배타적 OR 논리 동작(또는 이와 동일한 논리)을 수행함으로써 레지스터(20)로부터의 데이터 워드에 대한 8패리티 체크 비트를 발생시킨다.
인코드 회로(160)에서 체크 비트의 발생은 제8도의 에러 정정 코드("ECC")(70)에 따라서 행해진다. ECC(70)는 변형된 해밍 코드이다. 체크 비트 세트의 각 체크 비트는 ECC(70)에 의해 결정된 특정 데이터 워드 비트들간의 배타적 OR("XOR")동작에 의해 발생된다. ECC(70)에 대해 제3도를 참조하면, 데이터 워드 비트는 어느 체크 비트를 결정하는지를 알 수 있다. 각 체크 비트는 ECC(70)에서 자신의 열을 갖는다. 체크 비트에 대한 열에서의 각 "1"은 데이터 워드의 비트 위치로 정렬한다. 열에서의 "1"들과 그러한 관계가 있는 데이터 워드 비트 위치는 타당한 비트 위치가 된다. 예를들어, 체크 비트 S2의 경우, 타당한 데이터 워드 비트 위치는 4-7, 12-13, 20-23, 28-29, 36-39, 44-46, 52-55 및 60-62이다. 체크 비트는 데이터 워드의 타당한 비트 위치들 내의 데이터간의 배타적 OR 동작에 의해 발생된다. 이 예의 경우, 데이터 워드의 비트 위치들 4-7, 12-13, 20-23, 28-29, 36-39, 44-46, 52-55 및 60-62에서의 데이터간의 배타적 OR 동작에 의해 체크 비트 S2는 발생된다. 인코드 회로(160)에서의 체크 비트의 발생에 의해 생성된 8체크 비트는 레지스터(162)에 저장된다.
레지스터(28)에 저장된 8체크 비트는 게이트(166)를 통하여 배타적 OR회로(164)로 입력된다. 배타적 OR회로(164)는 그 안에 입력된 각 세트의 체크 비트들의 대응 비트들간의 배타적 OR 논리 동작을 수행함으로써 신드롬을 발생시킨다.
이어서, 배타적 OR회로(164)에 의해 발생된 신드롬은 제1도의 디코드 회로(30)에 입력된다. 디코드 회로(30)는 다음과 같은 것을 결정하게끔 신드롬에 대해 논리 동작을 수행한다 :
(1) 레지스터(20)에 저장된 데이터 워드에서나 레지스터(28)에 저장된 체크 비트에서 에러가 없는지의 여부,
(2) 레지스터(20, 28)에 저장된 데이터 및 체크 비트가 정정 가능 에러를 가졌는지의 여부와, 만일 그렇다면 에러가 난 비트 데이터내의 위치 여부,
(3) 레지스터(20, 28)에 저장된 데이터 워드 및 체크 비트가 비정정 가능 에러를 가졌는지의 여부,
(4) 페일된 부분 기입 동작이 발생했는지의 여부.
그러나, 3이상 비트의 데이터 워드를 포함하는 에러가 없는 제8도의 ECC(70)에 전력이 공급되었다고 가정하자.
"메모리 기입"동작의 경우, 레지스터(162)의 체크 비트는 게이트(166)를 통과하여 레지스터(28)에 저장된다.
본 발명의 또다른 실시예에서, 에러 정정 코드 회로보다 비교기가 에러에 대한 데이터를 체크하게끔 사용된다. 에러 정정 코드 회로보다 비교기를 사용하는 메모리 테스트에서는, 메모리에서의 각 데이터 패턴에 대해 비교기는 메모리로부터 판독된 데이터에서 어느 에러가 있는지의 여부를 검출한다.
지금까지, 본 발명을 구체적인 실시예와 관련하여 설명하였지만, 부속 청구범위에서 기재된 바와같이 본 발명의 사상과 범위로부터 벗어나지 않는 범위에서 본 기술 분야에 숙련된 자에게는 상술한 기재에 비추어 많은 변형, 수정 및 변화가 가능하다는 것은 명백히 이해할 수 있을 것이다. 따라서, 명세서 및 도면들은 예시 및 설명만을 목적으로 한 것으로서, 본 발명의 한계를 정하려는 것이 아님을 명백히 알아야 하겠다.

Claims (19)

  1. 어드레스 발생기(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제1패턴을 메모리(16)안으로 기입하는 단계와; 데이터의 제1패턴을 메모리(16)로 부터 판독하는 단계와; 어느 에러에 대해 데이터의 제1패턴을 체크하는 단계와; 어드레스 발생기(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제1패턴의 보수인 데이터의 제2패턴을 메모리(16)안으로 기입하는 단계와; 데이터의 제2패턴을 메모리(16)로부터 판독하는 단계와; 어느 에러에 대해 데이터의 제2패턴을 체크하는 단계와; 어드레스 발생기(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스로, 데이터의 제1 및 제2패턴과 동일하고, 각 데이터 패턴과 관련되는 각각의 체크 비트를 보수 동작하는 효과를 갖는 데이터의 제3패턴을 메모리(16)안으로 기입하는 단계와; 데이터의 제3패턴을 메모리(16)로 부터 판독하는 단계와; 어느 에러에 대해 데이터의 제3패턴을 체크하는 단계를 포함하는 것을 특징으로 하는 메모리 테스트 방법.
  2. 제1항에 있어서, 에러가 발생되었는지의 여부를 지시하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 에러가 발생한 메모리 어드레스를 저장하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 데이터가 복수의 데이터 워드를 구비하고, 각 데이터 워드가 데이터 발생기(42)에 의해 결정된 의사 랜덤 데이터 시퀀스로 발생되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 각 데이터 워드가 8체크 비트를 포함하는 72비트를 구비하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 과도 전력을 피하기 위해 시간 지연된 전력이 메모리에 먼저 인가된 후 메모리 안으로의 데이터의 제1패턴에 대한 기입이 발생되는 것을 특징으로 하는 방법.
  7. 제1데이터 워드의 의사 랜덤 데이타 시퀀스를 발생시키는 단계와; 각 제1체크 비트 세트의 각각이 각 제1데이터 워드의 각각으로부터 발생되는 제1체크 비트 세트를 발생시키는 단계와; 메모리(16) 어드레스의 의사 랜덤 어드레스 시퀀스로 메모리를 어드레스하는 단계와; 제1데이터 워드의 제1패턴이 메모리내에 기입되도록 각 제1데이터 워드들 각각과 제1데이터 워드들 각각으로 부터 발생된 제1체크 비트 세트들이 의사 랜덤 어드레스 시퀀스로 각 어드레스들 각각에서 기입되어, 제1데이터 워드 및 제1체크 비트 세트를 메모리(16)안으로 기입하는 단계와; 각 제1데이터 워드 및 각 제1체크 비트 세트를 메모리(16)로부터 판독하는 단계와; 에러의 존재를 검출하기 위해 각 제1데이터 워드 및 각 제1체크 비트 세트를 디코드하는 단계와; 메모리로 부터 판독된 각 제1데이터 워드를 보수 동작함으로써 제2데이터 워드를 발생시키는 단계와; 각 제2체크 비트 세트의 각각이 각 제2데이터 워드의 각각으로부터 발생되는 제2체크 비트 세트를 발생시키는 단계와; 제2데이터 워드의 제2패턴이 메모리 내에 기입되도록 각 제2데이터 워드들 각각과 제2데이터 워드들 각각으로 부터 발생된 제2체크 비트 세트들이 의사 랜덤 어드레스 시퀀스로 각 어드레스들 각각에서 기입되어, 제2데이터 워드 및 제2체크 비트 세트를 메모리(16)안으로 기입하는 단계와; 각 제2데이터 워드 및 각 제2체크 비트 세트를 메모리(16)로 부터 판독하는 단계와; 에러의 존재를 검출하기 위해 각 제2데이터 워드 및 각 제2체크 비트 세트를 디코드하는 단계와; 제3데이터 워드를 발생시키는 단계와; 각 제2체크 비트 세트의 각각이 각 제2데이터 워드의 각각으로 부터 발생되고, 각 제3데이터 워드가, 제3체크 비트 세트가 제1 및 제2체크 비트 세트의 각 비트에 비트 위치에서 대응하는 제3체크 비트들이 이들 비트들의 보수와 동일하도록 각 제2데이터 워드들 각각의 부분 집합을 보수 동작함으로써 형성되어, 제3체크 비트 세트를 발생시키는 단계와; 제3데이터 워드의 제3패턴이 메모리내에 기입되도록 각 제3데이터 워드들 각각과 제3데이터 워드들 각각으로 부터 발생된 제3체크 비트 세트들이 의사 랜덤 어드레스 시퀀스로 각 어드레스들 각각에서 기입되어, 제3데이터 워드 및 제3체크 비트 세트를 메모리(16)안으로 기입하는 단계와; 각 제3데이터 워드와 각 제3체크 비트 세트를 메모리(16)로부터 판독하는 단계와; 에러의 존재를 검출하기 위해 각 제3데이터 워드 및 각 제3체크 비트 세트를 디코드하는 단계를 포함하는 메모리 테스트 방법.
  8. 제7항에 있어서, 에러가 발생되었는지의 여부를 지시하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 에러가 발생된 어드레스를 저장하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 제1, 제2 및 제3데이터 워드는 각각 64비트로 구성되고, 각 제1, 제2 및 제3체크 비트 세트는 8비트로 구성되는 것을 특징으로 하는 방법.
  11. 제7항에 있어서, 과도 전력을 피하기 위해 시간 지연된 전력이 메모리에 먼저 인가된 후 메모리 안으로의 제1데이터 워드 및 제1체크 비트 세트에 대한 기입이 발생되는 것을 특징으로 하는 방법.
  12. 어드레스 발생기(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제1패턴을 메모리(16)안으로 기입하기 위한 수단(42, 22, 20)과; 메모리로 부터 데이터의 제1패턴을 판독하기 위한 수단(28)과; 어느 에러에 대해 데이터의 제1패턴을 체크하기 위한 수단(24, 30)과; 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀀스로 데이터의 제1패턴의 보수인 데이터의 제2패턴을 메모리 안으로 기입하기 위한 수단(42, 22, 20, 14)과, 데이터의 제2패턴을 메모리로 부터 판독하기 위한 수단(28)과; 어느 에러에 대해 데이터의 제2패턴을 체크하기 위한 수단(24, 30)과; 어드레스 발생기(40)에 의해 결정된 의사 랜덤 어드레스 시퀀스로, 데이터의 제1 및 제2패턴과 동일하고, 각 데이터 패턴과 관련되는 각각의 체크 비트를 보수 동작하는 효과를 갖는 데이터의 제3패턴을 메모리(16)안으로 기입하는 수단(42, 22, 20, 14)과; 데이터의 제3패턴을 메모리로 부터 판독하기 위한 수단(28)과; 어느 에러에 대해 데이터의 제3패턴을 체크하기 위한 수단(24, 30)을 구비하는 것을 특징으로 하는 메모리 테스트 장치.
  13. 제12항에 있어서, 에러가 발생되었는지의 여부를 지시하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 장치.
  14. 제12항에 있어서, 에러가 발생한 메모리 어드레스를 저장하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 장치.
  15. 제12항에 있어서, 데이터가 복수의 데이터 워드를 구비하고, 각 데이터 워드가 데이터 발생기(42)에 의해 결정된 의사 랜덤 데이터 시퀀스로 발생되는 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 데이터 발생기가 선형 피드백 시프트 레지스터(42)인 것을 특징으로 하는 장치.
  17. 제12항에 있어서, 어드레스 발생기가 의사 랜덤 어드레스 시퀀스 부분으로서 메모리 어드레스 "0"을 어드레스 할 수 있는 선형 피드백 시프트 레지스터(40)인 것을 특징으로 하는 장치.
  18. 제12항에 있어서, 각 데이터 워드가 8체크 비트를 포함하는 72비트를 구비하는 것을 특징으로 하는 장치.
  19. 제12항에 있어서, 과도 전력을 피하기 위해 전력이 메모리에 먼저 인가된 후 메모리 안으로의 데이터의 제1패턴에 대한 기입을 지연시키기 위한 수단(32)을 추가로 구비하는 것을 특징으로 하는 장치.
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