KR880014468A - 메모리 테스트 방법 및 장치 - Google Patents

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Abstract

내용 없음

Description

메모리 테스트 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 메모리를 테스트하기 위한 한 실시예의 블록도.
제2도는 데이타 선형 피드백시프트레지스터를 도시한 도면.
제3도는어드레스 선형 피드백 시프트 레지스터를 도시한 도면.

Claims (19)

  1. 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제1데이타 패턴을 메모리안으로 기입하는 단계와, 메모리로부터 제1데이타 패턴을 판독하는 단계와, 어느 에러에 대해 제1데이타 패턴을 체크하는 단계와, 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제2데이타 패턴을 메모리안으로 기입하는데, 제2데이타 패턴이 제1데이타 패턴의 보수인 단계와, 메모리로부터 제2데이타 패턴을 판독하는 단계와, 어느 에러에 대해 제2데이타 패턴을 체크하는 단계와, 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제3데이타 패턴을 메모리안으로 기입하는데, 제3데이타 패턴이 제1데이타 패턴과 제2데이타 패턴에 대해 동일한 각 체크 비트를 보수동작하는 효과를 갖고, 체크 비트들이 각 데이타 패턴과 관련되는 단계와, 메모리로부터 제3데이타 패턴을 판독하는 단계와, 어느 에러에 대해 제3데이타 패턴을 체크하는 단계를 구비하는 것을 특징으로 하는 메모리 테스트 방법.
  2. 제1항에 있어서, 에러가 발생되었는지의 여부를 지시하는 단계를 어울러 구비하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 에러가 발생한 메모리 어드레스를 저장하는 단계를 아울러 구비하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 데이타가 복수의 데이타 워드를 구비하고, 각 데이타 워드가 데이타 발생기에 의해 결정된 의사 랜덤 데이타 시퀸스로 발생되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 각 데이타 워드가 8체크 비트를 포함하는 72 비트를 구비하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 시간 지연된 전력이 과도 전력을 피하기 위해 메모리에 먼저 인가된 후 메모리안으로의 제1데이타 패턴에 대한 기입이 발생되는 것을 특징으로 하는 방법.
  7. 제1데이타 워드의 의사 랜덤 데이타 시퀸스를 발생시키는 단계와, 제1체크 비트 세트를 발생시키는데, 각 세트의 제1체크 비트들 각각이 제1데이타 워드를 각각으로부터 발생되는 단계와, 메모리 어드레스의 의사 랜덤 어드레스 시퀸스로 메모리를 어드레스 하는 단계와, 제1데이타 워드 및 제1체크 비트 세트를 메모리안으로 기입하는데, 각 제1데이타 워드들 각각과 제1데이타 워드들 각각으로부터 발생된 제1체크 비트 세트들이 의사 랜덤 어드레스 시퀸스로 각 어드레스를 각각에서 기입되어 제1데이타 워드의 제1패턴이 메모리에 기입되는 단계와, 각 제1데이타 워드 및 각 세트의 제1체크 비트를 메모리로부터 판독하는 단계와, 에러의 존재를 검출하기 위해 각 제1데이타 워드 및 각 세트의 제1체크 비트를 디코드하는 단계와, 메모리로부터 판독된 각 제1데이타 워드를 보수동작함으로써 제2데이타 워드를 발생시키는 단계와, 제2체크 비트 세트를 발생시키는데, 각 세트의 제2체크 비트를 각각이 각 제2데이타 워드들 발생시키는 단계와, 제2체크 비트 세트를 발생시키는데, 각 세트의 제2체크 비트들 각각이 각 제2데이타 워드들 각각으로부터 발생되는 단계와, 제1데이타 워드 및 제1체크 비트 세트를 메모리안으로 기입하는데, 각 제2데이타 워드들 각각과 제2데이타 워드들 각각으로부터 발생된 제2체크 비트 세트들이 의사 랜덤 어드레스 시퀸스로 각 어드레스들 각각에서 기입되어 제2데이타 워드의 제2패넌이 메모리에 기입되는 단계와, 각 제2데이타 워드 및 각 세트의 제2체크 비트를 메모리로부터 판독하는 단계와, 에러의 존재를 검출하기 위해 각 제2데이타 워드 및 각 세트의 제2체크 비트를 디코드하는 단계와, 제3데이타 워드를 발생시키는 단계와, 제3체크 비트 세트를 발생시키는데, 각 세트의 제2체크 비트를 각각이 각 제2데이타 워드들 각각으로부터 발생되고 각 제3데이타 워드가 각 제2데이타 워드들 각각의 부분집합을 보수동작함으로써 형성되어 제3체크 비트 세트가 동일한 제1 및 제2체크 비트 세트의 각 비트에 비트위치에서 대응하는 제3체크 비트들이 이들비트들의 보수이게끔 되는 단계와, 제3데이타 워드 및 제3체크 비트 세트를 메모리안으로 기입하는데, 각 3데이타워드들 각각과 제3데이타 워드들 각각으로부터 발생된 제3체크 비트 세트들이 의사랜덤 어드레스 시퀸스로 각 어드레스들 각각에서 기입되어 제3데이타 워드의 제3패턴이 메모리에 기입되는 단계와, 각 제3데이타 워드의 각 세트의 제3체크 비트를 메모리로부터 판독하는 단계와, 에러의 존재를 검출하기 위해 각 제3데이타 워드 및 각 세트의 제3체크 비트를 디코드하는 단게를 구비하는 메모리테스트 방법.
  8. 제7항에 있어서, 에러가 발생되었는지의 여부를 지시하는 단계를 아울러 구비하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 에러가 발생된 어드레스를 저장하는 단계를 아울러 구비하는 것을 특징으로 하는 방법.
  10. 제7항에 있어서, 제1, 제2 및 제3데이타 워드가 각각 64비트로 구성되고, 각 세트의 제1, 제2 및 제3체크 비트가 8비트로 구성되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 과도전력을 피하기 위해 시간 지연된 전력이 메모리에 먼저 인가된 후 제1데이타워드 및 제1체크 비트 세트에 대한 메모리안으로의 기입이 발생되는 것을 특징으로 하는 방법.
  12. 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제1데이타 패턴을 메모리안으로 기입하기 위한 수단과, 메모리로부터 제1데이타 패턴을 판독하기 위한 수단과, 어느 에러에 대해 제1데이타 패턴을 체크하기 위한 수단과, 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제1데이타 패턴의 보수인 제2데이타 패턴을 메모리안으로 기입하기 위한 수단과, 제2데이타 패턴을 메모리로부터 판독하기 위한 수단과, 어느 에러에 대해 제2데이타 패턴을 체크하기 위한 수단과, 어드레스 발생기에 의해 결정된 의사 랜덤 어드레스 시퀸스로 제3데이타 패턴을 메모리안으로 기입하는데, 제3데이타 패턴이 제1데이타 패턴및 제2데이타 패턴에 대해 동일한 각 체크 비트를 보수동작하는 효과를 갖고, 체크비트가 각 데이타 패턴과 관련되는 수단과, 제3데이타 패턴을 메모리로부터 판독하기 위한 수단과, 어느 에러에 대해 제3데이타 패턴을 체크하기 위한 수단을 구비하는 것을 특징으로 하는 메모리 테스트 장치.
  13. 제12항에 있어서, 에러가 발생되었는지의 여부를 지시하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 장치.
  14. 제12항에 있어서, 에러가 발생한 메모리 어드레스를 저장하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 장치.
  15. 제12항에 있어서, 데이타가 복수의 데이타 워드를 구비하고, 각 데이타 워드가 데이타 발생기에 의해 결정된 의사 랜덤 데이타 시퀸스로 발생되는 것을 특징으로 하는 장치.
  16. 제12항에 있어서, 어드레스 발생기가 의사 랜덤 어드레스 시퀸스 부분으로서 메모리 어드레스 "0"을 어드레스 할 수 있는 선형 피드백 시프트 레지스터인 것을 특징으로 하는 장치.
  17. 제15항에 있어서, 데이타 발생기가 선형 피드백 시프트 레지스터인 것을 특징으로 하는 장치.
  18. 제12항에 있어서, 각 데이타 워드가 체크 비트를 포함하는 72비트를 구비하는 것을 특징으로 하는 장치.
  19. 제12항에 있어서, 과도 전력을 피하기 위해 전력이 메모리에 먼저 인가된 후 메모리안으로의 제1데이타 패턴에 대한 기입을 지연시키기 위한 수단을 아울러 구비하는 것을 특징으로 하는 장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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