JPS6125080A - 集積回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の試験方法に関するものである
。

〔従来技術〕

大規模半導体集積回路（以下ｔｓｒ　という）の集積度
は飛躍的に向上しつつあり、回路の素子数、複雑さは増
大する一方である。これに対してその入出力端子数の増
加は比較的緩やかである。このためにＬＳＩの試験にお
いては少ない入出力端子を利用して、多大の論理回路を
検査することとなり、長大な試験信号列をＬＳＩに印加
しても容易にＬＳＩ内部の故障を検出できないという問
題が生じつつある。

斯かる傾向に対してＬＳＩの本来の機能とは別に自己診
断用の回路を内蔵したり、或は試験信号のための特別な
経路をＬＳＩ内に構成しておくという手法が採られる。

このような回路はＬＳＩの実用時の動作とは異なる制御
を受けるのが普通であるから、通常はこの回路のために
特別の端子が必要となる。このような試験用の端子は試
験後には無駄となることは勿論、端子数の増加を招く。

このために端子数に制約がある場合にはこの手法を採る
ことができない。

そこで入出力端子の種々の論理状態のうち、実用時には
生じることのない組合わせをデス１−信号として用いる
という方法がある。しかし、この方法は実用時には現れ
ない人力論理状態の組合わせが残されている場合にのみ
有効である。

更に実用時には２値の論理状態となる入力端子を、第３
の論理状態とすることとして、これを検査用信号とする
方法がある。例えば通常のＬＳＩでは電源電圧より高い
入力電圧は使用されないので、電源電圧を越える人力信
号の判別回路を信号入力回路に設置ノ、電源電圧以上の
信号を検査信号として用いる等の方法である。しかしな
がらこのような入力信号はＣＭＯ５回路ではラッチアッ
プの原因となる可能性があり、実用上制約のある場合が
多い。

〔目的〕

本発明は従来の方法が有する種々の問題点を解決するた
めになされたものであって、試験のための特別の端子を
要せず、また電源電圧を越える入力信号を要しない試験
方法を提供することを目的とする。

〔発明の構成〕

本発明に係る集積回路の試験方法は、半導体集積回路の
信号出力端子に本来出力されるべき論理状態と、前記信
号出力端子の実際の論理状態とを比較する検出回路を半
導体集積回路に設げておき、半導体集積回路の外部から
、前記信号出力端子に本来出力されるべき論理状態と逆
の論理状態を印加した状態とし、この論理状態を前記検
出回路の比較対象とし、比較結果を半導体集積回路の試
験に用いることを特徴とする。

以下にまずその基本的原理を説明する。第１図は原理説
明のための回路図であって、破線で囲繞して示すＬＳＩ
内の出力バノファ駆動線１の論理状態を出カバソファ２
にて低インピーダンスの出力信号として端子４から出力
するようになしである。

そして試験のために検出回路３、ここではエクスクル−
シブＯＲゲートをＬＳＩ内に設けており、出カバソファ
駆動線１及び出力バッファ２出力の論理状態を入力とし
ている。５は検査信号印加回路であり、出カバソファ２
より十分小さなインピーダンスを有している。

叙上の回路の動作を第２図の信号波形図に基づいて説明
する。

実用時には検査信号印加回路５は当然切離されており、
第２図の期間ｔｌ＋　　ｔ２に示すように出力ハンファ
駆動線ｌ　〔第２図（イ）〕及び出カッ＼ソファ２出力
又は端子４〔第２図（ロ）〕の論理状憇は一致しており
、従って検出回路３出力〔第２図（ハ）〕は“θ″であ
る。

而して検査時には検査信号印加回路５が端子４に接続さ
れ、ここに期間１３，１．に示す如く出カバソファ駆動
１１ｉ１１とは逆論理の信号を印加する。

検査信号印加回路５のインピーダンスが出力ハンファ２
のそれよりも十分低いので端子４の論理状態を出カバソ
ファ２の論理状態と異なった状態に強制的になすことが
可能となるのである。その結果検出回路３の２人力は相
異し、その出力は“１”となる。この出力″１″は実用
時には生しることがないから、この“１”の状態を検査
のための信号として用いることができる。

なお端子４の負荷容量による遅延のために実用時におい
て出カバソファ駆動線１の論理状態と出カバソファ２又
は端子４の論理状態とは若干のずれをヰし、その結果両
者は一瞬不一致となるが、この不一致期間は短く、また
出カバソファ駆動線１の論理状態が変化した直後にのみ
生じる現象であるので、この変化直後の検出回路３出力
を無効にするとか積分回路を用いるとかの方法により、
実用時の不都合を回避することは容易である。

〔実施例〕

第３図はカウンタ回路に本発明を適用した場合のロジッ
ク図である。この回路は実用時にはクロック入力端子１
１から入力されたクロックを多数のフリップフロップ１
２．１２・・・を縦続接続してなるカウンタ１３に与え
最終段のフリップフロップ１２出力を出カバソファ１４
に与え、ここから出力端子１５へ与えるべく動作し、単
なる分周器として用いられるべきものである。

カウンタ１３の出力信号即ち本来この回路から出力され
るべき論理状態はエクスクル−シブＯＲゲート１６．エ
クスクル−シブＮＯＲゲート１７の各１人力となり、ま
た信号を遅延させるためにインバータを２段接続してな
る信号遅延用ゲート１８に与えられる。この信号遅延用
ゲート１８の出力はエクスクル−シブＮＯＲゲートＩ７
の他人力となっている。出カバソファ１４の出力又は出
力端子１５の論理状態はエクスクル−シブＯＲゲート１
６の他人力となっている。両ゲート１６．１７の両川力
はＡＮＤゲート１９の入力となっており、ＡＮＤゲート
１９の出力はフリップフロップ１２．１２・・・の共通
り七ソト信号としている。

次にこの回路の動作を第４図の信号波形図に基づいて説
明する。

以下まず本発明方法のために設けられたゲート１６、１
７．１８及び１９の存在が通常時の動作に無関係である
ことを説明する。

第４図にＴｎを付して示した期間が通常の分周動作を示
している。第４図（イ）に示ずカウンタ１３の分周出力
は出カバソファ１４に与えられ、ここからはカウンタ１
３出力より少しく時間ｔｄ）遅れた信号が出力される〔
第４図（ロ）〕。この時間ｔｄの遅れのためにエクスク
ル−シブＯＲデー１−１６からは第４図（ハ）に示す如
く時間幅Ｌｄのパルスがカウンタ１３出力の変化点毎に
出力される。

一方カウンタ１３出力は信号遅延用ゲート１８にて時間
ｔｄ２　（ｔｄ２＞ｔｄ　、）だけ遅れさせられ〔第４
図（ニ）〕で〕エクスクルーシブＮＯＲゲート１へ、そ
の遅れのない信号と共に入力されるのでゲート１７出力
は第４図（ホ）に示すように時間ｔｄ２の間ローレベル
となるパルス信号が得られる。このローレベルの期間は
エクスクル−シブＯＲゲート１６出力の時間Ｌｄ、の短
いパルスと重なるのでＡＮＤゲート１９出力にはパルス
は現れない。

従って通常時には試験のために設けたゲーＨ６゜１７、
１８．１９による影響は皆無である。

次に試験時の動作について説明する。

カウンタ１３は通常時は２つの端子ＩＬ１５の端子のみ
で使用できる。しかしながら回路の試験はこの２つの端
子の通常の機能のみでは困難である。

一般に電源投入後のフリップフロップの状態は不定であ
る。そこで回路の分周機能を試験する為にはクロックを
連続的に入力し、出力が変化する時点をとらえてその時
点から次の出力変化塩の入力クロフク数を計数すること
になる。例えばカウンタ１３が２０段の２進カウンタで
ある場合は最悪の場合には２２°、即ち約１００万回の
クロックを印加する必要がある。この操作は回路の初期
化の為にのみ行われるものであり、回路の機能試験には
無関係である。

本願発明においてはこのような操作を省略することがで
きるのである。即ち第１，２図について説明した如く端
子３を、これから本来出力されるべき論理状態とは逆の
論理状態とする。この例では第４図（ロ）に２点鎖線で
示すように本来ハイレベルを維持する期間Ｘにこれを強
制的にローレベルとする。そうするとエクスクル−シブ
ＯＲゲート１６の２人力は不一致となってその出力にハ
イレベルのパルスＹが現れる。このパルスＹが現れるタ
イミングはエクスクル−シブＮＯＲゲート１７出力がハ
イレベルである期間であるので、ＡＮＤゲート１９には
りセントパルスＺが得られることになる。

これによってカウンタ１３の全フリップフロップ１２゜
１２・・・はりセットされ、カウンタ１３が初期化され
、直ちにクロックを入力して出力端子の変化を捉える試
験を実行できる状態になる。なおフリ・７プフロソプ１
２．１２・・・かりセットされたことによってカウンタ
１３出力は第４図（イ）にＵを付して示すようにローレ
ベルに落ちる。

〔効果〕

以上説明した如き本発明方法による場合は、本来の用途
以外に端子を設けることなく、また実用時の信号の組合
せ状態に制約されることなく、更には高電圧印加のため
にランチアンプを招来する等の虞れもな（ＬＳＩの試験
を行うことが可能となる。

【図面の簡単な説明】

第１図は本発明方法の原理説明のための回路図、第２図
はその動作説明のための電圧波形図、第３図は本発明方
法をカウンタ回路に適用した場合のロジック図、第４図
はその動作説明のための電圧波形図である。 １・・・出カバソファ駆動線　２，１４・・・出力ハノ
ファ　３，１６・・・エクスクル−シブＯＲデーｉ・４
、１１．１５・・・端子　５・・・検査信号印加回路１
７・・・エクスクル−シフ゛Ｎｏｔ？ゲート１９・・・
ＡＮＤゲート 特　許　出願人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 −口　　　　　　　　　　＼ Ｍ開昭６１−２５０８０（５）

Claims (1)

【特許請求の範囲】
1. １、半導体集積回路の信号出力端子に本来出力されるべ
   き論理状態と、前記信号出力端子の実際の論理状態とを
   比較する検出回路を半導体集積回路に設けておき、半導
   体集積回路の外部から、前記信号出力端子に本来出力さ
   れるべき論理状態と逆の論理状態を印加した状態とし、
   この論理状態を前記検出回路の比較対象とし、比較結果
   を半導体集積回路の試験に用いることを特徴とする半導
   体集積回路の試験方法。