JPH05252152A - クロック断検出回路 - Google Patents
クロック断検出回路Info
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- JPH05252152A JPH05252152A JP4046634A JP4663492A JPH05252152A JP H05252152 A JPH05252152 A JP H05252152A JP 4046634 A JP4046634 A JP 4046634A JP 4663492 A JP4663492 A JP 4663492A JP H05252152 A JPH05252152 A JP H05252152A
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- clock
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Abstract
(57)【要約】
【目的】 多数のクロック信号線に対して経済的にクロ
ック信号断を検出する。 【構成】 発振器5と分周器6とを含むクロック発生部
1から複数のパッケージ2−1〜2−nにバッファ7を
介して分配する同一周波数又は異なる周波数のクロック
信号CLK1〜CLKnを入力し、少なくとも何れか一
つのクロック信号の断の時に検出信号を出力する共通断
検出部3と、この共通断検出部3の検出信号をラッチし
て断アラーム信号を出力するラッチ回路4とを備えてい
る。
ック信号断を検出する。 【構成】 発振器5と分周器6とを含むクロック発生部
1から複数のパッケージ2−1〜2−nにバッファ7を
介して分配する同一周波数又は異なる周波数のクロック
信号CLK1〜CLKnを入力し、少なくとも何れか一
つのクロック信号の断の時に検出信号を出力する共通断
検出部3と、この共通断検出部3の検出信号をラッチし
て断アラーム信号を出力するラッチ回路4とを備えてい
る。
Description
【0001】
【産業上の利用分野】本発明は、複数のパッケージに分
配供給されるクロック信号の断検出を行うクロック断検
出回路に関する。通信制御装置や各種の装置は、複数の
パッケージを実装して構成され、各パッケージに搭載さ
れた各種の回路は、基準のクロック信号の位相に同期し
て動作する場合が一般的である。従って、バックボード
の配線断等によりクロック信号が断となると、パッケー
ジに搭載された回路は正常な動作を行うことができなく
なるので、クロック信号の断検出が必要となる。
配供給されるクロック信号の断検出を行うクロック断検
出回路に関する。通信制御装置や各種の装置は、複数の
パッケージを実装して構成され、各パッケージに搭載さ
れた各種の回路は、基準のクロック信号の位相に同期し
て動作する場合が一般的である。従って、バックボード
の配線断等によりクロック信号が断となると、パッケー
ジに搭載された回路は正常な動作を行うことができなく
なるので、クロック信号の断検出が必要となる。
【0002】
【従来の技術】図9は従来例の説明図であり、71は発
振器、72は分周器、73−1〜73−nはパッケージ
(PKG1〜PKGn)、74−1〜74−nはバッフ
ァ(BF)、75−1〜75−nはクロック信号の断検
出回路(DET1〜DETn)、76−1〜76−nは
クロック信号線、77はオア回路(OR)である。
振器、72は分周器、73−1〜73−nはパッケージ
(PKG1〜PKGn)、74−1〜74−nはバッフ
ァ(BF)、75−1〜75−nはクロック信号の断検
出回路(DET1〜DETn)、76−1〜76−nは
クロック信号線、77はオア回路(OR)である。
【0003】高安定度の発振器71の出力信号をマスタ
クロック信号とし、分周器72により所定の周波数のク
ロック信号として、バックボードのクロック信号線76
−1〜76−nにバッファ74−1〜74−nを介して
分配し、実装したパッケージ73−1〜73−nにクロ
ック信号を供給するものである。各パッケージ73−1
〜73−nに供給されるクロック信号が断となると、各
パッケージ73−1〜73−n上の回路が正常動作を行
うことができなくなるので、断検出回路75−1〜75
−nによりクロック信号の断を検出すると、オア回路7
7を介して断検出信号を送出し、図示を省略したアラー
ム回路からクロック断アラーム信号を送出することにな
る。
クロック信号とし、分周器72により所定の周波数のク
ロック信号として、バックボードのクロック信号線76
−1〜76−nにバッファ74−1〜74−nを介して
分配し、実装したパッケージ73−1〜73−nにクロ
ック信号を供給するものである。各パッケージ73−1
〜73−nに供給されるクロック信号が断となると、各
パッケージ73−1〜73−n上の回路が正常動作を行
うことができなくなるので、断検出回路75−1〜75
−nによりクロック信号の断を検出すると、オア回路7
7を介して断検出信号を送出し、図示を省略したアラー
ム回路からクロック断アラーム信号を送出することにな
る。
【0004】断検出回路75−1〜75−nは、例え
ば、リトリガ型のモノステーブル・マルチバイブレータ
により構成され、クロック信号によってトリガされて、
クロック信号の例えば10パルス分のパルス幅の“0”
のパルスを出力する。従って、クロック信号線76−1
〜76−nの何れか一つでも、バッファの障害やクロッ
ク信号線の断線等によりクロック信号が10パルス分以
上の期間断となると、モノステーブル・マルチバイブレ
ータの出力信号が“1”となり、オア回路77から断検
出信号として出力される。
ば、リトリガ型のモノステーブル・マルチバイブレータ
により構成され、クロック信号によってトリガされて、
クロック信号の例えば10パルス分のパルス幅の“0”
のパルスを出力する。従って、クロック信号線76−1
〜76−nの何れか一つでも、バッファの障害やクロッ
ク信号線の断線等によりクロック信号が10パルス分以
上の期間断となると、モノステーブル・マルチバイブレ
ータの出力信号が“1”となり、オア回路77から断検
出信号として出力される。
【0005】又カウンタによって構成された断検出回路
75−1〜75−nも知られており、この場合は、マス
タクロック信号等の高速クロック信号をカウントし、ク
ロック信号線76−1〜76−nのクロック信号によっ
てクリアすることにより、クロック信号断の時は、カウ
ンタのカウント内容がオーバーフローするから、これを
断検出信号とすることになる。
75−1〜75−nも知られており、この場合は、マス
タクロック信号等の高速クロック信号をカウントし、ク
ロック信号線76−1〜76−nのクロック信号によっ
てクリアすることにより、クロック信号断の時は、カウ
ンタのカウント内容がオーバーフローするから、これを
断検出信号とすることになる。
【0006】
【発明が解決しようとする問題点】従来例に於いては、
クロック信号線76−1〜76−n対応に、即ち、実装
するパッケージ73−1〜73−n対応に、クロック断
検出回路75−1〜75−nを設けるものであり、パッ
ケージの実装数が多い装置に於いては、クロック断検出
回路75−1〜75−nも多数必要とし、それぞれにモ
ノステーブル・マルチバイブレータやカウンタ等を設け
るものであるから、コストアップが問題となる。又モノ
ステーブル・マルチバイブレータを用いた構成に於いて
は、時定数を前述のように10パルス分程度に設定する
ものであり、従って、10パルス以下のパルス抜けを検
出できない欠点があった。又カウンタを用いた構成に於
いては、高速クロック信号をカウントする構成とする必
要があるから、高価な構成となる欠点があった。本発明
は、多数のクロック信号線に対しても、経済的にクロッ
ク信号の断を検出することを目的とする。
クロック信号線76−1〜76−n対応に、即ち、実装
するパッケージ73−1〜73−n対応に、クロック断
検出回路75−1〜75−nを設けるものであり、パッ
ケージの実装数が多い装置に於いては、クロック断検出
回路75−1〜75−nも多数必要とし、それぞれにモ
ノステーブル・マルチバイブレータやカウンタ等を設け
るものであるから、コストアップが問題となる。又モノ
ステーブル・マルチバイブレータを用いた構成に於いて
は、時定数を前述のように10パルス分程度に設定する
ものであり、従って、10パルス以下のパルス抜けを検
出できない欠点があった。又カウンタを用いた構成に於
いては、高速クロック信号をカウントする構成とする必
要があるから、高価な構成となる欠点があった。本発明
は、多数のクロック信号線に対しても、経済的にクロッ
ク信号の断を検出することを目的とする。
【0007】
【課題を解決するための手段】本発明のクロック断検出
回路は、図1を参照して説明すると、クロック発生部1
から複数のパッケージ2−1〜2−n(PKG1〜PK
Gn)に分配して供給する同一又は異なる周波数のクロ
ック信号を入力し、少なくとも何れか一つのクロック信
号の断の時に検出信号を出力する共通断検出部3と、こ
の共通断検出部3の検出信号をラッチして断アラーム信
号を出力するラッチ回路4とを備えたものである。
回路は、図1を参照して説明すると、クロック発生部1
から複数のパッケージ2−1〜2−n(PKG1〜PK
Gn)に分配して供給する同一又は異なる周波数のクロ
ック信号を入力し、少なくとも何れか一つのクロック信
号の断の時に検出信号を出力する共通断検出部3と、こ
の共通断検出部3の検出信号をラッチして断アラーム信
号を出力するラッチ回路4とを備えたものである。
【0008】又共通断検出部3は、複数のパッケージ2
−1〜2−nに分配する同一周波数のクロック信号をそ
のまま入力する第1のアンド回路と、反転して入力する
第2のアンド回路と、第1のアンド回路の出力信号を反
転した信号と第2のアンド回路の出力信号とを入力する
第3のアンド回路と、この第3のアンド回路の出力信号
を遅延回路を介してデータ端子に且つ第1のアンド回路
の出力信号をクロック端子にそれぞれ入力するフリップ
フロップと、このフリップフロップの出力信号と第1の
アンド回路の出力信号とを入力する第4のアンド回路と
を備えているものである。
−1〜2−nに分配する同一周波数のクロック信号をそ
のまま入力する第1のアンド回路と、反転して入力する
第2のアンド回路と、第1のアンド回路の出力信号を反
転した信号と第2のアンド回路の出力信号とを入力する
第3のアンド回路と、この第3のアンド回路の出力信号
を遅延回路を介してデータ端子に且つ第1のアンド回路
の出力信号をクロック端子にそれぞれ入力するフリップ
フロップと、このフリップフロップの出力信号と第1の
アンド回路の出力信号とを入力する第4のアンド回路と
を備えているものである。
【0009】又共通断検出部3は、複数のパッケージ2
−1〜2−nに分配する同一周波数のクロック信号をア
ドレス信号とし、このアドレス信号がオール“1”及び
オール“0”以外の時にクロック信号の断検出信号が読
出されるリードオンリメモリにより構成される。
−1〜2−nに分配する同一周波数のクロック信号をア
ドレス信号とし、このアドレス信号がオール“1”及び
オール“0”以外の時にクロック信号の断検出信号が読
出されるリードオンリメモリにより構成される。
【0010】又共通断検出部3は、複数のパッケージ2
−1〜2−nに分配供給するそれぞれ異なる周波数のク
ロック信号と、シーケンス信号との和をアドレス信号と
し、このアドレス信号によってシーケンス信号が読出さ
れると共に、所定以外のアドレス信号の時に、クロック
信号の断検出信号が読出されるリードオンリメモリによ
り構成される。
−1〜2−nに分配供給するそれぞれ異なる周波数のク
ロック信号と、シーケンス信号との和をアドレス信号と
し、このアドレス信号によってシーケンス信号が読出さ
れると共に、所定以外のアドレス信号の時に、クロック
信号の断検出信号が読出されるリードオンリメモリによ
り構成される。
【0011】
【作用】クロック発生部1は、例えば、水晶発振器等の
高安定度の発振器5と分周器6とからなり、この分周器
6を1個とすると、各パッケージ2−1〜2−nに同一
周波数のクロック信号を供給することができ、又複数の
異なる分周比の分周器を設けた場合、或いは同一の分周
比の分周器を縦続接続した場合は、異なる周波数のクロ
ック信号を供給することができる。又クロック発生部1
からバッファ(BF)7を介してクロック信号線にクロ
ック信号CLK1〜CLKnが分配供給され、それらの
クロック信号CLK1〜CLKnは実装したパッケージ
2−1〜2−nに供給される。共通断検出部3は、各ク
ロック信号線のクロック信号CLK1〜CLKnを入力
して、何れか一つのクロック信号でも断となると、断検
出信号をラッチ回路4に加え、このラッチ回路4から断
アラーム信号を出力する。
高安定度の発振器5と分周器6とからなり、この分周器
6を1個とすると、各パッケージ2−1〜2−nに同一
周波数のクロック信号を供給することができ、又複数の
異なる分周比の分周器を設けた場合、或いは同一の分周
比の分周器を縦続接続した場合は、異なる周波数のクロ
ック信号を供給することができる。又クロック発生部1
からバッファ(BF)7を介してクロック信号線にクロ
ック信号CLK1〜CLKnが分配供給され、それらの
クロック信号CLK1〜CLKnは実装したパッケージ
2−1〜2−nに供給される。共通断検出部3は、各ク
ロック信号線のクロック信号CLK1〜CLKnを入力
して、何れか一つのクロック信号でも断となると、断検
出信号をラッチ回路4に加え、このラッチ回路4から断
アラーム信号を出力する。
【0012】又クロック発生部1から各パッケージ2−
1〜2−nに同一周波数のクロック信号を分配供給する
場合、共通断検出部3を論理回路により構成し、第1の
アンド回路は、クロック信号CLK1〜CLKnの何れ
か一つでもローベル固定の断となったことを検出し、第
2のアンド回路は、クロック信号CLK1〜CLKnの
何れか一つでもハイレベル固定の断となったことを検出
する。そして、第3のアンド回路は、第1,第2のアン
ド回路によりローベル固定のクロック信号断、又はハイ
レベル固定のクロック信号断を検出した時に、“1”の
出力信号を出力する構成とし、その出力信号を遅延回路
を介してフリップフロップのデータ端子に加え、又第1
のアンド回路の出力信号をクロック端子に加えることに
より、クロック信号断の場合及びクロック信号CLK1
〜CLKnの相互の位相が許容値以上にずれた場合に、
フリップフロップの出力がローレベルとなり、クロック
信号の断及び位相ずれを検出することができる。
1〜2−nに同一周波数のクロック信号を分配供給する
場合、共通断検出部3を論理回路により構成し、第1の
アンド回路は、クロック信号CLK1〜CLKnの何れ
か一つでもローベル固定の断となったことを検出し、第
2のアンド回路は、クロック信号CLK1〜CLKnの
何れか一つでもハイレベル固定の断となったことを検出
する。そして、第3のアンド回路は、第1,第2のアン
ド回路によりローベル固定のクロック信号断、又はハイ
レベル固定のクロック信号断を検出した時に、“1”の
出力信号を出力する構成とし、その出力信号を遅延回路
を介してフリップフロップのデータ端子に加え、又第1
のアンド回路の出力信号をクロック端子に加えることに
より、クロック信号断の場合及びクロック信号CLK1
〜CLKnの相互の位相が許容値以上にずれた場合に、
フリップフロップの出力がローレベルとなり、クロック
信号の断及び位相ずれを検出することができる。
【0013】又共通断検出部3をリードオンリメモリに
より構成した場合に、同一周波数のクロック信号をアド
レス信号とし、オール“1”又はオール“0”の場合、
即ち、同一周波数且つ同一位相の場合は正常と判断する
信号をリードオンリメモリから読出し、それ以外のアド
レス信号の場合は、クロック信号の断又は位相ずれの検
出信号を読出すことができる。
より構成した場合に、同一周波数のクロック信号をアド
レス信号とし、オール“1”又はオール“0”の場合、
即ち、同一周波数且つ同一位相の場合は正常と判断する
信号をリードオンリメモリから読出し、それ以外のアド
レス信号の場合は、クロック信号の断又は位相ずれの検
出信号を読出すことができる。
【0014】又各クロック信号の周波数が異なる場合、
リードオンリメモリにはシーケンス信号と断検出信号と
を記憶させておき、各クロック信号とシーケンス信号と
の和をアドレス信号とすることにより、各クロック信号
が正常の場合は、次のシーケンス信号が読出され、クロ
ック信号断の場合は、次の正しいシーケンス信号が読出
されずに、断検出信号が読出される。
リードオンリメモリにはシーケンス信号と断検出信号と
を記憶させておき、各クロック信号とシーケンス信号と
の和をアドレス信号とすることにより、各クロック信号
が正常の場合は、次のシーケンス信号が読出され、クロ
ック信号断の場合は、次の正しいシーケンス信号が読出
されずに、断検出信号が読出される。
【0015】
【実施例】図2は本発明の一実施例の説明図であり、共
通断検出部を論理回路により構成した場合を示し、11
は第1のアンド回路(AND)、12は第2のアンド回
路(AND)、13は第3のアンド回路(AND)、1
4は第4のアンド回路(AND)、15はフリップフロ
ップ、16,17はインバータ、18は遅延回路(D
L)、19はモノマルチバイブレータ(MMV)、PK
G1〜PKGnは図1に於けるパッケージを示し、それ
ぞれクロック信号CLK1〜CLKnが図1のバッファ
7を介して分配される場合を示す。
通断検出部を論理回路により構成した場合を示し、11
は第1のアンド回路(AND)、12は第2のアンド回
路(AND)、13は第3のアンド回路(AND)、1
4は第4のアンド回路(AND)、15はフリップフロ
ップ、16,17はインバータ、18は遅延回路(D
L)、19はモノマルチバイブレータ(MMV)、PK
G1〜PKGnは図1に於けるパッケージを示し、それ
ぞれクロック信号CLK1〜CLKnが図1のバッファ
7を介して分配される場合を示す。
【0016】クロック信号CLK1〜CLKnは、第1
のアンド回路11に入力されると共に、インバータ16
により反転されて第2のアンド回路12に入力される。
従って、同一周波数で同一位相のクロック信号CLK1
〜CLKnの場合に、クロック信号CLK1〜CLKn
が正常であれば、オール“1”又はオール“0”となる
から、アンド回路11,12の出力信号は交互に反転
し、アンド回路11の出力信号が“0”の時に、アンド
回路12の出力信号が“1”となり、アンド回路11の
出力信号はインバータ17を介して第3のアンド回路1
3に入力されるから、このアンド回路13の出力信号
は、クロック信号CLK1〜CLKnに対応して
“1”,“0”の繰り返しとなり、遅延回路18を介し
てフリップフロップ15のデータ端子Dに加えられ、ア
ンド回路11の出力信号がフリップフロップ15のクロ
ック端子Cに加えられるから、フリップフロップ15の
出力端子Qはハイレベルを維持する。従って、第4のア
ンド回路14の出力信号は、アンド回路11の出力信号
と同一となり、モノマルチバイブレータ19がクロック
信号CLK1〜CLKnの周期毎にトリガされる。この
モノマルチバイブレータ19は、図1のラッチ回路4に
相当し、リトリガ型の構成として、トリガされることに
より、所定時間“0”を出力し、所定時間経過してもト
リガされない時に“1”を出力する。
のアンド回路11に入力されると共に、インバータ16
により反転されて第2のアンド回路12に入力される。
従って、同一周波数で同一位相のクロック信号CLK1
〜CLKnの場合に、クロック信号CLK1〜CLKn
が正常であれば、オール“1”又はオール“0”となる
から、アンド回路11,12の出力信号は交互に反転
し、アンド回路11の出力信号が“0”の時に、アンド
回路12の出力信号が“1”となり、アンド回路11の
出力信号はインバータ17を介して第3のアンド回路1
3に入力されるから、このアンド回路13の出力信号
は、クロック信号CLK1〜CLKnに対応して
“1”,“0”の繰り返しとなり、遅延回路18を介し
てフリップフロップ15のデータ端子Dに加えられ、ア
ンド回路11の出力信号がフリップフロップ15のクロ
ック端子Cに加えられるから、フリップフロップ15の
出力端子Qはハイレベルを維持する。従って、第4のア
ンド回路14の出力信号は、アンド回路11の出力信号
と同一となり、モノマルチバイブレータ19がクロック
信号CLK1〜CLKnの周期毎にトリガされる。この
モノマルチバイブレータ19は、図1のラッチ回路4に
相当し、リトリガ型の構成として、トリガされることに
より、所定時間“0”を出力し、所定時間経過してもト
リガされない時に“1”を出力する。
【0017】図3は本発明の一実施例の動作説明図であ
り、クロック信号CLK1,CLK2は正常であるが、
クロック信号CLK3がローレベルL固定の断状態とな
ると、アンド回路11の出力信号は(a)に示すように
ローレベルLとなり、アンド回路12の出力信号は
(b)に示すように、クロック信号CLK1,CLK2
の位相を反転したものとなる。従って、アンド回路13
の出力信号は、アンド回路12の出力信号と同一とな
り、遅延回路18を介してフリップフロップ15のデー
タ端子Dに加えられる。しかし、フリップフロップ15
のクロック端子Cには、(a)に示すアンド回路11の
出力信号が加えられるから、フリップフロップ15の出
力端子Qは(c)に示すようにローレベルLとなる。従
って、アンド回路14の出力信号は(d)に示すように
ローレベルLとなるから、モノマルチバイブレータ19
をトリガできなくなり、“1”のクロック断検出信号が
出力される。
り、クロック信号CLK1,CLK2は正常であるが、
クロック信号CLK3がローレベルL固定の断状態とな
ると、アンド回路11の出力信号は(a)に示すように
ローレベルLとなり、アンド回路12の出力信号は
(b)に示すように、クロック信号CLK1,CLK2
の位相を反転したものとなる。従って、アンド回路13
の出力信号は、アンド回路12の出力信号と同一とな
り、遅延回路18を介してフリップフロップ15のデー
タ端子Dに加えられる。しかし、フリップフロップ15
のクロック端子Cには、(a)に示すアンド回路11の
出力信号が加えられるから、フリップフロップ15の出
力端子Qは(c)に示すようにローレベルLとなる。従
って、アンド回路14の出力信号は(d)に示すように
ローレベルLとなるから、モノマルチバイブレータ19
をトリガできなくなり、“1”のクロック断検出信号が
出力される。
【0018】又クロック信号CLK3が前述の場合と反
対に、ハイレベルH固定で断状態となると、アンド回路
11の出力信号は(e)に示すようにクロック信号CL
K1,CLK2の位相と同一となるが、アンド回路12
の出力信号は(f)に示すようにローレベルLとなる。
従って、アンド回路13の出力信号もローレベルとなる
から、フリップフロップ15の出力端子Qは(g)に示
すようにローレベルLとなる。それによって、アンド回
路14の出力信号もローレベルLとなり、モノマルチバ
イブレータ19のトリガができないので、“1”のクロ
ック断検出信号が出力される。
対に、ハイレベルH固定で断状態となると、アンド回路
11の出力信号は(e)に示すようにクロック信号CL
K1,CLK2の位相と同一となるが、アンド回路12
の出力信号は(f)に示すようにローレベルLとなる。
従って、アンド回路13の出力信号もローレベルとなる
から、フリップフロップ15の出力端子Qは(g)に示
すようにローレベルLとなる。それによって、アンド回
路14の出力信号もローレベルLとなり、モノマルチバ
イブレータ19のトリガができないので、“1”のクロ
ック断検出信号が出力される。
【0019】又クロック信号CLK1,CLK2に対し
て、クロック信号CLK3が、CLK3´で示すよう
に、位相が反転した場合、アンド回路11,12の出力
信号は(h),(i)に示すようにローレベルLとな
る。従って、アンド回路13の出力信号もローレベルL
となり、フリップフロップ15の出力端子Qは(j)に
示すようにローレベルLとなるから、前述の場合と同様
に、モノマルチバイブレータ19のトリガができないの
で、“1”のクロック断検出信号が出力される。
て、クロック信号CLK3が、CLK3´で示すよう
に、位相が反転した場合、アンド回路11,12の出力
信号は(h),(i)に示すようにローレベルLとな
る。従って、アンド回路13の出力信号もローレベルL
となり、フリップフロップ15の出力端子Qは(j)に
示すようにローレベルLとなるから、前述の場合と同様
に、モノマルチバイブレータ19のトリガができないの
で、“1”のクロック断検出信号が出力される。
【0020】又図4に示す本発明の一実施例の動作説明
図に於いて、クロック信号CLK1,CLK3,CLK
4に対して、クロック信号CLK2の位相が90°ずれ
た場合、アンド回路11の出力信号は(a)に示すよう
に、クロック信号のパルス幅の半分のパルスとなり、又
アンド回路12の出力信号も(b)に示すように、クロ
ック信号のパルス幅の半分のパルスとなる。そして、ア
ンド回路11の出力信号がインバータ17により反転さ
れてアンド回路13に加えられるから、アンド回路13
からアンド回路12の出力信号がそのまま出力される。
そして、遅延回路18を介して(c)に示す信号とな
り、フリップフロップ15のデータ端子Dに加えられ
る。フリップフロップ15のクロック端子Cには(a)
に示すアンド回路11の出力信号が加えられるから、フ
リップフロップ15の出力端子Qは、(d)に示すよう
にローレベルLとなる。従って、アンド回路14の出力
信号も(e)に示すようにローレベルLとなるから、モ
ノマルチバイブレータ19のトリガができないことにな
り、“1”のクロック断検出信号が出力される。
図に於いて、クロック信号CLK1,CLK3,CLK
4に対して、クロック信号CLK2の位相が90°ずれ
た場合、アンド回路11の出力信号は(a)に示すよう
に、クロック信号のパルス幅の半分のパルスとなり、又
アンド回路12の出力信号も(b)に示すように、クロ
ック信号のパルス幅の半分のパルスとなる。そして、ア
ンド回路11の出力信号がインバータ17により反転さ
れてアンド回路13に加えられるから、アンド回路13
からアンド回路12の出力信号がそのまま出力される。
そして、遅延回路18を介して(c)に示す信号とな
り、フリップフロップ15のデータ端子Dに加えられ
る。フリップフロップ15のクロック端子Cには(a)
に示すアンド回路11の出力信号が加えられるから、フ
リップフロップ15の出力端子Qは、(d)に示すよう
にローレベルLとなる。従って、アンド回路14の出力
信号も(e)に示すようにローレベルLとなるから、モ
ノマルチバイブレータ19のトリガができないことにな
り、“1”のクロック断検出信号が出力される。
【0021】又クロック信号CLK1,CLK3に対す
るクロック信号CLK2の位相が、CLK2´に示すよ
うに、許容値以内の遅延の場合は、アンド回路11の出
力信号は(f)に、アンド回路12の出力信号は(g)
にそれぞれ示すものとなり、アンド回路12の出力信号
は遅延回路18を介して(h)に示す信号となって、フ
リップフロップ15のデータ端子Dに加えられる。従っ
て、アンド回路11の出力信号をクロック端子Cに加え
ることにより、フリップフロップ15の出力端子Qは
(i)に示すようにハイレベルHとなり、アンド回路1
4の出力信号は、(j)に示すものとなるから、モノマ
ルチバイブレータ19はトリガされる。即ち、“1”の
クロック断検出信号は出力されない。
るクロック信号CLK2の位相が、CLK2´に示すよ
うに、許容値以内の遅延の場合は、アンド回路11の出
力信号は(f)に、アンド回路12の出力信号は(g)
にそれぞれ示すものとなり、アンド回路12の出力信号
は遅延回路18を介して(h)に示す信号となって、フ
リップフロップ15のデータ端子Dに加えられる。従っ
て、アンド回路11の出力信号をクロック端子Cに加え
ることにより、フリップフロップ15の出力端子Qは
(i)に示すようにハイレベルHとなり、アンド回路1
4の出力信号は、(j)に示すものとなるから、モノマ
ルチバイブレータ19はトリガされる。即ち、“1”の
クロック断検出信号は出力されない。
【0022】フリップフロップ15を省略しても、共通
断検出部として動作するが、アンド回路14の出力信号
のパルス幅が非常に狭くなる場合が生じて、モノマルチ
バイブレータ19をトリガできない場合がある。このよ
うな場合は、図2の実施例に示すように、フリップフロ
ップ15を設けることにより、動作が安定化する。又モ
ノマルチバイブレータ19は、アンド回路14の出力信
号でリセットされるカウンタにより構成し、図示を省略
したクロック信号をカウントし、クロック信号CLK1
〜CLKnの何れか一つでも断となった時に、リセット
されないことによりオーバーフロー信号が出力されるか
ら、それをクロック断検出信号とすることができる。
断検出部として動作するが、アンド回路14の出力信号
のパルス幅が非常に狭くなる場合が生じて、モノマルチ
バイブレータ19をトリガできない場合がある。このよ
うな場合は、図2の実施例に示すように、フリップフロ
ップ15を設けることにより、動作が安定化する。又モ
ノマルチバイブレータ19は、アンド回路14の出力信
号でリセットされるカウンタにより構成し、図示を省略
したクロック信号をカウントし、クロック信号CLK1
〜CLKnの何れか一つでも断となった時に、リセット
されないことによりオーバーフロー信号が出力されるか
ら、それをクロック断検出信号とすることができる。
【0023】図5は本発明の他の実施例の説明図であ
り、21はクロック発生部、22−1〜22−nはパッ
ケージ(PKG1〜PKGn)、23は共通断検出部を
構成するリードオンリメモリ(ROM)、24はラッチ
回路を構成するフリップフロップ、25は発振器、2
6,27は分周器、28はバッファ(BF)、CLK1
〜CLKnはクロック信号、MCLKはマスタクロック
信号、ACLKは断検出用クロック信号である。
り、21はクロック発生部、22−1〜22−nはパッ
ケージ(PKG1〜PKGn)、23は共通断検出部を
構成するリードオンリメモリ(ROM)、24はラッチ
回路を構成するフリップフロップ、25は発振器、2
6,27は分周器、28はバッファ(BF)、CLK1
〜CLKnはクロック信号、MCLKはマスタクロック
信号、ACLKは断検出用クロック信号である。
【0024】クロック発生部21からバッファ28を介
して各パッケージ22−1〜22−nに分配されるクロ
ック信号CLK1〜CLKnを、リードオンリメモリ2
3のアドレス信号とするものであり、クロック信号CL
K1〜CLKnが総て同一周波数で且つ同一位相の場
合、そのアドレス信号は、オール“1”又は“0”とな
る。リードオンリメモリ23は、オール“1”又はオー
ル“0”のアドレス信号に対して、例えば、“0”を読
出し、その他のパターンのアドレス信号に対しては
“1”を読出す記憶内容とし、フリップフロップ24の
クロック端子Cに加える断検出用クロック信号ACLK
を、クロック信号CLK1〜CLKnの2倍の周波数と
し、例えば、その立下りでフリップフロップ24がデー
タ端子Dに加えられるリードオンリメモリ23の読出信
号をセットする構成とすると、クロック信号CLK1〜
CLKnが正常の場合は、フリップフロップ24の出力
端子Qは常に“0”となる。しかし、クロック信号CL
K1〜CLKnの何れか一つでも断、或いは1/2周期
以上の位相ずれが生じると、リードオンリメモリ24か
ら“1”が読出されるので、フリップフロップ24の出
力端子Qは“1”となる。即ち、クロック信号の断検出
が行われる。
して各パッケージ22−1〜22−nに分配されるクロ
ック信号CLK1〜CLKnを、リードオンリメモリ2
3のアドレス信号とするものであり、クロック信号CL
K1〜CLKnが総て同一周波数で且つ同一位相の場
合、そのアドレス信号は、オール“1”又は“0”とな
る。リードオンリメモリ23は、オール“1”又はオー
ル“0”のアドレス信号に対して、例えば、“0”を読
出し、その他のパターンのアドレス信号に対しては
“1”を読出す記憶内容とし、フリップフロップ24の
クロック端子Cに加える断検出用クロック信号ACLK
を、クロック信号CLK1〜CLKnの2倍の周波数と
し、例えば、その立下りでフリップフロップ24がデー
タ端子Dに加えられるリードオンリメモリ23の読出信
号をセットする構成とすると、クロック信号CLK1〜
CLKnが正常の場合は、フリップフロップ24の出力
端子Qは常に“0”となる。しかし、クロック信号CL
K1〜CLKnの何れか一つでも断、或いは1/2周期
以上の位相ずれが生じると、リードオンリメモリ24か
ら“1”が読出されるので、フリップフロップ24の出
力端子Qは“1”となる。即ち、クロック信号の断検出
が行われる。
【0025】図6は本発明の更に他の実施例の説明図で
あり、31はクロック発生部、32は発振器、33,3
4,35,36は分周器、37は立上り微分回路(D
F)、38〜41はバッファ(BF)、42はリードオ
ンリメモリ(ROM)、43は1ビットシフト用のラッ
チ回路、44はフリップフロップ、CLKA,CLK
B,CLKC,CLKDはそれぞれ異なる周波数のクロ
ック信号である。
あり、31はクロック発生部、32は発振器、33,3
4,35,36は分周器、37は立上り微分回路(D
F)、38〜41はバッファ(BF)、42はリードオ
ンリメモリ(ROM)、43は1ビットシフト用のラッ
チ回路、44はフリップフロップ、CLKA,CLK
B,CLKC,CLKDはそれぞれ異なる周波数のクロ
ック信号である。
【0026】この実施例は、複数のパッケージ(図示を
省略)に、クロック発生部31からバッファ38〜41
を介してそれぞれ周波数の異なるクロック信号CLKA
〜CLKDを供給する場合に、クロック信号CLKB〜
CLKDの断検出を行う場合を示し、例えば、分周器3
3〜36をそれぞれ2分周を行う同一の構成とすると、
クロック信号CLKA〜CLKDの周波数FA〜FD
は、FA=2・FB=4・FC=8・FDの関係とな
る。
省略)に、クロック発生部31からバッファ38〜41
を介してそれぞれ周波数の異なるクロック信号CLKA
〜CLKDを供給する場合に、クロック信号CLKB〜
CLKDの断検出を行う場合を示し、例えば、分周器3
3〜36をそれぞれ2分周を行う同一の構成とすると、
クロック信号CLKA〜CLKDの周波数FA〜FD
は、FA=2・FB=4・FC=8・FDの関係とな
る。
【0027】又ラッチ回路43のデータ端子Dに、リー
ドオンリメモリ42からのシーケンス信号が入力され、
クロック端子Cにクロック信号CLKAが入力され、リ
セット端子Rに立上り微分回路37の出力信号が入力さ
れる。又リードオンリメモリ42に、クロック信号CL
KB〜CLKDとラッチ回路43の出力端子Qからの出
力信号とがアドレス信号として加えられ、シーケンス信
号とクロック断の有無を示す信号とが読出され、この信
号はフリップフロップ44のデータ端子Dに加えられ、
クロック端子Cにクロック信号CLKAが加えられ、出
力端子Qからクロック断の有無の信号が出力される。
ドオンリメモリ42からのシーケンス信号が入力され、
クロック端子Cにクロック信号CLKAが入力され、リ
セット端子Rに立上り微分回路37の出力信号が入力さ
れる。又リードオンリメモリ42に、クロック信号CL
KB〜CLKDとラッチ回路43の出力端子Qからの出
力信号とがアドレス信号として加えられ、シーケンス信
号とクロック断の有無を示す信号とが読出され、この信
号はフリップフロップ44のデータ端子Dに加えられ、
クロック端子Cにクロック信号CLKAが加えられ、出
力端子Qからクロック断の有無の信号が出力される。
【0028】図7は本発明の更に他の実施例の動作説明
図であり、(a)〜(d)はクロック信号CLKA〜C
LKD、(e)は立上り微分回路37の出力信号、
(f)はクロック信号CLKB〜CLKDによるアドレ
ス信号、(g)はシーケンス信号を示す。即ち、時刻t
1に於いては、クロック信号CLKB〜CLKDはオー
ル“1”となるから、それによるアドレス信号は、“1
11”=7となり、シーケンス信号は“001”=1と
なる。次の時刻t2に於いては、クロック信号CLKB
〜CLKDによるアドレス信号は、“110”=6とな
り、シーケンス信号は“010”=2となる。この時、
時刻t1に於いて読出されたシーケンス信号の「1」と
クロック信号CLKB〜CLKDによるアドレス信号の
「6」とがリードオンリメモリ42に加えられることに
なる。
図であり、(a)〜(d)はクロック信号CLKA〜C
LKD、(e)は立上り微分回路37の出力信号、
(f)はクロック信号CLKB〜CLKDによるアドレ
ス信号、(g)はシーケンス信号を示す。即ち、時刻t
1に於いては、クロック信号CLKB〜CLKDはオー
ル“1”となるから、それによるアドレス信号は、“1
11”=7となり、シーケンス信号は“001”=1と
なる。次の時刻t2に於いては、クロック信号CLKB
〜CLKDによるアドレス信号は、“110”=6とな
り、シーケンス信号は“010”=2となる。この時、
時刻t1に於いて読出されたシーケンス信号の「1」と
クロック信号CLKB〜CLKDによるアドレス信号の
「6」とがリードオンリメモリ42に加えられることに
なる。
【0029】次の時刻t3に於いては、クロック信号C
LKB〜CLKDによるアドレス信号は、“101”=
5となり、シーケンス信号は“011”=3となる。こ
の時、時刻t2に於いて読出されたシーケンス信号の
「2」とクロック信号CLKB〜CLKDによるアドレ
ス信号とがリードオンリメモリ42に加えられる。以下
同様にしてリードオンリメモリ42のアクセスが行われ
る。即ち、クロック信号CLKB〜CLKDが正常なら
ば、リードオンリメモリ42のアクセスアドレスは、ク
ロック信号CLKB〜CLKDと1時刻前に読出された
シーケンス信号との和の「7」となるから、このアドレ
スからは、クロック断ではないことを示す“0”が読出
されるように、リードオンリメモリ42を構成すること
になる。そして、時刻t8が過ぎると、クロック信号C
LKDの立上りのタイミングで、立上り微分回路37か
ら(e)に示す信号が出力され、ラッチ回路43はリセ
ットされる。
LKB〜CLKDによるアドレス信号は、“101”=
5となり、シーケンス信号は“011”=3となる。こ
の時、時刻t2に於いて読出されたシーケンス信号の
「2」とクロック信号CLKB〜CLKDによるアドレ
ス信号とがリードオンリメモリ42に加えられる。以下
同様にしてリードオンリメモリ42のアクセスが行われ
る。即ち、クロック信号CLKB〜CLKDが正常なら
ば、リードオンリメモリ42のアクセスアドレスは、ク
ロック信号CLKB〜CLKDと1時刻前に読出された
シーケンス信号との和の「7」となるから、このアドレ
スからは、クロック断ではないことを示す“0”が読出
されるように、リードオンリメモリ42を構成すること
になる。そして、時刻t8が過ぎると、クロック信号C
LKDの立上りのタイミングで、立上り微分回路37か
ら(e)に示す信号が出力され、ラッチ回路43はリセ
ットされる。
【0030】図8は前述のようなアドレスとデータとの
説明図であり、アドレスA0〜A5のうち、アドレスの
下位3ビットA0,A1,A2がクロック信号CLK
D,CLKC,CLKBに対応して、アドレスの上位3
ビットA3,A4,A5が、1時刻前に読出されたラッ
チ回路43の出力のシーケンス信号であって、このシー
ケンス信号は、リードオンリメモリ42のアドレス対応
のデータD0〜D3のうちの3ビットD1,D2,D3
である。そして、最下位ビットD0が断検出信号を示
し、図示以外のアドレスの場合は、データD0は“1”
となって断検出を示すことになる。又リードオンリメモ
リ42のアクセスアドレスとして、A0〜A5の6ビッ
トを用いることも可能であるが、(A0〜A2)+(A
3〜A5)の加算を行ったアドレス信号を用いることも
可能であり、この場合は、クロック信号が正常であれ
ば、常に同一アクセスアドレス(“111”)となる。
説明図であり、アドレスA0〜A5のうち、アドレスの
下位3ビットA0,A1,A2がクロック信号CLK
D,CLKC,CLKBに対応して、アドレスの上位3
ビットA3,A4,A5が、1時刻前に読出されたラッ
チ回路43の出力のシーケンス信号であって、このシー
ケンス信号は、リードオンリメモリ42のアドレス対応
のデータD0〜D3のうちの3ビットD1,D2,D3
である。そして、最下位ビットD0が断検出信号を示
し、図示以外のアドレスの場合は、データD0は“1”
となって断検出を示すことになる。又リードオンリメモ
リ42のアクセスアドレスとして、A0〜A5の6ビッ
トを用いることも可能であるが、(A0〜A2)+(A
3〜A5)の加算を行ったアドレス信号を用いることも
可能であり、この場合は、クロック信号が正常であれ
ば、常に同一アクセスアドレス(“111”)となる。
【0031】本発明は、前述の各実施例のみに限定され
るものではなく、同一周波数の複数のクロック信号と、
異なる周波数の複数のクロック信号とが混在して、それ
ぞれパッケージに分配される構成に於いても、共通断検
出部によって、一つでもクロック信号が断又は許容値以
上の位相ずれを検出することができる。
るものではなく、同一周波数の複数のクロック信号と、
異なる周波数の複数のクロック信号とが混在して、それ
ぞれパッケージに分配される構成に於いても、共通断検
出部によって、一つでもクロック信号が断又は許容値以
上の位相ずれを検出することができる。
【0032】
【発明の効果】以上説明したように、本発明は、クロッ
ク発生部1から複数のパッケージに分配して供給する同
一又は異なる周波数のクロック信号を入力して、何れか
一つのクロック信号でも断となった時に検出信号を出力
する共通断検出部3を設けたことにより、簡単な構成と
して経済化を図ることができる。又クロック信号の断の
みでなく、位相ずれが許容値以上に大きくなった場合も
検出することができる利点がある。
ク発生部1から複数のパッケージに分配して供給する同
一又は異なる周波数のクロック信号を入力して、何れか
一つのクロック信号でも断となった時に検出信号を出力
する共通断検出部3を設けたことにより、簡単な構成と
して経済化を図ることができる。又クロック信号の断の
みでなく、位相ずれが許容値以上に大きくなった場合も
検出することができる利点がある。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】本発明の一実施例の説明図である。
【図3】本発明の一実施例の動作説明図である。
【図4】本発明の一実施例の動作説明図である。
【図5】本発明の他の実施例の説明図である。
【図6】本発明の更に他の実施例の説明図である。
【図7】本発明の更に他の実施例の動作説明図である。
【図8】アドレスとデータとの説明図である。
【図9】従来例の説明図である。
1 クロック発生部 2−1〜2−n パッケージ(PKG1〜PKGn) 3 共通断検出部 4 ラッチ回路 5 発振器 6 分周器 7 バッファ(BF)
Claims (4)
- 【請求項1】 クロック発生部(1)から複数のパッケ
ージ(2−1〜2−n)に分配して供給する同一又は異
なる周波数のクロック信号を入力し、少なくとも何れか
一つのクロック信号の断の時に検出信号を出力する共通
断検出部(3)と、該共通断検出部(3)の検出信号を
ラッチして断アラーム信号を出力するラッチ回路(4)
とを備えたことを特徴とするクロック断検出回路。 - 【請求項2】 前記共通断検出部(3)は、前記複数の
パッケージ(2−1〜2−n)に分配供給する同一周波
数のクロック信号をそのまま入力する第1のアンド回路
と、反転して入力する第2のアンド回路と、前記第1の
アンド回路の出力信号を反転した信号と前記第2のアン
ド回路の出力信号とを入力する第3のアンド回路と、該
第3のアンド回路の出力信号を遅延回路を介してデータ
端子に、前記第1のアンド回路の出力信号をクロック端
子にそれぞれ入力するフリップフロップと、該フリップ
フロップの出力信号と前記第1のアンド回路の出力信号
とを入力する第4のアンド回路とを備えていることを特
徴とする請求項1記載のクロック断検出回路。 - 【請求項3】 前記共通断検出部(3)は、前記複数の
パッケージ(2−1〜2−n)に分配供給する同一周波
数のクロック信号をアドレス信号とし、該アドレス信号
がオール“1”及びオール“0”以外の時にクロック信
号の断検出信号が読出されるリードオンリメモリにより
構成したことを特徴とする請求項1記載のクロック断検
出回路。 - 【請求項4】 前記共通断検出部(3)は、前記複数の
パッケージ(2−1〜2−n)に分配供給するそれぞれ
異なる周波数のクロック信号と、シーケンス信号との和
をアドレス信号とし、該アドレス信号によって前記シー
ケンス信号が読出されると共に、所定以外のアドレス信
号の時にクロック信号の断検出信号が読出されるリード
オンリメモリにより構成したことを特徴とする請求項1
記載のクロック断検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4046634A JP2701187B2 (ja) | 1992-03-04 | 1992-03-04 | クロック断検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4046634A JP2701187B2 (ja) | 1992-03-04 | 1992-03-04 | クロック断検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05252152A true JPH05252152A (ja) | 1993-09-28 |
JP2701187B2 JP2701187B2 (ja) | 1998-01-21 |
Family
ID=12752731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4046634A Expired - Fee Related JP2701187B2 (ja) | 1992-03-04 | 1992-03-04 | クロック断検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2701187B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007091332A1 (ja) * | 2006-02-10 | 2007-08-16 | Fujitsu Limited | 接続検出回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6198425A (ja) * | 1984-10-19 | 1986-05-16 | Fujitsu Ltd | クロツク同期ずれ検出方式 |
JPS62202238A (ja) * | 1986-02-28 | 1987-09-05 | Nec Corp | クロツク障害検出回路 |
JPS6379121A (ja) * | 1986-09-24 | 1988-04-09 | Nec Corp | クロツク分配システム |
JPS6379122A (ja) * | 1986-09-24 | 1988-04-09 | Nec Corp | クロツク分配システム |
-
1992
- 1992-03-04 JP JP4046634A patent/JP2701187B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6198425A (ja) * | 1984-10-19 | 1986-05-16 | Fujitsu Ltd | クロツク同期ずれ検出方式 |
JPS62202238A (ja) * | 1986-02-28 | 1987-09-05 | Nec Corp | クロツク障害検出回路 |
JPS6379121A (ja) * | 1986-09-24 | 1988-04-09 | Nec Corp | クロツク分配システム |
JPS6379122A (ja) * | 1986-09-24 | 1988-04-09 | Nec Corp | クロツク分配システム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007091332A1 (ja) * | 2006-02-10 | 2007-08-16 | Fujitsu Limited | 接続検出回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2701187B2 (ja) | 1998-01-21 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |