JPH05252152A

JPH05252152A - クロック断検出回路

Info

Publication number: JPH05252152A
Application number: JP4046634A
Authority: JP
Inventors: Shinya Kawaguchi; 信也川口; Kenichi Okamoto; 健一岡本; Hiroshi Muramatsu; 博村松
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1992-03-04
Filing date: 1992-03-04
Publication date: 1993-09-28
Anticipated expiration: 2013-01-21
Also published as: JP2701187B2

Abstract

(57)【要約】【目的】多数のクロック信号線に対して経済的にクロ
ック信号断を検出する。【構成】発振器５と分周器６とを含むクロック発生部
１から複数のパッケージ２−１〜２−ｎにバッファ７を
介して分配する同一周波数又は異なる周波数のクロック
信号ＣＬＫ１〜ＣＬＫｎを入力し、少なくとも何れか一
つのクロック信号の断の時に検出信号を出力する共通断
検出部３と、この共通断検出部３の検出信号をラッチし
て断アラーム信号を出力するラッチ回路４とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のパッケージに分
配供給されるクロック信号の断検出を行うクロック断検
出回路に関する。通信制御装置や各種の装置は、複数の
パッケージを実装して構成され、各パッケージに搭載さ
れた各種の回路は、基準のクロック信号の位相に同期し
て動作する場合が一般的である。従って、バックボード
の配線断等によりクロック信号が断となると、パッケー
ジに搭載された回路は正常な動作を行うことができなく
なるので、クロック信号の断検出が必要となる。

【０００２】

【従来の技術】図９は従来例の説明図であり、７１は発
振器、７２は分周器、７３−１〜７３−ｎはパッケージ
（ＰＫＧ１〜ＰＫＧｎ）、７４−１〜７４−ｎはバッフ
ァ（ＢＦ）、７５−１〜７５−ｎはクロック信号の断検
出回路（ＤＥＴ１〜ＤＥＴｎ）、７６−１〜７６−ｎは
クロック信号線、７７はオア回路（ＯＲ）である。

【０００３】高安定度の発振器７１の出力信号をマスタ
クロック信号とし、分周器７２により所定の周波数のク
ロック信号として、バックボードのクロック信号線７６
−１〜７６−ｎにバッファ７４−１〜７４−ｎを介して
分配し、実装したパッケージ７３−１〜７３−ｎにクロ
ック信号を供給するものである。各パッケージ７３−１
〜７３−ｎに供給されるクロック信号が断となると、各
パッケージ７３−１〜７３−ｎ上の回路が正常動作を行
うことができなくなるので、断検出回路７５−１〜７５
−ｎによりクロック信号の断を検出すると、オア回路７
７を介して断検出信号を送出し、図示を省略したアラー
ム回路からクロック断アラーム信号を送出することにな
る。

【０００４】断検出回路７５−１〜７５−ｎは、例え
ば、リトリガ型のモノステーブル・マルチバイブレータ
により構成され、クロック信号によってトリガされて、
クロック信号の例えば１０パルス分のパルス幅の“０”
のパルスを出力する。従って、クロック信号線７６−１
〜７６−ｎの何れか一つでも、バッファの障害やクロッ
ク信号線の断線等によりクロック信号が１０パルス分以
上の期間断となると、モノステーブル・マルチバイブレ
ータの出力信号が“１”となり、オア回路７７から断検
出信号として出力される。

【０００５】又カウンタによって構成された断検出回路
７５−１〜７５−ｎも知られており、この場合は、マス
タクロック信号等の高速クロック信号をカウントし、ク
ロック信号線７６−１〜７６−ｎのクロック信号によっ
てクリアすることにより、クロック信号断の時は、カウ
ンタのカウント内容がオーバーフローするから、これを
断検出信号とすることになる。

【０００６】

【発明が解決しようとする問題点】従来例に於いては、
クロック信号線７６−１〜７６−ｎ対応に、即ち、実装
するパッケージ７３−１〜７３−ｎ対応に、クロック断
検出回路７５−１〜７５−ｎを設けるものであり、パッ
ケージの実装数が多い装置に於いては、クロック断検出
回路７５−１〜７５−ｎも多数必要とし、それぞれにモ
ノステーブル・マルチバイブレータやカウンタ等を設け
るものであるから、コストアップが問題となる。又モノ
ステーブル・マルチバイブレータを用いた構成に於いて
は、時定数を前述のように１０パルス分程度に設定する
ものであり、従って、１０パルス以下のパルス抜けを検
出できない欠点があった。又カウンタを用いた構成に於
いては、高速クロック信号をカウントする構成とする必
要があるから、高価な構成となる欠点があった。本発明
は、多数のクロック信号線に対しても、経済的にクロッ
ク信号の断を検出することを目的とする。

【０００７】

【課題を解決するための手段】本発明のクロック断検出
回路は、図１を参照して説明すると、クロック発生部１
から複数のパッケージ２−１〜２−ｎ（ＰＫＧ１〜ＰＫ
Ｇｎ）に分配して供給する同一又は異なる周波数のクロ
ック信号を入力し、少なくとも何れか一つのクロック信
号の断の時に検出信号を出力する共通断検出部３と、こ
の共通断検出部３の検出信号をラッチして断アラーム信
号を出力するラッチ回路４とを備えたものである。

【０００８】又共通断検出部３は、複数のパッケージ２
−１〜２−ｎに分配する同一周波数のクロック信号をそ
のまま入力する第１のアンド回路と、反転して入力する
第２のアンド回路と、第１のアンド回路の出力信号を反
転した信号と第２のアンド回路の出力信号とを入力する
第３のアンド回路と、この第３のアンド回路の出力信号
を遅延回路を介してデータ端子に且つ第１のアンド回路
の出力信号をクロック端子にそれぞれ入力するフリップ
フロップと、このフリップフロップの出力信号と第１の
アンド回路の出力信号とを入力する第４のアンド回路と
を備えているものである。

【０００９】又共通断検出部３は、複数のパッケージ２
−１〜２−ｎに分配する同一周波数のクロック信号をア
ドレス信号とし、このアドレス信号がオール“１”及び
オール“０”以外の時にクロック信号の断検出信号が読
出されるリードオンリメモリにより構成される。

【００１０】又共通断検出部３は、複数のパッケージ２
−１〜２−ｎに分配供給するそれぞれ異なる周波数のク
ロック信号と、シーケンス信号との和をアドレス信号と
し、このアドレス信号によってシーケンス信号が読出さ
れると共に、所定以外のアドレス信号の時に、クロック
信号の断検出信号が読出されるリードオンリメモリによ
り構成される。

【００１１】

【作用】クロック発生部１は、例えば、水晶発振器等の
高安定度の発振器５と分周器６とからなり、この分周器
６を１個とすると、各パッケージ２−１〜２−ｎに同一
周波数のクロック信号を供給することができ、又複数の
異なる分周比の分周器を設けた場合、或いは同一の分周
比の分周器を縦続接続した場合は、異なる周波数のクロ
ック信号を供給することができる。又クロック発生部１
からバッファ（ＢＦ）７を介してクロック信号線にクロ
ック信号ＣＬＫ１〜ＣＬＫｎが分配供給され、それらの
クロック信号ＣＬＫ１〜ＣＬＫｎは実装したパッケージ
２−１〜２−ｎに供給される。共通断検出部３は、各ク
ロック信号線のクロック信号ＣＬＫ１〜ＣＬＫｎを入力
して、何れか一つのクロック信号でも断となると、断検
出信号をラッチ回路４に加え、このラッチ回路４から断
アラーム信号を出力する。

【００１２】又クロック発生部１から各パッケージ２−
１〜２−ｎに同一周波数のクロック信号を分配供給する
場合、共通断検出部３を論理回路により構成し、第１の
アンド回路は、クロック信号ＣＬＫ１〜ＣＬＫｎの何れ
か一つでもローベル固定の断となったことを検出し、第
２のアンド回路は、クロック信号ＣＬＫ１〜ＣＬＫｎの
何れか一つでもハイレベル固定の断となったことを検出
する。そして、第３のアンド回路は、第１，第２のアン
ド回路によりローベル固定のクロック信号断、又はハイ
レベル固定のクロック信号断を検出した時に、“１”の
出力信号を出力する構成とし、その出力信号を遅延回路
を介してフリップフロップのデータ端子に加え、又第１
のアンド回路の出力信号をクロック端子に加えることに
より、クロック信号断の場合及びクロック信号ＣＬＫ１
〜ＣＬＫｎの相互の位相が許容値以上にずれた場合に、
フリップフロップの出力がローレベルとなり、クロック
信号の断及び位相ずれを検出することができる。

【００１３】又共通断検出部３をリードオンリメモリに
より構成した場合に、同一周波数のクロック信号をアド
レス信号とし、オール“１”又はオール“０”の場合、
即ち、同一周波数且つ同一位相の場合は正常と判断する
信号をリードオンリメモリから読出し、それ以外のアド
レス信号の場合は、クロック信号の断又は位相ずれの検
出信号を読出すことができる。

【００１４】又各クロック信号の周波数が異なる場合、
リードオンリメモリにはシーケンス信号と断検出信号と
を記憶させておき、各クロック信号とシーケンス信号と
の和をアドレス信号とすることにより、各クロック信号
が正常の場合は、次のシーケンス信号が読出され、クロ
ック信号断の場合は、次の正しいシーケンス信号が読出
されずに、断検出信号が読出される。

【００１５】

【実施例】図２は本発明の一実施例の説明図であり、共
通断検出部を論理回路により構成した場合を示し、１１
は第１のアンド回路（ＡＮＤ）、１２は第２のアンド回
路（ＡＮＤ）、１３は第３のアンド回路（ＡＮＤ）、１
４は第４のアンド回路（ＡＮＤ）、１５はフリップフロ
ップ、１６，１７はインバータ、１８は遅延回路（Ｄ
Ｌ）、１９はモノマルチバイブレータ（ＭＭＶ）、ＰＫ
Ｇ１〜ＰＫＧｎは図１に於けるパッケージを示し、それ
ぞれクロック信号ＣＬＫ１〜ＣＬＫｎが図１のバッファ
７を介して分配される場合を示す。

【００１６】クロック信号ＣＬＫ１〜ＣＬＫｎは、第１
のアンド回路１１に入力されると共に、インバータ１６
により反転されて第２のアンド回路１２に入力される。
従って、同一周波数で同一位相のクロック信号ＣＬＫ１
〜ＣＬＫｎの場合に、クロック信号ＣＬＫ１〜ＣＬＫｎ
が正常であれば、オール“１”又はオール“０”となる
から、アンド回路１１，１２の出力信号は交互に反転
し、アンド回路１１の出力信号が“０”の時に、アンド
回路１２の出力信号が“１”となり、アンド回路１１の
出力信号はインバータ１７を介して第３のアンド回路１
３に入力されるから、このアンド回路１３の出力信号
は、クロック信号ＣＬＫ１〜ＣＬＫｎに対応して
“１”，“０”の繰り返しとなり、遅延回路１８を介し
てフリップフロップ１５のデータ端子Ｄに加えられ、ア
ンド回路１１の出力信号がフリップフロップ１５のクロ
ック端子Ｃに加えられるから、フリップフロップ１５の
出力端子Ｑはハイレベルを維持する。従って、第４のア
ンド回路１４の出力信号は、アンド回路１１の出力信号
と同一となり、モノマルチバイブレータ１９がクロック
信号ＣＬＫ１〜ＣＬＫｎの周期毎にトリガされる。この
モノマルチバイブレータ１９は、図１のラッチ回路４に
相当し、リトリガ型の構成として、トリガされることに
より、所定時間“０”を出力し、所定時間経過してもト
リガされない時に“１”を出力する。

【００１７】図３は本発明の一実施例の動作説明図であ
り、クロック信号ＣＬＫ１，ＣＬＫ２は正常であるが、
クロック信号ＣＬＫ３がローレベルＬ固定の断状態とな
ると、アンド回路１１の出力信号は（ａ）に示すように
ローレベルＬとなり、アンド回路１２の出力信号は
（ｂ）に示すように、クロック信号ＣＬＫ１，ＣＬＫ２
の位相を反転したものとなる。従って、アンド回路１３
の出力信号は、アンド回路１２の出力信号と同一とな
り、遅延回路１８を介してフリップフロップ１５のデー
タ端子Ｄに加えられる。しかし、フリップフロップ１５
のクロック端子Ｃには、（ａ）に示すアンド回路１１の
出力信号が加えられるから、フリップフロップ１５の出
力端子Ｑは（ｃ）に示すようにローレベルＬとなる。従
って、アンド回路１４の出力信号は（ｄ）に示すように
ローレベルＬとなるから、モノマルチバイブレータ１９
をトリガできなくなり、“１”のクロック断検出信号が
出力される。

【００１８】又クロック信号ＣＬＫ３が前述の場合と反
対に、ハイレベルＨ固定で断状態となると、アンド回路
１１の出力信号は（ｅ）に示すようにクロック信号ＣＬ
Ｋ１，ＣＬＫ２の位相と同一となるが、アンド回路１２
の出力信号は（ｆ）に示すようにローレベルＬとなる。
従って、アンド回路１３の出力信号もローレベルとなる
から、フリップフロップ１５の出力端子Ｑは（ｇ）に示
すようにローレベルＬとなる。それによって、アンド回
路１４の出力信号もローレベルＬとなり、モノマルチバ
イブレータ１９のトリガができないので、“１”のクロ
ック断検出信号が出力される。

【００１９】又クロック信号ＣＬＫ１，ＣＬＫ２に対し
て、クロック信号ＣＬＫ３が、ＣＬＫ３´で示すよう
に、位相が反転した場合、アンド回路１１，１２の出力
信号は（ｈ），（ｉ）に示すようにローレベルＬとな
る。従って、アンド回路１３の出力信号もローレベルＬ
となり、フリップフロップ１５の出力端子Ｑは（ｊ）に
示すようにローレベルＬとなるから、前述の場合と同様
に、モノマルチバイブレータ１９のトリガができないの
で、“１”のクロック断検出信号が出力される。

【００２０】又図４に示す本発明の一実施例の動作説明
図に於いて、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ
４に対して、クロック信号ＣＬＫ２の位相が９０°ずれ
た場合、アンド回路１１の出力信号は（ａ）に示すよう
に、クロック信号のパルス幅の半分のパルスとなり、又
アンド回路１２の出力信号も（ｂ）に示すように、クロ
ック信号のパルス幅の半分のパルスとなる。そして、ア
ンド回路１１の出力信号がインバータ１７により反転さ
れてアンド回路１３に加えられるから、アンド回路１３
からアンド回路１２の出力信号がそのまま出力される。
そして、遅延回路１８を介して（ｃ）に示す信号とな
り、フリップフロップ１５のデータ端子Ｄに加えられ
る。フリップフロップ１５のクロック端子Ｃには（ａ）
に示すアンド回路１１の出力信号が加えられるから、フ
リップフロップ１５の出力端子Ｑは、（ｄ）に示すよう
にローレベルＬとなる。従って、アンド回路１４の出力
信号も（ｅ）に示すようにローレベルＬとなるから、モ
ノマルチバイブレータ１９のトリガができないことにな
り、“１”のクロック断検出信号が出力される。

【００２１】又クロック信号ＣＬＫ１，ＣＬＫ３に対す
るクロック信号ＣＬＫ２の位相が、ＣＬＫ２´に示すよ
うに、許容値以内の遅延の場合は、アンド回路１１の出
力信号は（ｆ）に、アンド回路１２の出力信号は（ｇ）
にそれぞれ示すものとなり、アンド回路１２の出力信号
は遅延回路１８を介して（ｈ）に示す信号となって、フ
リップフロップ１５のデータ端子Ｄに加えられる。従っ
て、アンド回路１１の出力信号をクロック端子Ｃに加え
ることにより、フリップフロップ１５の出力端子Ｑは
（ｉ）に示すようにハイレベルＨとなり、アンド回路１
４の出力信号は、（ｊ）に示すものとなるから、モノマ
ルチバイブレータ１９はトリガされる。即ち、“１”の
クロック断検出信号は出力されない。

【００２２】フリップフロップ１５を省略しても、共通
断検出部として動作するが、アンド回路１４の出力信号
のパルス幅が非常に狭くなる場合が生じて、モノマルチ
バイブレータ１９をトリガできない場合がある。このよ
うな場合は、図２の実施例に示すように、フリップフロ
ップ１５を設けることにより、動作が安定化する。又モ
ノマルチバイブレータ１９は、アンド回路１４の出力信
号でリセットされるカウンタにより構成し、図示を省略
したクロック信号をカウントし、クロック信号ＣＬＫ１
〜ＣＬＫｎの何れか一つでも断となった時に、リセット
されないことによりオーバーフロー信号が出力されるか
ら、それをクロック断検出信号とすることができる。

【００２３】図５は本発明の他の実施例の説明図であ
り、２１はクロック発生部、２２−１〜２２−ｎはパッ
ケージ（ＰＫＧ１〜ＰＫＧｎ）、２３は共通断検出部を
構成するリードオンリメモリ（ＲＯＭ）、２４はラッチ
回路を構成するフリップフロップ、２５は発振器、２
６，２７は分周器、２８はバッファ（ＢＦ）、ＣＬＫ１
〜ＣＬＫｎはクロック信号、ＭＣＬＫはマスタクロック
信号、ＡＣＬＫは断検出用クロック信号である。

【００２４】クロック発生部２１からバッファ２８を介
して各パッケージ２２−１〜２２−ｎに分配されるクロ
ック信号ＣＬＫ１〜ＣＬＫｎを、リードオンリメモリ２
３のアドレス信号とするものであり、クロック信号ＣＬ
Ｋ１〜ＣＬＫｎが総て同一周波数で且つ同一位相の場
合、そのアドレス信号は、オール“１”又は“０”とな
る。リードオンリメモリ２３は、オール“１”又はオー
ル“０”のアドレス信号に対して、例えば、“０”を読
出し、その他のパターンのアドレス信号に対しては
“１”を読出す記憶内容とし、フリップフロップ２４の
クロック端子Ｃに加える断検出用クロック信号ＡＣＬＫ
を、クロック信号ＣＬＫ１〜ＣＬＫｎの２倍の周波数と
し、例えば、その立下りでフリップフロップ２４がデー
タ端子Ｄに加えられるリードオンリメモリ２３の読出信
号をセットする構成とすると、クロック信号ＣＬＫ１〜
ＣＬＫｎが正常の場合は、フリップフロップ２４の出力
端子Ｑは常に“０”となる。しかし、クロック信号ＣＬ
Ｋ１〜ＣＬＫｎの何れか一つでも断、或いは１／２周期
以上の位相ずれが生じると、リードオンリメモリ２４か
ら“１”が読出されるので、フリップフロップ２４の出
力端子Ｑは“１”となる。即ち、クロック信号の断検出
が行われる。

【００２５】図６は本発明の更に他の実施例の説明図で
あり、３１はクロック発生部、３２は発振器、３３，３
４，３５，３６は分周器、３７は立上り微分回路（Ｄ
Ｆ）、３８〜４１はバッファ（ＢＦ）、４２はリードオ
ンリメモリ（ＲＯＭ）、４３は１ビットシフト用のラッ
チ回路、４４はフリップフロップ、ＣＬＫＡ，ＣＬＫ
Ｂ，ＣＬＫＣ，ＣＬＫＤはそれぞれ異なる周波数のクロ
ック信号である。

【００２６】この実施例は、複数のパッケージ（図示を
省略）に、クロック発生部３１からバッファ３８〜４１
を介してそれぞれ周波数の異なるクロック信号ＣＬＫＡ
〜ＣＬＫＤを供給する場合に、クロック信号ＣＬＫＢ〜
ＣＬＫＤの断検出を行う場合を示し、例えば、分周器３
３〜３６をそれぞれ２分周を行う同一の構成とすると、
クロック信号ＣＬＫＡ〜ＣＬＫＤの周波数ＦＡ〜ＦＤ
は、ＦＡ＝２・ＦＢ＝４・ＦＣ＝８・ＦＤの関係とな
る。

【００２７】又ラッチ回路４３のデータ端子Ｄに、リー
ドオンリメモリ４２からのシーケンス信号が入力され、
クロック端子Ｃにクロック信号ＣＬＫＡが入力され、リ
セット端子Ｒに立上り微分回路３７の出力信号が入力さ
れる。又リードオンリメモリ４２に、クロック信号ＣＬ
ＫＢ〜ＣＬＫＤとラッチ回路４３の出力端子Ｑからの出
力信号とがアドレス信号として加えられ、シーケンス信
号とクロック断の有無を示す信号とが読出され、この信
号はフリップフロップ４４のデータ端子Ｄに加えられ、
クロック端子Ｃにクロック信号ＣＬＫＡが加えられ、出
力端子Ｑからクロック断の有無の信号が出力される。

【００２８】図７は本発明の更に他の実施例の動作説明
図であり、（ａ）〜（ｄ）はクロック信号ＣＬＫＡ〜Ｃ
ＬＫＤ、（ｅ）は立上り微分回路３７の出力信号、
（ｆ）はクロック信号ＣＬＫＢ〜ＣＬＫＤによるアドレ
ス信号、（ｇ）はシーケンス信号を示す。即ち、時刻ｔ
１に於いては、クロック信号ＣＬＫＢ〜ＣＬＫＤはオー
ル“１”となるから、それによるアドレス信号は、“１
１１”＝７となり、シーケンス信号は“００１”＝１と
なる。次の時刻ｔ２に於いては、クロック信号ＣＬＫＢ
〜ＣＬＫＤによるアドレス信号は、“１１０”＝６とな
り、シーケンス信号は“０１０”＝２となる。この時、
時刻ｔ１に於いて読出されたシーケンス信号の「１」と
クロック信号ＣＬＫＢ〜ＣＬＫＤによるアドレス信号の
「６」とがリードオンリメモリ４２に加えられることに
なる。

【００２９】次の時刻ｔ３に於いては、クロック信号Ｃ
ＬＫＢ〜ＣＬＫＤによるアドレス信号は、“１０１”＝
５となり、シーケンス信号は“０１１”＝３となる。こ
の時、時刻ｔ２に於いて読出されたシーケンス信号の
「２」とクロック信号ＣＬＫＢ〜ＣＬＫＤによるアドレ
ス信号とがリードオンリメモリ４２に加えられる。以下
同様にしてリードオンリメモリ４２のアクセスが行われ
る。即ち、クロック信号ＣＬＫＢ〜ＣＬＫＤが正常なら
ば、リードオンリメモリ４２のアクセスアドレスは、ク
ロック信号ＣＬＫＢ〜ＣＬＫＤと１時刻前に読出された
シーケンス信号との和の「７」となるから、このアドレ
スからは、クロック断ではないことを示す“０”が読出
されるように、リードオンリメモリ４２を構成すること
になる。そして、時刻ｔ８が過ぎると、クロック信号Ｃ
ＬＫＤの立上りのタイミングで、立上り微分回路３７か
ら（ｅ）に示す信号が出力され、ラッチ回路４３はリセ
ットされる。

【００３０】図８は前述のようなアドレスとデータとの
説明図であり、アドレスＡ０〜Ａ５のうち、アドレスの
下位３ビットＡ０，Ａ１，Ａ２がクロック信号ＣＬＫ
Ｄ，ＣＬＫＣ，ＣＬＫＢに対応して、アドレスの上位３
ビットＡ３，Ａ４，Ａ５が、１時刻前に読出されたラッ
チ回路４３の出力のシーケンス信号であって、このシー
ケンス信号は、リードオンリメモリ４２のアドレス対応
のデータＤ０〜Ｄ３のうちの３ビットＤ１，Ｄ２，Ｄ３
である。そして、最下位ビットＤ０が断検出信号を示
し、図示以外のアドレスの場合は、データＤ０は“１”
となって断検出を示すことになる。又リードオンリメモ
リ４２のアクセスアドレスとして、Ａ０〜Ａ５の６ビッ
トを用いることも可能であるが、（Ａ０〜Ａ２）＋（Ａ
３〜Ａ５）の加算を行ったアドレス信号を用いることも
可能であり、この場合は、クロック信号が正常であれ
ば、常に同一アクセスアドレス（“１１１”）となる。

【００３１】本発明は、前述の各実施例のみに限定され
るものではなく、同一周波数の複数のクロック信号と、
異なる周波数の複数のクロック信号とが混在して、それ
ぞれパッケージに分配される構成に於いても、共通断検
出部によって、一つでもクロック信号が断又は許容値以
上の位相ずれを検出することができる。

【００３２】

【発明の効果】以上説明したように、本発明は、クロッ
ク発生部１から複数のパッケージに分配して供給する同
一又は異なる周波数のクロック信号を入力して、何れか
一つのクロック信号でも断となった時に検出信号を出力
する共通断検出部３を設けたことにより、簡単な構成と
して経済化を図ることができる。又クロック信号の断の
みでなく、位相ずれが許容値以上に大きくなった場合も
検出することができる利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の説明図である。

【図３】本発明の一実施例の動作説明図である。

【図４】本発明の一実施例の動作説明図である。

【図５】本発明の他の実施例の説明図である。

【図６】本発明の更に他の実施例の説明図である。

【図７】本発明の更に他の実施例の動作説明図である。

【図８】アドレスとデータとの説明図である。

【図９】従来例の説明図である。

【符号の説明】

１クロック発生部２−１〜２−ｎパッケージ（ＰＫＧ１〜ＰＫＧｎ）３共通断検出部４ラッチ回路５発振器６分周器７バッファ（ＢＦ）

Claims

【特許請求の範囲】

【請求項１】クロック発生部（１）から複数のパッケ
ージ（２−１〜２−ｎ）に分配して供給する同一又は異
なる周波数のクロック信号を入力し、少なくとも何れか
一つのクロック信号の断の時に検出信号を出力する共通
断検出部（３）と、該共通断検出部（３）の検出信号を
ラッチして断アラーム信号を出力するラッチ回路（４）
とを備えたことを特徴とするクロック断検出回路。
【請求項２】前記共通断検出部（３）は、前記複数の
パッケージ（２−１〜２−ｎ）に分配供給する同一周波
数のクロック信号をそのまま入力する第１のアンド回路
と、反転して入力する第２のアンド回路と、前記第１の
アンド回路の出力信号を反転した信号と前記第２のアン
ド回路の出力信号とを入力する第３のアンド回路と、該
第３のアンド回路の出力信号を遅延回路を介してデータ
端子に、前記第１のアンド回路の出力信号をクロック端
子にそれぞれ入力するフリップフロップと、該フリップ
フロップの出力信号と前記第１のアンド回路の出力信号
とを入力する第４のアンド回路とを備えていることを特
徴とする請求項１記載のクロック断検出回路。
【請求項３】前記共通断検出部（３）は、前記複数の
パッケージ（２−１〜２−ｎ）に分配供給する同一周波
数のクロック信号をアドレス信号とし、該アドレス信号
がオール“１”及びオール“０”以外の時にクロック信
号の断検出信号が読出されるリードオンリメモリにより
構成したことを特徴とする請求項１記載のクロック断検
出回路。
【請求項４】前記共通断検出部（３）は、前記複数の
パッケージ（２−１〜２−ｎ）に分配供給するそれぞれ
異なる周波数のクロック信号と、シーケンス信号との和
をアドレス信号とし、該アドレス信号によって前記シー
ケンス信号が読出されると共に、所定以外のアドレス信
号の時にクロック信号の断検出信号が読出されるリード
オンリメモリにより構成したことを特徴とする請求項１
記載のクロック断検出回路。