JP3180015B2 - 複数のロック・ステップ作動回路の同期エラーを検出する装置及び方法 - Google Patents
複数のロック・ステップ作動回路の同期エラーを検出する装置及び方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に回路の同期
作動に関する。特に、本発明は、複数の定義された状態
を有するロック・ステップ作動回路における同期エラー
の検出に関する。
作動に関する。特に、本発明は、複数の定義された状態
を有するロック・ステップ作動回路における同期エラー
の検出に関する。
【０００２】
【従来の技術】電子システム、特にコンピュータ・シス
テムは、複数のプロセッサが、ワイドで高速のデータ・
パスおよびアドレス・パスで同時に作動する段階に発展
してきた。そのようなシステムは、一般に個々の集積回
路チップに存在する複数の回路が、複数の状態にわたっ
てロック・ステップ・レベルの同期作動をクロックで連
続して維持することを、通常必要とする。そのようなシ
ステムは、同期を維持するように構成されているが、回
路が発散するときを検出することは困難である。ロック
・ステップ規定作動におけるロスは、デバイス欠陥、命
令エラーまたはデータ・エラー、または回路内で転送さ
れる信号におけるノイズ誘導異常の結果であろう。
テムは、複数のプロセッサが、ワイドで高速のデータ・
パスおよびアドレス・パスで同時に作動する段階に発展
してきた。そのようなシステムは、一般に個々の集積回
路チップに存在する複数の回路が、複数の状態にわたっ
てロック・ステップ・レベルの同期作動をクロックで連
続して維持することを、通常必要とする。そのようなシ
ステムは、同期を維持するように構成されているが、回
路が発散するときを検出することは困難である。ロック
・ステップ規定作動におけるロスは、デバイス欠陥、命
令エラーまたはデータ・エラー、または回路内で転送さ
れる信号におけるノイズ誘導異常の結果であろう。
【０００３】現在のワイド・データ・パス構造は、互い
にロック・ステップ同期で作動できる整合回路を有する
集積回路要素を用いて、しばしばデータ・フローを複数
の並列パスに分割する。個々の回路の各々に発生するア
クティビティを調整する制御構造は、データ・フローに
類似して分割される。分割された各制御部分は、他の制
御部分とクロックで同期して、ロック・ステップ定義状
態にわたってシーケンスするための同等の情報が与えら
れる。一般に、分割された制御部分は、狭義の有限状態
マシン・ステップを実行することによってロック・ステ
ップ同期信号で応答する。全ての回路が適切に作動する
ならば、関連する有限状態マシン分割制御部分を有する
各回路は、対等回路（ｐｅｅｒ ｃｉｒｃｕｉｔ）と同
じかまたは類似の状態にわたってシーケンスする。この
分配された形態のデータ・フロー処理は、コンピュータ
・システム・プロセッサおよびデータ・パスの総数を比
較的容易に増加できる手段を与えるが、そのアーキテク
チャは、分割エラーを特に受けやすい。
にロック・ステップ同期で作動できる整合回路を有する
集積回路要素を用いて、しばしばデータ・フローを複数
の並列パスに分割する。個々の回路の各々に発生するア
クティビティを調整する制御構造は、データ・フローに
類似して分割される。分割された各制御部分は、他の制
御部分とクロックで同期して、ロック・ステップ定義状
態にわたってシーケンスするための同等の情報が与えら
れる。一般に、分割された制御部分は、狭義の有限状態
マシン・ステップを実行することによってロック・ステ
ップ同期信号で応答する。全ての回路が適切に作動する
ならば、関連する有限状態マシン分割制御部分を有する
各回路は、対等回路（ｐｅｅｒ ｃｉｒｃｕｉｔ）と同
じかまたは類似の状態にわたってシーケンスする。この
分配された形態のデータ・フロー処理は、コンピュータ
・システム・プロセッサおよびデータ・パスの総数を比
較的容易に増加できる手段を与えるが、そのアーキテク
チャは、分割エラーを特に受けやすい。
【０００４】シーケンス関連信号の送出において、また
は回路障害の結果として、エラーが発生するならば、１
つの回路の制御状態マシンは、対等回路に対してシーケ
ンス外れとなりうる。信頼できるシステム作動は、その
ようなエラーが検出され、その検出が素早く行われ、お
よび可能ならば、エラーの原因が識別されることを必要
とする。
は回路障害の結果として、エラーが発生するならば、１
つの回路の制御状態マシンは、対等回路に対してシーケ
ンス外れとなりうる。信頼できるシステム作動は、その
ようなエラーが検出され、その検出が素早く行われ、お
よび可能ならば、エラーの原因が識別されることを必要
とする。
【０００５】ロック・ステップ作動回路における複数状
態の同期を有効にする従来の方法は、種々の回路から制
御状態信号を受け取り、状態を比較し、種々の回路の状
態の不一致を識別するコンパレータの使用を伴う。複数
の回路の各々における複数の状態の比較を効果的にする
ため、そのようなコンパレータは、回路の各々からの分
離ラインを必要とする。この場合、分離ラインの各組
は、各回路の複数の状態を表すのに数の上で適切である
ようにする。回路が個々のチップに存在する場合には、
そのようなラインは、デバイスにとって重要であるチッ
プ入力／出力ピンを使用することになる。
態の同期を有効にする従来の方法は、種々の回路から制
御状態信号を受け取り、状態を比較し、種々の回路の状
態の不一致を識別するコンパレータの使用を伴う。複数
の回路の各々における複数の状態の比較を効果的にする
ため、そのようなコンパレータは、回路の各々からの分
離ラインを必要とする。この場合、分離ラインの各組
は、各回路の複数の状態を表すのに数の上で適切である
ようにする。回路が個々のチップに存在する場合には、
そのようなラインは、デバイスにとって重要であるチッ
プ入力／出力ピンを使用することになる。
【０００６】ライン／ピンの総数が主要な問題であるな
らば、スキャニング方式またはポーリング方式を用いて
シリアル・フォーマットで機能を実現することが可能で
ある。そのような実行において、コンパレータ情報は、
複数の状態の状況に関して回路の各々を個々にスキャニ
ングまたはポーリングすることによって得られる。残念
なことに、この方法は、状態不一致が発生したかなり後
に、コンパレータ出力によって明らかにされるエラーを
検出することになる。
らば、スキャニング方式またはポーリング方式を用いて
シリアル・フォーマットで機能を実現することが可能で
ある。そのような実行において、コンパレータ情報は、
複数の状態の状況に関して回路の各々を個々にスキャニ
ングまたはポーリングすることによって得られる。残念
なことに、この方法は、状態不一致が発生したかなり後
に、コンパレータ出力によって明らかにされるエラーを
検出することになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、回路
の各々から共通のコンパレータへ大きなバスを必要とす
ることなく、ロック・ステップ作動回路の複数の制御分
割状態におけるエラーを適時に検出する装置および方法
を提供することである。
の各々から共通のコンパレータへ大きなバスを必要とす
ることなく、ロック・ステップ作動回路の複数の制御分
割状態におけるエラーを適時に検出する装置および方法
を提供することである。
【０００８】
【課題を解決するための手段】本発明は、マスタ・クロ
ックにしたがって複数の状態にわたって独立してシーケ
ンスされる複数のロック・ステップ作動回路の同期を有
効にする装置に関し、複数のロック・ステップ作動回路
の回路状態を特定する手段と、ロック・ステップ作動回
路において、そこから取り出される回路状態と他のロッ
ク・ステップ作動回路の回路状態とを局部的に比較する
手段と、デイジー・チェーン・フォーマットで、ロック
・ステップ作動回路間に回路状態情報を送出する手段
と、ロック・ステップ作動回路において、局部的に比較
する１つ以上の手段における不一致に応じてエラー信号
を生成する手段とを備えている。他の点では、本発明
は、そのような装置が作動する方法に関する。更に他の
点では、本発明は、複数の回路における局部的比較の結
果を比較することによって、いずれのロック・ステップ
作動回路が誤動作したかを決定する。
ックにしたがって複数の状態にわたって独立してシーケ
ンスされる複数のロック・ステップ作動回路の同期を有
効にする装置に関し、複数のロック・ステップ作動回路
の回路状態を特定する手段と、ロック・ステップ作動回
路において、そこから取り出される回路状態と他のロッ
ク・ステップ作動回路の回路状態とを局部的に比較する
手段と、デイジー・チェーン・フォーマットで、ロック
・ステップ作動回路間に回路状態情報を送出する手段
と、ロック・ステップ作動回路において、局部的に比較
する１つ以上の手段における不一致に応じてエラー信号
を生成する手段とを備えている。他の点では、本発明
は、そのような装置が作動する方法に関する。更に他の
点では、本発明は、複数の回路における局部的比較の結
果を比較することによって、いずれのロック・ステップ
作動回路が誤動作したかを決定する。
【０００９】本発明の一形態においては、ロック・ステ
ップ作動に従う複数の回路の各々は、局部的状態情報と
デイジー・チェーンにある１つの隣接する回路の状態情
報とを受け取って比較する局部的コンパレータを備えて
いる。各クロック・サイクルで、各回路は、前のクロッ
ク・サイクルの状態情報を表す表示記号（ｓｉｇｎａｔ
ｕｒｅ）を次の隣接する回路に送る。各受け取り回路
は、受け取った状態情報と前のクロック・サイクルから
の局部的状態情報とを比較する。全ての回路コンパレー
タに共有されるエラー・ラインは、回路コンパレータの
いずれか１つにおけるエラーの検出を知らせるために用
いられる。エラーの位置は、エラー情報が検出と同時に
局部的にラッチされるならば、連続した回路をスキャニ
ングまたはポーリングすることによって決定することが
できる。
ップ作動に従う複数の回路の各々は、局部的状態情報と
デイジー・チェーンにある１つの隣接する回路の状態情
報とを受け取って比較する局部的コンパレータを備えて
いる。各クロック・サイクルで、各回路は、前のクロッ
ク・サイクルの状態情報を表す表示記号（ｓｉｇｎａｔ
ｕｒｅ）を次の隣接する回路に送る。各受け取り回路
は、受け取った状態情報と前のクロック・サイクルから
の局部的状態情報とを比較する。全ての回路コンパレー
タに共有されるエラー・ラインは、回路コンパレータの
いずれか１つにおけるエラーの検出を知らせるために用
いられる。エラーの位置は、エラー情報が検出と同時に
局部的にラッチされるならば、連続した回路をスキャニ
ングまたはポーリングすることによって決定することが
できる。
【００１０】本発明のこれらのまたは他の特徴は、次の
詳細な説明を参照することによってより明確に理解さ
れ、認識されるであろう。
詳細な説明を参照することによってより明確に理解さ
れ、認識されるであろう。
【００１１】
【発明の実施の形態】図１は、マルチプル・プロセッサ
・システムに関連する本発明の好適な実施例の概略ブロ
ック図を示している。図に示されるように、１で示す複
数のプロセッサ（ＣＰＵ ０〜ＣＰＵ Ｎ）は、クロス
バー・スイッチ３を介して、２で示す複数のメモリ・ユ
ニット（メモリ・ユニット０〜メモリ・ユニットＭ）に
接続されている。クロスバー・スイッチ３は、任意のメ
モリ・ユニット２への任意のＣＰＵ１の、同時ではある
が競合しない接続を可能にする。予想されるように、ク
ロスバー・スイッチを介して相互接続されるデータ・ラ
インおよびアドレス・ラインの数は、クロスバー・スイ
ッチを１個の集積回路チップで実現するの妨げる。した
がって、クロスバー・スイッチ機能を実行する回路は、
実質的に同一である複数の集積回路チップに分配され
る。このような関係においては、クロスバー・スイッチ
を形成する種々の回路が、制御状態に関してロック・ス
テップ同期で作動して、ＣＰＵとメモリ・ユニット・ラ
インとの接続における衝突を避けるのが重要である。
・システムに関連する本発明の好適な実施例の概略ブロ
ック図を示している。図に示されるように、１で示す複
数のプロセッサ（ＣＰＵ ０〜ＣＰＵ Ｎ）は、クロス
バー・スイッチ３を介して、２で示す複数のメモリ・ユ
ニット（メモリ・ユニット０〜メモリ・ユニットＭ）に
接続されている。クロスバー・スイッチ３は、任意のメ
モリ・ユニット２への任意のＣＰＵ１の、同時ではある
が競合しない接続を可能にする。予想されるように、ク
ロスバー・スイッチを介して相互接続されるデータ・ラ
インおよびアドレス・ラインの数は、クロスバー・スイ
ッチを１個の集積回路チップで実現するの妨げる。した
がって、クロスバー・スイッチ機能を実行する回路は、
実質的に同一である複数の集積回路チップに分配され
る。このような関係においては、クロスバー・スイッチ
を形成する種々の回路が、制御状態に関してロック・ス
テップ同期で作動して、ＣＰＵとメモリ・ユニット・ラ
インとの接続における衝突を避けるのが重要である。
【００１２】図２は、クロスバー・スイッチ３内の要素
を更に詳細に示している。図に示されるように、４で示
す複数の個々のスイッチ・チップ（スイッチ・チップ０
〜スイッチ・チップＰ）がある。これらスイッチ・チッ
プは、ＣＰＵ１とメモリ・ユニット２から制御信号を受
け取って、データ・バス・ラインおよびアドレス・バス
・ライン（図示せず）の接続を調整する。１個のチップ
を用いて全てのクロスバー・スイッチ機能を実現するの
を実施不可能にする（不可能ではないにしても）のは、
非常に多くのこれらのバス・ラインである。例えば、各
ＣＰＵは、ＣＰＵから出る少なくとも３２本のアドレス
・ラインおよび６４本のデータ・ラインを一般に有して
おり、これらラインは、選択されたメモリ・ユニットの
３２本のアドレス・ラインおよび６４本のデータ・ライ
ンの対応する組に選択的に接続されなければならない。
本発明に関連するのは、個々のスイッチ・チップの内部
の働きではなく、むしろ、スイッチ・チップ４のロック
・ステップ制御状態作動において、いかにエラーが効率
良くかつ便宜に検出されるかである。
を更に詳細に示している。図に示されるように、４で示
す複数の個々のスイッチ・チップ（スイッチ・チップ０
〜スイッチ・チップＰ）がある。これらスイッチ・チッ
プは、ＣＰＵ１とメモリ・ユニット２から制御信号を受
け取って、データ・バス・ラインおよびアドレス・バス
・ライン（図示せず）の接続を調整する。１個のチップ
を用いて全てのクロスバー・スイッチ機能を実現するの
を実施不可能にする（不可能ではないにしても）のは、
非常に多くのこれらのバス・ラインである。例えば、各
ＣＰＵは、ＣＰＵから出る少なくとも３２本のアドレス
・ラインおよび６４本のデータ・ラインを一般に有して
おり、これらラインは、選択されたメモリ・ユニットの
３２本のアドレス・ラインおよび６４本のデータ・ライ
ンの対応する組に選択的に接続されなければならない。
本発明に関連するのは、個々のスイッチ・チップの内部
の働きではなく、むしろ、スイッチ・チップ４のロック
・ステップ制御状態作動において、いかにエラーが効率
良くかつ便宜に検出されるかである。
【００１３】図３は、スイッチ・チップ４のデイジー・
チェーン相互接続を示している。図３に示されるよう
に、参照番号６によって示されるスイッチ・チップ０
は、参照番号８のスイッチ・チップ１に入力として受け
取られるチップ０状態表示記号をライン７に出力として
与える。同様に、参照番号８のスイッチ・チップ１は、
参照番号１１のスイッチ・チップ２に入力として受け取
られるチップ１状態表示記号をライン９に出力として与
える。チップ状態情報のデイジー・チェーン・フォーマ
ット送出は、参照番号１２のスイッチ・チップＰで終了
し、スイッチ・チップＰは、参照番号６のスイッチ・チ
ップ０に入力として受け取られるチップＰ状態表示記号
をライン１３に出力として与える。送出は、各クロック
・サイクル内で同時に行われる。スイッチ・チップ０〜
Ｐの各々は、クロックされ、対等回路を一致させるロッ
ク・ステップ制御状態同期で作動する。エラー検出ライ
ン１４は、全てのスイッチ・チップに共通であり、それ
を用いて全てのチップにエラー検出信号を同報する。
チェーン相互接続を示している。図３に示されるよう
に、参照番号６によって示されるスイッチ・チップ０
は、参照番号８のスイッチ・チップ１に入力として受け
取られるチップ０状態表示記号をライン７に出力として
与える。同様に、参照番号８のスイッチ・チップ１は、
参照番号１１のスイッチ・チップ２に入力として受け取
られるチップ１状態表示記号をライン９に出力として与
える。チップ状態情報のデイジー・チェーン・フォーマ
ット送出は、参照番号１２のスイッチ・チップＰで終了
し、スイッチ・チップＰは、参照番号６のスイッチ・チ
ップ０に入力として受け取られるチップＰ状態表示記号
をライン１３に出力として与える。送出は、各クロック
・サイクル内で同時に行われる。スイッチ・チップ０〜
Ｐの各々は、クロックされ、対等回路を一致させるロッ
ク・ステップ制御状態同期で作動する。エラー検出ライ
ン１４は、全てのスイッチ・チップに共通であり、それ
を用いて全てのチップにエラー検出信号を同報する。
【００１４】スイッチ・チップ０〜Ｐは、同じ制御入力
と対応する内部生成状態とに応答してロック・ステップ
同期で作動する。チップ状態表示記号は、各クロック・
サイクルでの各チップの内部状態の概要を表すビット・
コードである。好適に実施されるように、各スイッチ・
チップ内のコンパレータは、入ってくる表示記号と、直
前のクロック・サイクルにおけるチップの状態に対し生
成された表示記号とを比較する。それによって、デイジ
ー・チェーン・リング内の全ての隣接するチップに対す
る表示記号の全体比較は、１クロック・サイクルより小
さい期間だけ遅延するに過ぎない。
と対応する内部生成状態とに応答してロック・ステップ
同期で作動する。チップ状態表示記号は、各クロック・
サイクルでの各チップの内部状態の概要を表すビット・
コードである。好適に実施されるように、各スイッチ・
チップ内のコンパレータは、入ってくる表示記号と、直
前のクロック・サイクルにおけるチップの状態に対し生
成された表示記号とを比較する。それによって、デイジ
ー・チェーン・リング内の全ての隣接するチップに対す
る表示記号の全体比較は、１クロック・サイクルより小
さい期間だけ遅延するに過ぎない。
【００１５】受け取った表示記号と前のクロック・サイ
クルの表示記号との間の局部的比較、すなわちスイッチ
・チップ内で実行される比較が、不一致を検出するなら
ば、エラー信号は、エラー検出ライン１４に発生され
る。一般に、エラー信号は、チップ状態の１つがステッ
プから外れていることを示す。しかしながら、エラー信
号が、局部的比較ロジック回路の１つにおいて誤動作に
よって発生されることはあり得ることである。最後に、
障害が、表示記号生成ロジックまたは表示記号相互接続
ネットワークに生じることもあり得ることである。
クルの表示記号との間の局部的比較、すなわちスイッチ
・チップ内で実行される比較が、不一致を検出するなら
ば、エラー信号は、エラー検出ライン１４に発生され
る。一般に、エラー信号は、チップ状態の１つがステッ
プから外れていることを示す。しかしながら、エラー信
号が、局部的比較ロジック回路の１つにおいて誤動作に
よって発生されることはあり得ることである。最後に、
障害が、表示記号生成ロジックまたは表示記号相互接続
ネットワークに生じることもあり得ることである。
【００１６】他の態様では、本発明は、システムがエラ
ー情報を可能な原因または位置情報にするのを可能にす
る。例えば、個々のスイッチ・チップに発生したエラー
情報は、スキャンまたはポーリングされ、次に例えば図
３中のコンパレータ１６によって比較される。２つの隣
接するスイッチ・チップのコンパレータが、エラーを示
すならば、エラー位置は、チェーンのトップのスイッチ
・チップにあるものとされる。１個のスイッチ・チップ
のエラーは、そのチップの障害ロジックを示す。更に、
エラー情報の比較が、２つ以上のスイッチ・チップの局
部的コンパレータが不一致を検出したことを示するなら
ば、その結果は、相互接続障害であることを強く示唆し
ている。
ー情報を可能な原因または位置情報にするのを可能にす
る。例えば、個々のスイッチ・チップに発生したエラー
情報は、スキャンまたはポーリングされ、次に例えば図
３中のコンパレータ１６によって比較される。２つの隣
接するスイッチ・チップのコンパレータが、エラーを示
すならば、エラー位置は、チェーンのトップのスイッチ
・チップにあるものとされる。１個のスイッチ・チップ
のエラーは、そのチップの障害ロジックを示す。更に、
エラー情報の比較が、２つ以上のスイッチ・チップの局
部的コンパレータが不一致を検出したことを示するなら
ば、その結果は、相互接続障害であることを強く示唆し
ている。
【００１７】図４は、回路状態表示記号を生成する機能
的要素と、状態表示記号情報を受け取って送るラッチ
と、選択された状態表示記号の不一致を検出するとエラ
ー信号を生成する局部的表示記号コンパレータとを更に
詳細に示している。隣接する回路間の状態表示記号のデ
イジー・チェーン・フォーマット相互接続は、明瞭に示
されている。好適に実施されるように、図３に示される
各スイッチ・チップは、図４の要素を有している。相互
接続は、通過する状態表示記号の前述したデイジー・チ
ェーン・フォーマットおよびエラー検出ラインの共通接
続である。
的要素と、状態表示記号情報を受け取って送るラッチ
と、選択された状態表示記号の不一致を検出するとエラ
ー信号を生成する局部的表示記号コンパレータとを更に
詳細に示している。隣接する回路間の状態表示記号のデ
イジー・チェーン・フォーマット相互接続は、明瞭に示
されている。好適に実施されるように、図３に示される
各スイッチ・チップは、図４の要素を有している。相互
接続は、通過する状態表示記号の前述したデイジー・チ
ェーン・フォーマットおよびエラー検出ラインの共通接
続である。
【００１８】図４は、メモリ制御ライン０〜ＭおよびＣ
ＰＵ制御ライン０〜Ｎが、それぞれラッチ１７，１８に
接続されることを示している。接続状態ロジック１９
は、各クロック・サイクルに対して、有限状態マシンま
たはスイッチ・チップの等価内部状態を生成する。これ
は、２１のようなラッチに一般に格納される。スイッチ
・チップ内の状態を表す状態情報は、有効なビット・カ
ウント・フォーマットにエンコードするために状態表示
記号生成器２２に送られる。一例は、従来のエラー訂正
コード（ＥＣＣ）フォーマットの使用を伴うであろう。
次に、ブロック２２で生成された状態表示記号は、ラッ
チ２３から、ラッチされた出力として次の隣接するスイ
ッチ・チップ回路、この場合下側に隣接する回路に与え
られる。ラッチ２４は、前のクロック・サイクルで生成
された、スイッチ・チップに対する状態表示記号を保持
する。ブロック２２による状態表示記号の生成と同時
に、上側の隣接する回路からの前のサイクル状態表示記
号は、ラッチ２６で受け取られ、表示記号コンパレータ
２７で局部的スイッチ・チップの前の状態表示記号と比
較される。比較における不一致は、共有ライン１４にエ
ラー信号を発生する。ラッチ２８は、前述した様に更な
るポーリングまたはスキャン解析のために表示記号コン
パレータ２７で独自に生成されたエラー情報を格納す
る。
ＰＵ制御ライン０〜Ｎが、それぞれラッチ１７，１８に
接続されることを示している。接続状態ロジック１９
は、各クロック・サイクルに対して、有限状態マシンま
たはスイッチ・チップの等価内部状態を生成する。これ
は、２１のようなラッチに一般に格納される。スイッチ
・チップ内の状態を表す状態情報は、有効なビット・カ
ウント・フォーマットにエンコードするために状態表示
記号生成器２２に送られる。一例は、従来のエラー訂正
コード（ＥＣＣ）フォーマットの使用を伴うであろう。
次に、ブロック２２で生成された状態表示記号は、ラッ
チ２３から、ラッチされた出力として次の隣接するスイ
ッチ・チップ回路、この場合下側に隣接する回路に与え
られる。ラッチ２４は、前のクロック・サイクルで生成
された、スイッチ・チップに対する状態表示記号を保持
する。ブロック２２による状態表示記号の生成と同時
に、上側の隣接する回路からの前のサイクル状態表示記
号は、ラッチ２６で受け取られ、表示記号コンパレータ
２７で局部的スイッチ・チップの前の状態表示記号と比
較される。比較における不一致は、共有ライン１４にエ
ラー信号を発生する。ラッチ２８は、前述した様に更な
るポーリングまたはスキャン解析のために表示記号コン
パレータ２７で独自に生成されたエラー情報を格納す
る。
【００１９】多くのことを図４の記載から注目すべきで
ある。第１に、比較を中央の比較ユニットで行うことと
は対照的に、局部的に行うので、各スイッチ・チップか
らの独立のラインを必要としない。更に、全てのスイッ
チ・チップによる１本のエラー検出ラインの使用に注目
すべきである。また、エラー検出は、エラーが発生した
後、１サイクルより短い期間で行われることに注目すべ
きである。最後に、本発明の装置および方法は、ラッチ
されたエラー情報の比較的簡単な評価によって、ある程
度のエラー位置の弁別を与えることに注目すべきであ
る。
ある。第１に、比較を中央の比較ユニットで行うことと
は対照的に、局部的に行うので、各スイッチ・チップか
らの独立のラインを必要としない。更に、全てのスイッ
チ・チップによる１本のエラー検出ラインの使用に注目
すべきである。また、エラー検出は、エラーが発生した
後、１サイクルより短い期間で行われることに注目すべ
きである。最後に、本発明の装置および方法は、ラッチ
されたエラー情報の比較的簡単な評価によって、ある程
度のエラー位置の弁別を与えることに注目すべきであ
る。
【００２０】図５は、クロック・サイクルに関係したタ
イミング図によって、本発明を用いることで生じるかも
しれない状態アクティビティ、表示記号アクティビティ
およびエラー検出の例を概略的に示している。サイクル
０においてチップ１とチップ２の両方が、ロック・ステ
ップ一致状態１にあることに注目すべきでる。しかしな
がら、サイクル１では、チップ２は適切な状態２にある
が、チップ１の誤動作は、状態２’を生成させている。
続いて、サイクル２ではチップ２内のコンパレータは、
チップ１の前の状態とチップ２の前の状態との間の一致
（すなわち、両方とも表示記号１である）のために、エ
ラーを検出しない。しかしながら、サイクル３になる
と、１つのサイクルがサイクル１で生じたエラーから取
り除かれ、チップ２における比較は、前の表示記号すな
わち表示記号２と、チップ１内に生成した前の状態表示
記号すなわち表示記号２’との間に不一致があること認
識する。図５のタイミング図は、状態不一致を適時に検
出することで本発明の効能を確かなものにする。
イミング図によって、本発明を用いることで生じるかも
しれない状態アクティビティ、表示記号アクティビティ
およびエラー検出の例を概略的に示している。サイクル
０においてチップ１とチップ２の両方が、ロック・ステ
ップ一致状態１にあることに注目すべきでる。しかしな
がら、サイクル１では、チップ２は適切な状態２にある
が、チップ１の誤動作は、状態２’を生成させている。
続いて、サイクル２ではチップ２内のコンパレータは、
チップ１の前の状態とチップ２の前の状態との間の一致
（すなわち、両方とも表示記号１である）のために、エ
ラーを検出しない。しかしながら、サイクル３になる
と、１つのサイクルがサイクル１で生じたエラーから取
り除かれ、チップ２における比較は、前の表示記号すな
わち表示記号２と、チップ１内に生成した前の状態表示
記号すなわち表示記号２’との間に不一致があること認
識する。図５のタイミング図は、状態不一致を適時に検
出することで本発明の効能を確かなものにする。
【００２１】本発明の使用は、複数のロック・ステップ
作動スイッチ・チップを有するコンピュータ・システム
・クロスバー・スイッチの関係で説明されたが、本発明
の概念は、ロック・ステップ作動を示す独立した複数の
状態クロック回路のどのようなグループにも適用可能で
ある。本発明は、エラー検出の遅延を実質的に排除しな
がら、比較動作に用いられる相互接続ラインの数を最小
にする。更に、ここで述べたように、本発明の構成は、
検出されたエラーの分類と位置を容易に確認することを
与える。これらの全ての特徴は、現在の並列アーキテク
チャ構成において重要である。
作動スイッチ・チップを有するコンピュータ・システム
・クロスバー・スイッチの関係で説明されたが、本発明
の概念は、ロック・ステップ作動を示す独立した複数の
状態クロック回路のどのようなグループにも適用可能で
ある。本発明は、エラー検出の遅延を実質的に排除しな
がら、比較動作に用いられる相互接続ラインの数を最小
にする。更に、ここで述べたように、本発明の構成は、
検出されたエラーの分類と位置を容易に確認することを
与える。これらの全ての特徴は、現在の並列アーキテク
チャ構成において重要である。
【００２２】本発明を、特定の実施例により説明した
が、本発明を含む装置と方法は、特許請求の範囲に基づ
いて解釈されるべきである。
が、本発明を含む装置と方法は、特許請求の範囲に基づ
いて解釈されるべきである。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）複数のロック・ステップ作動回路を有する電子シ
ステムにおいて、ロック・ステップ作動回路の同期を有
効にする装置であって、複数のロック・ステップ作動回
路の回路状態を特定する手段と、デイジー・チェーン・
フォーマットで、ロック・ステップ作動回路間に回路状
態情報を送出する手段と、ロック・ステップ作動回路に
おいて、そこから取り出される回路状態と他のロック・
ステップ回路から送られた回路状態情報とを局部的に比
較する手段と、ロック・ステップ作動回路において、局
部的に比較する１つ以上の手段における不一致に応じて
エラー信号を生成する手段とを備える装置。 （２）前記回路状態情報を送出する手段が、デイジー・
チェーン・フォーマットで各回路から次の隣接する回路
へ回路状態情報を同時に送出するリソースを与える上記
（１）に記載の装置。 （３）前記比較する手段が、前のクロック・サイクルか
らの回路状態を比較する上記（２）に記載の装置。 （４）前記比較する手段が、局部的回路状態情報と、１
クロック・サイクル遅延した、受け取った他の回路状態
情報とを比較する上記（３）に記載の装置。 （５）前記エラー信号が、複数のロック・ステップ作動
回路に共通のエラー・ラインに送出される上記（４）に
記載の装置。 （６）いずれの前記比較する手段がエラーを検出したか
を決定する手段を更に備える上記（１）に記載の装置。 （７）複数のプロセッサと、複数のメモリと、プロセッ
サとメモリを相互接続する複数のロック・ステップ作動
回路とを有するコンピュータ・システムにおいて、相互
接続された回路の同期を有効にする装置であって、複数
のロック・ステップ作動相互接続回路の回路状態を特定
する手段と、デイジー・チェーン・フォーマットで、ロ
ック・ステップ作動相互接続回路間に回路状態情報を送
出する手段と、ロック・ステップ作動相互接続回路にお
いて、そこから取り出される相互接続回路状態と他のロ
ック・ステップ作動相互接続回路から送られた回路状態
情報とを局部的に比較する手段と、ロック・ステップ作
動相互接続回路において、局部的に比較する１つ以上の
手段における不一致に応答してエラー信号を生成する手
段とを備える装置。 （８）前記相互接続回路状態情報を送出する手段が、デ
イジー・チェーン・フォーマットで各相互接続回路から
次の隣接する相互接続回路へ相互接続回路状態情報を同
時に送出するリソースを与える上記（７）に記載の装
置。 （９）前記比較する手段が、前のクロック・サイクルか
らの相互接続回路状態を比較する上記（８）に記載の装
置。 （１０）前記比較する手段が、局部的相互接続回路状態
情報と、１クロック・サイクル遅延した、受け取った他
の相互接続回路状態情報とを比較する上記（９）に記載
の装置。 （１１）前記相互接続回路がクロスバー・スイッチより
なる上記（１０）に記載の装置。 （１２）前記エラー信号が、複数のロック・ステップ作
動相互接続回路に共通のエラー・ラインに送出される上
記（１１）に記載の装置。 （１３）いずれの前記比較する手段がエラーを検出した
かを決定する手段を更に備える上記（７）に記載の装
置。 （１４）いずれの前記比較する手段がエラーを検出した
かを決定する手段を更に備える上記（１１）に記載の装
置。 （１５）複数のロック・ステップ作動回路を有する電子
装置において、ロック・ステップ作動回路の同期を有効
にする方法であって、複数のロック・ステップ作動回路
の回路状態を特定するステップと、デイジー・チェーン
・フォーマットで、ロック・ステップ作動回路間に回路
状態情報を送出するステップと、ロック・ステップ作動
回路において、そこから取り出される回路状態と他のロ
ック・ステップ作動回路から送られた回路状態情報とを
局部的に比較するステップと、局部的比較の際に、ロッ
ク・ステップ作動回路における不一致に応じてエラー信
号を生成するステップとを含む方法。 （１６）前記回路状態情報を送出するステップが、デイ
ジー・チェーン・フォーマットで各回路から次の隣接す
る回路へ回路状態情報を同時に送出するリソースを与え
る上記（１５）に記載の方法。 （１７）前記局部的に比較するステップが、前のクロッ
ク・サイクルからの回路状態の間にある上記（１６）に
記載の方法。 （１８）前記局部的に比較するステップが、局部的回路
状態情報と、１クロック・サイクル遅延した、受け取っ
た他の回路状態情報とを比較する上記（１７）に記載の
方法。 （１９）前記エラー信号を、複数のロック・ステップ作
動回路に共通のエラー・ラインに送出する上記（１８）
に記載の方法。 （２０）いずれのロック・ステップ作動回路がエラー信
号を生成したかを決定するステップを更に含む上記（１
５）に記載の方法。
の事項を開示する。 （１）複数のロック・ステップ作動回路を有する電子シ
ステムにおいて、ロック・ステップ作動回路の同期を有
効にする装置であって、複数のロック・ステップ作動回
路の回路状態を特定する手段と、デイジー・チェーン・
フォーマットで、ロック・ステップ作動回路間に回路状
態情報を送出する手段と、ロック・ステップ作動回路に
おいて、そこから取り出される回路状態と他のロック・
ステップ回路から送られた回路状態情報とを局部的に比
較する手段と、ロック・ステップ作動回路において、局
部的に比較する１つ以上の手段における不一致に応じて
エラー信号を生成する手段とを備える装置。 （２）前記回路状態情報を送出する手段が、デイジー・
チェーン・フォーマットで各回路から次の隣接する回路
へ回路状態情報を同時に送出するリソースを与える上記
（１）に記載の装置。 （３）前記比較する手段が、前のクロック・サイクルか
らの回路状態を比較する上記（２）に記載の装置。 （４）前記比較する手段が、局部的回路状態情報と、１
クロック・サイクル遅延した、受け取った他の回路状態
情報とを比較する上記（３）に記載の装置。 （５）前記エラー信号が、複数のロック・ステップ作動
回路に共通のエラー・ラインに送出される上記（４）に
記載の装置。 （６）いずれの前記比較する手段がエラーを検出したか
を決定する手段を更に備える上記（１）に記載の装置。 （７）複数のプロセッサと、複数のメモリと、プロセッ
サとメモリを相互接続する複数のロック・ステップ作動
回路とを有するコンピュータ・システムにおいて、相互
接続された回路の同期を有効にする装置であって、複数
のロック・ステップ作動相互接続回路の回路状態を特定
する手段と、デイジー・チェーン・フォーマットで、ロ
ック・ステップ作動相互接続回路間に回路状態情報を送
出する手段と、ロック・ステップ作動相互接続回路にお
いて、そこから取り出される相互接続回路状態と他のロ
ック・ステップ作動相互接続回路から送られた回路状態
情報とを局部的に比較する手段と、ロック・ステップ作
動相互接続回路において、局部的に比較する１つ以上の
手段における不一致に応答してエラー信号を生成する手
段とを備える装置。 （８）前記相互接続回路状態情報を送出する手段が、デ
イジー・チェーン・フォーマットで各相互接続回路から
次の隣接する相互接続回路へ相互接続回路状態情報を同
時に送出するリソースを与える上記（７）に記載の装
置。 （９）前記比較する手段が、前のクロック・サイクルか
らの相互接続回路状態を比較する上記（８）に記載の装
置。 （１０）前記比較する手段が、局部的相互接続回路状態
情報と、１クロック・サイクル遅延した、受け取った他
の相互接続回路状態情報とを比較する上記（９）に記載
の装置。 （１１）前記相互接続回路がクロスバー・スイッチより
なる上記（１０）に記載の装置。 （１２）前記エラー信号が、複数のロック・ステップ作
動相互接続回路に共通のエラー・ラインに送出される上
記（１１）に記載の装置。 （１３）いずれの前記比較する手段がエラーを検出した
かを決定する手段を更に備える上記（７）に記載の装
置。 （１４）いずれの前記比較する手段がエラーを検出した
かを決定する手段を更に備える上記（１１）に記載の装
置。 （１５）複数のロック・ステップ作動回路を有する電子
装置において、ロック・ステップ作動回路の同期を有効
にする方法であって、複数のロック・ステップ作動回路
の回路状態を特定するステップと、デイジー・チェーン
・フォーマットで、ロック・ステップ作動回路間に回路
状態情報を送出するステップと、ロック・ステップ作動
回路において、そこから取り出される回路状態と他のロ
ック・ステップ作動回路から送られた回路状態情報とを
局部的に比較するステップと、局部的比較の際に、ロッ
ク・ステップ作動回路における不一致に応じてエラー信
号を生成するステップとを含む方法。 （１６）前記回路状態情報を送出するステップが、デイ
ジー・チェーン・フォーマットで各回路から次の隣接す
る回路へ回路状態情報を同時に送出するリソースを与え
る上記（１５）に記載の方法。 （１７）前記局部的に比較するステップが、前のクロッ
ク・サイクルからの回路状態の間にある上記（１６）に
記載の方法。 （１８）前記局部的に比較するステップが、局部的回路
状態情報と、１クロック・サイクル遅延した、受け取っ
た他の回路状態情報とを比較する上記（１７）に記載の
方法。 （１９）前記エラー信号を、複数のロック・ステップ作
動回路に共通のエラー・ラインに送出する上記（１８）
に記載の方法。 （２０）いずれのロック・ステップ作動回路がエラー信
号を生成したかを決定するステップを更に含む上記（１
５）に記載の方法。
【図１】クロスバー・スイッチによって相互接続された
複数のプロセッサ・システムの概略ブロック図である。
複数のプロセッサ・システムの概略ブロック図である。
【図２】複数のプロセッサ・システムのクロスバー・ス
イッチ相互接続を示す概略ブロック図である。
イッチ相互接続を示す概略ブロック図である。
【図３】クロスバー・スイッチにおける複数のスイッチ
・チップ回路のデイジー・チェーン相互接続を概略的に
示す図である。
・チップ回路のデイジー・チェーン相互接続を概略的に
示す図である。
【図４】本発明の特徴を与える各チップの機能要素をブ
ロック図によって概略的に示す図である。
ロック図によって概略的に示す図である。
【図５】連続するチップ回路内の状態の比較をタイミン
グ関係によって概略的に示す図である。
グ関係によって概略的に示す図である。
１ ＣＰＵ ２ メモリ・ユニット ３ クロスバー・スイッチ ４ スイッチ・チップ ６ スイッチ・チップ０ ７，９，１３ ライン ８ スイッチ・チップ１ １１ スイッチ・チップ２ １２ スイッチ・チップＰ １４ エラー検出ライン １６ コンパレータ １７，１８，２１，２３，２４，２６，２８ ラッチ １９ 接続状態ロジック ２２ 状態表示記号生成器 ２７ 表示記号コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・カーマイン・ペスカトアー，ジ ュニア アメリカ合衆国 テキサス州 ジョージ タウン ローガンロード 282 (72)発明者 デヴィッド・ブライアン・ルース アメリカ合衆国 テキサス州 オーステ ィン チャードオーク ドライブ 11405 (56)参考文献 特開 平３−10360（ＪＰ，Ａ) 特開 平２−230361（ＪＰ，Ａ) 特開 昭62−236061（ＪＰ，Ａ) 特開 平６−52091（ＪＰ，Ａ) 特表 平２−502315（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 680 H03K 19/00 H03K 19/0175 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (18)
- 【請求項１】それぞれが複数の定義された内部状態を順
次呈する複数のロック・ステップ作動回路であって、そ
れぞれのロック・ステップ作動回路が、自己の内部状態
を表す回路状態情報を発生する手段と、上記自己の内部
状態を表す回路状態情報と直前のロック・ステップ作動
回路の内部状態を表す回路状態情報とを比較する手段と
を含む上記複数のロック・ステップ作動回路と、 デイジー・チェーン・フォーマットで、上記複数のロッ
ク・ステップ作動回路間に上記回路状態情報を送出する
手段とを含み、 上記それぞれのロック・ステップ作動回路の上記比較手
段が、上記自己の内部状態を表す回路状態情報と上記直
前のロック・ステップ作動回路の内部状態を表す回路状
態情報とを比較し、両回路状態情報の不一致が生じた時
にエラー信号を発生することを特徴とする、それぞれが
複数の定義された内部状態を順次呈する複数のロック・
ステップ作動回路の同期エラーを検出する装置。 - 【請求項２】前記回路状態情報を送出する手段が、デイ
ジー・チェーン・フォーマットで各ロック・ステップ作
動回路から次の隣接するロック・ステップ作動回路へ回
路状態情報を同時に送出するリソースを与えることを特
徴とする、請求項１に記載の装置。 - 【請求項３】上記それぞれのロック・ステップ作動回路
は、クロック・サイクルごとに上記内部状態を表す回路
状態情報を発生し、上記それぞれのロック・ステップ作
動回路の上記比較手段が、前のクロック・サイクルの上
記自己の内部状態を表す回路状態情報と上記前のサイク
ルの上記直前のロック・ステップ作動回路の内部状態を
表す回路状態情報とを比較することを特徴とする、請求
項１に記載の装置。 - 【請求項４】上記それぞれのロック・ステップ作動回路
の上記比較手段が、１クロック・サイクル遅延した上記
自己の内部状態を表す回路状態情報と上記１クロック・
サイクル遅延した上記直前のロック・ステップ作動回路
の内部状態を表す回路状態情報とを比較することを特徴
とする、請求項３に記載の装置。 - 【請求項５】上記それぞれのロック・ステップ作動回路
から生じる上記エラー信号が、上記複数のロック・ステ
ップ作動回路に共通のエラー・ラインに送出されること
を特徴とする、請求項４に記載の装置。 - 【請求項６】上記複数のロック・ステップ作動回路のう
ちのどの回路の上記比較手段がエラーを検出したかを調
べる手段を更に備えることを特徴とする、請求項１に記
載の装置。 - 【請求項７】クロスバー・スイッチのクロスバー・スイ
ッチ機能が上記複数のロック・ステップ作動回路に分散
されていることを特徴とする、請求項１に記載の装置。 - 【請求項８】上記複数のロック・ステップ作動回路のそ
れぞれは１つのスイッチ・チップに形成されていること
を特徴とする、請求項７に記載の装置。 - 【請求項９】複数のプロセッサと、複数のメモリと、所
定のプロセッサと所定のメモリを相互接続する複数のロ
ック・ステップ作動回路とを有するコンピュータ・シス
テムにおける、相互接続された上記ロック・ステップ作
動回路の同期エラーを検出する装置において、 それぞれが複数の定義された内部状態を順次呈する複数
のロック・ステップ作動回路であって、それぞれのロッ
ク・ステップ作動回路が、自己の内部状態を表す回路状
態情報を発生する手段と、上記自己の内部状態を表す回
路状態情報と直前のロック・ステップ作動回路の内部状
態を表す回路状態情報とを比較する手段とを含む上記複
数のロック・ステップ作動回路と、 デイジー・チェーン・フォーマットで、上記複数のロッ
ク・ステップ作動回路間に上記回路状態情報を送出する
手段とを含み、 上記それぞれのロック・ステップ作動回路の上記比較手
段が、上記自己の内部状態を表す回路状態情報と上記直
前のロック・ステップ作動回路の内部状態を表す回路状
態情報とを比較し、両回路状態情報の不一致が生じた時
にエラー信号を発生することを特徴とする、それぞれが
複数の定義された内部状態を順次呈する複数のロック・
ステップ作動回路の同期エラーを検出する装置。 - 【請求項１０】前記回路状態情報を送出する手段が、デ
イジー・チェーン・フォーマットで各ロック・ステップ
作動回路から次の隣接するロック・ステップ作動回路へ
回路状態情報を同時に送出するリソースを与えることを
特徴とする、請求項９に記載の装置。 - 【請求項１１】上記それぞれのロック・ステップ作動回
路は、クロック・サイクルごとに上記内部状態を表す回
路状態情報を発生し、上記それぞれのロック・ステップ
作動回路の上記比較手段が、前のクロック・サイクルの
上記自己の内部状態を表す回路状態情報と上記前のサイ
クルの上記直前のロック・ステップ作動回路の内部状態
を表す回路状態情報とを比較することを特徴とする、請
求項９に記載の装置。 - 【請求項１２】上記それぞれのロック・ステップ作動回
路の上記比較手段が、１クロック・サイクル遅延した上
記自己の内部状態を表す回路状態情報と上記１クロック
・サイクル遅延した上記直前のロック・ステップ作動回
路の内部状態を表す回路状態情報とを比較することを特
徴とする、請求項１１に記載の装置。 - 【請求項１３】クロスバー・スイッチのクロスバー・ス
イッチ機能が上記複数のロック・ステップ作動回路に分
散されていることを特徴とする、請求項９に記載の装
置。 - 【請求項１４】上記複数のロック・ステップ作動回路の
それぞれは１つのスイッチ・チップに形成されているこ
とを特徴とする、請求項１３に記載の装置。 - 【請求項１５】上記それぞれのロック・ステップ作動回
路から生じる上記エラー信号が、上記複数のロック・ス
テップ作動回路に共通のエラー・ラインに送出されるこ
とを特徴とする、請求項１１に記載の装置。 - 【請求項１６】上記複数のロック・ステップ作動回路の
うちのどの回路の上記比較手段がエラーを検出したかを
調べる手段を更に備えることを特徴とする、請求項９又
は請求項１３に記載の装置。 - 【請求項１７】それぞれが複数の定義された内部状態を
順次呈する複数のロック・ステップ作動回路であって、
それぞれのロック・ステップ作動回路が、自己の内部状
態を表す回路状態情報を発生する情報発生手段と、上記
自己の内部状態を表す回路状態情報と直前のロック・ス
テップ作動回路の内部状態を表す回路状態情報とを比較
する比較手段とを含む上記複数のロック・ステップ作動
回路の同期エラーを検出する方法であって、 上記それぞれのロック・ステップ作動回路の情報発生手
段に、上記自己の内部状態を表す回路状態情報を発生さ
せるステップと、 デイジー・チェーン・フォーマットで、上記複数のロッ
ク・ステップ作動回路間に上記回路状態情報を送出させ
るステップと、 上記それぞれのロック・ステップ作動回路の上記比較手
段に、上記自己の内部状態を表す回路状態情報と上記直
前のロック・ステップ作動回路の内部状態を表す回路状
態情報とを比較させ、両回路状態情報の不一致が生じた
時にエラー信号を発生させるステップとを含む、それぞ
れが複数の定義された内部状態を順次呈する複数のロッ
ク・ステップ作動回路の同期エラーを検出する方法。 - 【請求項１８】上記それぞれのロック・ステップ作動回
路は、クロック・サイクルごとに上記内部状態を表す回
路状態情報を発生し、上記それぞれのロック・ステップ
作動回路の上記比較手段が、前のクロック・サイクルの
上記自己の内部状態を表す回路状態情報と上記前のサイ
クルの上記直前のロック・ステップ作動回路の内部状態
を表す回路状態情報とを比較することを特徴とする、請
求項１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US395937 | 1989-08-18 | ||
| US08/395,937 US5604754A (en) | 1995-02-27 | 1995-02-27 | Validating the synchronization of lock step operated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934856A JPH0934856A (ja) | 1997-02-07 |
| JP3180015B2 true JP3180015B2 (ja) | 2001-06-25 |
Family
ID=23565161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00888796A Expired - Fee Related JP3180015B2 (ja) | 1995-02-27 | 1996-01-23 | 複数のロック・ステップ作動回路の同期エラーを検出する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5604754A (ja) |
| EP (1) | EP0729101A1 (ja) |
| JP (1) | JP3180015B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2340627B (en) | 1998-08-13 | 2000-10-04 | Plessey Telecomm | Data processing system |
| US6266780B1 (en) * | 1998-12-23 | 2001-07-24 | Agere Systems Guardian Corp. | Glitchless clock switch |
| US6496946B2 (en) * | 1999-05-10 | 2002-12-17 | Motorola, Inc. | Electronic control apparatus with memory validation and method |
| US20040078650A1 (en) * | 2002-06-28 | 2004-04-22 | Safford Kevin David | Method and apparatus for testing errors in microprocessors |
| US20050114735A1 (en) * | 2003-11-20 | 2005-05-26 | Smith Zachary S. | Systems and methods for verifying core determinacy |
| US7747932B2 (en) * | 2005-06-30 | 2010-06-29 | Intel Corporation | Reducing the uncorrectable error rate in a lockstepped dual-modular redundancy system |
| EP2031921A1 (en) | 2007-08-14 | 2009-03-04 | Alcatel Lucent | Apparatus and method for handling mobile terminal capability informanion |
| US8880961B2 (en) * | 2012-01-31 | 2014-11-04 | Infineon Technologies Ag | System and method of computation by signature analysis |
| FR3038188B1 (fr) * | 2015-06-29 | 2017-08-11 | Stmicroelectronics (Grenoble 2) Sas | Systeme de verification de l’integrite d’une communication entre deux circuits |
| KR101977172B1 (ko) * | 2017-07-04 | 2019-05-10 | 주식회사 한화 | 다중화 로직 기반 락스텝 실행 장치 및 방법 |
| FR3071688B1 (fr) * | 2017-09-22 | 2019-09-27 | Thales | Procede de syncronisation d'un ensemble de dispositifs, programme d'ordinateur et systeme de syncronisation associes |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4541094A (en) * | 1983-03-21 | 1985-09-10 | Sequoia Systems, Inc. | Self-checking computer circuitry |
| US5020024A (en) * | 1987-01-16 | 1991-05-28 | Stratus Computer, Inc. | Method and apparatus for detecting selected absence of digital logic synchronism |
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-
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Also Published As
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|---|---|
| EP0729101A1 (en) | 1996-08-28 |
| JPH0934856A (ja) | 1997-02-07 |
| US5604754A (en) | 1997-02-18 |
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