JP3773959B2 - フレーム同期 - Google Patents

Description

発明の技術分野
本発明は電気通信システム、特にデジタルリンクのフレーム同期あるいはフレーム同期化に関するものである。
発明の背景
一般に、デジタルリンクは電気通信ネットワークのエンティティー間のインタフェースとして考えられる。デジタルリンクは特に、スイッチコアやマルチプレクサ等と交換端末とのインタフェースとして機能する場合がある。デジタルリンク上においてデータは、フレーム形式で扱われるタイムスロットで伝送される。いくつかのデータチャンネルが単一の送信施設で多重化されるとき、伝送データの総合的な結合ストリームの中でフレームの境界を決定することが１つの課題となる。受信設備が正確にデータを翻訳するために、受信ハードウェアはそれぞれのフレームの初めと終わりを区別する手段を必要とする。これはフレームレベル同期あるいはフレーム同期と呼ばれる。
周知の一般的同期アプローチは各フレームの始めにフレーム同期語（ＦＡＷ）と呼ばれる特有のビットシーケンスを付加することである。この基本的で簡単な手法を利用すれば、単一のスターティング・フラグ、すなわちＦＡＷで同期が可能になる。
しかしながら、情報のバッファリングを最小にすることが好ましいので、フレーム中のペイロードと共に通常はビット単位で、フレーム同期語（追加オーバーヘッドと共に）が等間隔でインターリーブされる。この手法は大きいフレームを扱うとき、特に有効である。
一般に、ペイロードとオーバーヘッドをインターリーブしたフレームは、互いに通信中のエンティティーの間で継続的に伝送される。相互接続されたエンティティーの一方でフレーム同期が失われると、そのエンティティーは他方のエンティティーからの受信フレームでインターリーブされたＦＡＷを検索し、ＦＡＷの検出に成功するとフレーム同期を回復する。
このコンテクストで、高速のフレーム同期手法は、ペイロードとそれにインターリーブされたオーバーヘッドデータからなる比較的長いシーケンスを大きいシリアルレジスターに格納する過程を含んでいる。原則として、このシーケンスは、インターリーブ形式のフレーム同期語を完全に含むような長さでなければならない。例えば、ペイロードにオーバーヘッドをインターリーブして、１ビットのオーバーヘッドに１１ビットのペイロードが続くものとする。この場合、レジスターはＰＡＷの長さの少なくとも１２倍のデータを格納することが必要である。格納されたデータビットは、フレーム同期語を検出するために評価される。格納されたシーケンスでＦＡＷが検出されなければ、検出されるまで、次のシーケンスを読み込んで評価する。この手順でフレーム同期が完了するまでに必要なフレーム数は高々１フレームである。この従来技術の手法に関する主な欠点はハードウェアの実現にかなりの論理回路が必要になることである。
一般的に使用される別の手法では、フレーム同期語自体と同じ長さのレジスターが利用され、インターリーブされたビットフローのビットｘからｎ番目ごとのビットが格納される。ここで、ｎはインターリーブの距離を表す。１フレーム全体の中にＦＡＷが検出されなければ、誤りビットと考えられ、ｘ＋１からこの手順が繰り返される。ＦＡＷが得られたときは、フレーム境界が検出されたことになるが、得られなければ、ｘ＋２、・・・から何度でもでこの手順が繰り返される。最悪の場合、このアプローチでは、フレーム同期語を検出するためにｎフレーム全部を検索する必要がある。
関連技術
スワンベリー（Ｓｗａｎｂｅｒｙ）に付与された米国特許第５，４２０，８６５号では、２台の装置間におけるスタート・ストップ通信でインターリーブなしのフレームを同期するための方法とシステムが開示されている。非同期状態の装置がその状態を他の装置に通知して他の装置を非同期状態に変えるために、オール１のパターンが使用される。また、非同期状態から同期状態に戻す場合にも、オール１が使用される。再同期された装置は他方の装置を同期状態に戻すために、フレーム同期語として機能する同期完了シーケンスを伝送する。
発明の概要
本発明は従来技術による装置の欠点を軽減させるものである。
本発明の一般的な目的は、比較的少量の論理回路を使用して高速のフレーム同期を提供することである。特に、上記目的のフレーム同期を実行するための方法およびシステムを提供するものである。
この目的は添付「請求の範囲」に規定される発明によって達成される。
一般的な発明概念によると、フレーム同期は２段階で実行され、最初に「列同期」または「オーバーヘッド位置検出」と呼ばれる手順、次に実際のフレーム同期が行なわれる。最初は列同期段階であり、２番目はフレーム同期語（ＦＡＷ）を検出する実際のフレーム同期段階である。列同期の概念は、ペイロードおよびインターリーブされたオーバーヘッドを含む未処理フレームのオーバーヘッド列の位置を検出することである。双方向デジタルリンクによって相互接続される２つのエンティティーについて考察する。列同期の間、送信エンティティーは列同期フレーム（ＣＡＦ）「Ｃｏｌｕｍｎ Ａｌｉｇｎｍｅｎｔ Ｆｒａｍｅ」を送出するが、ＣＡＦは論理０を含むオーバーヘッドビット位置以外の全ビット位置で論理１であることが好ましい。このフレームパターンは容易に検出可能で、受信エンティティーはインターリーブされたフレームのオーバーヘッドビット位置を迅速に認識する。オーバーヘッドビット位置が検出済であれば、送信エンティティーは正常動作フレーム（ＮＯＦ）「Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎａｌ Ｆｒａｍｅｓ」の送信を開始し、受信エンティティーはオーバーヘッドビットのＦＡＷを検出することによって、最終的なフレーム同期を行なう。実際に列同期を行なうためには、未処理の動作フレーム内のオーバーヘッド位置に対応する位置に所定ビットを含む所定の列同期語またはパターンを伝送すればよい。ビットエラーに対する高度な安全策として、この列同期語を適切な回数だけ反復することが好ましい。
オーバーヘッドビット位置の検出に必要な手段は、列同期パターンと、列同期に関わるエンティティー間の通信である。
発明の第１実施例によれば、データ伝送に使用される媒体とは異なる追加の通信チャネルが同期関連の通信用として使われる。この追加チャンネルは無線リンクまたは相互制御システムとし、２つのエンティティーに共通のＣＰＵが使用可能である。
発明の好ましい実施例によれば、同期用の通信はデータ伝送用と同じデジタルリンクを介して行なわれる。
本発明の持つ特長は次のとおりである。
−高速のフレーム同期
−最小限の論理回路でハードウェアを実現し得る経済性
−テストあるいは障害による中断リンクの早期回復
本発明の他の特長は、以下に述べる実施例の説明によって明らかになる。
【図面の簡単な説明】
本発明の新規な特徴は添付の「請求の範囲」で詳しく説明される。しかし、発明自体とその特徴および利点については、以下に述べる実施例の詳細説明および下記の付図を参照することによって十分に理解することができる。
図１は３階層モデルで表されるデジタルリンクの概略図。
図２は双方向デジタルリンクによって相互接続される２つのエンティティーを図示する概略図。
図３はペイロードとオーバーヘッドを１つのインターリーブフレームにマッピングした例を示す図。
図４はデジタルリンクを介して相互接続されるグループスイッチおよび交換端末に接続される従来の階層的プロセッサシステムを図示する簡単な概略図。
図５は双方向デジタルリンクを介して相互接続される２つのエンティティーの簡単な例示的マスター・スレーブ構成の概略図。
図６は、スイッチ側（マスター）の同期手順の状態図。
図７はライン側（スレーブ）の同期手順の状態図。
図８はオーバーヘッドビットからフレーム同期語の検出手順を説明する概略図。
図９は多数の装置を重複スイッチコア構造に接続したシステム構成例を示す図。
図１０は図６の状態図を実現するマスター側回路のブロック図。
図１１は図７の状態図を実現するスレーブ側回路のブロック図。
発明の実施例の詳細説明
発明ではオーバーヘッドをペイロードでインターリーブしたフレームを想定する。オーバーヘッドはフレームの「始まり」を表すフレーム同期語を含んでいる。
本発明による一般概念は、「列同期」と呼ばれる先行手順と実際のフレーム同期との２段階でフレーム同期を実行することである。最初の段階は未処理の動作フレームのオーバーヘッドビット位置を認識する列同期段階である。２番目は検出されたオーバーヘッドビットからフレーム同期語（ＰＡＷ）を検出する実際のフレーム同期段階である。
発明の基本的な原理を理解するために、好ましい第１実施例による２段階フレーム同期手順の例を図１、図２、図３にしたがって説明する。
図１は３階層モデルで表されるデジタルリンクの概略図である。最低階層はリンクの電気的・機械的特性を定義する物理的リンク階層（ＰＬＬ）「Ｐｈｙｓｉｃａｌ Ｌｉｎｋ Ｌａｙｅｒ」である。中間階層はデータフローをフレームに構成する論理的リンク階層（ＬＬＬ）「Ｌｏｇｉｃａｌ Ｌｉｎｋ Ｌａｙｅｒ」である。これはまた、リンクのメインテナンスとリンク終端機能を果たす。最高階層はスイッチ終端の操作、維持を行なうスイッチング終端階層（ＳＴＬ）「Ｓｗｉｔｃｈｉｎｇ Ｔｅｒｍｉｎａｔｉｏｎ Ｌａｙｅｒ」である。スイッチング終端階層は異なったアプリケーションのために定義される場合があり、通常、スイッチに大きく依存する。
図２は双方向デジタルリンクで相互接続された２つのエンティティーを示す図である。この特定の例では、双方向デジタルリンク１はスイッチ側のグループスイッチ２とライン側の交換端末（ＥＴ）３とのインタフェースとして機能する電気通信システムで使用される。また、デジタルリンク１は、簡単な全体表示と共に、物理的リンク階層（ＰＬＬ）および論理的リンク階層（ＬＬＬ）の視点からも示されている。デジタルリンクの物理的インタフェース、すなわち物理的リンク階層（ＰＬＬ）は双方向のデータ伝送に必要なデータ経路とクロック信号を供給する。この例では、物理的インタフェースは４９．１５２ＭＨｚのクロックレートで動作し、その結果、デジタルリンクは４９．１５２Ｍｂｉｔ／ｓのビットレートでデータを伝送することができる。論理的リンク階層（ＬＬＬ）はデジタルリンクの物理的インタフェースの動作および維持に必要なフレームを構成する。一般に、フレームはペイロード、オーバーヘッド／メインテナンス情報（Ｏ＆Ｍ）、同期情報（ＳＹＮＣＨ）で構成される。
この特定例による論理的リンク階層のフレームフォーマットが図３に示されており、ペイロードとオーバーヘッドを１つの完全なフレームにマッピングする例が図示されている。オーバーヘッドとペイロードは、フレームのタイムスロットを表す通常の表現方法にしたがって各列にそれぞれ配置されている。この例では、１９２×３２ビットのマトリクスで完全な１フレームが形成されているが、これは比較的長いフレームである。行と列は行０〜３１と列０〜１９１で表される。フレーム内のすべてのビットは［行、列］の形式に従ってその行と列によってそれぞれ一義的に特定される。［０、０］はフレームの先端、［３１、１９１］はフレームの後端と定義される。フレームの送信は［０、０］で始まり、［３１、１９１］に達するまでビット単位、行単位の送信が続けられる。フレームの長さは６１４４ｂｉｔｓ／１２５μｓである。デジタルリンクの動作およびメインテナンス用として１６×１６ビットのフィールドＬＬ３０Ｈが定義される。スイッチング終端階層の動作とメインテナンスの目的で、１６×１６ビットのフィールドＳＴＬＯＨが予約されている。このフィールドの使用はスイッチング終端階層によって定義される。３２行×１６列のオーバーヘッドフィールドは、ＬＬ３０ＨとＳＴＬＯＨフィールドの連結によって定義される。フレーム同期語（ＦＡＷ）は通常１６ビット長であって、ＬＬ３０Ｈフィールドの中に含まれることが好ましく、その定義によればフレームはＦＡＷにおける最初のビット位置から始まる。伝送されるペイロードは３２行×１７６列のフィールドを形成する。正常動作フレーム（ＮＯＦ）と呼ばれるフレームは、オーバーヘッドとペイロードを列方向にインターリーブすることによって構成される。１フレーム全体は左側から始まり、１つのオーバーヘッド列（ＯＨＣ−０）、１１のペイロード列からなるグループ（ＰＬＣＧ−０）、もう１つのオーバーヘッド（ＯＨＣ−１）などを含む。
ここで図２においてエンティティーのいずれか、例えば交換端末（ＥＴ）３がフレーム同期を失ったと仮定する。フレーム同期の喪失は、例えば高レートのビットエラー、チェックサムエラー、テストや誤動作による中断等、種々の原因で生じる。この特定の例では、欠陥ＦＡＷまたはＣＲＣエラーの頻発によってフレーム同期の喪失が生じたと仮定する。フレーム同期が喪失すると、ＥＴ３はフレーム同期を回復する必要があり、それをスイッチに伝える。本発明によれば、スイッチ２はその時、正常動作フレーム（ＮＯＦ）の送信を停止し、代わりに列同期フレーム（ＣＡＦ）を送信する。列同期フレームはオーバーヘッド位置にゼロを含み、ペイロード位置に論理１を含んでいることが好ましい。ビットパターンが容易に検出可能なとき、例えばオーバーヘッドビット位置がＥＴ３によってすぐに認識されるような場合、ＣＡＦの正確なフォーマットは難しくない。もう少し具体的に云えば、ＥＴ３がＣＡＦパターン中の論理ゼロ「０」を探し、ゼロが検出されたとき、列同期が確立したものと仮定する。したがって、ＣＡＦパターンは論理１と論理０をインターリーブするものであるから、列同期には高々１２ビットが必要である。ＥＴ３はここで、正常なフレームが順々に伝送されるときのオーバーヘッドビットの位置を検出し、検出したことをスイッチに通知する。スイッチ２はペイロードおよびオーバーヘッド情報と共に再び、正常なフレーム（ＮＯＦ）を伝送し始め、ＥＴ３はオーバーヘッド位置でＦＡＷを検出することによって、最終的なフレーム同期を回復する。フレーム同期語の長さと同じ、通常１６ビット長のシフトレジスターを使用して、ＥＴ３はオーバーヘッドのビット位置でフレーム同期語を検索する。認識されたオーバーヘッドの位置の各ビットは、ＦＡＷが検出されるまで次々に格納され、評価される。ＥＴはオーバーヘッドのビットの位置を認識しているので、列同期の後、実際のフレーム同期に要するフレーム数は高々１フレームである。この場合、完全なフレーム同期手順には、高高１フレームプラス１２ビットを要するだけである。これは、１６ビットレジスターを１個しか使用しないことを考えると、非常に速いフレーム同期と云える。発明によれば、従来技術の１２フレームから１フレームプラス１２ビットにまで改良されたことになる。
フレーム同期語を探す場所を見つけること、すなわち、オーバーヘッドの位置を検出することが目的であって、その達成手段が列同期パターンと、列同期に関わるエンティティー間の通信である。例えば、フレーム同期を失ったエンティティーはそのフレーム同期要求を他のエンティティーに送らなければならず、オーバーヘッドのビット位置が検出されたときは、そのことを他のエンティティーに伝えなければならない。上の例では、ＥＴ３はこの同期関連の通信にデジタルリンク１とは別の付加的通信チャンネル、例えば無線リンクや相互制御システムなどを使用することができる。電気通信ネットワークでは、通信チャネルとして相互制御あるいはそのプロセッサシステムを利用することが可能である。通信チャネルの場合、プロセッサシステムはデジタルリンクよりも遅い。図４はデジタルリンク１１によって相互接続されるグループスイッチ１２および交換端末（ＥＴ）１３に関連させた従来の階層プロセッサシステムの簡単な概略図である。階層プロセッサシステムは２つのセントラルプロセッサ（ＣＰＵ）１５と、２つのロカルプロセッサ（ＲＰ）すなわち第１ＲＰ１６および第２ＲＰ１７を備えている。グループスイッチ１２は第１ＲＰ１６に接続され、第１ＲＰ１６はＣＰＵ１５に接続される。一方、ＥＴ１３は第２ＲＰ１７に接続され、第２ＲＰ１７はＣＰＵ１５に接続される。フレーム同期の喪失時、ＥＴ１３は階層プロセッサ構造を通してフレーム同期信号の適切な要求をグループスイッチ１２へ送って、フレーム同期の回復を要求する。そしてＣＡＦパターンのオーバーヘッドの位置を検出したとき、ＥＴ１３はそのことを通知するためにプロセッサシステムを介してスイッチ１２へ適切なＯＨ位置検出信号を送る。
発明によるフレーム同期手順の更に詳細で有利な実現方法と、特にエンティティー間の同期関連の通信について以下に説明する。
発明の第２実施例を図解するため、マスター・スレーブシステムについて考察する。総合的なフレーム同期手順のうち、列同期手順はマスターからの調整で開始される。図５はグループスイッチ２２がマスターとして機能し、ＥＴ２３がスレーブとして機能する簡単で説明的なマスター・スレーブ構成の概略図である。スイッチ２２とＥＴ２３は双方向デジタルリンク２１によって相互接続される。以下の記述で、スイッチからラインの方向はＸＬ、ラインからスイッチの方向はＬＸで示される。クロック信号生成のため、クロックユニット（図示せず）がグループスイッチ２２に設けられている。スイッチ２２からＥＴ２３へのクロック信号、すなわちＸＬクロックはスイッチ２２のクロックユニットから直接生成される。このクロック信号の反転コピーが、ＥＴ２３からスイッチ２２へのクロック信号、すなわちＬＸクロックとしてＸＬクロックから現われる。言い換えれば、生成されるクロック信号はスイッチ２２からＥＴ２３まで送られ、ＥＴ２３で反転されたものがスイッチ２２に供給される。図６および図７はそれぞれ、スイッチ側（マスター）とライン側（スレーブ）の同期手順の概要を示す状態図である。一般に、楕円は状態を表し、矢印は状態間の遷移を表す。遷移の条件およびそれに関するアクションはボックス内で以下の表記法で示される。
状態
行動
更に、図６および図７の状態図では以下の略語が使用される。
ＸＬ＿Ａｌ’ｓ ＸＬ方向のオール１のパターン
ＬＸ＿Ｃ ＯＮ／ＯＦＦ ＬＸ方向のクロック信号、ＯｎまたはＯｆｆ
ＸＬ＿ＣＡＦ ＸＬ方向の列同期フレーム
ＬＸ＿ＣＡＦ ＬＸ方向の列同期フレーム
ＸＬ＿ＮＯＦ ＸＬ方向の正常動作フレーム
ＬＸ＿ＮＯＦ ＬＸ方向の正常動作フレーム
ＯＨ≠ＦＡＷ フレーム同期語が未検出である
ＯＨ＝ＦＡＷ フレーム同期語が検出されている
ＦＡ＝ＬＯＳＴ フレーム同期喪失
以下に述べる本発明の好ましい第２実施例では、ブロック図５、状態図６、状態図７を参照する。一般に、一方でフレーム同期が喪失すると、他方のフレーム同期も失われ、新たなフレーム同期が始まる前に双方向のリンクに障害が生じる。スイッチ側でフレーム同期が失われると（ＦＡ＝ＬＯＳＴ）、スイッチ２２で状態１０１への遷移が起こり（図６）、ライン側の同期が開始される。スイッチ２２はＸＬクロック信号と共にオール１パターン（ＸＬ＿Ａｌ’ｓ）をＥＴ２３へ送る。このスイッチ側アクションはライン側のフレーム同期を喪失させ、スイッチにおいて状態１０２への遷移が生じる（図６）。ライン側でフレーム同期２０１が失われた場合（図７）、ライン側における列同期が回復するまで、ＥＴ２３はスイッチ側へクロックを停止する（ＬＸ＿Ｃ ＯＦＦ）。スイッチ側はライン側からクロックが到達しないことを検知し（ＬＸ＿Ｃ ＯＦＦ）、上記タイプの列同期フレーム（ＸＬ＿ＣＡＦ）をライン側へ伝送することによって列同期手順を開始する。言い換えれば、状態１０３（図６）でライン側の列同期がスイッチ側から開始される。ライン側はすぐに列同期パターンを認識して、列同期状態２０２（図７）のライン側はＸＬ＿ＣＡＦで「０」の検索を強制される。ライン側で列同期が完了したとき（ＸＬ＿ＣＡＦ＝０）、すなわち状態２０３（図７）の列同期になったとき、クロック（ＬＸ＿Ｃ ＯＮ）とＣＡＦパターン（ＬＸ＿ＣＡＦ）の両方がライン側からスイッチ側へ伝送される。ライン側からのクロックがスイッチ側（ＬＸ＿Ｃ ＯＮ）に再び現れると、状態１０３から状態１０４（図６）への遷移が行われて、正常動作フレーム（ＸＬ＿ＮＯＦ）がライン側へ伝送されると同時に、列同期状態１０４（図６）にあるスイッチ側で列同期のための検索が始められる。この時点で、列同期状態２０３（図７）にあるライン側は、スイッチ側から受信した正常なフレーム（ＸＬ＿ＮＯＦ）のオーバーヘッドビット位置でフレーム同期語の検索を始める。ライン側でＰＡＷが検出されて（ＯＨ＝ＦＡＷ）、ライン側におけるフレーム同期状態２０４（図７）への遷移が生じると、ＮＯＦフレームがライン側からスイッチ側（ＬＸ＿ＮＯＰ）へ伝送される。スイッチ側はこれらのＮＯＦフレームの中でＦＡＷの検索を始める。そしてライン側でＦＡＷが検出されたとき、スイッチ側がライン側（ＬＸ＿ＣＡＦ＝０）からの列同期パターン中の「０」を検出して、列同期状態１０５（図６）への遷移が完了したと仮定する。ライン側におけるＸＬ＿ＮＯＰフレームのオーバーヘッドの位置でＦＡＷを検出するのに少なくとも１行を要するので、これは合理的な仮定である。その時点で、スイッチへ伝送されたＬＸ＿ＣＡＦパターンに含まれる数個の論理ゼロがスイッチ側で検出されるはずである。スイッチ側における最終的なフレーム同期は、ＬＸ＿ＮＯＦフレーム（ＯＨ＝ＦＡＷ）のオーバーヘッドの位置でＦＡＷを検出した時に回復する。その時、スイッチ２２はフレーム同期状態１０６（図６）へ遷移する。
マスター・スレーブ構成の場合、スイッチ側あるいはマスター側での列同期手順は、ライン側あるいはスレーブ側での手順と異なることに注意すべきである。総合的な同期手順がマスターからの調整で行なわれること、そして、スレーブがマスターへのクロックの停止（ＬＸ＿Ｃ ＯＦＦ）によって、フレーム同期回復の要求を行ない、またスレーブがマスターへのクロック伝送の再開によって、フレーム同期回復の完了を通知する（ＬＸ＿Ｃ ＯＮ）ことを、特に理解すべきである。
スイッチ側より前にライン側がフレーム同期を失った場合、総合的な同期手順は図７の状態２０１から開始される。スイッチへのクロックを停止すること（ＬＸ＿Ｃ ＯＦＦ）によって、ライン側はフレーム同期回復要求をスイッチ側に送り、それと同時にスイッチ側のフレーム同期が失われる。
図８はオーバーヘッドビットのフレーム同期語の検出過程を示す概略図である。インターリービング距離は既知であるので、オーバーヘッドビットの位置が検出されると、ペイロードとオーバーヘッドをインターリーブしたビットフローから、オーバーヘッドのビットＯＨは容易に抽出される。オーバーヘッドビットＯＨは受信された順に抽出され、抽出されたオーバーヘッドビットのシーケンスＯＨＳＥＱがフレーム同期語ＦＡＷと同じ長さになった時、これらのオーバーヘッドビットはＦＡＷのビットと比較され、オーバーヘッドシーケンスＯＨＳＥＱがＦＡＷと一致するか否かがチェックされる。一致しなければ、オーバーヘッドシーケンスＯＨＳＥＱの右端のビットをシフトしてシーケンスから除外し、ビットフローにおける次のオーバーヘッドビットＯＨの受信時に、それを抽出し、シフトしてオーバーヘッドシーケンスＯＨＳＥＱの左から挿入する。この手順はオーバーヘッドシーケンスＯＨＳＥＱでＦＡＷが検出されるまで続く。
発明の代替実施例では、グループスイッチとＥＴはマスター・スレーブの関係を持たない。この場合、スイッチ側とライン側は対等の関係で機能する。各エンティティーは、各自のクロックユニットを備えることが好ましい。一方でフレーム同期が失われると、他方もフレーム同期を失わされる。これは、オール１のパターンを他方に送るか、または他方へのクロックの送信停止によって実行される。それと同時に、フレーム同期要求が他方側に送られる。フレーム同期要求が送られると、他方側はＣＡＦパターンの伝送を開始し、列同期手順が開始される。図５との関連で前述したように、別の通信リンクを使用することも可能である。
列同期手順に関する上記説明から理解されるように、一般に列同期を回復するために完全な列同期フレームを伝送する必要はない。実際は、ＣＡＦパターンに論理ゼロ「０」が検出された時に列同期が確立されたと仮定される。従って、ＣＡＦパターンは論理１と論理０をｎビットの距離でインターリーブしたものであるから、列同期に要する長さは高々ｎビットのはずである。実際は、正常なフレームが送られるときオーバーヘッドビットの位置が認識可能なものであれば、任意のビットパターンあるいはビットシーケンスが使用可能である。言い換えれば、未処理の正常フレームのオーバーヘッドビット位置に対応する所定ビット位置を持ち、列同期語（ＣＡＷ）として機能する同期パターンを送れば、それで十分である。しかしながら、オーバーヘッドのビット位置の認識を不可能にするようなビットエラーを回避するため、一般に列同期語は適切な回数だけ反復される。代替的な例として、より安全性を高くしたビットエラー対策が得られるように、２つ以上の連続したオーバーヘッド位置あるいはＣＡＷが検出されたとき、列同期が得られたと定義することができる。上記ＣＡＦパターンは「０１１１１１１１１１１１１１１１」としてコード化される列同期語の特別なケースであって、完全な１フレームが繰り返される。列同期語に関する別の例は「１０００００００００００００００」である。
実際のフレーム同期手順では、多くの連続した正常なＦＡＷが検出された後にフレーム同期が確立すると考えることができる。ＦＡＷシーケンスが壊れているときは、ＦＡＷを送出して、列同期を再開することが好ましい。さらに、列同期が達成された後に所定数のフレームの中にＦＡＷが全く検出されない場合には、一般に、新しい列同期を開始したほうがよい。
また、あるフレームの特定シーケンスと後続フレームのシーケンスの間でＦＡＷが交互に検出されることがある。本発明の好ましい実施例によると、前のフレームについて算出されたＣＲＣ１１チェックと交互のＦＡＷとによって最終的なフレーム同期が得られる。フレーム同期語は、あるフレームで「１１１１１１０１０１００００００」としてコード化されたＦＡＷ１、後続のフレームでは「００００００１０１０１１１１１１」としてコード化されたＦＡＷ２の形で交互に出現することが好ましい。また、容認できないほどのビット誤り率が生じた時、その検出がＣＲＣ１１チェックによって保証される。
交換端末以外のライン側装置の例として、マルチプレクサやトーン設備があり、そのほか専用スイッチのこともある。図８は上記のような装置を重複スイッチコア構造に接続したシステム構成を示す。システム３００は重複スイッチコア３０２ａ、３０２ｂと、重複マルチプレクサ３０４ａ、３０４ｂと、重複専用スイッチ３０６ａ、３０６ｂと、トーントランシーバー等の装置３０８を備えている。重複構造３０２、３０４、３０６は、それぞれ２つの平面ａとｂで示されている。重複構造は信頼性を考慮したものである。一方の平面で障害が生じた時、他方の平面が機能する。スイッチコア３０２は第１のリンクインタフェース、第２のリンクインタフェース、第３のリンクインタフェースによって、それぞれマルチプレクサ３０４、専用スイッチ３０６、装置３０８に接続される。この重複構造は、一般に各平面あたり１つ、すなわち２つの双方向デジタルリンクが各リンクインタフェースに含まれることを意味する。これらの双方向のデジタルリンクにおいて、フレーム同期は本発明による２段階のフレーム同期手順によって行なわれる。
本発明による２段階フレーム同期方法を実施するための詳細なハードウェア例について、図１０および図１１にしたがって説明する。マスターとスレーブが双方向のデジタルリンクによって相互接続された状態のマスター・スレーブシステムを考える。最初にマスター側回路、次にスレーブ側回路の実現について説明する。マスター側回路とスレーブ側回路は図６および図７の状態図にしたがって相互作用し、両方で完全なフレーム同期システムが構成される。
図１０は図６の状態図に関わるマスター側回路の概略図である。マスター側回路４００はオーバーヘッドの発生器４０２、マルチプレクサカウンタ４０４、ＯＲゲート４０６、ＡＮＤゲート４０８、マルチプレクサ４１０、オール１発生器４１２、ライン送信機４１４、ライン受信機４１６、クロック欠落検出器４１８、オーバーヘッド位置検出器４２０、フレーム同期器４２２、シリアル／パラレル変換器４２４、マスターコントローラ４２６を備えている。
マスター側回路４００には、以下の外部信号インタフェースが含まれる。
ＭＴＸＰＬ： マスター側送信ペイロード。スレーブ側宛てに伝送されるペイロード。Ｎを所定のインターリービング距離として、ペイロードはＮ個のパラレル信号を包むパラレルインターフェースを介して伝送される。
ＭＦＳ： マスター側フレーム同期パルス。フレームの最初の位置を示す。
ＭＴＸＣＬＫ１： マスター側送信クロック１。ＭＴＸＰＬの更新レートを示す。また、オーバーヘッドが最終フレームにインターリーブされるレートを示す。
ＭＴＸＣＬＫ２： マスター側送信クロック２。送信リンクのクロックレートを示す。
ＭＲＸＰＬ： マスター側受信ペイロード。スレーブ側からのペイロード。
ＭＲＸＣＬＫ１： マスター側受信クロック１。ＭＲＸＰＬの更新レートを示す。
以下の制御信号と指示信号はマスターコントローラ４２６によって生成され、受信される。
Ｓ１＝Ｍ＿ＣＡＦ＿ＣＯＮＴＲＯＬ： マスター側でのＣＡＦ生成を制御する。
Ｓ２＝Ａｌ’ｓ＿ＣＯＮＴＲＯＬ： オール１パターンの生成を制御する。
Ｓ３＝Ｍ＿ＯＨ＿ＳＥＡＲＣＨ： マスター側でＯＨ位置の検索開始。
Ｓ４＝ＣＬＫ＿ＳＴＡＴＥ： スレーブ側からのクロック信号の状態（有無）を示す。
Ｓ５＝Ｍ＿ＯＨ＿ＦＯＵＮＤ： マスター側でのＯＨ位置検出を示す。
Ｓ６＝Ｍ＿ＦＲＡＭＥ＿ＡＬ： マスター側でフレーム同期が回復したことを示す。
オーバーヘッド発生器４０２はＦＡＷおよびＣＲＣチェックサムを生成する。ＦＡＷおよびＣＲＣの生成タイミングは信号ＭＦＳおよびＭＴＸＣＬＫ１によって制御される。ＣＲＣチェックサムはペイロードＭＴＸＰＬに基づいて形成される。生成されたオーバーヘッドＭ＿ＯＨはＡＮＤゲート４０８を介してマルチプレクサ（ＭＵＸ）４１０に入力される。制御信号Ｓ１によって制御されるＡＮＤゲート４０８は、列同期フレーム（ＣＡＦ）が伝送されるとき、オーバーヘッドの各ビットを「０」に設定するために使用される。
ＭＴＸＰＬで搬送されるペイロードはＯＲゲート４０６を介してＭＵＸ４１０に入力される。制御信号Ｓ１によって制御されるＯＲゲート４０６は、ＣＡＦフレームが伝送されるとき、ペイロードの各ビットを「１」に設定するために使用される。
マルチプレクサカウンタ４０４は制御信号Ｍ＿ＭＵＸ＿Ｃを生成してＭＵＸ４１０に入力する。制御信号Ｍ＿ＭＵＸ＿Ｃは、Ｎ＋１個のＭＵＸ入力端子にアドレスするのに十分なＭ個のパラレル信号で構成される。カウンタ４０４の位相はＭＴＸＣＬＫ１とＭＴＸＣＬＫ２によって制御される。
ＭＵＸ４１０はペイロードとオーバーヘッドを多重化して、ペイロードとオーバーヘッドとインターリーブしたフレームを生成し、正常動作のフレーム（ＮＯＦ）データか列同期フレーム（ＣＡＦ）データ、いずれかの信号を出力する。制御信号Ｓ１がアクティブであれば、ＣＡＦフレームが発生し、アクティブでなければ、ＮＯＦフレームが発生する。
ＭＵＸ４１０の出力信号はオール１（Ａｌ’ｓ）発生器４１２に入力される。Ａｌ’ｓ発生器４１２の最も簡単な形として、ＭＵＸ４１０の出力信号あるいはオール１の信号に応答するスイッチを使用することができる。オール１信号はＡｌ’ｓ発生器４１２の外部信号として図示されているが、Ａｌ’ｓ発生器４１２はオール１信号発生器を含んでいることが好ましい。制御信号Ｓ２がアクティブなとき、ＭＵＸ４１０からのＮＯＦ／ＣＡＦ信号の代わりに、Ａｌ’ｓ発生器４１２からのオール１信号出力が強制される。
Ａｌ’ｓ発生器４１２から発生する出力信号Ｍ＿ＴＸ＿Ｄ（マスター側送信データ）、すなわちＮＯＦ／ＣＡＦフレームまたはＡｌ’ｓパターンのどちらかがライン送信機４１４にされ、また、このライン送信機にはクロックＭＴＸＣＬＫ２も入力される。ライン送信機４１４はクロック信号とデータ信号を物理的送信媒体ＰＴＭに適応させて、クロックとデータをスレーブ側に伝送する。
ライン受信機４１６はスレーブ側からクロックとデータを受信して、物理的送信媒体ＰＴＭからクロック信号Ｍ＿ＲＸ＿ＣＬＫとデータ信号Ｍ＿ＲＸ＿Ｄを抽出する。
クロック欠落検出器４１８はスレーブ側からのクロック信号の欠落を検出する。検出器４１８は、スレーブからマスターコントローラ４２６へのクロック信号の状態（有無）を信号Ｓ４によって通知する。クロック信号が検出されないとき、マスター側からスレーブにＣＡＦフレームの伝送が開始され、クロック信号が現われると、マスター側からスレーブにＮＯＦフレームの伝送が開始される。
スレーブ側からＣＡＦフレームを受信したとき、オーバーヘッド位置検出器４２０はオーバーヘッドの位置を検索する。スレーブ側からクロック信号が再び現われると、制御信号Ｓ３によってＯＨ位置検出器４２０はアクティブになる。ＯＨ位置が検出されると、指示信号Ｓ５がマスターコントローラ４２６に送られる。更に、ＯＨ位置を示す連続クロック信号ＭＲＸＣＬＫｌが生成され、フレーム同期器４２２および変換器４２４に入力される。
シフトレジスター、固定レジスター、比較回路を用いて図８の機能を果たすフレーム同期器４２２は、スレーブ側から受信したＮＯＦフレームからフレーム同期語を検出する。また、フレーム同期器によってＣＲＣチェックサムが計算され、通常、交番的なＦＡＷおよび正しいＣＲＣチェックサムの検出に基づいて、マスター側における最終的なフレーム同期が行なわれる。
シリアル／パラレル変換器４２４はデータ信号Ｍ＿ＲＸ＿Ｄと、クロック信号Ｍ＿ＲＸ＿ＣＬＫと、ＯＨ位置を示すクロック信号ＭＲＸＣＬＫｌとに応答して、Ｍ＿ＲＸ＿ＤをＮ個のパラレルペイロード信号のパラレルインターフェースに変換する。
図１１は図７の状態図に関わるライン側またはスレーブ側回路のブロック図である。図１１の電気回路５００はオーバーヘッド発生器５０２、マルチプレクサ・カウンター５０４、ＯＲゲート５０６、第１のＡＮＤゲート５０８、マルチプレクサ５１０、第１のＡＮＤゲート５１２、ライン送信機５１４、ライン受信機５１６、オーバーヘッド位置検出器５１８、フレーム同期器５２０、シリアル／パラレル変換器５２２、スレーブコントローラー５２４で構成される。
スレーブ側回路５００に関連のある外部信号インタフェースは以下の通りである。
ＳＴＸＰＬ： スレーブ側送信ペイロード。マスター側に伝送されるペイロードインターリービング距離をＮとすると、ペイロードはＮ個のパラレル信号を含むパラレルインターフェースで伝送される。
ＳＦＳ： スレーブ側フレーム同期パルス。フレームの開始位置を示す。
ＳＴＸＣＬＫ１： スレーブ側送信クロック１。ＳＴＸＰＬの更新レートを示す。また、オーバーヘッドが最終フレームでインターリーブされるレートを示す。
ＳＴＸＣＬＫ２： スレーブ側送信クロック２。送信リンクのクロックレートを示す。
ＳＲＸＰＬ： スレーブ側受信ペイロード。スレーブ側からのペイロード。
ＳＲＸＣＬＫ１： スレーブ側受信クロック１。ＳＲＸＰＬの更新レートを示す。
以下の制御信号および指示信号はスレーブコントローラ５２４によって生成され、受信される。
Ｓ７＝Ｓ＿ＣＡＦ＿ＣＯＮＴＲＯＬ： スレーブ側でＣＡＦ生成を制御する。
Ｓ８＝ＣＬＫ＿ＣＯＮＴＲＯＬ： スレーブ側から伝送されるクロック信号を制御する。
Ｓ９＝Ｓ＿ＯＨ ＳＥＡＲＣＨ： スレーブ側でＯＨ位置の検索を開始する。
Ｓ１０＝Ｓ＿ＯＨ＿ＦＯＵＮＤ： スレーブ側でＯＨ位置が検出されたことを示す。
Ｓ１１＝Ｓ＿ＦＲＡＭＥ＿ＡＬ： スレーブ側でフレーム同期が回復したことを示す。
オーバーヘッド発生器５０２はＰＡＷとＣＲＣチェックサムを生成する。ＦＡＷとＣＲＣの発生タイミングは信号ＳＦＳおよびＳＴＸＣＬＫ１によって制御される。ＣＲＣチェックサムはペイロードＳＴＸＰＬに基づいて形成される。発生したオーバーヘッドＳ＿ＯＨは第１のＡＮＤゲート５０８を介してマルチプレクサ（ＭＵＸ）５１０に入力される。制御信号Ｓ７によって制御される第１のＡＮＤゲート５０８は、列同期フレーム（ＣＡＦ）が伝送される際、各オーバーヘッドビットを「０」に設定するために使用される。
ＳＴＸＰＬで伝送されるペイロードはＯＲゲート５０６を介してＭＵＸ５１０に入力される。制御信号Ｓ７によって制御されるＯＲゲート５０６は、ＣＡＦフレームが伝送される際、各ペイロードビットを「１」に設定するために使用される。
マルチプレクサカウンタ５０４は制御信号Ｓ＿ＭＵＸ＿Ｃを生成して、ＭＵＸ５１０に入力する。制御信号Ｓ＿ＭＵＸ＿Ｃは、Ｎ＋１個のＭＵＸ入力端子にアドレスするのに十分なＭ個のパラレル信号で構成される。カウンタ５０４の位相はＳＴＸＣＬＫ１とＳＴＸＣＬＫ２によって制御される。
ＭＵＸ５１０はペイロードとオーバーヘッドを多重化して、ペイロードとオーバーヘッドをインターリーブしたフレームを生成し、正常動作のフレーム（ＮＯＦ）データか列同期フレーム（ＣＡＦ）データ、いずれかの信号を出力する。制御信号Ｓ７がアクティブであれば、ＣＡＦフレームが生成され、アクティブでなければ、ＮＯＰフレームが生成される。
第２のＡＮＤゲート５１２はクロック信号ＳＴＸＣＬＫ２および制御信号Ｓ８を受信する。制御信号Ｓ８がアクティブであれば、ＳＴＸＣＬＫ２クロックは阻止され（出力がすべて論理ゼロであるので）、アクティブでなければ、第２のＡＮＤゲート５１２はトランスペアレントで、ＳＴＸＣＬＫ２クロックはそのまま通過する。ライン側でフレーム同期が失われると、ライン側の列同期が回復するまで、ＳＴＸＣＬＫ２クロックは阻止される。
ＭＵＸ５１０の出力信号Ｓ＿ＴＸ＿Ｄ（スレーブ側送信データ）はライン送信機５１４に入力され、ライン送信機５１４は第２のＡＮＤゲート５１２の出力信号を受信する。ライン送信機５１４はクロック信号とデータ信号を物理的送信媒体ＰＴＭに適応させて、クロックとデータをマスター側に伝送する。
ライン受信機５１６はマスター側からクロックとデータを受信して、物理的送信媒体ＰＴＭからクロック信号Ｓ＿ＲＸ＿ＣＬＫとデータ信号Ｓ＿ＲＸ＿Ｄを抽出する。
マスター側からＣＡＦフレームの受信中、オーバーヘッド位置検出器５１８はオーバーヘッドの位置を検索する。マスター側からＣＡＦフレームの受信時、制御信号Ｓ９によって、ＯＨ位置検出器５１８はアクティブにされる。ＯＨ位置を検索する際、スレーブコントローラ５２４に指示信号Ｓ１０が送られる。更に、ＯＨ位置を示す連続クロック信号ＳＲＸＣＬＫ１が生成され、フレーム同期器５２０およびシリアル／パラレル変換器５２２に入力される。
シフトレジスターと固定レジスターを用いて図８の機能を果たすフレーム同期器５２０は、スレーブ側から受信したＮＯＦフレームからフレーム同期語を検出する。さらに、フレーム同期器５２０はＣＲＣチェックサムを計算する。スレーブ側における最終的なフレーム同期は通常、交番的なＦＡＷと正しいＣＲＣチェックサムの検出に基づいている。
シリアル／パラレル変換器５２２はデータ信号Ｓ＿ＲＸ＿Ｄと、クロック信号ＳＲＸＣＬＫ１と、ＯＨ位置を示すクロック信号Ｓ＿ＲＸ＿ＣＬＫとに応答して、Ｓ＿ＲＸ＿ＤをＮ個のパラレルペイロード信号のパラレルインターフェースに変換する。
上述の実施例は単なる例示であって、本発明はそれらに制限されるものではない。発明の精神から逸脱することなく、上記以外の特定な形で実施することはもちろん可能である。ここに開示、請求された基本的な原理に基づく変更および改良は発明の範囲と精神に包含される。

Claims (17)

1. フレーム同期語を検出することによって、第１のエンティティーと第２のエンティティーの間のリンク上で伝送される情報フレームを同期させる方法であって、一定間隔で相互にインターリーブされたペイロードおよびオーバーヘッド情報が各フレームに含まれ、前記フレーム同期語が前記オーバーヘッド情報に含まれる前記方法において、
   一方のエンティティーでフレーム同期が失われた時、他方のエンティティーのフレーム同期を喪失させるステップと、
   フレーム同期の要求を前記第１のエンティティーから前記第２のエンティティーへ送るステップと、
   第１の未処理フレームにおけるオーバーヘッドのビット位置に対応する位置に第１の所定のビットを持っている少なくとも１つの第１同期語を、フレーム同期の要求に対する応答として前記第２のエンティティーから前記第１のエンティティーに伝送するステップと、
   前記第２のエンティティーから受信した前記第１の所定のビットを前記第１のエンティティーで検索、検出することにより、前記第２のエンティティーからの前記第１の未処理フレームにおけるオーバーヘッドの位置を認識し、前記第１の所定のビットが検出されたことを前記第１のエンティティーから前記第２のエンティティーに通知し、第２の未処理フレームにおけるオーバーヘッドのビット位置に対応する位置に第２の所定のビットを持っている少なくとも１つの第２同期語を、前記第１のエンティティーから前記第２のエンティティーへ伝送するステップと、
   前記ビット検出通知の応答として前記第１の未処理フレームを前記第２のエンティティーから前記第１のエンティティーに伝送し、前記第１のエンティティーから受信した前記第２の所定のビットを前記第２エンティティーで検索、検出することにより、前記第１のエンティティーからの前記第２の未処理フレームにおけるオーバーヘッドの位置を認識するステップと、
   前記第２のエンティティーから受信した前記第１の未処理フレームで認識されたオーバーヘッドの位置のフレーム同期語を前記第１のエンティティーで検索、検出することにより、前記第１のエンティティーにおけるフレーム同期を行ない、前記第２の未処理フレームを前記第１のエンティティーから前記第２のエンティティーに伝送するステップと、
   前記第１のエンティティーから受信した前記第２の未処理フレームで認識されたオーバーヘッドの位置のフレーム同期語を前記第２のエンティティーで検索、検出することにより、前記第２のエンティティーでフレーム同期を行なうことを特徴とする前記方法。
2. 請求項１に従ってフレームを同期させるための方法であって、前記エンティティー間のリンク上でクロック信号が伝送される前記方法において、フレーム同期の要求を前記第１のエンティティーから送る前記ステップに、前記第２のエンティティーへのクロック信号を停止するステップが含まれ、そして、前記第１の所定のビットが検出されたことを前記第１のエンティティーから通知する前記ステップに、前記第２のエンティティーへのクロック信号の送信を再開するステップが含まれることを特徴とする前記方法。
3. 請求項１において、前記エンティティー間に追加通信チャネルを設け、
   フレーム同期信号の要求を前記第１のエンティティーから前記第２のエンティティーへ送るステップに、前記追加通信チャネルを介してフレーム同期要求信号を前記第２のエンティティーへ送信するステップが含まれ、そして、前記第１の所定のビットが検出されたことを前記第１のエンティティーから通知する前記ステップに、前記追加通信チャネルを介してビット検出信号を前記第２のエンティティーへ送信するステップが含まれることを特徴とする前記方法。
4. 請求項１において、前記第１のエンティティーおよび前記第２のエンティティーでフレーム同期語を検索、検出する前記ステップが、
   認識されたオーバーヘッド位置のビットを順々に格納するステップと、
   フレーム同期語と同じ長さを持ち、前記格納ビットからなる少なくとも１つのシーケンスを評価することによってフレーム同期語を検出するステップとを含む前記方法。
5. 第２のエンティティーから伝送されるフレームからフレーム同期語を検出することによって、第２のエンティティーと通信中の第１のエンティティーでのフレーム同期を行なう方法であって、一定間隔で相互にインターリーブされたペイロードおよびオーバーヘッド情報が前記フレームに含まれ、前記フレーム同期語が前記オーバーヘッド情報に含まれる前記方法において、
   フレーム同期の要求を前記第１のエンティティーから前記第２のエンティティーに送るステップと、
   未処理フレームのオーバーヘッドのビット位置に対応する位置に所定のビットを持っている少なくとも１つの同期語を前記第２のエンティティーから前記第１のエンティティーに伝送するステップと、
   未処理フレームのオーバーヘッド位置を認識するため、前記同期語の前記所定ビットを前記第１のエンティティーで検索、検出するステップと、
   前記所定のビットが検出されたことを前記第１のエンティティーから前記第２のエンティティーへ通知するステップと、
   前回未処理に終わったフレームを前記第２のエンティティーから前記第１のエンティティーへ伝送するステップと、
   前記第１のエンティティーでフレーム同期を行なうため、フレーム内で認識されたオーバーヘッド位置からフレーム同期語を検出するステップとを含む前記方法。
6. 請求項５において、フレーム同期語を検出する前記ステップが、
   フレーム内で認識されたオーバーヘッド位置のビットを順次格納するステップと、
   フレーム同期語が検出されるまで、前記格納されたビットを評価するステップとを含むことを特徴とする前記方法。
7. スイッチから伝送されるフレームからフレーム同期語を検出することによって、電気通信スイッチと通信中の装置におけるフレーム同期を行なう方法であって、ペイロードとオーバーヘッドを一定間隔で相互にインターリーブし、インターリーブされたペイロードとオーバーヘッドの列形式でフレームが表現され、フレーム同期語がオーバーヘッドに含まれる前記方法において、
   フレーム同期の要求を前記装置から前記スイッチへ送るステップと、
   前記フレーム同期の要求に対する応答として、ペイロード列の第１論理状態ビットおよびオーバーヘッド列の第２論理状態ビットを持っている列同期フレームを前記スイッチから前記装置へ伝送するステップと、
   未処理の正常フレームのオーバーヘッドを認識するため、前記列同期フレームから前記第２論理状態のビットを前記装置で検索、検出するステップと、
   前記第２論理状態の前記ビットが検出された時、列同期が完了したことを前記装置から前記スイッチに通知するステップと、
   列同期に関する前記通知に対する応答として、前回未処理に終わったフレームを前記スイッチから前記装置に伝送するステップと、
   最終的なフレーム同期を行なうため、前記スイッチからの正常フレームの中で認識されたオーバーヘッド列からフレーム同期語を前記装置で検索、検出するステップとを含む、前記方法。
8. フレーム同期語を検出することによって、第１のエンティティーと第２のエンティティーの間のリンク上で伝送される情報フレームを同期させるシステムであって、一定間隔で相互にインターリーブされたペイロードおよびオーバーヘッド情報が各フレームに含まれ、前記フレーム同期語が前記オーバーヘッド情報に含まれる前記装置において、
   フレーム同期の要求を前記第２のエンティティーへ送る手段を前記第１のエンティティーに設け、
   第１の未処理フレームにおけるオーバーヘッドのビット位置に対応する位置に第１の所定のビットを持っている少なくとも１つの第１同期語を、フレーム同期の要求に対する応答として前記第１のエンティティーに伝送する手段を前記第２のエンティティーに設け、
   前記第２のエンティティーからの前記第１の未処理フレームにおけるオーバーヘッドの位置を認識するために、前記第２のエンティティーから受信した前記第１の所定のビットを検索、検出する手段と、前記第１の所定のビットが検出されたことを前記第２のエンティティーに通知する手段と、第２の未処理フレームにおけるオーバーヘッドのビット位置に対応する位置に第２の所定のビットを持っている少なくとも１つの第２同期語を前記第２のエンティティーへ伝送する手段とを前記第１エンティティーに設け、
   前記ビット検出通知の応答として前記第１の未処理フレームを前記第１のエンティティーに伝送する手段と、前記第１のエンティティーからの前記第２の未処理フレームにおけるオーバーヘッドの位置を認識するため、前記第１のエンティティーから受信した前記第２の所定のビットを検索、検出する手段とを前記第２エンティティーに設け、
   前記第１のエンティティーでフレーム同期を行なうため、前記第２のエンティティーから受信した前記第１の未処理フレームの中で認識されたオーバーヘッド位置のフレーム同期語を検索、検出する手段と、前記第２の未処理フレームを前記第２のエンティティーに伝送する手段とを前記第１のエンティティーに設け、
   前記第２のエンティティーでフレーム同期を行なうため、前記第１のエンティティーから受信した前記第２の未処理フレームの中で認識されたオーバーヘッド位置のフレーム同期語を検索、検出する手段を前記第２のエンティティーに設けたことを特徴とする前記システム。
9. 請求項８において、エンティティー間のリンク上でクロック信号が伝送される前記システムにおいて、フレーム同期の要求を送る前記手段に、前記第２のエンティティーへのクロック信号を停止する手段が含まれ、そして、前記第１の所定のビットが検出されたことを通知する前記手段に、前記第２のエンティティーへのクロック信号の送信を再開する手段が含まれることを特徴とする前記システム。
10. 請求項８において、前記エンティティー間に追加通信チャネルを設け、
    フレーム同期信号の要求を前記第２のエンティティーに送る前記手段に、前記追加通信チャネルを介してフレーム同期要求信号を前記第２のエンティティーへ送信する手段が含まれ、そして、前記第１の所定のビットが検出されたことを通知する前記手段に、前記追加通信チャネルを介してビット検出信号を前記第２のエンティティーへ送信する手段が含まれることを特徴とする前記システム。
11. 請求項８において、前記第１のエンティティーおよび前記第２のエンティティーでフレーム同期語を検索、検出する前記手段が、
    前記フレーム同期語を格納する第１のレジスターと、
    前記第１のレジスターと同じ長さを持ち、認識されたオーバヘッド位置のビットを順々に格納するシフトレジスターと、
    前記第１のレジスターに格納されたフレーム同期語と前記シフトレジスターに格納されたビットを比較する手段とを備えていることを特徴とする前記システム。
12. 請求項８において、前記第１のエンティティーと前記第２のエンティティーの少なくとも一方に、他方のフレーム同期を喪失させるための手段が含まれることを特徴とする前記システム。
13. 第２のエンティティーから伝送されるフレームからフレーム同期語を検出することによって、第２のエンティティーとリンクを介して相互接続された第１のエンティティーでのフレーム同期を行なうシステムであって、一定間隔で相互にインターリーブされたペイロードおよびオーバーヘッド情報が前記フレームに含まれ、前記フレーム同期語が前記オーバーヘッド情報に含まれる前記システムにおいて、
    フレーム同期の要求を前記第２のエンティティーに送る手段を前記第１エンティティーに設け、
    未処理フレームのオーバーヘッドのビット位置に対応する位置に所定のビットを持っている少なくとも１つの同期語を前記第１のエンティティーに伝送する手段を前記第２エンティティーに設け、
    未処理フレームのオーバーヘッド位置を認識するため、前記同期語の前記所定ビットを検索、検出する手段を前記第１のエンティティーに設け、
    前記所定のビットが検出されたことを前記第２のエンティティーへ通知する手段を前記第１のエンティティーに設け、
    前回未処理に終わったフレームを前記第１のエンティティーへ伝送する手段を前記第２のエンティティーに設け、
    前記第１のエンティティーでフレーム同期を行なうため、フレーム内で認識されたオーバーヘッド位置からフレーム同期語を検索、検出する手段を前記第１のエンティティーに設けたことを特徴とする前記システム。
14. 請求項１３において、フレーム同期語を検索、検出する前記手段が、
    前記フレーム同期語を格納する第１のレジスターと、
    前記第１のレジスターと同じ長さを持ち、認識されたオーバーヘッド位置のビットを順々に格納するシフトレジスターと、
    前記第１のレジスターに格納されたフレーム同期語と前記シフトレジスターに格納されたビットを比較する手段を備えている前記システム。
15. 請求項１３において、前記エンティティー間のリンク上でクロック信号が伝送される前記システムにおいて、フレーム同期の要求を前記第１のエンティティーから送る前記手段に、前記第２のエンティティーへのクロック信号を停止する手段が含まれ、そして、前記第１の所定のビットが検出されたことを前記第１のエンティティーから通知する前記手段に、前記第２のエンティティーへのクロック信号の送信を再開する手段が含まれることを特徴とする前記システム。
16. 請求項１３において、前記エンティティー間に追加通信チャネルを設け、
    フレーム同期信号の要求を前記第２のエンティティーに送る前記手段に、前記追加通信チャネルを介してフレーム同期要求信号を前記第２のエンティティーへ送信する手段が含まれ、そして、前記第１の所定のビットが検出されたことを通知する前記手段に、前記追加通信チャネルを介してビット検出信号を前記第２のエンティティーへ送信する手段が含まれることを特徴とする前記システム。
17. スイッチから伝送されるフレームからフレーム同期語を検出することによって、電気通信スイッチと通信中の装置におけるフレーム同期を行なうシステムであって、ペイロードとオーバーヘッドを一定間隔で相互にインターリーブし、インターリーブされたペイロードとオーバーヘッドの列形式でフレームが表現され、フレーム同期語がオーバーヘッドに含まれる前記システムにおいて、
    フレーム同期の要求を前記スイッチへ送る手段を前記装置に設け、
    前記フレーム同期の要求に対する応答として、ペイロード列の第１論理状態ビットおよびオーバーヘッド列の第２論理状態ビットを持っている列同期フレームを前記装置へ伝送する手段を前記スイッチに設け、
    未処理フレームのオーバーヘッドを認識するため、前記列同期フレームから前記第２論理状態のビットを検索、検出する手段と、前記第２論理状態の前記ビットが検出された時、列同期が完了したことを前記スイッチに通知する手段とを前記装置に設け、
    列同期に関する前記通知に対して、前記装置にフレームを伝送する手段を前記スイッチに設け、
    最終的なフレーム同期を行なうため、前記スイッチからのフレームの中で認識されたオーバーヘッド列からフレーム同期語を検索、検出する手段を前記装置に設けた前記システム。

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