JP2002247141A - シリアル通信装置 - Google Patents
シリアル通信装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
- Detection And Correction Of Errors (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 回路動作用クロックを持つことなくシリアル
通信が可能で、通信内容のチェックも可能なシリアル通
信装置を提供する。 【解決手段】 入出力インターフェース４は、外部から
のクロック信号ＳＣＬＫを受け、これに同期してパリテ
ィビットＰを含む所定ビット数の所定数のフレームから
なる通信データＳＩＮを、他の電子回路との間でビット
ごとに通信する。パリティチェック１５は、クロック信
号ＳＣＬＫに同期してモニタされた通信完了状態の出力
に同期してパリティビットＰによる通信内容のチェック
を行う。
通信が可能で、通信内容のチェックも可能なシリアル通
信装置を提供する。 【解決手段】 入出力インターフェース４は、外部から
のクロック信号ＳＣＬＫを受け、これに同期してパリテ
ィビットＰを含む所定ビット数の所定数のフレームから
なる通信データＳＩＮを、他の電子回路との間でビット
ごとに通信する。パリティチェック１５は、クロック信
号ＳＣＬＫに同期してモニタされた通信完了状態の出力
に同期してパリティビットＰによる通信内容のチェック
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、自らは回路動作用
のクロックを持たず、外部からの同期シリアル通信用ク
ロック信号に同期してパリティビットを含む所定ビット
数の所定数のフレームからなる通信データを、他の電子
回路との間でビットごとに通信するシリアル通信装置に
関するものである。
のクロックを持たず、外部からの同期シリアル通信用ク
ロック信号に同期してパリティビットを含む所定ビット
数の所定数のフレームからなる通信データを、他の電子
回路との間でビットごとに通信するシリアル通信装置に
関するものである。
【０００２】
【従来の技術】従来、電子回路においてマイクロコント
ローラ等の指示に基づき動作させる場合、その指示内容
の通信方法として大きく分けてシリアル通信とパラレル
通信との２種類の方法がある。
ローラ等の指示に基づき動作させる場合、その指示内容
の通信方法として大きく分けてシリアル通信とパラレル
通信との２種類の方法がある。
【０００３】
【発明が解決しようとする課題】回路動作用クロック
（同期シリアル通信用クロック信号以外のクロック）を
持つデジタル回路の場合は、パラレル通信、シリアル通
信の両方を採用可能である。しかしながら、回路動作用
クロックを持たないアナログ回路やデジタル回路の場合
は、通常はマイクロコントローラ等の指示を直接通信可
能なパラレル通信の採用が基本である。そのため、この
ようなアナログ回路やデジタル回路で指示内容に基づく
動作をさせる場合は、パラレル通信を採用する必要があ
り、端子数が多くなって実装面積及び集積回路のコスト
も増大する。
（同期シリアル通信用クロック信号以外のクロック）を
持つデジタル回路の場合は、パラレル通信、シリアル通
信の両方を採用可能である。しかしながら、回路動作用
クロックを持たないアナログ回路やデジタル回路の場合
は、通常はマイクロコントローラ等の指示を直接通信可
能なパラレル通信の採用が基本である。そのため、この
ようなアナログ回路やデジタル回路で指示内容に基づく
動作をさせる場合は、パラレル通信を採用する必要があ
り、端子数が多くなって実装面積及び集積回路のコスト
も増大する。
【０００４】こうした回路動作用クロックを持たないデ
ジタル回路に対して、マイクロコントローラ等の指示内
容の通信をシリアル通信で行い、この指示内容をシリア
ル−パラレル変換する通信方法も知られている。そし
て、こうしたシリアル−パラレル変換用の汎用の論理回
路も存在する（例えば、「富士通半導体デバイスDATA S
HEET；DS03-82401-2」など）。しかしながら、こうした
論理回路では、通信内容のチェックを行わずに通信して
しまうため、車載用途の電子制御装置等、信頼性が要求
される分野への応用は難しい。
ジタル回路に対して、マイクロコントローラ等の指示内
容の通信をシリアル通信で行い、この指示内容をシリア
ル−パラレル変換する通信方法も知られている。そし
て、こうしたシリアル−パラレル変換用の汎用の論理回
路も存在する（例えば、「富士通半導体デバイスDATA S
HEET；DS03-82401-2」など）。しかしながら、こうした
論理回路では、通信内容のチェックを行わずに通信して
しまうため、車載用途の電子制御装置等、信頼性が要求
される分野への応用は難しい。
【０００５】こうした問題を鑑みて、車載用途の電子制
御装置等には回路動作用クロックを持つデジタル回路を
採用することも考えられる。しかし、この場合には、こ
のクロック周波数を逓倍した周波数の雑音が発生し、電
子制御装置外部に漏出することがある。そしてこの雑音
漏出が、例えば他の電子機器の不具合の原因となること
がある。そのため、電子制御装置内部の電子回路には、
できる限り余分なクロックを用いないようにすることが
好ましい。
御装置等には回路動作用クロックを持つデジタル回路を
採用することも考えられる。しかし、この場合には、こ
のクロック周波数を逓倍した周波数の雑音が発生し、電
子制御装置外部に漏出することがある。そしてこの雑音
漏出が、例えば他の電子機器の不具合の原因となること
がある。そのため、電子制御装置内部の電子回路には、
できる限り余分なクロックを用いないようにすることが
好ましい。
【０００６】さらに、アナログ回路とデジタル回路とを
混載した集積回路で、回路動作用クロックを持つデジタ
ル回路を有する場合、回路動作用クロックを生成するた
めにその生成に係る発振子と接続される分、例えば同発
振子が故障したり発振子との接続不良が発生したりし
て、集積回路全体として発生する不具合の確率も大きく
なってしまう。
混載した集積回路で、回路動作用クロックを持つデジタ
ル回路を有する場合、回路動作用クロックを生成するた
めにその生成に係る発振子と接続される分、例えば同発
振子が故障したり発振子との接続不良が発生したりし
て、集積回路全体として発生する不具合の確率も大きく
なってしまう。
【０００７】本発明の目的は、回路動作用クロックを持
つことなくシリアル通信が可能で、通信内容のチェック
も可能なシリアル通信装置を提供することにある。
つことなくシリアル通信が可能で、通信内容のチェック
も可能なシリアル通信装置を提供することにある。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１に記載の発明は、外部からの同期シリア
ル通信用クロック信号を受け、該同期シリアル通信用ク
ロック信号に同期して、パリティビットを含む所定ビッ
ト数の所定数のフレームからなる通信データを他の電子
回路との間でビットごとに通信するシリアル通信装置に
おいて、前記同期シリアル通信用クロック信号に同期し
て前記通信データを所定ビット数カウントした時点で通
信完了状態信号を出力するモニタ回路と、前記通信完了
状態信号の出力に同期して前記パリティビットによる通
信内容のチェックを行うチェック回路とを備えたことを
要旨とする。
めに、請求項１に記載の発明は、外部からの同期シリア
ル通信用クロック信号を受け、該同期シリアル通信用ク
ロック信号に同期して、パリティビットを含む所定ビッ
ト数の所定数のフレームからなる通信データを他の電子
回路との間でビットごとに通信するシリアル通信装置に
おいて、前記同期シリアル通信用クロック信号に同期し
て前記通信データを所定ビット数カウントした時点で通
信完了状態信号を出力するモニタ回路と、前記通信完了
状態信号の出力に同期して前記パリティビットによる通
信内容のチェックを行うチェック回路とを備えたことを
要旨とする。
【０００９】請求項２に記載の発明は、外部からの同期
シリアル通信用クロック信号を受け、該同期シリアル通
信用クロック信号に同期して、パリティビットを含む所
定ビット数の所定数のフレームからなる通信データを他
の電子回路との間でビットごとに通信するシリアル通信
装置において、前記同期シリアル通信用クロック信号に
同期して前記通信データを所定ビット数カウントした時
点で通信完了状態信号を出力するモニタ回路と、前記通
信完了状態信号が前記同期シリアル通信用クロック信号
に同期して前記パリティビットによる通信内容のチェッ
クを行うチェック回路とを備えたことを要旨とする。
シリアル通信用クロック信号を受け、該同期シリアル通
信用クロック信号に同期して、パリティビットを含む所
定ビット数の所定数のフレームからなる通信データを他
の電子回路との間でビットごとに通信するシリアル通信
装置において、前記同期シリアル通信用クロック信号に
同期して前記通信データを所定ビット数カウントした時
点で通信完了状態信号を出力するモニタ回路と、前記通
信完了状態信号が前記同期シリアル通信用クロック信号
に同期して前記パリティビットによる通信内容のチェッ
クを行うチェック回路とを備えたことを要旨とする。
【００１０】請求項３に記載の発明は、外部からの活性
化信号及び同期シリアル通信用クロック信号を受け、該
活性化信号による活性状態にある間において、該同期シ
リアル通信用クロック信号に同期して、パリティビット
を含む所定ビット数の所定数のフレームからなる通信デ
ータを他の電子回路との間でビットごとに通信するシリ
アル通信装置において、前記活性化信号による活性状態
が非活性状態になったときに前記パリティビットによる
通信内容のチェックを行うチェック回路を備えたことを
要旨とする。
化信号及び同期シリアル通信用クロック信号を受け、該
活性化信号による活性状態にある間において、該同期シ
リアル通信用クロック信号に同期して、パリティビット
を含む所定ビット数の所定数のフレームからなる通信デ
ータを他の電子回路との間でビットごとに通信するシリ
アル通信装置において、前記活性化信号による活性状態
が非活性状態になったときに前記パリティビットによる
通信内容のチェックを行うチェック回路を備えたことを
要旨とする。
【００１１】（作用）請求項１〜３のいずれかに記載の
発明によれば、シリアル通信装置を外部からの同期シリ
アル通信用クロック信号（及び活性化信号）により動作
させられ、通信内容のチェックも併せ行える。例えば、
電子制御装置においてマイクロコントローラ以外の入出
力を司る回路（シリアル通信装置）は全て、同マイクロ
コントローラからの同期シリアル通信用クロック信号に
より動作させることで、電子制御装置内部で必要なクロ
ック数は最小限に抑制される。そして、電子制御装置外
部に漏出する高周波ノイズも低減される。
発明によれば、シリアル通信装置を外部からの同期シリ
アル通信用クロック信号（及び活性化信号）により動作
させられ、通信内容のチェックも併せ行える。例えば、
電子制御装置においてマイクロコントローラ以外の入出
力を司る回路（シリアル通信装置）は全て、同マイクロ
コントローラからの同期シリアル通信用クロック信号に
より動作させることで、電子制御装置内部で必要なクロ
ック数は最小限に抑制される。そして、電子制御装置外
部に漏出する高周波ノイズも低減される。
【００１２】また、このようなシリアル通信装置に対し
ては、外部の発振子に接続して同期させて動作させる必
要がないため、例えば発振子との接続が外れることによ
るデジタル回路や集積回路全体の動作不良の発生も回避
される。
ては、外部の発振子に接続して同期させて動作させる必
要がないため、例えば発振子との接続が外れることによ
るデジタル回路や集積回路全体の動作不良の発生も回避
される。
【００１３】さらに、外部の発振子を使うことなくシリ
アル通信が可能なため、例えば外部部品を追加すること
なくアナログ回路だけの集積回路でも、通信内容のチェ
ックをしつつ、信頼性の高いシリアル通信が可能とな
る。
アル通信が可能なため、例えば外部部品を追加すること
なくアナログ回路だけの集積回路でも、通信内容のチェ
ックをしつつ、信頼性の高いシリアル通信が可能とな
る。
【００１４】
【発明の実施の形態】以下、本発明を具体化した一実施
形態ついて図１〜図３に従って説明する。図３は、本実
施形態が適用される車載用電子制御装置（以下、「ＥＣ
Ｕ」という）１を示すブロック図である。なお、ＥＣＵ
１による各種機器の制御は数ｍｓｅｃサイクルで行って
おり、マイコン（マイクロコントローラ）２はその１サ
イクルに１度、所要の外部装置との間で通信データの入
出力を完了する。すなわち、マイコン２と外部装置とは
シリアル接続されており、マイコン２は上記サイクル内
で通信が完了する通信速度にて外部装置との間で通信デ
ータの入出力を行い、各種機器を制御する。
形態ついて図１〜図３に従って説明する。図３は、本実
施形態が適用される車載用電子制御装置（以下、「ＥＣ
Ｕ」という）１を示すブロック図である。なお、ＥＣＵ
１による各種機器の制御は数ｍｓｅｃサイクルで行って
おり、マイコン（マイクロコントローラ）２はその１サ
イクルに１度、所要の外部装置との間で通信データの入
出力を完了する。すなわち、マイコン２と外部装置とは
シリアル接続されており、マイコン２は上記サイクル内
で通信が完了する通信速度にて外部装置との間で通信デ
ータの入出力を行い、各種機器を制御する。
【００１５】例えば、マイコン２は、入出力インターフ
ェース４をアクティブにするために入出力インターフェ
ース４へと出力する活性化信号としてのチップセレクト
信号＿ＣＳを生成する。図２（ａ）に示されるように、
このチップセレクト信号＿ＣＳは、通常はＨ（ハイ）レ
ベルにあり、上記入出力インターフェース４をアクティ
ブにするときのみＬ（ロー）レベルとなる。
ェース４をアクティブにするために入出力インターフェ
ース４へと出力する活性化信号としてのチップセレクト
信号＿ＣＳを生成する。図２（ａ）に示されるように、
このチップセレクト信号＿ＣＳは、通常はＨ（ハイ）レ
ベルにあり、上記入出力インターフェース４をアクティ
ブにするときのみＬ（ロー）レベルとなる。
【００１６】また、マイコン２は、発振子３において生
成された発振信号に基づき入出力インターフェース４へ
と出力する基準となる同期シリアル通信用クロック信号
としてのクロック信号ＳＣＬＫを生成する。図２（ｂ）
に示されるように、このクロック信号ＳＣＬＫは、通常
はＨレベルにあり、上記チップセレクト信号＿ＣＳがＬ
レベルにあって入出力インターフェース４がアクティブ
のときに、所定時間ごとに複数回（８回）のＨレベルか
らＬレベルへの立ち下がりとＬレベルからＨレベルへの
立ち上がりを繰り返す２つ信号群となる。
成された発振信号に基づき入出力インターフェース４へ
と出力する基準となる同期シリアル通信用クロック信号
としてのクロック信号ＳＣＬＫを生成する。図２（ｂ）
に示されるように、このクロック信号ＳＣＬＫは、通常
はＨレベルにあり、上記チップセレクト信号＿ＣＳがＬ
レベルにあって入出力インターフェース４がアクティブ
のときに、所定時間ごとに複数回（８回）のＨレベルか
らＬレベルへの立ち下がりとＬレベルからＨレベルへの
立ち上がりを繰り返す２つ信号群となる。
【００１７】さらに、マイコン２は、各種ＩＣ（集積回
路、図示略）の出力設定状態に基づき、入出力インター
フェース４に指示する通信データとしてのシリアルデー
タＳＩＮを生成する。図２（ｃ）に示されるように、こ
のシリアルデータＳＩＮは、所定ＩＣの出力設定状態を
表す各１ビットのデータＲＹ０〜ＲＹ６及びこれらデー
タＲＹ０〜ＲＹ６に基づくパリティビットＰからなる８
ビットデータのフレームと、他のＩＣの出力設定状態を
表す各１ビットのデータＲＹ７〜ＲＹ１３及びこれらデ
ータＲＹ７〜ＲＹ１３に基づくパリティビットＰからな
る８ビットデータのフレームとによって１パケットを形
成している。換言すると、上記チップセレクト信号＿Ｃ
Ｓは、これら２つのフレームからなる１パケットの通信
中は、入出力インターフェース４がアクティブになるよ
うにＬレベルにある。なお、各パリティビットＰは、各
フレーム内の「１」の個数が偶数（あるいは、奇数）に
なるようにしてデータ転送（通信内容）の誤りを検出す
るためのものである。
路、図示略）の出力設定状態に基づき、入出力インター
フェース４に指示する通信データとしてのシリアルデー
タＳＩＮを生成する。図２（ｃ）に示されるように、こ
のシリアルデータＳＩＮは、所定ＩＣの出力設定状態を
表す各１ビットのデータＲＹ０〜ＲＹ６及びこれらデー
タＲＹ０〜ＲＹ６に基づくパリティビットＰからなる８
ビットデータのフレームと、他のＩＣの出力設定状態を
表す各１ビットのデータＲＹ７〜ＲＹ１３及びこれらデ
ータＲＹ７〜ＲＹ１３に基づくパリティビットＰからな
る８ビットデータのフレームとによって１パケットを形
成している。換言すると、上記チップセレクト信号＿Ｃ
Ｓは、これら２つのフレームからなる１パケットの通信
中は、入出力インターフェース４がアクティブになるよ
うにＬレベルにある。なお、各パリティビットＰは、各
フレーム内の「１」の個数が偶数（あるいは、奇数）に
なるようにしてデータ転送（通信内容）の誤りを検出す
るためのものである。
【００１８】なお、各連続するデータＲＹ０〜ＲＹ６及
びパリティＰ、同データＲＹ７〜ＲＹ１３及びパリティ
Ｐは、上記クロック信号ＳＣＬＫのＨレベルからＬレベ
ルへの立ち下がりに同期して順次、通信されている。
びパリティＰ、同データＲＹ７〜ＲＹ１３及びパリティ
Ｐは、上記クロック信号ＳＣＬＫのＨレベルからＬレベ
ルへの立ち下がりに同期して順次、通信されている。
【００１９】入出力インターフェース４は、上記マイコ
ン２からのチップセレクト信号＿ＣＳ、クロック信号Ｓ
ＣＬＫ及びシリアルデータＳＩＮを入力する。そして、
これら信号等の状態に従ってシリアルデータＳＩＮをシ
リアル−パラレル変換したパラレルデータＤ［１３：
０］をデータバス５から各種機器に出力する。
ン２からのチップセレクト信号＿ＣＳ、クロック信号Ｓ
ＣＬＫ及びシリアルデータＳＩＮを入力する。そして、
これら信号等の状態に従ってシリアルデータＳＩＮをシ
リアル−パラレル変換したパラレルデータＤ［１３：
０］をデータバス５から各種機器に出力する。
【００２０】図１は、本実施形態の入出力インターフェ
ース４を示すブロック図である。同図に示されるよう
に、この入出力インターフェース４は、受信バッファ１
１、モニタ回路を構成するカウンタ１２、デコーダ１
３、データセレクタ１４、チェック回路としてのパリテ
ィチェック１５、モニタ回路を構成するカウンタクリア
１６、第１出力バッファ１７及び第２出力バッファ１８
を備えている。
ース４を示すブロック図である。同図に示されるよう
に、この入出力インターフェース４は、受信バッファ１
１、モニタ回路を構成するカウンタ１２、デコーダ１
３、データセレクタ１４、チェック回路としてのパリテ
ィチェック１５、モニタ回路を構成するカウンタクリア
１６、第１出力バッファ１７及び第２出力バッファ１８
を備えている。
【００２１】受信バッファ１１は、例えば８ビットシフ
トレジスタであって、シリアルデータをパラレルデータ
に変換して記憶する。この受信バッファ１１には、チッ
プセレクト信号＿ＣＳ、クロック信号ＳＣＬＫ及びシリ
アルデータＳＩＮを入力する各端子１０ａ，１０ｂ，１
０ｃが接続されている。受信バッファ１１は、チップセ
レクト信号＿ＣＳがＬレベルにある間において、クロッ
ク信号ＳＣＬＫのＨレベルからＬレベルへの立ち下がり
に同期して、シリアルデータＳＩＮのデータＲＹ０〜Ｒ
Ｙ６及びパリティＰ、若しくは、同データＲＹ７〜ＲＹ
１３及びパリティＰを順次、シフトしてその８つの出力
Ｑ［７：０］から個別に出力可能な状態で記憶する。
トレジスタであって、シリアルデータをパラレルデータ
に変換して記憶する。この受信バッファ１１には、チッ
プセレクト信号＿ＣＳ、クロック信号ＳＣＬＫ及びシリ
アルデータＳＩＮを入力する各端子１０ａ，１０ｂ，１
０ｃが接続されている。受信バッファ１１は、チップセ
レクト信号＿ＣＳがＬレベルにある間において、クロッ
ク信号ＳＣＬＫのＨレベルからＬレベルへの立ち下がり
に同期して、シリアルデータＳＩＮのデータＲＹ０〜Ｒ
Ｙ６及びパリティＰ、若しくは、同データＲＹ７〜ＲＹ
１３及びパリティＰを順次、シフトしてその８つの出力
Ｑ［７：０］から個別に出力可能な状態で記憶する。
【００２２】上記カウンタ１２は、例えば４ビットカウ
ンタであって、受信したデータ（シリアルデータＳＩＮ
のデータＲＹ０〜ＲＹ６及びパリティＰ、データＲＹ７
〜ＲＹ１３及びパリティＰ）の数をカウントする。この
カウンタ１２には、チップセレクト信号＿ＣＳ及びクロ
ック信号ＳＣＬＫを入力する各端子１０ａ，１０ｂが接
続されている。図２（ｄ）に示されるように、カウンタ
１２は、チップセレクト信号＿ＣＳがＬレベルにある間
において、クロック信号ＳＣＬＫのＬレベルからＨレベ
ルへの立ち上がりに同期して、シリアルデータＳＩＮの
データＲＹ０〜ＲＹ６及びパリティＰ、データＲＹ７〜
ＲＹ１３及びパリティＰの数をカウントする。
ンタであって、受信したデータ（シリアルデータＳＩＮ
のデータＲＹ０〜ＲＹ６及びパリティＰ、データＲＹ７
〜ＲＹ１３及びパリティＰ）の数をカウントする。この
カウンタ１２には、チップセレクト信号＿ＣＳ及びクロ
ック信号ＳＣＬＫを入力する各端子１０ａ，１０ｂが接
続されている。図２（ｄ）に示されるように、カウンタ
１２は、チップセレクト信号＿ＣＳがＬレベルにある間
において、クロック信号ＳＣＬＫのＬレベルからＨレベ
ルへの立ち上がりに同期して、シリアルデータＳＩＮの
データＲＹ０〜ＲＹ６及びパリティＰ、データＲＹ７〜
ＲＹ１３及びパリティＰの数をカウントする。
【００２３】なお、カウンタ１２は、チップセレクト信
号＿ＣＳのＬレベルへの移行後の１回目のフレーム（デ
ータＲＹ０〜ＲＹ６及びパリティＰ）内のデータ数を
「１」〜「８」までカウントすると、一旦、カウントを
クリアする。そして、新たに２回目のフレーム（データ
ＲＹ７〜ＲＹ１３及びパリティＰ）内のデータ数を
「１」〜「８」までカウントする。
号＿ＣＳのＬレベルへの移行後の１回目のフレーム（デ
ータＲＹ０〜ＲＹ６及びパリティＰ）内のデータ数を
「１」〜「８」までカウントすると、一旦、カウントを
クリアする。そして、新たに２回目のフレーム（データ
ＲＹ７〜ＲＹ１３及びパリティＰ）内のデータ数を
「１」〜「８」までカウントする。
【００２４】詳述すると、カウンタ１２の出力はデコー
ダ１３に入力されており、図２（ｅ）に示されるように
１回目のフレームに対する同カウンタ１２の「８」のカ
ウントに同期してデコーダ１３の出力ＱはＬレベルから
Ｈレベルに移行するようになっている。これにより１回
目のフレームの通信完了状態が設定される。そして、デ
コーダ１３の出力Ｑは、次のクロック信号ＳＣＬＫのＨ
レベルからＬレベルへの立ち下がりに同期して再びＬレ
ベルに戻る。これにより２回目のフレームの通信開始状
態が設定される。このデコーダ１３の出力Ｑが前記カウ
ンタクリア１６を介してカウンタ１２に入力されること
でカウンタ１２のカウントがクリアされるようになって
いる。
ダ１３に入力されており、図２（ｅ）に示されるように
１回目のフレームに対する同カウンタ１２の「８」のカ
ウントに同期してデコーダ１３の出力ＱはＬレベルから
Ｈレベルに移行するようになっている。これにより１回
目のフレームの通信完了状態が設定される。そして、デ
コーダ１３の出力Ｑは、次のクロック信号ＳＣＬＫのＨ
レベルからＬレベルへの立ち下がりに同期して再びＬレ
ベルに戻る。これにより２回目のフレームの通信開始状
態が設定される。このデコーダ１３の出力Ｑが前記カウ
ンタクリア１６を介してカウンタ１２に入力されること
でカウンタ１２のカウントがクリアされるようになって
いる。
【００２５】また、図２（ｅ）に示されるように２回目
のフレームに対する同カウンタ１２の「８」のカウント
に同期してデコーダ１３の出力Ｑは再びＬレベルからＨ
レベルに移行するようになっている。これにより２回目
のフレームの通信完了状態が設定される。そして、デコ
ーダ１３の出力Ｑは、上記チップセレクト信号＿ＣＳの
ＬレベルからＨレベルへの立ち上がりに同期して再びＬ
レベルに戻る。すなわち、入出力インターフェース４が
アクティブでなくなり、パケットの通信完了状態が設定
される。このデコーダ１３の出力Ｑが前記カウンタクリ
ア１６を介してカウンタ１２に入力されることでカウン
タ１２のカウントがクリアされるようになっている。
のフレームに対する同カウンタ１２の「８」のカウント
に同期してデコーダ１３の出力Ｑは再びＬレベルからＨ
レベルに移行するようになっている。これにより２回目
のフレームの通信完了状態が設定される。そして、デコ
ーダ１３の出力Ｑは、上記チップセレクト信号＿ＣＳの
ＬレベルからＨレベルへの立ち上がりに同期して再びＬ
レベルに戻る。すなわち、入出力インターフェース４が
アクティブでなくなり、パケットの通信完了状態が設定
される。このデコーダ１３の出力Ｑが前記カウンタクリ
ア１６を介してカウンタ１２に入力されることでカウン
タ１２のカウントがクリアされるようになっている。
【００２６】上記データセレクタ１４には、チップセレ
クト信号＿ＣＳ及びデコーダ１３の出力Ｑが入力されて
いる。図２（ｆ）に示されるように、通常はこのデータ
セレクタ１４はＬレベルにある信号Ｄ１をその出力Ｑか
ら第１及び第２出力バッファ１７，１８に出力する。そ
して、チップセレクト信号＿ＣＳがＬレベルにある間に
おいて、１回目のフレームに対応してデコーダ１３の出
力ＱがＬレベルからＨレベルに移行すると、この立ち上
がりに同期してＨレベルにある信号Ｄ０をその出力Ｑか
ら第１及び第２出力バッファ１７，１８に出力する。こ
のとき、第１出力バッファ１７のみを活性化するように
なっている。続いて、２回目のフレームに対応してデコ
ーダ１３の出力ＱがＬレベルからＨレベルに移行する
と、この立ち上がりに同期してＬレベルにある信号Ｄ１
をその出力Ｑから第１及び第２出力バッファ１７，１８
に出力する。このとき、第２出力バッファ１８のみを活
性化するようになっている。
クト信号＿ＣＳ及びデコーダ１３の出力Ｑが入力されて
いる。図２（ｆ）に示されるように、通常はこのデータ
セレクタ１４はＬレベルにある信号Ｄ１をその出力Ｑか
ら第１及び第２出力バッファ１７，１８に出力する。そ
して、チップセレクト信号＿ＣＳがＬレベルにある間に
おいて、１回目のフレームに対応してデコーダ１３の出
力ＱがＬレベルからＨレベルに移行すると、この立ち上
がりに同期してＨレベルにある信号Ｄ０をその出力Ｑか
ら第１及び第２出力バッファ１７，１８に出力する。こ
のとき、第１出力バッファ１７のみを活性化するように
なっている。続いて、２回目のフレームに対応してデコ
ーダ１３の出力ＱがＬレベルからＨレベルに移行する
と、この立ち上がりに同期してＬレベルにある信号Ｄ１
をその出力Ｑから第１及び第２出力バッファ１７，１８
に出力する。このとき、第２出力バッファ１８のみを活
性化するようになっている。
【００２７】上記パリティチェック１５には、受信バッ
ファ１１の各出力Ｑ［７：０］が個別にその入力Ｄ＿Ｉ
Ｎ［７：０］に入力されており、各フレーム（データＲ
Ｙ０〜ＲＹ６及びパリティＰ、若しくは、データＲＹ７
〜ＲＹ１３及びパリティＰ）内の「１」の個数が偶数
（あるいは、奇数）になっているか否かを確認してデー
タ転送の誤りを検出する。このパリティチェック１５に
は、チップセレクト信号＿ＣＳ及びクロック信号ＳＣＬ
Ｋを入力する各端子１０ａ，１０ｂが接続されている。
図２（ｇ）に示されるように、パリティチェック１５
は、チップセレクト信号＿ＣＳがＬレベルにある間にお
いて、当該フレーム内のデータが正常であると確認され
た場合のみ、デコーダ１３の出力ＱのＨレベルからＬレ
ベルへの移行に同期して所定時間だけ立ち上がるパリテ
ィラッチをその出力Ｑから第１及び第２出力バッファ１
７，１８に出力する。
ファ１１の各出力Ｑ［７：０］が個別にその入力Ｄ＿Ｉ
Ｎ［７：０］に入力されており、各フレーム（データＲ
Ｙ０〜ＲＹ６及びパリティＰ、若しくは、データＲＹ７
〜ＲＹ１３及びパリティＰ）内の「１」の個数が偶数
（あるいは、奇数）になっているか否かを確認してデー
タ転送の誤りを検出する。このパリティチェック１５に
は、チップセレクト信号＿ＣＳ及びクロック信号ＳＣＬ
Ｋを入力する各端子１０ａ，１０ｂが接続されている。
図２（ｇ）に示されるように、パリティチェック１５
は、チップセレクト信号＿ＣＳがＬレベルにある間にお
いて、当該フレーム内のデータが正常であると確認され
た場合のみ、デコーダ１３の出力ＱのＨレベルからＬレ
ベルへの移行に同期して所定時間だけ立ち上がるパリテ
ィラッチをその出力Ｑから第１及び第２出力バッファ１
７，１８に出力する。
【００２８】上記カウンタクリア１６には、チップセレ
クト信号＿ＣＳ、クロック信号ＳＣＬＫ及びデコーダ１
３の出力Ｑが入力されている。図２（ｄ）に示されるよ
うに、カウンタクリア１６は、２回目のフレームの通信
開始状態若しくはパケットの通信終了状態に同期してカ
ウンタ１２のカウントをクリアする。
クト信号＿ＣＳ、クロック信号ＳＣＬＫ及びデコーダ１
３の出力Ｑが入力されている。図２（ｄ）に示されるよ
うに、カウンタクリア１６は、２回目のフレームの通信
開始状態若しくはパケットの通信終了状態に同期してカ
ウンタ１２のカウントをクリアする。
【００２９】上記第１及び第２出力バッファ１７，１８
は、例えば７ビット出力レジスタであって、その各入力
Ｄ＿ＩＮ［６：０］には、前記受信バッファ１１の出力
Ｑ［７：０］（パリティビットを除く）がそれぞれ入力
されている。また、上記第１及び第２出力バッファ１
７，１８には、データセレクタ１４の出力Ｑ（信号Ｄ０
若しくは信号Ｄ１）及びパリティチェック１５のの出力
Ｑ（パリティラッチ）が入力されている。
は、例えば７ビット出力レジスタであって、その各入力
Ｄ＿ＩＮ［６：０］には、前記受信バッファ１１の出力
Ｑ［７：０］（パリティビットを除く）がそれぞれ入力
されている。また、上記第１及び第２出力バッファ１
７，１８には、データセレクタ１４の出力Ｑ（信号Ｄ０
若しくは信号Ｄ１）及びパリティチェック１５のの出力
Ｑ（パリティラッチ）が入力されている。
【００３０】第１出力バッファ１７は、データセレクタ
１４からの入力が信号Ｄ０であって、パリティチェック
１５から通信内容の正常状態（パリティラッチのＬレベ
ルからＨレベルの立ち上がり）を入力した場合のみ、こ
れに同期してその入力Ｄ＿ＩＮ［６：０］のビットデー
タ（ＲＹ０〜ＲＹ６）をその出力Ｑ［６：０］から前記
データバス５に出力する。
１４からの入力が信号Ｄ０であって、パリティチェック
１５から通信内容の正常状態（パリティラッチのＬレベ
ルからＨレベルの立ち上がり）を入力した場合のみ、こ
れに同期してその入力Ｄ＿ＩＮ［６：０］のビットデー
タ（ＲＹ０〜ＲＹ６）をその出力Ｑ［６：０］から前記
データバス５に出力する。
【００３１】一方、第２出力バッファ１８は、データセ
レクタ１４からの入力が信号Ｄ１であって、パリティチ
ェック１５から通信内容の正常状態（パリティラッチの
ＬレベルからＨレベルの立ち上がり）を入力した場合の
み、これに同期してその入力Ｄ＿ＩＮ［６：０］のビッ
トデータ（ＲＹ７〜ＲＹ１３）をその出力Ｑ［６：０］
から前記データバス５に出力する以上詳述したように、
本実施形態によれば、以下に示す効果が得られるように
なる。
レクタ１４からの入力が信号Ｄ１であって、パリティチ
ェック１５から通信内容の正常状態（パリティラッチの
ＬレベルからＨレベルの立ち上がり）を入力した場合の
み、これに同期してその入力Ｄ＿ＩＮ［６：０］のビッ
トデータ（ＲＹ７〜ＲＹ１３）をその出力Ｑ［６：０］
から前記データバス５に出力する以上詳述したように、
本実施形態によれば、以下に示す効果が得られるように
なる。
【００３２】（１）本実施形態では、クロック信号ＳＣ
ＬＫに同期したカウンタ１２及びデコーダ１３による通
信データのフレームの通信完了状態の出力に同期してパ
リティビットＰによる通信内容のチェックを行うことが
できる。
ＬＫに同期したカウンタ１２及びデコーダ１３による通
信データのフレームの通信完了状態の出力に同期してパ
リティビットＰによる通信内容のチェックを行うことが
できる。
【００３３】（２）本実施形態では、チップセレクト信
号＿ＣＳによる活性状態の停止に同期してパリティビッ
トＰによる通信内容のチェックを行うことができる。 （３）本実施形態では、入出力インターフェース４を外
部からのクロック信号ＳＣＬＫ及びチップセレクト信号
＿ＣＳにより動作させられ、通信内容のチェックも併せ
行える。従って、ＥＣＵ１内部で必要なクロック数を最
小限に抑制できる。そして、ＥＣＵ１外部に漏出する高
周波ノイズも低減することができる。
号＿ＣＳによる活性状態の停止に同期してパリティビッ
トＰによる通信内容のチェックを行うことができる。 （３）本実施形態では、入出力インターフェース４を外
部からのクロック信号ＳＣＬＫ及びチップセレクト信号
＿ＣＳにより動作させられ、通信内容のチェックも併せ
行える。従って、ＥＣＵ１内部で必要なクロック数を最
小限に抑制できる。そして、ＥＣＵ１外部に漏出する高
周波ノイズも低減することができる。
【００３４】また、このような入出力インターフェース
４に対しては、外部の発振子３に接続して同期させて動
作させる必要がないため、例えば発振子３との接続が外
れることによる回路全体の動作不良の発生も回避でき
る。
４に対しては、外部の発振子３に接続して同期させて動
作させる必要がないため、例えば発振子３との接続が外
れることによる回路全体の動作不良の発生も回避でき
る。
【００３５】（４）例えば、従来、ディスクリート部品
にて構成していたスイッチ入力インターフェース回路、
アナログセンサ入力インターフェース回路、モータ駆動
回路、ランプ駆動回路などのアナログ回路を１つのＩＣ
に集積化する。そのとき、マイコン２と外部装置との間
の通信データの入出力をパラレル通信ではなく、シリア
ル通信を用いることで端子数を低減することができる。
また、比較的小規模なデジタル回路で回路構成が可能で
あるので、例えばバイポーラトランジスタのみを利用し
たＩＣ作成が可能であり、比較的低コストでＩＣの作成
が可能である。
にて構成していたスイッチ入力インターフェース回路、
アナログセンサ入力インターフェース回路、モータ駆動
回路、ランプ駆動回路などのアナログ回路を１つのＩＣ
に集積化する。そのとき、マイコン２と外部装置との間
の通信データの入出力をパラレル通信ではなく、シリア
ル通信を用いることで端子数を低減することができる。
また、比較的小規模なデジタル回路で回路構成が可能で
あるので、例えばバイポーラトランジスタのみを利用し
たＩＣ作成が可能であり、比較的低コストでＩＣの作成
が可能である。
【００３６】なお、本発明の実施の形態は上記実施形態
に限定されるものではなく、次のように変更してもよ
い。 ・前記実施形態において、データ区別信号の出力、通信
内容のチェック（パリティラッチ）など全ての回路動作
をクロック信号ＳＣＬＫに同期させて行うような回路構
成を採用してもよい。例えば、図４はこのような回路構
成に係る動作の一例を示すタイムチャートである。この
例においても、データＲＹ０〜ＲＹ６及びこれらデータ
ＲＹ０〜ＲＹ６に基づくパリティビットＰからなる８ビ
ットデータのフレームと、データＲＹ７〜ＲＹ１３及び
これらデータＲＹ７〜ＲＹ１３に基づくパリティビット
Ｐからなる８ビットデータのフレームとによって形成さ
れる１パケットの通信を行う。ただし、クロック信号Ｓ
ＣＬＫのＬレベルからＨレベルへの立ち上がりに同期し
て、１回目のフレーム（データＲＹ０〜ＲＹ６及びパリ
ティＰ）内のデータ数を「１」〜「８」までカウント
（図４（ｄ））するカウンタ１と、２回目のフレーム
（データＲＹ７〜ＲＹ１３及びパリティＰ）内のデータ
数を「１」〜「８」までカウント（図４（ｅ））するカ
ウンタ２とを備えている。これら各フレーム内のデータ
は、それぞれデータ１ＥＮＡＢＬＥ（図４（ｆ））及び
データ２ＥＮＡＢＬＥ（図４（ｇ））がＨレベルにある
間のみ、活性されて別々に処理されるようになってい
る。
に限定されるものではなく、次のように変更してもよ
い。 ・前記実施形態において、データ区別信号の出力、通信
内容のチェック（パリティラッチ）など全ての回路動作
をクロック信号ＳＣＬＫに同期させて行うような回路構
成を採用してもよい。例えば、図４はこのような回路構
成に係る動作の一例を示すタイムチャートである。この
例においても、データＲＹ０〜ＲＹ６及びこれらデータ
ＲＹ０〜ＲＹ６に基づくパリティビットＰからなる８ビ
ットデータのフレームと、データＲＹ７〜ＲＹ１３及び
これらデータＲＹ７〜ＲＹ１３に基づくパリティビット
Ｐからなる８ビットデータのフレームとによって形成さ
れる１パケットの通信を行う。ただし、クロック信号Ｓ
ＣＬＫのＬレベルからＨレベルへの立ち上がりに同期し
て、１回目のフレーム（データＲＹ０〜ＲＹ６及びパリ
ティＰ）内のデータ数を「１」〜「８」までカウント
（図４（ｄ））するカウンタ１と、２回目のフレーム
（データＲＹ７〜ＲＹ１３及びパリティＰ）内のデータ
数を「１」〜「８」までカウント（図４（ｅ））するカ
ウンタ２とを備えている。これら各フレーム内のデータ
は、それぞれデータ１ＥＮＡＢＬＥ（図４（ｆ））及び
データ２ＥＮＡＢＬＥ（図４（ｇ））がＨレベルにある
間のみ、活性されて別々に処理されるようになってい
る。
【００３７】１回目のフレームに対するパリティチェッ
クは、通信内容が正常であった場合のみ、２回目のフレ
ームに対するクロック信号ＳＣＬＫの最初の立ち下がり
に同期して所定時間だけＬレベルからＨレベルに立ち上
がる（図４（ｈ））。そして、１回目のフレームに対す
るパリティチェックがＨレベルにある間において、デー
タ１出力許可信号はクロック信号ＳＣＬＫの次の立ち上
がりに同期して活性される（図４（ｊ））。
クは、通信内容が正常であった場合のみ、２回目のフレ
ームに対するクロック信号ＳＣＬＫの最初の立ち下がり
に同期して所定時間だけＬレベルからＨレベルに立ち上
がる（図４（ｈ））。そして、１回目のフレームに対す
るパリティチェックがＨレベルにある間において、デー
タ１出力許可信号はクロック信号ＳＣＬＫの次の立ち上
がりに同期して活性される（図４（ｊ））。
【００３８】一方、２回目のフレームに対するパリティ
チェックは、通信内容が正常であった場合のみ、次のパ
ケットの１回目のフレームに対するクロック信号ＳＣＬ
Ｋの最初の立ち下がりに同期して所定時間だけＬレベル
からＨレベルに立ち上がる（図４（ｉ））。そして、２
回目のフレームに対するパリティチェックがＨレベルに
ある間において、データ２出力許可信号はクロック信号
ＳＣＬＫの次の立ち上がりに同期して活性される（図４
（ｋ））。
チェックは、通信内容が正常であった場合のみ、次のパ
ケットの１回目のフレームに対するクロック信号ＳＣＬ
Ｋの最初の立ち下がりに同期して所定時間だけＬレベル
からＨレベルに立ち上がる（図４（ｉ））。そして、２
回目のフレームに対するパリティチェックがＨレベルに
ある間において、データ２出力許可信号はクロック信号
ＳＣＬＫの次の立ち上がりに同期して活性される（図４
（ｋ））。
【００３９】これらデータ１出力許可信号、データ２出
力許可信号がともに活性されている状態において、次の
クロック信号ＳＣＬＫの立ち上がりに同期してデータの
出力を実行する（図４（ｌ））。このような推移となる
ような回路構成を採用することで、前記実施形態の
（３）及び（４）と同様の効果に加え、新たなフレーム
の通信開始状態の出力に同期してパリティビットＰによ
る通信内容のチェックを行うことができる。
力許可信号がともに活性されている状態において、次の
クロック信号ＳＣＬＫの立ち上がりに同期してデータの
出力を実行する（図４（ｌ））。このような推移となる
ような回路構成を採用することで、前記実施形態の
（３）及び（４）と同様の効果に加え、新たなフレーム
の通信開始状態の出力に同期してパリティビットＰによ
る通信内容のチェックを行うことができる。
【００４０】・前記実施形態においては、１パケット内
のフレームを２つとしたが、これは１つだけのフレーム
であってもよく、３つ以上のフレームであってもよい。 ・また、各フレーム内のビット数もパリティビットが含
まれるのであればいくつでもよい。
のフレームを２つとしたが、これは１つだけのフレーム
であってもよく、３つ以上のフレームであってもよい。 ・また、各フレーム内のビット数もパリティビットが含
まれるのであればいくつでもよい。
【００４１】・前記実施形態においては、デジタル回路
として構成したが、アナログ回路、若しくはアナログ−
デジタル混載の回路であってもよい。特に、外部部品を
追加することなくアナログ回路だけの集積回路でも、外
部の発振子３を使うことなくシリアル通信が可能なた
め、通信内容のチェックをしつつ、信頼性の高いシリア
ル通信が可能となる。
として構成したが、アナログ回路、若しくはアナログ−
デジタル混載の回路であってもよい。特に、外部部品を
追加することなくアナログ回路だけの集積回路でも、外
部の発振子３を使うことなくシリアル通信が可能なた
め、通信内容のチェックをしつつ、信頼性の高いシリア
ル通信が可能となる。
【００４２】・前記実施形態において採用した回路構成
は一例である。
は一例である。
【００４３】
【発明の効果】以上詳述したように、請求項１〜３のい
ずれかに記載の発明では、回路動作用クロックを持つこ
となくシリアル通信が可能で、通信内容のチェックも可
能である。
ずれかに記載の発明では、回路動作用クロックを持つこ
となくシリアル通信が可能で、通信内容のチェックも可
能である。
【図１】本発明の一実施形態を示すブロック図。
【図２】同実施形態の動作態様を示すタイムチャート。
【図３】同実施形態が適用されるＥＣＵのブロック図。
【図４】他の実施形態の動作態様を示すタイムチャー
ト。
ト。
２ 他の電子回路としてのマイコン ４ シリアル通信装置を構成する入出力インターフェー
ス １１ 受信バッファ １２ モニタ回路を構成するカウンタ １３ モニタ回路を構成するデコーダ １４ モニタ回路を構成するデータセレクタ １５ チェック回路としてのパリティチェック １６ モニタ回路を構成するカウンタクリア
ス １１ 受信バッファ １２ モニタ回路を構成するカウンタ １３ モニタ回路を構成するデコーダ １４ モニタ回路を構成するデータセレクタ １５ チェック回路としてのパリティチェック １６ モニタ回路を構成するカウンタクリア
フロントページの続き Ｆターム(参考） 5B001 AA01 AB01 AC03 AD06 AE02 5K014 AA01 BA02 EA01 5K029 AA01 AA18 CC01 DD02 EE06 5K034 AA11 DD01 FF02 HH02 HH10 PP01 5K047 AA11 AA16 GG03 MM02 MM11 MM24 MM56
Claims (3)
- 【請求項１】 外部からの同期シリアル通信用クロッ
ク信号を受け、該同期シリアル通信用クロック信号に同
期して、パリティビットを含む所定ビット数の所定数の
フレームからなる通信データを他の電子回路との間でビ
ットごとに通信するシリアル通信装置において、 前記同期シリアル通信用クロック信号に同期して前記通
信データを所定ビット数カウントした時点で通信完了状
態信号を出力するモニタ回路と、 前記通信完了状態信号の出力に同期して前記パリティビ
ットによる通信内容のチェックを行うチェック回路とを
備えたことを特徴とするシリアル通信装置。 - 【請求項２】 外部からの同期シリアル通信用クロッ
ク信号を受け、該同期シリアル通信用クロック信号に同
期して、パリティビットを含む所定ビット数の所定数の
フレームからなる通信データを他の電子回路との間でビ
ットごとに通信するシリアル通信装置において、 前記同期シリアル通信用クロック信号に同期して前記通
信データを所定ビット数カウントした時点で通信完了状
態信号を出力するモニタ回路と、 前記通信完了状態信号が前記同期シリアル通信用クロッ
ク信号に同期して前記パリティビットによる通信内容の
チェックを行うチェック回路とを備えたことを特徴とす
るシリアル通信装置。 - 【請求項３】 外部からの活性化信号及び同期シリア
ル通信用クロック信号を受け、該活性化信号による活性
状態にある間において、該同期シリアル通信用クロック
信号に同期して、パリティビットを含む所定ビット数の
所定数のフレームからなる通信データを他の電子回路と
の間でビットごとに通信するシリアル通信装置におい
て、 前記活性化信号による活性状態が非活性状態になったと
きに前記パリティビットによる通信内容のチェックを行
うチェック回路を備えたことを特徴とするシリアル通信
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044887A JP2002247141A (ja) | 2001-02-21 | 2001-02-21 | シリアル通信装置 |
| US10/077,759 US20020122436A1 (en) | 2001-02-21 | 2002-02-20 | Serial communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044887A JP2002247141A (ja) | 2001-02-21 | 2001-02-21 | シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002247141A true JP2002247141A (ja) | 2002-08-30 |
Family
ID=18906797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044887A Pending JP2002247141A (ja) | 2001-02-21 | 2001-02-21 | シリアル通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020122436A1 (ja) |
| JP (1) | JP2002247141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101453176B1 (ko) * | 2009-12-25 | 2014-10-22 | 캐논 가부시끼가이샤 | 정보 처리 장치 또는 정보 처리 방법 |
| US8909970B2 (en) | 2009-12-25 | 2014-12-09 | Canon Kabushiki Kaisha | Information processing apparatus or information processing method which supplies a clock to an external device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691976A (en) * | 1992-04-02 | 1997-11-25 | Applied Digital Access | Performance monitoring and test system for a telephone network |
| JPH0898284A (ja) * | 1994-07-25 | 1996-04-12 | Nippondenso Co Ltd | データ受信装置，送信装置および通信装置 |
| JP2776785B2 (ja) * | 1995-12-27 | 1998-07-16 | 日本電気アイシーマイコンシステム株式会社 | シリアルデータ転送装置 |
-
2001
- 2001-02-21 JP JP2001044887A patent/JP2002247141A/ja active Pending
-
2002
- 2002-02-20 US US10/077,759 patent/US20020122436A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101453176B1 (ko) * | 2009-12-25 | 2014-10-22 | 캐논 가부시끼가이샤 | 정보 처리 장치 또는 정보 처리 방법 |
| US8909970B2 (en) | 2009-12-25 | 2014-12-09 | Canon Kabushiki Kaisha | Information processing apparatus or information processing method which supplies a clock to an external device |
| US9479326B2 (en) | 2009-12-25 | 2016-10-25 | Canon Kabushiki Kaisha | Information processing apparatus or information processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020122436A1 (en) | 2002-09-05 |
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