JP3021855B2 - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
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- JP3021855B2 JP3021855B2 JP3274765A JP27476591A JP3021855B2 JP 3021855 B2 JP3021855 B2 JP 3021855B2 JP 3274765 A JP3274765 A JP 3274765A JP 27476591 A JP27476591 A JP 27476591A JP 3021855 B2 JP3021855 B2 JP 3021855B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
を用いたシリアルデータのデータ通信等、シリアルデー
タの転送に用いられるシリアルデータ転送装置に関す
る。
を用いたシリアルデータのデータ通信等、シリアルデー
タの転送に用いられるシリアルデータ転送装置に関す
る。
【０００２】
【従来の技術】従来、データをビットシリアルに転送す
る場合、クロック、データ及びストローブの信号を３本
の信号線を用いて行う伝送方式によるシリアルデータ転
送装置が用いられている。このシリアルデータ転送装置
には、例えば、特開昭６３−６１５２６号「シリアルデ
ータ転送装置」がある。
る場合、クロック、データ及びストローブの信号を３本
の信号線を用いて行う伝送方式によるシリアルデータ転
送装置が用いられている。このシリアルデータ転送装置
には、例えば、特開昭６３−６１５２６号「シリアルデ
ータ転送装置」がある。
【０００３】このシリアルデータ転送装置は、転送すべ
きデータをストローブパルスを用いてシリアル・パラレ
ル変換を行う方式を採用しており、転送すべきシリアル
データを１ビットずつシフトさせながら転送を行い、そ
の転送の終了後、ストローブ信号によってそのデータを
シリアル・パラレル変換を行っている。
きデータをストローブパルスを用いてシリアル・パラレ
ル変換を行う方式を採用しており、転送すべきシリアル
データを１ビットずつシフトさせながら転送を行い、そ
の転送の終了後、ストローブ信号によってそのデータを
シリアル・パラレル変換を行っている。
【０００４】
【発明が解決しようとする課題】ところで、このシリア
ルデータ転送装置では、シリアル・パラレル変換部に設
置されているフリップフロップのクロック入力にストロ
ーブ信号が加えられており、転送すべきシリアルデータ
がストローブパルスの到来でラッチするよう構成されて
いる。このため、ストローブ信号を伝送する信号ライン
にノイズが乗った場合、そのノイズがフリップフロップ
のクロック入力に加えられ、例えば、スパイク性ノイズ
がその信号ラインに乗ると、フリップフロップではその
スパイク性ノイズによって誤ったデータをラッチするこ
とになる。しかも、ストローブ信号は、その信号ライン
を通じて常時受信が可能な状態にあり、ノイズによるデ
ータラッチ等、常に、誤動作を発生するおそれがある。
ルデータ転送装置では、シリアル・パラレル変換部に設
置されているフリップフロップのクロック入力にストロ
ーブ信号が加えられており、転送すべきシリアルデータ
がストローブパルスの到来でラッチするよう構成されて
いる。このため、ストローブ信号を伝送する信号ライン
にノイズが乗った場合、そのノイズがフリップフロップ
のクロック入力に加えられ、例えば、スパイク性ノイズ
がその信号ラインに乗ると、フリップフロップではその
スパイク性ノイズによって誤ったデータをラッチするこ
とになる。しかも、ストローブ信号は、その信号ライン
を通じて常時受信が可能な状態にあり、ノイズによるデ
ータラッチ等、常に、誤動作を発生するおそれがある。
【０００５】また、このシリアルデータ転送装置では、
３本の信号ラインを用いているが、信号ライン上に乗る
ノイズの影響を防止する上から、信号ラインの単純化が
必要である。
３本の信号ラインを用いているが、信号ライン上に乗る
ノイズの影響を防止する上から、信号ラインの単純化が
必要である。
【０００６】そこで、本発明は、ノイズによるデータ受
信等の誤動作の防止を図ったシリアルデータ転送装置の
提供を目的とする。
信等の誤動作の防止を図ったシリアルデータ転送装置の
提供を目的とする。
【０００７】
【課題を解決するための手段】本発明のシリアルデータ
転送装置は、クロック信号に同期して転送すべきシリア
ルデータ（ＤＡＴＡ）を受信するデータ受信部（２）
と、チップセレクト信号（ＣＳ）を受け、該チップセレ
クト信号からストローブ信号（ＳＴＢ）を形成するスト
ローブ信号形成部（８）と、このストローブ信号形成部
から前記ストローブ信号とともにクロック信号（ＣＬ
Ｋ）を受け、これらストローブ信号及びクロック信号に
応じて前記データ受信部の前記シリアルデータをパラレ
ルデータに変換するシリアル・パラレル変換部（４）
と、リセット入力端子（１４）からのリセット信号（Ｒ
ＳＴ）とチップセレクト入力端子（１６）からの前記チ
ップセレクト信号（ＣＳ）とを受けてリセットされると
ともに第１、第２及び第３のリセット信号（Ｒ 1 、
Ｒ 2 、Ｒ 3 ）を発生し、前記第１のリセット信号で前記
データ受信部をリセットし、前記第２のリセット信号で
前記シリアル・パラレル変換部をリセットし、前記第３
のリセット信号で前記ストローブ信号形成部をリセット
するデータ受信制御部（６）とを備えたことを特徴とす
る。
転送装置は、クロック信号に同期して転送すべきシリア
ルデータ（ＤＡＴＡ）を受信するデータ受信部（２）
と、チップセレクト信号（ＣＳ）を受け、該チップセレ
クト信号からストローブ信号（ＳＴＢ）を形成するスト
ローブ信号形成部（８）と、このストローブ信号形成部
から前記ストローブ信号とともにクロック信号（ＣＬ
Ｋ）を受け、これらストローブ信号及びクロック信号に
応じて前記データ受信部の前記シリアルデータをパラレ
ルデータに変換するシリアル・パラレル変換部（４）
と、リセット入力端子（１４）からのリセット信号（Ｒ
ＳＴ）とチップセレクト入力端子（１６）からの前記チ
ップセレクト信号（ＣＳ）とを受けてリセットされると
ともに第１、第２及び第３のリセット信号（Ｒ 1 、
Ｒ 2 、Ｒ 3 ）を発生し、前記第１のリセット信号で前記
データ受信部をリセットし、前記第２のリセット信号で
前記シリアル・パラレル変換部をリセットし、前記第３
のリセット信号で前記ストローブ信号形成部をリセット
するデータ受信制御部（６）とを備えたことを特徴とす
る。
【０００８】
【作用】本発明のシリアルデータ転送装置では、リセッ
ト入力端子からのリセット信号とチップセレクト入力端
子からのチップセレクト信号とを受けてデータ受信制御
部がリセットされるとともに、このデータ受信制御部が
第１、第２及び第３のリセット信号を発生し、第１のリ
セット信号によってデータ受信部、第２のリセット信号
によってシリアル・パラレル変換部、第３のリセット信
号によってストローブ信号形成部がそれぞれリセットさ
れる。しかも、ストローブ信号に代わってチップセレク
ト信号を用いてシリアルデータの受信を制御しているの
で、規定のデータ長に満たないデータは無視されるた
め、従来のようなストローブ信号を用いた場合の誤った
データをラッチすることがなく、耐ノイズ性能の向上が
図られている。
ト入力端子からのリセット信号とチップセレクト入力端
子からのチップセレクト信号とを受けてデータ受信制御
部がリセットされるとともに、このデータ受信制御部が
第１、第２及び第３のリセット信号を発生し、第１のリ
セット信号によってデータ受信部、第２のリセット信号
によってシリアル・パラレル変換部、第３のリセット信
号によってストローブ信号形成部がそれぞれリセットさ
れる。しかも、ストローブ信号に代わってチップセレク
ト信号を用いてシリアルデータの受信を制御しているの
で、規定のデータ長に満たないデータは無視されるた
め、従来のようなストローブ信号を用いた場合の誤った
データをラッチすることがなく、耐ノイズ性能の向上が
図られている。
【０００９】また、データ及びクロックの信号線は共通
のバスを用いているので、信号ラインの単純化が可能に
成る。
のバスを用いているので、信号ラインの単純化が可能に
成る。
【００１０】
【実施例】図１は、この発明のシリアルデータ転送装置
の一実施例を示している。このシリアルデータ転送装置
には、データ受信部２、シリアル・パラレル変換部４、
データ受信制御部６及びストローブ信号形成部８が設置
されている。
の一実施例を示している。このシリアルデータ転送装置
には、データ受信部２、シリアル・パラレル変換部４、
データ受信制御部６及びストローブ信号形成部８が設置
されている。
【００１１】データ受信部２には、図示していないマイ
クロコンピュータの中央処理装置（ＣＰＵ）等から転送
すべきシリアルデータＤＡＴＡが加えられる。このデー
タ受信部２では、シリアルデータＤＡＴＡがクロック信
号ＣＬＫに応じてそのデータの単位である所定のビット
数に応じてラッチされる。このデータ受信部２で保持さ
れた所定ビットのシリアルデータＤＡＴＡは、シリアル
・パラレル変換部４に加えられ、パラレルデータＤO ，
Ｄ1 ，Ｄ2 ・・・・ＤN に変換されて転送される。
クロコンピュータの中央処理装置（ＣＰＵ）等から転送
すべきシリアルデータＤＡＴＡが加えられる。このデー
タ受信部２では、シリアルデータＤＡＴＡがクロック信
号ＣＬＫに応じてそのデータの単位である所定のビット
数に応じてラッチされる。このデータ受信部２で保持さ
れた所定ビットのシリアルデータＤＡＴＡは、シリアル
・パラレル変換部４に加えられ、パラレルデータＤO ，
Ｄ1 ，Ｄ2 ・・・・ＤN に変換されて転送される。
【００１２】そして、データ受信制御部６では、リセッ
ト信号ＲＳＴとともにチップセレクト信号ＣＳが加えら
れ、これらリセット信号ＲＳＴ又はチップセレクト信号
ＣＳに応じて、データ受信部２に対する受信制御信号と
しての第１のリセット信号Ｒ 1 、シリアル・パラレル変
換部４に対する変換制御信号としての第２のリセット信
号Ｒ 2 、ストローブ信号形成部８に対する第３のリセッ
ト信号Ｒ 3 が形成される。データ受信部２ではチップセ
レクト信号ＣＳに基づくリセット信号Ｒ1 が加えられ、
データ受信がチップセレクト信号ＣＳによって制御され
る。即ち、データ受信部２は、リセット信号Ｒ 1 を受け
てリセットされ、また、シリアル・パラレル変換部４
は、リセット信号Ｒ 2 を受けてリセットされる。
ト信号ＲＳＴとともにチップセレクト信号ＣＳが加えら
れ、これらリセット信号ＲＳＴ又はチップセレクト信号
ＣＳに応じて、データ受信部２に対する受信制御信号と
しての第１のリセット信号Ｒ 1 、シリアル・パラレル変
換部４に対する変換制御信号としての第２のリセット信
号Ｒ 2 、ストローブ信号形成部８に対する第３のリセッ
ト信号Ｒ 3 が形成される。データ受信部２ではチップセ
レクト信号ＣＳに基づくリセット信号Ｒ1 が加えられ、
データ受信がチップセレクト信号ＣＳによって制御され
る。即ち、データ受信部２は、リセット信号Ｒ 1 を受け
てリセットされ、また、シリアル・パラレル変換部４
は、リセット信号Ｒ 2 を受けてリセットされる。
【００１３】また、ストローブ信号形成部８には、チッ
プセレクト信号ＣＳが加えられ、ストローブ信号ＳＴＢ
はこのチップセレクト信号ＣＳに基づいて形成されてシ
リアル・パラレル変換部４に加えられている。したがっ
て、シリアル・パラレル変換部４では、チップセレクト
信号ＣＳに基づいてシリアル・パラレル変換が行われ、
データ受信部２からのシリアルデータＤＡＴＡのパラレ
ルデータＤO ，Ｄ1 ，Ｄ2 ・・・・ＤN への変換が行わ
れる。また、ストローブ信号形成部８はチップセレクト
信号ＣＳとリセット信号Ｒ 3 を受けてリセットされる。
プセレクト信号ＣＳが加えられ、ストローブ信号ＳＴＢ
はこのチップセレクト信号ＣＳに基づいて形成されてシ
リアル・パラレル変換部４に加えられている。したがっ
て、シリアル・パラレル変換部４では、チップセレクト
信号ＣＳに基づいてシリアル・パラレル変換が行われ、
データ受信部２からのシリアルデータＤＡＴＡのパラレ
ルデータＤO ，Ｄ1 ，Ｄ2 ・・・・ＤN への変換が行わ
れる。また、ストローブ信号形成部８はチップセレクト
信号ＣＳとリセット信号Ｒ 3 を受けてリセットされる。
【００１４】以上説明したように、データ受信部２での
データ受信はチップセレクト信号ＣＳに基づいて制御さ
れるので、従来のストローブ信号ＳＴＢに基づく制御と
異なって、パルス性ノイズの影響がなく、耐ノイズ性能
が高められてデータ転送の信頼性の向上が図られる。
データ受信はチップセレクト信号ＣＳに基づいて制御さ
れるので、従来のストローブ信号ＳＴＢに基づく制御と
異なって、パルス性ノイズの影響がなく、耐ノイズ性能
が高められてデータ転送の信頼性の向上が図られる。
【００１５】また、このようなシリアルデータ転送装置
では、マイクロコンピュータのデータバスを有効に利用
するため、シリアルデータＤＡＴＡ及びクロック信号Ｃ
ＬＫの信号ラインを共通バスとすることができ、信号ラ
インの単純化に寄与することができる。
では、マイクロコンピュータのデータバスを有効に利用
するため、シリアルデータＤＡＴＡ及びクロック信号Ｃ
ＬＫの信号ラインを共通バスとすることができ、信号ラ
インの単純化に寄与することができる。
【００１６】次に、図２は、図１に示したシリアルデー
タ転送装置の具体的な回路構成例を示している。この実
施例のシリアルデータ転送装置は、マイクロコンピュー
タ等のデータ処理手段と共通のＩＣ又は１チップの独立
したＩＣで構成することができる。このシリアルデータ
転送装置には、転送すべきシリアルデータＤＡＴＡを受
けるデータ入力端子１０、クロック信号ＣＬＫを受ける
クロック入力端子１２、リセット信号ＲＳＴを受けるリ
セット入力端子１４、チップセレクト信号ＣＳを受ける
チップセレクト入力端子１６、８ビットのパラレルデー
タＤO ，Ｄ1 ，Ｄ2 ・・・・Ｄ7 を取り出すデータ出力
端子１８0 、１８1 、１８2 ・・・・１８7 、ストロー
ブ信号ＳＴＢを取り出すストローブ出力端子２０が形成
されている。
タ転送装置の具体的な回路構成例を示している。この実
施例のシリアルデータ転送装置は、マイクロコンピュー
タ等のデータ処理手段と共通のＩＣ又は１チップの独立
したＩＣで構成することができる。このシリアルデータ
転送装置には、転送すべきシリアルデータＤＡＴＡを受
けるデータ入力端子１０、クロック信号ＣＬＫを受ける
クロック入力端子１２、リセット信号ＲＳＴを受けるリ
セット入力端子１４、チップセレクト信号ＣＳを受ける
チップセレクト入力端子１６、８ビットのパラレルデー
タＤO ，Ｄ1 ，Ｄ2 ・・・・Ｄ7 を取り出すデータ出力
端子１８0 、１８1 、１８2 ・・・・１８7 、ストロー
ブ信号ＳＴＢを取り出すストローブ出力端子２０が形成
されている。
【００１７】データ受信部２には、８ビットのデータ転
送を行うため、そのビット数に対応したＤ−フリップフ
ロップ（Ｄ−ＦＦ）２１、２２、２３、２４、２５、２
６、２７、２８が設置されている。各Ｄ−ＦＦ２１〜２
８は、図３の（Ａ）に示すように、データ入力Ｄ、クロ
ック入力Ｃ及びリセット入力Ｒを受け、データ出力Ｑが
取り出されるように構成されている。各Ｄ−ＦＦ２１〜
２８は、前段のデータ出力が後段のデータ入力となるよ
うに直列に接続され、Ｄ−ＦＦ２１〜２４のリセット入
力Ｒが共通化され、また、Ｄ−ＦＦ２５〜２８のリセッ
ト入力Ｒも共通化されている。そして、Ｄ−ＦＦ２１〜
２４のクロック入力Ｃが共通化されるとともに、Ｄ−Ｆ
Ｆ２５〜２８のクロック入力Ｃも共通化され、Ｄ−ＦＦ
２１〜２４のクロック入力Ｃと、Ｄ−ＦＦ２５〜２８の
クロック入力Ｃとはバッファ２９を介して共通化されて
いる。クロック入力端子１２に加えられたクロック信号
ＣＬＫは、バッファ３０を介してＤ−ＦＦ２５〜２８側
に加えられている。
送を行うため、そのビット数に対応したＤ−フリップフ
ロップ（Ｄ−ＦＦ）２１、２２、２３、２４、２５、２
６、２７、２８が設置されている。各Ｄ−ＦＦ２１〜２
８は、図３の（Ａ）に示すように、データ入力Ｄ、クロ
ック入力Ｃ及びリセット入力Ｒを受け、データ出力Ｑが
取り出されるように構成されている。各Ｄ−ＦＦ２１〜
２８は、前段のデータ出力が後段のデータ入力となるよ
うに直列に接続され、Ｄ−ＦＦ２１〜２４のリセット入
力Ｒが共通化され、また、Ｄ−ＦＦ２５〜２８のリセッ
ト入力Ｒも共通化されている。そして、Ｄ−ＦＦ２１〜
２４のクロック入力Ｃが共通化されるとともに、Ｄ−Ｆ
Ｆ２５〜２８のクロック入力Ｃも共通化され、Ｄ−ＦＦ
２１〜２４のクロック入力Ｃと、Ｄ−ＦＦ２５〜２８の
クロック入力Ｃとはバッファ２９を介して共通化されて
いる。クロック入力端子１２に加えられたクロック信号
ＣＬＫは、バッファ３０を介してＤ−ＦＦ２５〜２８側
に加えられている。
【００１８】次に、シリアル・パラレル変換部４には、
８ビットのデータ転送を行うため、そのビット数に対応
したＤ−フリップフロップ（Ｄ−ＦＦ）４１、４２、４
３、４４、４５、４６、４７、４８が設置されている。
各Ｄ−ＦＦ４１〜４８は、図３の（Ａ）に示すように、
データ入力Ｄ、クロック入力Ｃ及びリセット入力Ｒを受
け、データ出力Ｑが取り出されるように構成されてい
る。各Ｄ−ＦＦ４１〜４８は、データ受信部２のＤ−Ｆ
Ｆ２１〜２８に対応しており、各Ｄ−ＦＦ４１〜４８の
データ入力Ｄには、各Ｄ−ＦＦ２１〜２８にビット毎に
ラッチされているシリアルデータＤＡＴＡを並列に取り
出すため、そのデータ出力Ｑが個別に加えられている。
また、Ｄ−ＦＦ４１〜４４のリセット入力ＲはＤ−ＦＦ
２１〜２４のリセット入力Ｒに共通化され、また、Ｄ−
ＦＦ４５〜４８のリセット入力ＲはＤ−ＦＦ２５〜２８
のリセット入力Ｒに共通化されている。そして、Ｄ−Ｆ
Ｆ４１〜４８のクロック入力Ｃには共通にストローブ信
号形成部８からストローブ信号ＳＴＢが加えられ、各デ
ータ出力ＤからパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・・
・Ｄ7 が取り出される。
８ビットのデータ転送を行うため、そのビット数に対応
したＤ−フリップフロップ（Ｄ−ＦＦ）４１、４２、４
３、４４、４５、４６、４７、４８が設置されている。
各Ｄ−ＦＦ４１〜４８は、図３の（Ａ）に示すように、
データ入力Ｄ、クロック入力Ｃ及びリセット入力Ｒを受
け、データ出力Ｑが取り出されるように構成されてい
る。各Ｄ−ＦＦ４１〜４８は、データ受信部２のＤ−Ｆ
Ｆ２１〜２８に対応しており、各Ｄ−ＦＦ４１〜４８の
データ入力Ｄには、各Ｄ−ＦＦ２１〜２８にビット毎に
ラッチされているシリアルデータＤＡＴＡを並列に取り
出すため、そのデータ出力Ｑが個別に加えられている。
また、Ｄ−ＦＦ４１〜４４のリセット入力ＲはＤ−ＦＦ
２１〜２４のリセット入力Ｒに共通化され、また、Ｄ−
ＦＦ４５〜４８のリセット入力ＲはＤ−ＦＦ２５〜２８
のリセット入力Ｒに共通化されている。そして、Ｄ−Ｆ
Ｆ４１〜４８のクロック入力Ｃには共通にストローブ信
号形成部８からストローブ信号ＳＴＢが加えられ、各デ
ータ出力ＤからパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・・
・Ｄ7 が取り出される。
【００１９】次に、データ受信制御部６にはＮＯＲ回路
６１及びインバータ６２、６３が設置され、ＮＯＲ回路
６１にはリセット信号ＲＳＴ及びチップセレクト信号Ｃ
Ｓが加えられ、そのＮＯＲ出力によってインバータ６２
を介してリセット信号Ｒ 1 が形成され、このリセット信
号Ｒ1 がＤ−ＦＦ２１〜２４、４１〜４４のリセット入
力Ｒに加えられ、また、インバータ６３を介してリセッ
ト信号Ｒ 2 、Ｒ 3 が形成され、リセット信号Ｒ2 がＤ−
ＦＦ２５〜２８、４５〜４８のリセット入力Ｒに加えら
れ、リセット信号Ｒ 3 がＮＯＲ回路８７に加えられてい
る。したがって、転送すべきシリアルデータＤＡＴＡの
受信はチップセレクト信号ＣＳ及びリセット信号ＲＳＴ
に基づいて行われる。
６１及びインバータ６２、６３が設置され、ＮＯＲ回路
６１にはリセット信号ＲＳＴ及びチップセレクト信号Ｃ
Ｓが加えられ、そのＮＯＲ出力によってインバータ６２
を介してリセット信号Ｒ 1 が形成され、このリセット信
号Ｒ1 がＤ−ＦＦ２１〜２４、４１〜４４のリセット入
力Ｒに加えられ、また、インバータ６３を介してリセッ
ト信号Ｒ 2 、Ｒ 3 が形成され、リセット信号Ｒ2 がＤ−
ＦＦ２５〜２８、４５〜４８のリセット入力Ｒに加えら
れ、リセット信号Ｒ 3 がＮＯＲ回路８７に加えられてい
る。したがって、転送すべきシリアルデータＤＡＴＡの
受信はチップセレクト信号ＣＳ及びリセット信号ＲＳＴ
に基づいて行われる。
【００２０】次に、ストローブ信号形成部８には、Ｄ−
フリップフリップ（Ｄ−ＦＦ）８１、８２、８３及びＪ
Ｋフリップフロップ（ＪＫ−ＦＦ）８４が設置されてお
り、Ｄ−ＦＦ８１、８２、８３は図３の（Ａ）に示す入
出力関係、ＪＫ−ＦＦ８４は図３の（Ｂ）に示すように
入力Ｊ、Ｋ、クロック入力ＣＰ、リセット入力Ｒ、出力
Ｑから成る入出力関係を備えている。そして、Ｄ−ＦＦ
８１、８２、８３は前段の出力が後段の入力となるよう
に直列接続され、Ｄ−ＦＦ８１のクロック入力ＣにはＮ
ＯＲ回路８５及びインバータ８６を介してストローブ形
成入力が加えられている。即ち、ＮＯＲ回路８５にはチ
ップセレクト信号ＣＳとともにバッファ３０を経たクロ
ック信号ＣＬＫが加えられ、ストローブ形成入力はこれ
らの信号を以て形成される。また、Ｄ−ＦＦ８１〜８３
及びＪＫ−ＦＦ８４のリセット入力ＲにはＮＯＲ回路８
７及びインバータ９０によって形成されたストローブ解
除入力が加えられている。ＮＯＲ回路８７には、ＮＯＲ
回路６１及びインバータ６３を経たリセット信号ＲＳＴ
とともにチップセレクト信号ＣＳが加えられている。そ
して、Ｄ−ＦＦ８１、８２、８３の非反転出力Ｑは、Ｎ
ＯＲ回路８９を介してＪＫ−ＦＦ８４の入力Ｋに加えら
れ、また、Ｄ−ＦＦ８１、８２、８３の反転出力
フリップフリップ（Ｄ−ＦＦ）８１、８２、８３及びＪ
Ｋフリップフロップ（ＪＫ−ＦＦ）８４が設置されてお
り、Ｄ−ＦＦ８１、８２、８３は図３の（Ａ）に示す入
出力関係、ＪＫ−ＦＦ８４は図３の（Ｂ）に示すように
入力Ｊ、Ｋ、クロック入力ＣＰ、リセット入力Ｒ、出力
Ｑから成る入出力関係を備えている。そして、Ｄ−ＦＦ
８１、８２、８３は前段の出力が後段の入力となるよう
に直列接続され、Ｄ−ＦＦ８１のクロック入力ＣにはＮ
ＯＲ回路８５及びインバータ８６を介してストローブ形
成入力が加えられている。即ち、ＮＯＲ回路８５にはチ
ップセレクト信号ＣＳとともにバッファ３０を経たクロ
ック信号ＣＬＫが加えられ、ストローブ形成入力はこれ
らの信号を以て形成される。また、Ｄ−ＦＦ８１〜８３
及びＪＫ−ＦＦ８４のリセット入力ＲにはＮＯＲ回路８
７及びインバータ９０によって形成されたストローブ解
除入力が加えられている。ＮＯＲ回路８７には、ＮＯＲ
回路６１及びインバータ６３を経たリセット信号ＲＳＴ
とともにチップセレクト信号ＣＳが加えられている。そ
して、Ｄ−ＦＦ８１、８２、８３の非反転出力Ｑは、Ｎ
ＯＲ回路８９を介してＪＫ−ＦＦ８４の入力Ｋに加えら
れ、また、Ｄ−ＦＦ８１、８２、８３の反転出力
【外１】は、ＮＯＲ回路８８を介してＪＫ−ＦＦ８４
の入力Ｊに加えられ、さらに、ＪＫ−ＦＦ８４のクロッ
ク入力ＣＰにはインバータ８６の出力、即ち、Ｄ−ＦＦ
８１に対するクロック入力Ｃが共通に加えられている。
このような入出力関係から、ＪＫ−ＦＦ８４の非反転出
力Ｑには、ストローブ信号ＳＴＢが得られ、シリアル・
パラレル変換部４に加えられるとともに、ストローブ出
力端子２０から取り出される。
の入力Ｊに加えられ、さらに、ＪＫ−ＦＦ８４のクロッ
ク入力ＣＰにはインバータ８６の出力、即ち、Ｄ−ＦＦ
８１に対するクロック入力Ｃが共通に加えられている。
このような入出力関係から、ＪＫ−ＦＦ８４の非反転出
力Ｑには、ストローブ信号ＳＴＢが得られ、シリアル・
パラレル変換部４に加えられるとともに、ストローブ出
力端子２０から取り出される。
【００２１】以上の構成において、その動作を図４及び
図５に示すタイミングチャートを参照して説明すると、
図４において、Ａはクロック信号ＣＬＫ、Ｂはリセット
信号ＲＳＴ、Ｃはチップセレクト信号ＣＳ、Ｄは転送す
べきシリアルデータＤＡＴＡを示している。このような
入力信号及びシリアルデータＤＡＴＡが与えられると、
ストローブ信号形成部８では、クロック信号ＣＬＫ、イ
ンバータ６３から出力されるリセット信号Ｒ2 、チップ
セレクト信号ＣＳに基づき、図４のＡ及びＥから明らか
なように、８クロック毎にストローブ信号ＳＴＢが形成
される。この場合、チップセレクト信号ＣＳがハイ
（高：Ｈ）レベルに移行すると、各Ｄ−ＦＦ８１、８
２、８３及びＪＫ−ＦＦ８４の全てがリセット状態とな
り、チップセレクト信号ＣＳが再びロー（低：Ｌ）レベ
ルに移行したところから、クロック信号ＣＬＫのカウン
トを開始し、この結果、ストローブ信号ＳＴＢが形成さ
れる。
図５に示すタイミングチャートを参照して説明すると、
図４において、Ａはクロック信号ＣＬＫ、Ｂはリセット
信号ＲＳＴ、Ｃはチップセレクト信号ＣＳ、Ｄは転送す
べきシリアルデータＤＡＴＡを示している。このような
入力信号及びシリアルデータＤＡＴＡが与えられると、
ストローブ信号形成部８では、クロック信号ＣＬＫ、イ
ンバータ６３から出力されるリセット信号Ｒ2 、チップ
セレクト信号ＣＳに基づき、図４のＡ及びＥから明らか
なように、８クロック毎にストローブ信号ＳＴＢが形成
される。この場合、チップセレクト信号ＣＳがハイ
（高：Ｈ）レベルに移行すると、各Ｄ−ＦＦ８１、８
２、８３及びＪＫ−ＦＦ８４の全てがリセット状態とな
り、チップセレクト信号ＣＳが再びロー（低：Ｌ）レベ
ルに移行したところから、クロック信号ＣＬＫのカウン
トを開始し、この結果、ストローブ信号ＳＴＢが形成さ
れる。
【００２２】一方、データ受信部２では、シリアルデー
タＤＡＴＡがラッチされ、このデータラッチに基づき、
シリアルデータＤＡＴＡがシリアル・パラレル変換部４
で図４のＦに示すパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・
・・Ｄ7 に変換されてデータ出力端子１８0 、１８1 、
１８2 ・・・・１８7 から取り出される。
タＤＡＴＡがラッチされ、このデータラッチに基づき、
シリアルデータＤＡＴＡがシリアル・パラレル変換部４
で図４のＦに示すパラレルデータＤO ，Ｄ1 ，Ｄ2 ・・
・・Ｄ7 に変換されてデータ出力端子１８0 、１８1 、
１８2 ・・・・１８7 から取り出される。
【００２３】そして、図５には、このシリアルデータ転
送装置の実際の動作状態を示しており、Ａ〜Ｆは図４の
Ａ〜Ｆと同種の信号及びデータを示している。Ｃ上の矢
印Ｐ1 は、規定のクロック信号ＣＬＫが入力される前に
チップセレクト信号ＣＳがハイレベルに移行した場合を
示しており、チップセレクト信号ＣＳが立ち上がって
も、Ｅ上の矢印Ｐ2 から明らかなように、ストローブ信
号ＳＴＢの生成はなく、次のチップセレクト信号ＣＳが
ローレベルに移行したとき、改めてシリアルデータの受
信が開始される。この結果、パルス性のノイズは動作上
無視されることになり、パルス性ノイズによる誤動作は
確実に防止されるのである。
送装置の実際の動作状態を示しており、Ａ〜Ｆは図４の
Ａ〜Ｆと同種の信号及びデータを示している。Ｃ上の矢
印Ｐ1 は、規定のクロック信号ＣＬＫが入力される前に
チップセレクト信号ＣＳがハイレベルに移行した場合を
示しており、チップセレクト信号ＣＳが立ち上がって
も、Ｅ上の矢印Ｐ2 から明らかなように、ストローブ信
号ＳＴＢの生成はなく、次のチップセレクト信号ＣＳが
ローレベルに移行したとき、改めてシリアルデータの受
信が開始される。この結果、パルス性のノイズは動作上
無視されることになり、パルス性ノイズによる誤動作は
確実に防止されるのである。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
外部のマイクロコンピュータからのリセット入力端子に
対するリセット信号入力とチップセレクト入力端子に対
するチップセレクト信号入力とに基づき、シリアルデー
タ転送のための手段であるデータ受信部、ストローブ信
号形成部、シリアル・パラレル変換部及びデータ受信制
御部の全てを同一チップ上のシリアルデータ転送に係わ
らない他の機能手段とともにリセットでき、しかも、チ
ップセレクト信号を以てシリアルデータの受信を制御す
るので、従来のようなストローブ信号を用いた場合のパ
ルス性ノイズによる誤動作を防止でき、データ転送の信
頼性を向上させることができ、しかも、データ及びクロ
ックの各信号ラインを共用化することができ、信号ライ
ンの単純化を図ることができる。また、ＩＣのチップ全
体の不良欠陥を検証するテストの実施に当たり、リセッ
ト入力端子からの信号入力のみでシリアルデータ転送の
ための複数の機能手段であるデータ受信部、ストローブ
信号形成部、シリアル・パラレル変換部及びデータ受信
制御部の全てのリセットができ、その検証がより容易、
かつ、確実になるという付随的な効果が期待できる。
外部のマイクロコンピュータからのリセット入力端子に
対するリセット信号入力とチップセレクト入力端子に対
するチップセレクト信号入力とに基づき、シリアルデー
タ転送のための手段であるデータ受信部、ストローブ信
号形成部、シリアル・パラレル変換部及びデータ受信制
御部の全てを同一チップ上のシリアルデータ転送に係わ
らない他の機能手段とともにリセットでき、しかも、チ
ップセレクト信号を以てシリアルデータの受信を制御す
るので、従来のようなストローブ信号を用いた場合のパ
ルス性ノイズによる誤動作を防止でき、データ転送の信
頼性を向上させることができ、しかも、データ及びクロ
ックの各信号ラインを共用化することができ、信号ライ
ンの単純化を図ることができる。また、ＩＣのチップ全
体の不良欠陥を検証するテストの実施に当たり、リセッ
ト入力端子からの信号入力のみでシリアルデータ転送の
ための複数の機能手段であるデータ受信部、ストローブ
信号形成部、シリアル・パラレル変換部及びデータ受信
制御部の全てのリセットができ、その検証がより容易、
かつ、確実になるという付随的な効果が期待できる。
【図１】この発明のシリアルデータ転送装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１に示したシリアルデータ転送装置の具体的
な回路構成例を示す回路図である。
な回路構成例を示す回路図である。
【図３】図２に示したシリアルデータ転送装置における
フリップフロップを示すブロック図である。
フリップフロップを示すブロック図である。
【図４】図２に示したシリアルデータ転送装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図５】図２に示したシリアルデータ転送装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
２ データ受信部 ４ シリアル・パラレル変換部 ６ データ受信制御部 ８ ストローブ信号形成部
Claims (1)
- 【請求項１】 クロック信号に同期して転送すべきシリ
アルデータを受信するデータ受信部と、 チップセレクト信号を受け、該チップセレクト信号から
ストローブ信号を形成するストローブ信号形成部と、 このストローブ信号形成部から前記ストローブ信号とと
もにクロック信号を受け、これらストローブ信号及びク
ロック信号に応じて前記データ受信部の前記シリアルデ
ータをパラレルデータに変換するシリアル・パラレル変
換部と、リセット入力端子からのリセット信号とチップセレクト
入力端子からの前記チップセレクト信号とを受けてリセ
ットされるとともに第１、第２及び第３のリセット信号
を発生し、前記第１のリセット信号で前記データ受信部
をリセットし、前記第２のリセット信号で前記シリアル
・パラレル変換部をリセットし、前記第３のリセット信
号で前記ストローブ信号形成部をリセットする データ受
信制御部と、 を備えたことを特徴とするシリアルデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274765A JP3021855B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274765A JP3021855B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591146A JPH0591146A (ja) | 1993-04-09 |
| JP3021855B2 true JP3021855B2 (ja) | 2000-03-15 |
Family
ID=17546267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274765A Expired - Fee Related JP3021855B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021855B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161259A (ja) * | 1994-11-30 | 1996-06-21 | Mitsubishi Electric Corp | 直列データ受信装置及び直列データ転送装置 |
| JPH09307548A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | データリンク装置およびネットワーク装置 |
| US6370652B1 (en) * | 1999-06-21 | 2002-04-09 | Visteon Global Technologies, Inc. | Control of I.C.'s having different command protocols via common communication lines from a controlling I.C. on a different circuit board |
| KR100596980B1 (ko) * | 2004-12-23 | 2006-07-05 | 삼성전자주식회사 | 주변 장치의 내부 스트로브 신호 생성을 위한 장치,시스템 및 방법 |
| US7975162B2 (en) * | 2006-11-28 | 2011-07-05 | Samsung Electronics Co., Ltd. | Apparatus for aligning input data in semiconductor memory device |
-
1991
- 1991-09-26 JP JP3274765A patent/JP3021855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0591146A (ja) | 1993-04-09 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |