JPS59139426A - バスインタ−フエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算制御装置と複数のプロセス入出力装置とが
接続されるＩ１０バスインターフェース方式に関する。

〔従来技術〕

一般に、制御用計算機におけるプロセス入出力装置は、
第１図に示すように、その複数個がＩ１０バス１に接続
され、あらかじめ決められた入出力制御命令語が格納さ
れている記憶装置３からの命令を順次読み出し、それを
解読し、命令に従った動作を行なう演算制御装置２によ
って制御され、プロセス信号の入出力を制御する。又、
制御計算機用プロセス入出力装置では、一般に、故障診
断機能が要求されており、その動作は演算制御装置２が
診断信号をＩ１０バス１に送出し、プロセス入出力装置
４はこの信号を受信して診断信号かデータ信号かを区別
した上で診断が実施されている。

従来の工１０バスインターフェース方式ハテータを並列
に一定のビット数ずつ送受する並列バスインターフェー
ス方式が主として用いられている。

並列バスインターフェース方式はデータの転送が容易で
めシ、又データ転送速度の制限が少ない等の利点がある
。しかし、情報転送量が比較的少ない時は、並列バスイ
ンターフェース方式の場合、プロセス入出力装置側でそ
の機能の割にインターフェースが＆雑になり、さらに、
プロセス入出力装置の保守性を考慮した故障診断機能を
含めるとハードウェア量が多くなって経済的でないばか
りでなく、システムの信頼性を低下させるおそれがあっ
た。

〔発明の目的〕

本発明の目的はプロセス入出力装置の故障診断機能を含
めたバスインターフェース部を簡単にすることによシ、
経済的なノ・−ドウエア構成ができるＩ１０バスインタ
ーフェースを提供するにある。

〔発明の概要〕

本発明の要点はインターフェース部のノー−ドウエア構
成が簡単になるように、工１０バスのデータ信号線−ヒ
のデータを直列信号化してプロセス入出力装置と演算制
御装置間の送受を行ない、直列化されたデータは送信端
に、必ず、ループバンクされるようにしたことにある。

〔発明の実施例〕

第２図にプロセス入力回路の実施例、第３図にプロセス
出力回路の実施例を示す。

第２図、第３図におけるＩ１０バス構成は、複数Ｎ個の
プロセス入出力装置の中から、ある所定の入出力装置を
選択するアドレス信号セレクト線Ｎ本、プロセス入力装
置から演算制御装置へプロセスデータを転送する際に有
効となるリード（ｒｅａｄ）線１本、演算制御装置から
プロセス出力装置へデータを転送する際に有効となるラ
イト（ｗｒｉｔｅ）線１本、直列データの送受を行なう
データ線１本、直列データのループバックを行なうルー
プバック線１本、故障診断結果を送信するエラーｆｆ５
１本、プロセス入出力装置の実装の有無を知らせるリプ
ライ線１本、直列データの同期及びプロセス入出力装置
内の記憶回路のトリガーとなるデユーティ５０％のクロ
ック信号を送信するクロック線１本から成る。プロセス
入出力装置側のバスインターフェース部回路は、アドレ
ス選択信号を制御するゲート部５、並列データと直列デ
ータのデコードを実施するシフトレジスタ６、故障診断
用ゲート７、及び、故障診断結果やデータを記憶するフ
リップフロップ８，９とわずか数個のＩＣで構成される
。

第３図に第２図インターフェース部の動作チャートを示
す。以下、プロセス入力装置部の動作を説明する。演算
制御装置からアドレス選択信号とリード信号が送信され
るとプロセス入力装置インターフェース部はゲート回路
５で両信号の一致を確認し選択された事を知る。その結
果、この一致信号は並列データを直列データにデコード
するシフトレジスタ６のイネーブル信号となる。この結
果、シフトレジスタ６にプロセス情報が記憶される。又
、エラーデータ記憶フリップフロップのリセット解除信
号となり故障診断回路の動作を可能な状態にする。さら
に、この一致信号はプロセス入力回路が実装置の信号と
してリプライ線を経て演算制御装置へ応答する。この未
実装確認方式は、従来より実施されているプロセス入出
力装置の全動作終了後応答するのと異なり、未実装時の
確認を高速化できる。次に、演算制御装置はリプライ線
の応答信号によシプロセスデータを受信できる状態にす
る。プロセスデータはデコーダ６により並列から直列に
変換されてクロックの片側のエッチに同期して演算制御
装置へ最初の１ピツトが送信される。又、デコーダ６の
直列データ出力端子は故障診断ゲート７にも接続されて
いる。演算装置で受信したピットデータはクロックのも
う一方のエッチに同期してループバック線を介してプロ
セス入力装置へ返信される。このループバック信号はプ
ロセス入力装置の故障診断回路７で受信され、デコーダ
６の直列出力信号と比較される。比較結果は、次のクロ
ックの片側エッチに同期して、スリップフロップ８に記
憶される。ここで、ループパンク信号とデコーダ出力信
号が一致しておれば、正常でアシ、デコーダ６の次のビ
ットデータがクロックに同期して演算制御装置へ送信さ
れる。

この動作をｔＶ次繰り返えし、全データ転送終了後、演
算制御装置はアドレス選択、リード信号を無効とし、所
定のプロセス入力装置のアクセスを終了する。

もし、故障診断回路７がデコーダ出力信号とループバッ
ク信号との不一致を検出すると、エラー信号が発生し、
この信号はエラー線を経て演算制御装置へ送信される。

演算制御装置はエラー信号を受信すると、一旦、リード
線信号を無効とし、受信データおよびプロセス入力装置
の故障診断結果を記憶しているフリップフロップ８をリ
セットしてリトライ動作を実行する。リトライ動作は前
述した動作をそのまま実行する。

第４図は本発明の一実施例のプロ、ツク図である。

第５図は第４図のプロセス出力装置のバスインターフェ
ース部の動作チャートでおる。

以下動作を説明する。アドレス選択信号とライト線信号
が共に有効になるとデコーダであるシフトレジスタ６の
動作が可能となる。この時のリプライ線信号はプロセス
入力装置で説明したので省略する。次に、演算制御装置
はデータ線上に最初のビットデータをクロックの片側エ
ッチに同期させ送信する。プロセス出力装置のデコーダ
６がこの信号を受信する。受信したデータはゲートを経
てループバック線に返信される。演算制御装置はこのル
ープバック信号と先に送信したデータとを比較して故障
診断をする。

故障診断結果、異常がなければ演算制御装置は次のビッ
トデータを送信する。この動作を順次繰シ返し、全ビッ
トデータ送信終了後、演算制御装置はアドレス選択信号
、ライト信号を無効とし動作終了とする。ここでプロセ
ス出力装置は先に受信した直列データがデコーダである
シフトレジスタ６により並列データに変換した出力信号
を、データ記憶フリップフロップ９に接続されており、
演算制御装置の終了信号がトリガとなり記憶される。

演算制御装置による故障診断結果、異常が発生した場合
は、アドレス選択信号、ライト線信号を有効にしたまま
りトライ動作に入る。リトライ動作は最初のビットデー
タから送信して行き、全ビット送信終了後、プロセス出
力装置のデータ記憶フリップフロップにデータを記憶さ
せる。

本実施例によればシンプルなインターフェースを実現で
きるとともにシンプルな動作であり、プロセス入出力装
置の保守をかなり容易にする事ができる。

実施例ではプロセス入出力回路のバスインターフェース
として説明したが、基本的には演算制御装置の内部バス
その他のバスにも適用できる。

〔発明の効果〕

本発明によればわずか数個のＩＣでバスインターフェー
ス部が構成でき、安価で高信頼度が期待できる。又、ク
ロック周波数をＩＯＭＨｚ程度とする事により、高速処
理が可能となる。

【図面の簡単な説明】

第１図は一般的な演算制御装置とプロセス入出力装置の
構成図、第２図、第４図は本発明の一実施例のブロック
図、第３図は第２図の動作チャート、第５図は第４図の
動作チャートである。

Claims (1)

1. 【特許請求の範囲】 １、演算制御装置と複数のプロセス入出力装置との間の
   データ転送を行なうバスインターフェースにおいて、 各種制御信号から構成されるパスライン中データライン
   を単線とし直列データによる送受信を行ない、前記プロ
   セス入出力装置内に設ける簡単なデコーダで並列データ
   にデコードする事を特徴とスルハスインターフェース。 ２、特許請求の範囲第１項のバスインターフェースにお
   いて、 一旦送信された前記直列データを送信元にループバック
   する方式とすることを特徴とするバスインターフェース
   。 ３、特許請求の範囲第１項のバスインターフェースにお
   いて、 アドレス選択信号と前記直列データ方向を制御するリー
   ド・ライト信号との一致をとることを特徴トスるバスイ
   ンターフェース。