JPH03110627A - データ照合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速ディジタル通信網の受信回路、または計
測器において時々刻々と入力されるデータの一部を既知
データと照合し、一致あるいは不一致の判定を行うデー
タ照合回路に関する。

〔従来の技術〕

入力されたデータ列の一部を既知のデータと照合する場
合、入力された直列のデータ列を並列のデータ列に変換
し、既知の並列データ列と比較器で比較し、その比較器
の出力を保持することにより低速処理回路でデータ照合
を行うことができる。

具体的に説明すると、第２図（ａ）に示すハイレベルデ
ータリンク制御手順（以下単にｒ　ＨＤＬＣ手順」とい
う、）におけるフレーム構造のデータが入力され、任意
ビット数からなる情報フィールドのうち先頭６４ビツト
のデータを既知データと比較する場合、従来において、
は、第７図に示す回路でデータの照合を行っていた。

〔発明が解決しようとする課題〕

しかしながら、第７図の回路であると、並列のデータ列
のビット数が増せば低速で処理できる利点はあるが、照
合を行うデータ長（ビット数）が長くなり比較器、レジ
スタ等の回路数が増大する欠点がある。また、照合を行
うデータ長を可変しようとする場合は照合するデータ長
に合わせて不必要な比較器の出力をマスクする回路が必
要となった。しかも照合するデータのブロックが第２図
（ｂ）に示すように分割する場合、各ブロックにまたが
るデータ長の回路が必要となり、不必要なブロック間の
データをマスクして使用していた。

つまり、従来のデータ照合回路においては、照合するデ
ータ長により回路が膨大となり、しかもデータ長の変更
による柔軟性がなかった。

本発明はこのような事情に鑑みてなされたものであり、
比較器の出力を記憶する記憶回路を設けることにより、
データ長により比較器、レジスタ等の回路数を増す必要
のないデータ照合回路を提供することを課題とする。

（課題を解決するための手段〕 上記課題を解決するために本発明のデータ照合回路にお
いては、シリアル／パラレル変換器（以下単に「ＳＰ変
換器」という、）と、その出力値を記憶する記憶回路と
してのレジスタと、既知データ発生回路と、レジスタの
出力と既知データ発生回路の出力とを比較する比較器と
、不一致のときの比較結果を照合が終了するまで記憶す
る記憶回路としてのレジスタを備えたものである。

〔作用〕

このように構成されたデータ照合回路によれば、同一の
比較器を使用し、不一致の場合の結果をレジスタに記憶
し、照合が終了するまでその値を保持するため、データ
長の全部を同時に比較し、どこか１個不一致がある場合
と同じ結果が得られる。

さらに、照合しないデータがある場合は、そのときにレ
ジスタにクロックが入力されないようにすることにより
マスクをすることができる。

〔実施例〕

以下本発明の一実施例を図面を用いて説明する。

第１図は本発明のデータ照合回路を示すブロック図、第
２図は入力データの内容を示すＨＤＬＣ手順におけるフ
レーム構造図である。

入力された直列のデータ列をＳＰ変換器１で並列のデー
タ列に変換する。この並列のデータ列はレジスタ２で一
時保持された後比較器３に入力し、既知のデータ列と順
次比較される。なお並列のデータ列のビット数は比較器
３の処理速度により決定され、必要最少比のビット数が
あればよい、比較器３の出力は論理演算子４を通して予
め初期化されているレジスタ５に入力される。このとき
論理演算子４は比較器３の出力の論理で決定され、比較
器３の出力が負論理で一致を示す場合は論理演算子４は
論理和になり、比較器３の出力が正論理で一致を示す場
合は論理演算子４は論理積になる。

論理演算子４の出力は照合タイミング発生回路６より出
力されるクロックのタイミングで１ビツトからなるレジ
スタ５に一時保存される。レジスタ５の出力は論理演算
子４に帰還され、比較器３の次の出力と論理演算される
。この帰還動作を順次行うことにより、照合データの中
に一度でも不一致が検出されると照合終了まで、不一致
結果をレジスタ５で保持できる。そのため全データの照
合結果を１ビツトのレジスタ５の出力で得られる。

また、照合を行うタイミングまたはデータ長はレジスタ
５に入力するクロックタイミングまたはクロック数で決
定されるので、照合を行うデータ長を可変にする場合ま
たは照合を行うタイミングを換える場合は、照合タイミ
ング発生回路６の出力するクロック数またはクロックタ
イミングを可変にする。それによりハードウェア量は照
合を行うデータ長には依存しない。

また入力データが高周波となり高速処理が必要となった
場合、比較器３を２個、３個またはそれ以上使用すると
きは、論理演算子４を３人力、４人力またはそれ以上と
すればよい。

第３図は本発明のデータ照合回路の第２の実施例を示す
ブロック図である。

第２の実施例は、第１の実施例においてのレジスタ５を
ＲＳフリップフロップとし、一方の入力側を論理演算子
４の出力、他方の入力側を初期化するためのリセット信
号とした。また、論理演算子４はナアンド回路であり、
比較器３の出力結果と、照合タイミングの発生回路６の
クロック信号とを入力する。つまり比較器３の照合結果
が不一致のときのみ、クロック信号がＲＳフリップフロ
ップに入力されることとなり、照合終了まで不一致の結
果をＲＳフリップフロップで保持することができる。

第４図は本発明のデータ照合回路の第３の実施例を示す
ブロック図である。

第３の実施例は、第１の実施例においてのレジスタ５の
出力を論理演算子４に入力せず照合タイミング発生回路
６に入力し、照合不一致結果をレジスタ５で保持した場
合、それ以後照合タイミング発生回路６からクロック信
号を出力しないようにし、照合を終了する。

第５図は本発明のデータ照合回路の第４の実施例を示す
ブロック図である。

第４の実施例は第１の実施例においての論理演算子４と
レジスタ５をそれぞれ２回路とし、それぞれに照合タイ
ミングの発生回路６からクロック信号を入力する。つま
り、第２図（ｂ）における前半ブロックの照合結果の保
持を、論理演算子４ａ、レジスタ５ａで行い、後半ブロ
ックの照合結果の保持を論理演算子４ｂ、レジスタ５ｂ
で行うものである。したがって、前半、後半のどのブロ
ックで誤りが発生するかを検出することが可能となる。

第６図（ａ）は本発明のデータ照合回路を利用の一実施
例を示した監視装置のブロック図、第６図（ｂ）は本発
明のデータ照合回路を利用の一実施例を示した計測装置
ブロック図である。

監視装置は、遠隔地に設置されている測定装置に対して
測定内容の制御、および測定データの監視を、公衆電話
回線を使用して行うものである。

複数の監視装置で一台の測定装置を監視、制御する場合
、個々の監視装置を示すため、監視装置に優先度を付け
るため、測定データの秘密性を保持するために、監視装
置に識別コード（以下単にｒｌＤ、という、）を付与す
る必要がある。監視装置から、制御データを測定装置に
送信する場合、操作部１０から該当の測定内容を選択す
る。制御データ発生回路１１は、制御データをＩＤ設定
回路１２から出力されたＩＤと共に、信号送信回路１３
に出力し、制御データとＩＤの信号は信号送信回路１３
から測定装置へ送信される。

測定装置は、監視装置からの受信信号を信号受信回路１
４で復調し、その復調されたデータを同期検出回路１５
で同期をとり、同期のとれたデータとＩＤ設定回路１２
人力された既知データであるＩＤとをデータ照合回路１
６で照合する。同期検出回路１５からデータと同期した
クロックをデータ照合回路１６（照合タイミング発生回
路６）入力し、照合をするためのタイミングが生成され
る。データ照合回路１６がデータ一致信号を出力したと
き、データをデータ処理回路１７で処理し、測定回路１
８はその結果に基づいて各種の測定をおこなう、測定さ
れた測定データは、ＩＤ設定回路１２人力されたＩＤと
共に信号送信回路１３から監視装置に送信される。

なお、データ照合回路１６の詳細は、第１、第２、第３
または第４の実施例のブロック図である。また、監視装
置の持つＩＤの優先度により、測定可能な内容が異なり
１、監視する警報データの警報発生しきい値を変更する
ことができる。また、受信したＩＤをそのまま監視装置
に送信する他、所定の変換を行い監視装置に送信するこ
とにより、測定データの秘密性がより一層保持される。

次に、監視装置では、測定装置からの受信信号を信号受
信回路１４で復調し、その復調されたデータを同期検出
回路１５で同期をとり、同期のとれたデータとＩＤ設定
回路１２人力された既知データであるＩＤとをデータ照
合回路１６で照合する。同期検出回路１５からデータと
同期したクロックをデータ照合回路１６（照合タイミン
グ発生回路６）入力し、照合をするためのタイミングが
生成される。

データ照合回路１６がデーター敗信号を出力したとき、
データをデータ処理回路１７で処理し、その処理された
測定データを表示部１９で表示し、印字部２０で印字す
る。また、第５の実施例において、第２図（ｂ）で示す
ような情報フィルドの複数の箇所にＩＤを挿入すること
により秘密性がより一層保持される。

なお、第１の実施例乃至第５の実施例では、ＨＤＬＣ手
順のフレーム構造について説明したが、その他種々のフ
レーム構造に通用可能であることはいうまでもない。

〔発明の効果〕

以上説明したように本発明のデータ照合回路によれば、
比較器結果を所定のクロックにより保持する記憶回路を
備え、照合データの結果が不一致のとき記憶回路にその
結果を、照合終了まで保持することとした。したがって
照合するデータ長に影響されることなく、ハードウェア
量を小さくすることができる。また照合するデータブロ
ックが複数となってもクロックを制御することによりの
み、柔軟に対応することができる。

【図面の簡単な説明】

第１図は本発明のデータ照合回路の一実施例を示すブロ
ック図、 第２図は人力データの内容を示すフレーム構造図、 第３図は本発明の第２の実施例に係わるデータ照合回路
を示すブロック図、 第４図は本発明の第３の実施例に係わるデータ照合回路
を示すブロック図、 第５図は本発明の第４の実施例に係わるデータ照合回路
を示すブロック図、 第６図は本発明のデータ照合回路を利用した監視装置お
よび測定装置のブロック図、 第７図は従来のデータ照合回路を示すブロック図である
。 １・・・シリアル／パラレル変換回路、２・・・第１の
記憶回路、 ３・・・比較器、４．５・・・第２の記憶回路６・・・
照合タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 入力されたデータのうち第１の所定ビット数のデータを
   、既知データと照合し、一致か不一致かの判定を行うデ
   ータ照合回路において、 前記第１の所定ビット数未満の第２の所定ビット数を処
   理可能であり入力されたシリアルデータをパラレルデー
   タに変換するシリアル／パラレル変換器（１）と、該シ
   リアル／パラレル変換器（１）の出力を記憶する第１の
   記憶回路（２）と、前記既知データを第２の所定ビット
   数単位で出力する既知データ発生回路（７）と、前記第
   １の記憶回路（２）の出力と前記既知データ発生回路（
   ７）の出力とを比較する比較器（３）と、該比較器（３
   ）の比較結果を所定のクロックで記憶し照合が終了する
   まで保持する第２の記憶回路（５）とを備えたことを特
   徴とするデータ照合回路。