JPH0514443A - 連続パターン個数検出回路 - Google Patents
連続パターン個数検出回路Info
- Publication number
- JPH0514443A JPH0514443A JP3194804A JP19480491A JPH0514443A JP H0514443 A JPH0514443 A JP H0514443A JP 3194804 A JP3194804 A JP 3194804A JP 19480491 A JP19480491 A JP 19480491A JP H0514443 A JPH0514443 A JP H0514443A
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- Japan
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- patterns
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Abstract
(57)【要約】
【目的】 本発明は、数種類の連続パターンの検出をパ
ターンの連続した個数によって検出する連続パターン個
数検出回路に関し、パターンの連続性を利用して、同一
回路で数種類のパターン検出を行なえるようにすること
を目的とする。 【構成】 シリアル入力データをｍビットのパラレルデ
ータに変換するシリアル／パラレル変換部１と、シリア
ル／パラレル変換部１からのｍビットパラレルデータを
順次複数受けてこれらのｍビットパラレルデータ間で相
互のパターンが一致しているかどうかを検出するパター
ン一致検出部２と、パターン一致検出部２で検出された
パターン一致個数を計数する一致個数カウンタ３と、一
致個数カウンタ３で計数されたパターン一致個数から一
致個数が所定値に達するとその旨を検出パルスとして出
力する最終検出部４とをそなえるように構成する。
ターンの連続した個数によって検出する連続パターン個
数検出回路に関し、パターンの連続性を利用して、同一
回路で数種類のパターン検出を行なえるようにすること
を目的とする。 【構成】 シリアル入力データをｍビットのパラレルデ
ータに変換するシリアル／パラレル変換部１と、シリア
ル／パラレル変換部１からのｍビットパラレルデータを
順次複数受けてこれらのｍビットパラレルデータ間で相
互のパターンが一致しているかどうかを検出するパター
ン一致検出部２と、パターン一致検出部２で検出された
パターン一致個数を計数する一致個数カウンタ３と、一
致個数カウンタ３で計数されたパターン一致個数から一
致個数が所定値に達するとその旨を検出パルスとして出
力する最終検出部４とをそなえるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、数種類の連続パターン
の検出をパターンの連続した個数によって検出する連続
パターン個数検出回路に関する。近年、ディジタル伝送
装置においては、バイト単位で信号を処理する装置が主
流になっている。そのため、同一位置のデータ中に含ん
でいるパターンで意味を持つことが多くなり、またパタ
ーンの種類も増加している。そこで、その数種類のパタ
ーンの中より本当に必要な情報を検出することが必要に
なってくる。
の検出をパターンの連続した個数によって検出する連続
パターン個数検出回路に関する。近年、ディジタル伝送
装置においては、バイト単位で信号を処理する装置が主
流になっている。そのため、同一位置のデータ中に含ん
でいるパターンで意味を持つことが多くなり、またパタ
ーンの種類も増加している。そこで、その数種類のパタ
ーンの中より本当に必要な情報を検出することが必要に
なってくる。
【０００２】
【従来の技術】従来は、データ中に含まれている情報が
１種類だけであったので、単にそのパターンだけを検出
して、それの有無により制御を行なっていた。従って、
数種類のパターンを検出する場合には、パターンの種類
の数だけ検出回路を設ける必要がある。
１種類だけであったので、単にそのパターンだけを検出
して、それの有無により制御を行なっていた。従って、
数種類のパターンを検出する場合には、パターンの種類
の数だけ検出回路を設ける必要がある。
【０００３】
【発明が解決しようとする課題】このように従来のパタ
ーン検出回路では、検出するパターンの種類が多くなる
と、パターンの種類の数だけ検出回路が必要となり、回
路規模が大きくなるという課題があった。
ーン検出回路では、検出するパターンの種類が多くなる
と、パターンの種類の数だけ検出回路が必要となり、回
路規模が大きくなるという課題があった。
【０００４】本発明は、このような課題に鑑み創案され
たもので、パターンの連続性を利用して、同一回路で数
種類のパターン検出を行なうことができる連続パターン
個数検出回路を提供することを目的とする。
たもので、パターンの連続性を利用して、同一回路で数
種類のパターン検出を行なうことができる連続パターン
個数検出回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はシリアル／パラレル
変換部で、このシリアル／パラレル変換部１は、シリア
ル入力データをｍ（ｍは２以上の整数）ビットのパラレ
ルデータに変換するものである。
ック図で、この図１において、１はシリアル／パラレル
変換部で、このシリアル／パラレル変換部１は、シリア
ル入力データをｍ（ｍは２以上の整数）ビットのパラレ
ルデータに変換するものである。
【０００６】２はパターン一致検出部で、このパターン
一致検出部２は、シリアル／パラレル変換部１からのｍ
ビットパラレルデータを順次複数受けて、これらのｍビ
ットパラレルデータ間で相互のパターンが一致している
かどうかを検出するものである。
一致検出部２は、シリアル／パラレル変換部１からのｍ
ビットパラレルデータを順次複数受けて、これらのｍビ
ットパラレルデータ間で相互のパターンが一致している
かどうかを検出するものである。
【０００７】３は一致個数カウンタで、この一致個数カ
ウンタ３は、パターン一致検出部２で検出されたパター
ン一致個数を計数するものであり、４は最終検出部で、
この最終検出部４は、一致個数カウンタ３で計数された
パターン一致個数から一致個数が所定値に達すると、そ
の旨を検出パルスとして出力するものである。なお、５
は１／ｍ分周回路である。
ウンタ３は、パターン一致検出部２で検出されたパター
ン一致個数を計数するものであり、４は最終検出部で、
この最終検出部４は、一致個数カウンタ３で計数された
パターン一致個数から一致個数が所定値に達すると、そ
の旨を検出パルスとして出力するものである。なお、５
は１／ｍ分周回路である。
【０００８】
【作用】上述の本発明の連続パターン個数検出回路で
は、まずシリアル入力データをシリアル／パラレル変換
部１でｍビットのパラレルデータに変換する。次に、パ
ターン一致検出部２では、シリアル／パラレル変換部１
からのｍビットパラレルデータを順次複数受けて、これ
らのｍビットパラレルデータ間で相互のパターンが一致
しているかどうかを検出する。
は、まずシリアル入力データをシリアル／パラレル変換
部１でｍビットのパラレルデータに変換する。次に、パ
ターン一致検出部２では、シリアル／パラレル変換部１
からのｍビットパラレルデータを順次複数受けて、これ
らのｍビットパラレルデータ間で相互のパターンが一致
しているかどうかを検出する。
【０００９】このようにしてパターン一致検出部２で検
出されたパターン一致個数は、一致個数カウンタ３で計
数される。一致個数カウンタ３で計数されたパターン一
致個数から一致個数が所定値に達すると、最終検出部４
において、その旨を検出パルスとして出力する。
出されたパターン一致個数は、一致個数カウンタ３で計
数される。一致個数カウンタ３で計数されたパターン一
致個数から一致個数が所定値に達すると、最終検出部４
において、その旨を検出パルスとして出力する。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例を示すブロック図で、こ
の図２に示す連続パターン個数検出回路は、シリアル／
パラレル変換部としての１−８データ変換部２１，パタ
ーン一致検出部としての３連続パターン検出部２２，一
致個数カウンタとしての８進カウンタ２３，最終検出部
としての５個以上検出部２４，１／８分周回路２５，マ
イクロコンピュータインタフェース２６をそなえてい
る。
する。図２は本発明の一実施例を示すブロック図で、こ
の図２に示す連続パターン個数検出回路は、シリアル／
パラレル変換部としての１−８データ変換部２１，パタ
ーン一致検出部としての３連続パターン検出部２２，一
致個数カウンタとしての８進カウンタ２３，最終検出部
としての５個以上検出部２４，１／８分周回路２５，マ
イクロコンピュータインタフェース２６をそなえてい
る。
【００１１】ここで、１−８データ変換部２１は、シリ
アルデータを８ビットのパラレルデータに変換するもの
で、３連続パターン検出部２２は、連続した３つのパタ
ーンが一致しているかどうか検出するもので、８進カウ
ンタ２３は、３連続パターン検出部２２で検出されたパ
ターン一致個数を計数するものである。
アルデータを８ビットのパラレルデータに変換するもの
で、３連続パターン検出部２２は、連続した３つのパタ
ーンが一致しているかどうか検出するもので、８進カウ
ンタ２３は、３連続パターン検出部２２で検出されたパ
ターン一致個数を計数するものである。
【００１２】また、５個以上検出部２４は、８進カウン
タ２３で計数された、パターン一致個数が５個以上にな
った場合、検出パルスを出力するもので、１／８分周回
路２５は入力クロックを１／８分周するもので、マイク
ロコンピュータインタフェース２６は、図示しないＣＰ
Ｕとのインタフェースである。
タ２３で計数された、パターン一致個数が５個以上にな
った場合、検出パルスを出力するもので、１／８分周回
路２５は入力クロックを１／８分周するもので、マイク
ロコンピュータインタフェース２６は、図示しないＣＰ
Ｕとのインタフェースである。
【００１３】ところで、３連続パターン検出部２２の要
部を示すと、図３のようになるが、この図３において、
３１，３２，３３はシフトレジスタであり、これらのシ
フトレジスタ３１，シフトレジスタ３２，シフトレジス
タ３３は、３つの連続した８ビットパラレルデータを順
次受けるものである。３４はラッチであり、このラッチ
３４は、検出パルスが入力されると検出パターンをマイ
クロコンピュータインタフェース２６を介して上記のＣ
ＰＵへ出力するものである。
部を示すと、図３のようになるが、この図３において、
３１，３２，３３はシフトレジスタであり、これらのシ
フトレジスタ３１，シフトレジスタ３２，シフトレジス
タ３３は、３つの連続した８ビットパラレルデータを順
次受けるものである。３４はラッチであり、このラッチ
３４は、検出パルスが入力されると検出パターンをマイ
クロコンピュータインタフェース２６を介して上記のＣ
ＰＵへ出力するものである。
【００１４】３５はパターン一致検出回路で、このパタ
ーン一致検出回路３５は、シフトレジスタ３１〜３３内
の３つの連続パターンが一致していれば３連続一致パル
スを出力するものである。
ーン一致検出回路３５は、シフトレジスタ３１〜３３内
の３つの連続パターンが一致していれば３連続一致パル
スを出力するものである。
【００１５】図４はこのパターン一致検出回路３５を示
すブロック図であるが、この図４に示すように、パター
ン一致検出回路３５は、ＥＸＯＲ回路３５１−１〜３５
１−８，３５２−１〜３５２−８及びＯＲ回路３５３，
３５４，３５５によって構成されている。
すブロック図であるが、この図４に示すように、パター
ン一致検出回路３５は、ＥＸＯＲ回路３５１−１〜３５
１−８，３５２−１〜３５２−８及びＯＲ回路３５３，
３５４，３５５によって構成されている。
【００１６】ここで、ＥＸＯＲ回路３５１−１〜３５１
−８は、シフトレジスタ３１及びシフトレジスタ３２の
出力を対応するビットごとに受けて、ＯＲ回路３５３に
出力するものである。
−８は、シフトレジスタ３１及びシフトレジスタ３２の
出力を対応するビットごとに受けて、ＯＲ回路３５３に
出力するものである。
【００１７】他方のＥＸＯＲ回路３５２−１〜３５２−
８も、同様にシフトレジスタ３２及びシフトレジスタ３
３の出力を対応するビットごとに受けて、ＯＲ回路３５
４に出力するものである。
８も、同様にシフトレジスタ３２及びシフトレジスタ３
３の出力を対応するビットごとに受けて、ＯＲ回路３５
４に出力するものである。
【００１８】ＯＲ回路３５３，３５４は、各出力を更に
ＯＲ回路３５５に出力し、最後にＯＲ回路３５５はこれ
らのＯＲ回路３５３，３５４からの出力から３連続一致
パルスを出力するものである。
ＯＲ回路３５５に出力し、最後にＯＲ回路３５５はこれ
らのＯＲ回路３５３，３５４からの出力から３連続一致
パルスを出力するものである。
【００１９】上述の構成により、バイト単位で処理する
装置において、連続する１０フレーム（１バイト＝１フ
レーム）内に３連続するバイト（パターン）が５フレー
ム以上続くという検出条件を満足するパターンを検出す
ることができる。
装置において、連続する１０フレーム（１バイト＝１フ
レーム）内に３連続するバイト（パターン）が５フレー
ム以上続くという検出条件を満足するパターンを検出す
ることができる。
【００２０】すなわち、まずシリアル入力データ〔図５
（ａ）参照〕を１−８データ変換部２１で８ビットのパ
ラレルデータに変換する。次に、３連続パターン検出部
２２で、３つの連続したパターンが一致しているかどう
か検出する。
（ａ）参照〕を１−８データ変換部２１で８ビットのパ
ラレルデータに変換する。次に、３連続パターン検出部
２２で、３つの連続したパターンが一致しているかどう
か検出する。
【００２１】この３連続パターン検出部２２では、その
内部データ〔図５（ｂ）参照〕を１バイト，２バイトご
とにシフトし（実際はシフトレジスタ３１〜３３間を８
本の並列データごとにシフトするが、ここでは直列デー
タで示す）、３つの連続パターンが一致してれば、パタ
ーン一致検出回路３５から３連続一致パルス〔図５
（ｃ）参照〕が出力される。
内部データ〔図５（ｂ）参照〕を１バイト，２バイトご
とにシフトし（実際はシフトレジスタ３１〜３３間を８
本の並列データごとにシフトするが、ここでは直列デー
タで示す）、３つの連続パターンが一致してれば、パタ
ーン一致検出回路３５から３連続一致パルス〔図５
（ｃ）参照〕が出力される。
【００２２】このようにして検出された３連続一致パル
スは、８進カウンタ２３で計数され、計数されたパター
ン一致個数が５個以上になった場合、５個以上検出部２
４から検出パルスが出力される。そして、その検出パル
スにより、３連続パターン検出部２２から、検出パター
ンをマイクロコンピュータインタフェース２６に出力す
る。
スは、８進カウンタ２３で計数され、計数されたパター
ン一致個数が５個以上になった場合、５個以上検出部２
４から検出パルスが出力される。そして、その検出パル
スにより、３連続パターン検出部２２から、検出パター
ンをマイクロコンピュータインタフェース２６に出力す
る。
【００２３】図６に連続パターン検出時の要領を説明す
るタイムチャートを示す。この図６に示すように、８進
カウンタ２３では、３連続一致パルス〔図６（ａ）参
照〕をＲＥＳＥＴ端子に入力し、一致状態の時のみカウ
ントする。このときカウンタ２３のキャリーアウト端子
ＣＯをイネーブル端子ＥＮＡに接続することにより、８
個以上一致状態が連続した場合、カウンタ２３を停止さ
せるようにしている。
るタイムチャートを示す。この図６に示すように、８進
カウンタ２３では、３連続一致パルス〔図６（ａ）参
照〕をＲＥＳＥＴ端子に入力し、一致状態の時のみカウ
ントする。このときカウンタ２３のキャリーアウト端子
ＣＯをイネーブル端子ＥＮＡに接続することにより、８
個以上一致状態が連続した場合、カウンタ２３を停止さ
せるようにしている。
【００２４】また、不一致状態の時（図５のタイムチャ
ート中のａからｂパターンやｂからｃパターンのように
変化した時で、ａからｂからａの時も同様である）は一
度カウンタ２３をリセットし、再度カウントを行なう。
ート中のａからｂパターンやｂからｃパターンのように
変化した時で、ａからｂからａの時も同様である）は一
度カウンタ２３をリセットし、再度カウントを行なう。
【００２５】最後に、５個以上検出部２４で８進カウン
タ２３の結果〔３本（Ｄ０、Ｄ１、Ｄ２）〕を入力し、
５以上の値になった場合に、検出パルス〔図６（ｈ）参
照〕を送出する。また、検出パターンは検出パルスがロ
ーレベル（Ｌ）の時は前の状態を保持する。なお、８進
カウンタ２３へのクロック，出力Ｄ０〜Ｄ２，キャリー
アウト，イネーブルの波形を示すと、図６（ｂ）〜
（ｇ）のようになる。
タ２３の結果〔３本（Ｄ０、Ｄ１、Ｄ２）〕を入力し、
５以上の値になった場合に、検出パルス〔図６（ｈ）参
照〕を送出する。また、検出パターンは検出パルスがロ
ーレベル（Ｌ）の時は前の状態を保持する。なお、８進
カウンタ２３へのクロック，出力Ｄ０〜Ｄ２，キャリー
アウト，イネーブルの波形を示すと、図６（ｂ）〜
（ｇ）のようになる。
【００２６】そして、この検出パルスを３連続パターン
検出部２２が受けると、この３連続パターン検出部２２
からは、検出パターン〔図６（ｉ），（ｊ）参照〕をマ
イクロコンピュータインタフェース２６に出力する。以
上のようにして、検出条件を満足したパターンを検出で
きる。
検出部２２が受けると、この３連続パターン検出部２２
からは、検出パターン〔図６（ｉ），（ｊ）参照〕をマ
イクロコンピュータインタフェース２６に出力する。以
上のようにして、検出条件を満足したパターンを検出で
きる。
【００２７】このように、パターンの連続性を利用し
て、同一回路で数種類のパターン検出を行なうことがで
き、これによりパターンの種類分の検出回路を必要とし
なくなり、回路規模の増大を抑制できるほか、パターン
数の増加に左右されないため、回路追加を必要としな
い。
て、同一回路で数種類のパターン検出を行なうことがで
き、これによりパターンの種類分の検出回路を必要とし
なくなり、回路規模の増大を抑制できるほか、パターン
数の増加に左右されないため、回路追加を必要としな
い。
【００２８】なお、上記の実施例のように、連続する１
０フレーム内に３連続するパターンが５フレーム以上続
くという検出条件を満足するパターンを検出するほか、
一般に、複数連続するパターンが複数フレーム以上続く
という検出条件を満足するパターンを検出することも、
もちろん可能である。
０フレーム内に３連続するパターンが５フレーム以上続
くという検出条件を満足するパターンを検出するほか、
一般に、複数連続するパターンが複数フレーム以上続く
という検出条件を満足するパターンを検出することも、
もちろん可能である。
【００２９】
【発明の効果】以上詳述したように、本発明の連続パタ
ーン個数検出回路によれば、パターンの連続性を利用し
て、同一回路で数種類のパターン検出を行なうことがで
き、このため、パターンの種類分の検出回路を必要とし
なくなり、回路規模の増大を抑制できるほか、パターン
数の増加に左右されないため、回路追加を必要としない
という利点がある。
ーン個数検出回路によれば、パターンの連続性を利用し
て、同一回路で数種類のパターン検出を行なうことがで
き、このため、パターンの種類分の検出回路を必要とし
なくなり、回路規模の増大を抑制できるほか、パターン
数の増加に左右されないため、回路追加を必要としない
という利点がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】３連続パターン検出部の要部を示すブロック図
である。
である。
【図４】パターン一致検出回路を示すブロック図であ
る。
る。
【図５】３連続パターン検出部のタイムチャートであ
る。
る。
【図６】連続パターン検出時の要領を説明するタイムチ
ャートである。
ャートである。
１ シリアル／パラレル変換部 ２ パターン一致検出部 ３ 一致個数カウンタ ４ 最終検出部 ５ １／ｍ分周回路 ２１ １−８データ変換部 ２２ ３連続パターン検出部 ２３ ８進カウンタ ２４ ５個以上検出部 ２５ １／８分周回路 ２６ マイクロコンピュータインタフェース ３１，３２，３３ シフトレジスタ ３４ ラッチ ３５ パターン一致検出回路 ３５１−１〜８，３５２−１〜８ ＥＸＯＲ回路 ３５３〜３５５ ＯＲ回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 シリアル入力データをｍビットのパラレ
ルデータに変換するシリアル／パラレル変換部（１）
と、 該シリアル／パラレル変換部（１）からのｍビットパラ
レルデータを順次複数受けてこれらのｍビットパラレル
データ間で相互のパターンが一致しているかどうかを検
出するパターン一致検出部（２）と、 該パターン一致検出部（２）で検出されたパターン一致
個数を計数する一致個数カウンタ（３）と、 該一致個数カウンタ（３）で計数されたパターン一致個
数から一致個数が所定値に達するとその旨を検出パルス
として出力する最終検出部（４）とをそなえて構成され
たことを特徴とする、連続パターン個数検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194804A JPH0514443A (ja) | 1991-07-08 | 1991-07-08 | 連続パターン個数検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194804A JPH0514443A (ja) | 1991-07-08 | 1991-07-08 | 連続パターン個数検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514443A true JPH0514443A (ja) | 1993-01-22 |
Family
ID=16330539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194804A Withdrawn JPH0514443A (ja) | 1991-07-08 | 1991-07-08 | 連続パターン個数検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312589A (ja) * | 1994-05-18 | 1995-11-28 | Nec Corp | 誤り許容パターンマッチング回路 |
| US10704305B2 (en) | 2015-01-22 | 2020-07-07 | Riso Kagaku Corporation | Door opening/closing device |
-
1991
- 1991-07-08 JP JP3194804A patent/JPH0514443A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312589A (ja) * | 1994-05-18 | 1995-11-28 | Nec Corp | 誤り許容パターンマッチング回路 |
| US5710775A (en) * | 1994-05-18 | 1998-01-20 | Nec Corporation | Error allowing pattern matching circuit |
| US10704305B2 (en) | 2015-01-22 | 2020-07-07 | Riso Kagaku Corporation | Door opening/closing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |