JP2009009289A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】
送信装置10から受信装置20へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、送信装置10は、複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して受信装置20へ送信するフラグ生成回路11と、フラグに基づいてビット列を符号化して受信装置20へ送信する符号化回路12と、を備え、受信装置20は、ビット列とフラグに基づいてビット列を復号化する復号化回路21を備える。
【選択図】図1
Description
図4を参照すると、1DQ当たりのトランジェント回数を2回に減らすことができる。
I=C*V*F
∝C*RWBSトランジェント回数(Tr)/RWBS転送サイクル
∝C*Tr
である。ここで、CはRWBS配線容量である。
11 フラグ生成回路
12 符号化回路
20 受信装置
21 復号化回路
BUS1、BUS2、BUS3、RWBS_R、RWBS_F、RWBS_I バス
MUX マルチプレクサ
XOR1、…、XOR7 XOR回路
AND1 AND回路
Claims (14)
- 送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送装置であって、
前記送信装置は、前記複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成回路と、
前記フラグに基づいて前記ビット列を符号化して前記受信装置へ送信する符号化回路と、を備え、
前記受信装置は、前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化回路を備えたことを特徴とする、データ転送装置。 - 前記データ転送装置は、送信装置から受信装置へ2本のバスを介して4:2のパラレル・シリアル変換に基づいてビット列を並列に順次転送するデータ転送装置であることを特徴とする、請求項1に記載のデータ転送装置。
- 前記フラグ生成回路は、前記2本のバスそれぞれを介して転送されるビット列の前後のビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信するように構成され、
前記符号化回路は、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信するように構成され、
前記復号化回路は、前記フラグが有意の場合に限り前記ビット列を反転するように構成されたことを特徴とする、請求項2に記載のデータ転送装置。 - 前記フラグ生成回路は、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記2本のバスそれぞれを介して転送される前後のビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記2本のバスそれぞれを介して転送される前後のビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信するように構成されたことを特徴とする、請求項3に記載のデータ転送装置。
- 送信装置から受信装置へ第1のビットを第1のバスを介して送信するとともに第2のビットを第2のバスを介して送信し、第3のビットを前記第1のバスを介して送信するとともに第4のビットを前記第2のバスを介して送信する工程を繰り返すように構成されたデータ転送装置において、
反転フラグを転送するように構成された第3のバスをさらに備え、
前記送信装置は、フラグ生成回路と符号化回路とをさらに備え、
前記受信装置は、復号化回路をさらに備え、
前記フラグ生成回路は、前記第1ないし第4のビットおよび前記反転フラグを入力し、前記第1のビットと第3のビットとの間でビットが反転し、前記第2のビットと第4のビットとの間でビットが反転し、かつ、前記反転フラグが有意でない場合、および、前記第1のビットと前記第3のビットとの間または前記第2のビットと第4のビットとの間の少なくともいずれか一方でビットが反転せず、前記反転フラグが有意の場合には前記反転フラグを有意のフラグとして出力し、それ以外の場合には有意でないフラグとして前記第3のバスへ出力するように構成され、
前記符号化回路は、前記第1ないし第4のビットと前記反転フラグを入力し、前記反転フラグが有意の場合には前記第1ないし第4のビットを反転し、それ以外の場合にはそのまま、前記第1および第2のバスへ出力するように構成され、
前記復号化回路は、前記第1ないし第4のビットおよび前記反転フラグを入力し、前記反転フラグが有意の場合には前記第1ないし第4のビットを反転し、それ以外の場合にはそのまま出力するように構成されたことを特徴とするデータ転送装置。 - 前記符号化回路は、前記第1のビットまたは第3のビットおよび前記反転フラグを入力して前記第1のバスへ出力するXOR回路と、前記第2のビットまたは第4のビットおよび前記反転フラグを入力して前記第2のバスへ出力するXOR回路と、を備えたことを特徴とする、請求項1に記載のデータ転送装置。
- 前記復号化回路は、前記第1のビットまたは第3のビットおよび前記反転フラグを入力するXOR回路と、前記第2のビットまたは第4のビットおよび前記反転フラグを入力するXOR回路と、を備えたことを特徴とする、請求項1または2に記載のデータ転送装置。
- 前記フラグ生成回路は、前記第1のビットおよび第3のビットを入力する第1のXOR回路と、前記第2のビットおよび第4のビットを入力する第2のXOR回路と、前記第1および第2のXOR回路の出力を入力するAND回路と、前記AND回路の出力および前記反転フラグを入力して前記第3のバスへ出力する第3のXOR回路と、を備えたことを特徴とする、請求項1ないし3のいずれか一に記載のデータ転送装置。
- 第1、第2および第3のデータ転送装置として、請求項1ないし8のいずれか一に記載のデータ転送装置を備え、
前記第1および第2のデータ転送装置の出力を前記第3のデータ転送装置に入力するように構成された多段のデータ転送装置。 - 請求項1ないし9のいずれか一に記載のデータ転送装置を備えた半導体記憶装置。
- 送信装置から受信装置へ複数のバスを介してビット列を並列に順次転送するデータ転送方法であって、
前記複数のバスを介して転送されるビット列の前後のビットが反転したか否かを示すフラグを生成して前記受信装置へ送信するフラグ生成工程と、
前記フラグに基づいて前記ビット列を符号化して前記受信装置へ送信する符号化工程と、
前記ビット列と前記フラグに基づいて前記ビット列を復号化する復号化工程と、を含むことを特徴とする、データ転送方法。 - 前記データ転送方法は、送信装置から受信装置へ2本のバスを介して4:2のパラレル・シリアル変換に基づいてビット列を並列に順次転送するデータ転送方法であることを特徴とする、請求項11に記載のデータ転送方法。
- 前記フラグ生成工程において、異なるバスのそれぞれを介して転送されるビット列の前後のビットがいずれも反転する場合に限り有意のフラグを生成して前記受信装置へ送信し、
前記符号化工程において、前記フラグが有意の場合に限り前記ビット列を反転して前記受信装置へ送信し、
前記復号化工程において、前記フラグが有意の場合に限り前記ビット列を反転することを特徴とする、請求項12に記載のデータ転送方法。 - 前記フラグ生成工程において、自身が生成するとともに前記受信装置へ送信したフラグを受信するか、または、自身が生成したフラグを記憶し、前記2本のバスそれぞれを介して転送される前後のビットがいずれも反転し、かつ、前記フラグが有意でない場合、および、前記2本のバスそれぞれを介して転送される前後のビットが少なくともいずれか一方において反転せず、かつ、前記フラグが有意の場合に限り有意のフラグを生成して前記受信装置へ送信することを特徴とする、請求項13に記載のデータ転送方法。
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