JP4138031B2 - ｎ−ビットソースワードから対応したｍ−ビットチャネルワードへの符号化装置、並びに、逆向きの復号化装置 - Google Patents
ｎ−ビットソースワードから対応したｍ−ビットチャネルワードへの符号化装置、並びに、逆向きの復号化装置 Download PDFInfo
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Description
本発明は、バイナリソース信号を受信する入力手段と、
複合バイナリソース信号を獲得するため、制御信号に応じて上記バイナリソース信号内の等距離位置にあるｑビットの併合用ワードを併合する手段と、
上記複合バイナリソース信号をバイナリチャネル信号に変換する変換手段と、
上記制御信号を発生させる制御信号発生手段と、
上記バイナリチャネル信号を供給する出力手段とを具備し、
バイナリソース信号のデータビットのストリームをバイナリチャネル信号のデータビットのストリームに符号化する符号化装置に関する。
本発明は、また、バイナリソース信号のデータビットのストリームを獲得するため、上記符号化装置によって獲得されたバイナリチャネル信号のデータビットのストリームを復号化する復号化装置と、上記符号化装置を含む記録装置と、上記記録装置を用いて獲得された記録媒体と、上記ソース信号を復号化する方法とに関する。
上記のタイプの符号化装置は、米国特許ＵＳＰ５，４７７，２２２号（ＰＨＮ１４４４８）に記載されている。この文献は、バイナリソース信号のデータビットのストリームを、（１，８）ランレングス制約条件を満たすバイナリチャネル信号のデータビットのストリームに符号化する装置を開示する。（１，８）ランレングス制約条件とは、チャネル信号の直列データストリームにおいて、最小で１個の’０’、最大で８個の’０’がチャネル信号内の２個の連続した’１’の間に存在することを意味する。この点に関して、通常、１Ｔプレコーディングのような付加的なプレ符号化ステップが（１，８）制限されたシーケンスに適用され、その結果として、最小のランレングス２と最大のランレングス９とによりランレングス制限されたシーケンスが得られる。
従来の変換はパリティ保存型である。パリティ保存とは、変換されるべきｎビットソースワードのパリティが、変換された対応したｍビットチャネルワードの（モジュロ−２の加算後の）パリティと一致することを意味する。その結果として、従来のｎビットからｍビットへの変換装置は、信号の極性に影響を与えない。
変換はパリティ保存型であるため、例えば、ＤＣ制御ビットをソースワードのデータストリームに挿入することに効率的なＤＣ制御を適用することが可能である。
本発明は、ｎビットソースワードを対応したｍビットチャネルワードに符号化する改良された装置の提供を目的とする。
本発明による装置は、連続したｎビットソースワードのシーケンスを含むバイナリソース信号のデータビットのストリームを、連続したｍビットチャネルワードのシーケンスを含むバイナリチャネル信号のデータビットのストリームに符号化する装置において、
上記バイナリソース信号を受信する入力手段と、
上記バイナリソース信号若しくは組み替えられたバイナリソース信号と一致する第１の入力信号を受信し、制御信号に応じて、上記第１の入力信号内のｙ個の連続したビットの連続して生起するグループの間毎にｑビット併合用ワードを併合する併合手段と、
上記制御信号を発生させる制御信号発生手段と、
上記バイナリソース信号又は上記併合手段で上記ｑビット併合用ワードと併合されたバイナリソース信号と一致する第２の信号を受信し、上記併合手段における併合処理と組み合わされることによって、ｙ、ｎ及びｑが
ｙ＞１、ｎ＞１及びｑ≧１
を満たす整数を表すとき、ｎビットワードのシーケンスを含む組み替えられた複合バイナリソース信号を生じるように、ｙ個の連続したビットのグループの中の一つ置きのグループ毎に組み替え処理を行う組み替え手段と、
ｍ及びｐが
ｍ＞ｎ、ｐ≧１
を満たす整数であり、ｐが可変であるとき、上記組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの連続して生起するブロックを、上記バイナリチャネル信号内のｐ個の連続したｍビットワードの対応した連続して生起するブロックに変換することにより、上記組み替えられた複合バイナリソース信号を上記バイナリチャネル信号に変換する変換手段と、
上記バイナリチャネル信号を供給する出力手段とを具備し、
上記組み替え処理は、ｍビットチャネルワードへの変換に必要とされる併合用ワードを含む上記ｎビットワードを除いて、上記組み替えられた複合バイナリソース信号内の上記ｎビットワードは、上記組み替えられた複合バイナリソース信号内の上記ｎビットソースワードと揃えられ、
ｎ＝２ｑ
となるように、ｙ個の連続したビットの上記一つ置きのグループ毎に、上記グループ内のｑビットを上記グループ内の別の位置に再配置するステップを有することを特徴とする装置である。
本発明は以下の認識に基づいている。本発明による手段を適用しない場合、符号化処理は次のようになる。ｑビット併合用ワードをバイナリソース信号に挿入した後、複合バイナリソース信号のビットストリームが作成される。引き続いて、この複合バイナリソース信号は、変換手段でｍビットチャネルワードに変換するためのｎビットワードのシーケンスに分割される。このｎビットワードのシーケンスへの変換は、複合バイナリソース信号内の２個の連続したワードの間の一つの境界が併合用ワードと上記複合バイナリソース信号内の次のソースワードとの間に存在するように行われる。次の併合用ワードまで、複合バイナリ信号内の連続して生起する２個のワードの間の全ての境界は、バイナリソース信号の連続して生起する２個のソースワードの間の境界と揃えられる。次の併合用ワードは、バイナリソース信号内の次のソースワードの最初のｑビットと共に、複合バイナリソース信号内の次のｎビットワードを形成する。その結果として、次の併合用ワードまで、複合ソース信号内の連即して生起する２個のワードの間の全ての境界はバイナリソース信号のｎビットソースワードの境界と揃えられない。或いは、複合バイナリ信号内のｎビットワードはバイナリソース信号の連続して生起する２個のｎビットソースワードに亘って広げられる。
複合バイナリソース信号内のｎビットワードは対応したｍビットチャネルワードへの符号化の際に変換される。送信後、対応した復号化器に設けられた受信器における次の受信の際に、ｍビットチャネルワードは対応したｎビットワードに復号化され、このｎビットワードは複合バイナリ信号のレプリカを形成する。次に、ｑビット併合用ワードは、バイナリソース信号のレプリカを獲得するため複合バイナリソース信号から削除される。
伝送中に誤りが発生し、復号化器で誤った復号化が行われる可能性がある。複合バイナリソース信号のレプリカ内の誤りのあるワードは、バイナリソース信号のレプリカに、すなわち、連続して生起する２個のソースワードの間の境界が複合バイナリソース信号のレプリカの連続して生起する２個のワードと揃えられるバイナリソース信号のレプリカの部分に対し、１個の誤りのあるソースワードを生じさせる。しかし、連続して生起する２個のソースワードの間の境界が複合バイナリソース信号のレプリカの連続して生起する２個のワードの境界と揃わないバイナリソース信号のレプリカの部分において、複合ソース信号のレプリカ内の誤りのあるワードは、バイナリソース信号のレプリカ内で２個の誤りのあるワードを生じさせる。
本発明は、バイナリソース信号内のｙ個の連続ビットソースワードの２番目のグループ毎にｑ個のビットをシフトすることにより、かかる誤りの伝搬を解決する。バイナリソース信号の連続して生起する２個のｎビットソースワードの間の境界は、複合バイナリソース信号内の連続して生起する２個のｎビットワードの間の境界と揃えられる。その結果として、誤り伝搬は発生しない。
一般的に、獲得されたチャネル信号は、１Ｔ−プレコーダに供給される。併合手段の目的は、ＤＣを含まないプレコーダ出力信号、或いは、一定周波数を有するトラッキングパイロット信号を含むプレコーダ出力信号が獲得できるように、１ビット併合用ワード、すなわち、値０のビット若しくは値１のビットのような併合用ワードを、変換手段の入力信号に含まれる連続的な符号ワードに追加することである。プレコーダ出力信号は記録媒体に記録される。ｑ＝１の例の場合に、変換器の入力信号に値０のビットを追加することにより、１Ｔプレコーダの出力信号の極性が同一に保たれる。値１のビットを追加することにより、１Ｔプレコーダの出力信号の極性が反転される。このように、併合手段は、１Ｔプレコーダの出力信号に影響を与え、これにより、１Ｔプレコーダの出力信号の連続デジタル合計値が時間の関数として所望のパターンを有するように制御され得る。
以下、添付図面を参照して本発明をより詳細に説明する。図面中、
図１は符号化装置の第１実施例の図であり、
図２は符号化装置の第２実施例の図であり、
図３は従来技術の符号化装置において発生する種々の信号を表す図であり、
図４は、複合ソース信号を組み替える一つの方法を用いて図２の符号化装置において発生する種々の信号を表す図であり、
図５は複合ソース信号を組み替える別の方法を示す図であり、
図６は符号化装置の組み替えユニットの第１実施例の図であり、
図７は組み替えユニットの第２実施例の図であり、
図８は符号化装置の変換ユニットの第１実施例の図であり、
図９は変換ユニットの第２実施例の図であり、
図１０は復号化装置の第１実施例の図であり、
図１１は復号化装置の第２実施例の図であり、
図１２は復号化装置の再変換ユニットの第１実施例の図であり、
図１３は複合ソース信号を組み替える更に別の方法を示す図である。
図１には本発明による符号化装置の第１実施例が示されている。符号化装置は、バイナリソース信号を受信する入力端子１を有し、入力端子１はｑビットワード併合ユニット４の入力２に接続される。ユニット４の出力６は組み替えユニット８の入力７に接続される。組み替えユニット８は、変換ユニット１０の入力１１に接続された出力９を有し、変換ユニット１０はａＴプレコーダ１６の入力１４に接続された出力１２を有する。プレコーダ１６の出力１８はバイナリチャネル信号を供給する出力に接続される。この出力１８は制御信号発生器２４の入力２２に接続され、制御信号発生器２４は、併合ユニット４の制御信号入力２８に接続された出力２６を有する。
ｎビットソースワードのシーケンスの形式のバイナリソース信号は、符号化のため入力端子１に供給される。併合ユニット４は、バイナリソース信号内の等距離位置にｑビット併合用ワードを挿入するよう適合されている。より詳細には、併合ユニット４は、複合バイナリソース信号をその出力６で得るため、ｘ個の連続したｎビットソースワードの連続して生起するグループの間毎にｑビット併合用ワードを挿入するよう適合されている。ここで、ｘ、ｎ及びｑは、ｘ＞１，ｎ＝２ｑ かつ ｑ≧１
を満たす整数である。
複合バイナリソース信号は、組み替えユニット８の入力７に供給され、組み替えユニット８は、組み替えられた複合ソース信号を獲得するため、複合バイナリソース信号内のｘ個の連続したｎビットソースワードの２番目のグループ毎に組み替えステップを実行する。組み替えられた複合ソース信号は、次に、変換ユニット１０の入力１１に供給される。符号化ユニット１０は、組み替えられた複合ソース信号に基づいて変換ステップを実行し、これにより、チャネル信号が得られる。この変換ステップは、組み替えられた複合ソース信号内のｐ個のｎビットワードのグループを、対応したｐ個のｍビットチャネルワードのグループへの変換を行う。このチャネルワードはチャネル信号を形成する。このチャネル信号は出力１２に供給される。バイナリチャネル信号は、次に、ａＴプレコーダ１６においてプレ符号化バイナリチャネル信号に変換され、プレ符号化バイナリチャネル信号は、次に、例えば、記録用若しくは伝送用の出力端子２０、並びに、制御信号発生器２４の入力２２に供給される。制御信号発生器２４は、プレ符号化バイナリチャネル信号に応答して制御信号を出力２６に発生させ、この制御信号は併合ユニット４の制御信号入力２８に供給される。併合ユニット４は、上記制御信号に応じて、バイナリソース信号に併合するためのｑビットワードを選択する。
図１の装置が僅かに変形された装置を示す図２を参照して装置の機能をより詳細に説明する。図２の装置は併合ユニット４’を含む。併合ユニット４’は、複合バイナリソース信号をその出力６で得るため、バイナリソース信号内のｘ個の連続したｎ（＝２）ビットソースワードの連続して生起するグループの間毎に１ビット（ｑ＝１）併合用ワードを挿入するよう適合される。ｘは整数値をとる。後述する実施例では、ｘは２４である。その理由は、１ビット併合用ワードが６バイトのバイナリソース信号の連続して生起するグループの間に挿入されるからである。
図２の実施例における組み替えユニット８’は後述する。最初に、変換ユニット１０’の機能を説明する。変換器１０’は、組み替えられた複合ソース信号内のｐ個の２ビットワードのグループをチャネル信号の対応したｐ個の３ビットチャネルワードのグループに変換するよう適合されている。ｐは整数であり、以下に明らかにするように可変である。チャネル信号は、プレ符号化されたチャネル信号を獲得するため、従来技術において公知の１Ｔプレコーダ１６’で処理される。１Ｔプレコーダ１６’の出力信号は制御信号発生器２４’に供給され、制御信号発生器２４’は、’０’若しくは’１’の何れがソース信号の直列データストリームに挿入されるかを制御すべく、併合ユニット４’用の制御信号を発生させる。
図１又は２に示された装置を用いることにより、プレ符号化されたチャネル信号の直列データストリーム内にある周波数のトラッキングトーンを埋め込むことが可能であり、或いは、上記データストリームの直流（ＤＣ）成分を零に維持することができる。さらに、変換ユニット１０’が上記の通り（ｄ，ｋ）シーケンスを発生させるよう適合されているとき、図１又は２の装置の出力信号は、（ｄ，ｋ）ＲＬＬ出力信号になる。併合ユニット４の実施例は、文献：Bell System Technical Journal, Vol.53, No.6, pp.1103-1106に記載されている。
１Ｔプレコーダ１６’の出力信号は、信号を記録媒体３６のトラックに書き込む書き込みユニット３４に供給される。記録媒体３６は、細長い形若しくはディスク形式の磁気記録媒体でもよい。記録媒体は、光ディスク３６’のような光学式記録媒体でもよい。書き込みユニット３４は、磁気記録媒体に信号を書き込む場合には磁気式書き込みヘッドであり、光学式記録媒体に信号を書き込む場合には光学式書き込みヘッドである書き込みヘッド３８を含む。
次に、図２の装置の機能を説明する。図３ａには、装置の入力端子１に供給されるバイナリソース信号が概略的に示されている。ソース信号は、ｓｗ1、ｓｗ2、．．．、ｓｗi、ｓｗi+1、．．．のように表記される２ビットソースワードのシーケンスにより構成される。バイナリソース信号の４個の２ビットソースワード毎に、バイナリソース信号におけるバイトが形成される。６個の連続したバイトＢ0、．．．、Ｂ5のシーケンスが図３ａに示されている。図２の併合ユニット４’は、１ビット併合用ワードを、バイナリソース信号内の６個の連続したバイトＢ0乃至Ｂ5のグループの間毎に挿入するよう適合され、すなわち、１ビット併合用ワードは、バイナリソース信号の２４個の２ビットソースワードの連続して生起するグループの間毎に挿入される。本例において、併合用ワードｍｗ0はバイナリソース信号のソースワードｓｗ2とｓｗ3の間に挿入され、併合用ワードｍｗ1はソースワードｓｗi+3とｓｗi+4の間に挿入され、図３ｂに示されるような複合ソース信号が得られる。
従来技術の装置の場合に、複合ソース信号の組み替えは行われず、複合ソース信号は変更されることなく変換ユニット１０’に転送される。変換ユニット１０’は複合ソース信号内の２ビットワードを対応した３ビットワードに変換する。これは、図３ｃ及び図３ｄに示されている。図３ｃには、２ビットワードのシーケンス、いわゆる複合ソースワードｃｓｗ1、ｃｓｗ2、ｃｓｗ3、．．．に分割された複合ソース信号が示されている。複合ソースワードは対応した３ビットチャネルワードに変換され、図３ｄに概略的にしめされるようなチャネル信号が得られる。チャネル信号内のチャネルワードはｃｗiのように表記される。図３ｄには、２ビット複合ソースワードｃｓｗ2、ｃｓｗ7、ｃｓｗ11及びｃｓｗiを変換することによって獲得されたチャネルワードｃｗ２、ｃｗ7、ｃｗ11及びｃｗiが示されている。
対応した復号化装置における再変換の際に、３ビットチャネルワードは元の２ビット複合ソース信号のレプリカに再変換される。これは、複合ソースワードのレプリカのシーケンスｒｃｓｗ1、ｒｃｓｗ2、ｒｃｓｗ3、．．．、ｒｃｓｗiとして図３ｅに概略的に示されている。次いで、レプリカｒｃｓｗ3及びｒｃｓｗ4に含まれる併合用ワードｍｗ0及びｍｗ1がレプリカから削除され、図３ｆに概略的に示されるように元のソース信号のレプリカが得られる。図３ｆには、ソース信号のレプリカが元のソースワードのレプリカのシーケンスｒｓｗ1、ｒｓｗ2、ｒｓｗ3、．．．、ｒｓｗi、ｒｓｗi+1、．．．の形式で表示されている。
図３ｂ及び３ｃから、１ビット併合用ワードを図３ａの２ビットソースワードの間に挿入することにより、図３ｂの２複合ソース信号内の２ビットソースワード間の境界は、図３ｃの２ビット複合ソースワード間の境界と必ずしも一致しないことが明らかになる。より詳細に言うと、この説明は、図３ｂの信号内のソースワードｓｗ3乃至ｓｗi+3に対し有効である。
複合ソースワードｃｓｗ7の変換及び後続の再変換後に、誤りが発生し、誤りを含むレプリカｒｃｓｗ7が得られる。ワードｒｃｓｗ7の第１ビットは、図３ｆのソース信号のレプリカ内のバイトＢ0の第７ビットｂ7であり、ワードｒｃｓｗ7の第２ビットはバイトＢ1の第１ビットｂ0である。ワードｒｃｓｗ7は誤りを含むので、バイトＢ0及びＢ1も誤りを含む。このように複合ソース信号のレプリカの１ワード内の誤りはソース信号のレプリカの２バイトに誤りを生じさせるので、誤り伝搬が発生する。
本発明によれば、複合ソース信号を変換ユニット１０’に供給する前に、組み替えステップが複合ソース信号に対し実行される。図４は組み替えステップの一実施例を表し、図５は別の実施例を表す。図４ａはバイナリソース信号の直列データストリームを表し、１ビット併合用ワードが２４個の２ビットソースワードの連続して生起するグループの間毎に挿入される。図４ｂでは併合用ワードｍｗ0がソースワードｓｗの後に挿入され、併合用ワードｍｗ1がソースワードｓｗi+4の前に挿入される。また、組み替えステップは、併合用ワードを併合した後に得られた信号に基づいて行われる。併合及び組み替えステップの結果は図４ｂの信号に示され、同図では、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形で組み替えられた複合信号が示されている。併合用ワードｍｗ0を挿入するのに加えて、ソースワードｓｗ2に続く２ビットソースワードのシーケンスは、図４ｂでは付加的なビット位置に亘って右側にシフトされ、その結果として、併合用ワードｍｗ0と組み替えれた信号のワードｗ4との間に空ビット位置が得られる。かくして、組み替えられた信号のワードｗ4はソースワードｓｗ3と一致し、組み替えられた信号のワードｗ5はソースワードｓｗ4と一致し、以下同様に続く。かくして、ワードｗi+3はソースワードｓｗi+2に一致する。バイトＢ5の最後の２個のビットであるビットｂ6及びビットｂ7はソースワードｓｗi+3に含まれる。ビットｂ6は、図４ｂからわかるようにワードｗi+3の直後に続く。しかし、ビットｂ7は再配置され、併合用ワードｍｗ0とワードｗ4との間の空ビット位置に入れられる。これは、図４ｂにおいて矢印５０で示されている。次の併合用ワードｍｗ1は２ビットワードｗi+4の第２ビットとして挿入され、次に、ソースワードｓｗi+4と一致する２ビットワードｗi+5が続き、以下同様である。図４ａ及び４ｂから、図４ｂの組み替えられた複合信号内のワード間の境界は図４ａのソース信号内のソースワードの境界と一致することがわかる。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図４ｃのチャネル信号が得られる。引き続く変換は、図４ｄに示された組み替えられた複合信号のレプリカを生成する。次に、併合用ワードは組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ3のレプリカの第１ビットは削除され、ワードｒｗi+4の第２ビットが削除される。さらに、ワードｒｗ3の第２ビットは直列データストリームから獲得されるので、ソース信号のレプリカのワードｒｓｗ2の後に続くワードｒｓｗ3は組み替えられた複合信号のレプリカの２ビットワードｒｗ4と一致し、以下同様である。かくして、ソース信号のレプリカのワードｒｓｗi+2は、組み替えられた複合信号のレプリカのワードｒｗi+3と一致し、ワードｒｓｗi+4はワードｒｗi+5と一致する。ソース信号のレプリカのバイトＢ5のビットｂ6は組み替えられた複合信号のレプリカのワードｒｗi+4の第１ビットと一致する。併合用ワードｍｗ1を削除することは、ワードｒｗ3の第２ビットのビット値で充填された空ビット位置が、バイトＢ5のビットｂ7を与えることを意味する。このビットｂ7の再配置は図４ｅに矢印５２で示されている。
変換／再変換ステップで出現する誤りは、図４ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生じさせる。図４ｄの信号内のワードｒｗiの間の境界と、図４ｅの信号内のワードｒｓｗiの間の境界は揃えられるので、このような誤りは１個の２ビットワード、すなわち、１バイトだけに誤りを生じさせ、その結果として誤り伝搬は発生しない。
図４の例の場合に、ソースワードｓｗi+3のビットｂ7が併合用ワードｍｗ0とソースワードｓｗ3の間の位置に再配置される。或いは、ソースワードｓｗi+3内のビットｂ6を併合用ワードｍｗ0とソースワードｓｗ3の間の位置に再配置してもよい。
図５は複合ソース信号を組み替える方法の別の実施例の説明図である。図５ａにはバイナリソース信号の直列データストリームが示されている。図５ｂでは併合用ワードｍｗ0がソースワードｓｗ2の後に挿入され、併合用ワードｍｗ1がソースワードｓｗi+4の前に挿入される様子が示される。また、組み替えステップは、バイトＢ0のビットｂ0、すなわち、ワードｓｗ3の第１ビットが再配置される。併合及び組み替えステップの結果は図５ｂの信号に示され、同図では、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形で組み替えられた複合信号が示されている。併合用ワードｍｗ0の挿入は、併合用ワードｍｗ0によってバイトＢ0のビットｂ0を置換し、一方、ビットｂ0は一時的に記憶されることを意味する。ソース信号の後続の２ビットワードは元の位置に保たれる。或いは、ソース信号内のワードｓｗ4は組み替えられた複合信号内のワードｗ4と一致し、以下同様に続く。かくして、ソース信号内のワードｓｗi+3は組み替えられた複合信号のワードｗi+3と一致する。次に、一時的に記憶されたビットｂ0はワードi+4の第１ビットとして付加され、次に併合用ワードｍｗ1がワードｗi+4の第２ビットとして続く。これが図５ｂの矢印５４によって概略的に示されている。後続のソースワードｓｗi+4、ｓｗi+5、．．．は２個のビット位置に亘ってシフトされる。しかし、全ての場合で、図５ｂの組み替えられた複合信号内の２ビットワードｗと、図５ａのソース信号内のソースワードｓｗとの間の境界は揃えられている。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図５ｃのチャネル信号が得られる。引き続く再変換は、図５ｄに示された組み替えられた複合信号のレプリカを生成する。次に、併合用ワードは組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ3のレプリカの第１ビットは削除され、ワードｒｗi+4の第２ビットが削除される。併合用ワードｍｗ0の空のビット位置は、ワードｒｗi+4の第１ビットのビット値によって充填され、２ビットワードｒｓｗ3の第１ビットが生成され、ソース信号のレプリカのバイトＢ0のビット0が得られる。さらに、ソース信号のレプリカのワードｒｓｗ3の後に続くワードｒｓｗ4は組み替えられた複合信号のレプリカの２ビットワードｒｗ4と一致し、以下同様である。かくして、ソース信号のレプリカのワードｒｓｗi+3は、組み替えられた複合信号のレプリカのワードｒｗi+3と一致する。ワードｒｓｗi+4の第１ビットはワードｒｓｗ3の第１ビット位置に既に再配置されている。その結果として、併合用ワードｍｗ1を削除することは、ワードｒｗi+5（以下同様に続く）が、ソース信号のレプリカのワードｒｓｗi+4（以下同様に続く）としてワードｒｓｗi+3の直後に続くことを意味する。このビットｂ0の再配置は図５ｅに矢印５６で示されている。
変換／再変換ステップで出現する誤りは、図５ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生じさせる。図５ｄの信号内のワードｒｗiの間の境界と、図５ｅの信号内のワードｒｓｗiの間の境界は揃えられるので、このような誤りは１個の２ビットワード、すなわち、１バイトだけに誤りを生じさせ、その結果として誤り伝搬は発生しない。
図５の例の場合に、ソースワードｓｗi+3のビットｂ0がソースワードｓｗ3と併合用ワードｍｗ0との間の位置に再配置される。或いは、ソースワードｓｗ3内のビットｂ1をソースワードｓｗi+3と併合用ワードｍｗ1との間の位置に再配置してもよい。
さらに、組み替えステップは併合ステップの後に続くステップとして説明されていることに注意する必要がある。しかし、組み替えステップは併合ステップよりも前に行われてもよく、又は、併合ステップと同時に行われても構わないことに注意する必要がある。
図６には、図４ａ及び４ｂを参照して説明した組み替えステップを実行する組み替えユニット８’の一実施例が示されている。図６の組み替えユニット８’は、本例では、４７個の記憶場所を含むシフトレジスタ４０の形式をしたメモリを有する。また、端子ａ、ｂ及びｃを備えた第１及び第２の制御可能スイッチ４２及び４４が利用される。制御ユニットＣＰＵは、制御ライン４６を介してスイッチ４２及び４４の位置を制御し、制御ライン４８を介してシフトレジスタ４０による情報のシフトを制御するため利用可能である。組み替えユニットの入力７はスイッチ４２のａ端子に接続される。スイッチ４２のｂ端子はシフトレジスタ４０の入力に接続される。スイッチ４２及び４４のｃ端子は相互接続される。シフトレジスタ４０の出力はスイッチ４４のｂ端子に接続され、スイッチ４４のａ端子は組み替えユニットの出力９に接続される。
以下、図６の組み替えユニットの機能を説明する。ライン４６上の制御信号の影響を受け、スイッチ４２及び４４は共にａ−ｂのポジションをとり、ライン４８上の制御信号の影響を受け、ビットがシフトレジスタ４０の第１記憶場所Ｍ1に格納され、シフトレジスタ４０内で図６の右側へシフトされる。併合用ビットを含む図４ａの信号が組み替えユニットの入力７に供給される場合を想定する。ソースワードの記憶はソースワードｓｗ1、及び、引き続いて出現するソースワードを記憶することによって行われる。情報の記憶は、ソースワードｓｗ2がメモリ記憶場所Ｍ45及びＭ44に記憶され、併合用ワードｍｗ0がメモリ記憶場所Ｍ43に記憶されるまで続けられる。ライン４８上に連続して生起する５個のクロック信号は、ソースワードｓｗ1及びｓｗ2、並びに、併合用ワードｍｗ0をシフトレジスタ４０から送り出し、出力９に供給する。このとき、シフトレジスタは、記憶場所Ｍ47からＭ40までに格納されたソースワードｓｗ3乃至ｓｗ6によって形成されたバイトＢ0を有する。ソースワードｓｗ7乃至ｓｗ10によって形成されたバイトＢ1は、記憶場所Ｍ39からＭ32までに格納され、以下同様に続く。バイトＢ5のビットｂ0乃至ｂ6は記憶場所Ｍ7からＭ1までに記憶される。また、バイトＢ5のビットｂ7は入力７で得られる。図６にはこの時点での状況が示されている。
ライン４６上の制御信号の影響によって、スイッチ４２及び４４はポジションａ−ｃに切り換えられるので、バイトＢ5のビットｂ7が変換ユニット１０’における更なる処理のため出力９に供給される。次に、スイッチ４２及び４４はポジションａ−ｂにもう一度切り換えられ、記憶場所Ｍ47に格納されたビットｂ0と、シフトレジスタ４０に格納された後続のビットとが出力９に供給される。また、ソースワードｓｗi+4及び後続のソースワードはシフトレジスタ４０に記憶される。かくして、バイトＢ5のビットｂ7は、併合用ワードｍｗ0とビットｂ0との間で組み替えられた複合信号の直列データストリームに実際に挿入される。これは、２４個の連続して生起するソースワードの２番目のグループ毎に行われる。
図７は、図５ａ及び５ｂを参照して説明された組み替えステップを実行する組み替えユニット８’の一実施例を示す図である。図７の組み替えユニットは、１個の記憶場所を有するメモリＭを含む。また、端子ａ、ｂ及びｃを備えた第１及び第２の制御可能スイッチ４２及び４４が利用される。制御ユニットＣＰＵは、制御ライン４６を介してスイッチ４２及び４４の位置を制御し、制御ライン４８を介してメモリＭ内の情報の記憶を制御するため利用可能である。組み替えユニットの入力７はスイッチ４２のａ端子に接続される。スイッチ４２のｂ端子はメモリＭの入力に接続される。スイッチ４２及び４４のｃ端子は相互接続される。メモリＭの出力はスイッチ４４のｂ端子に接続され、スイッチ４４のａ端子は組み替えユニットの出力９に接続される。
以下、図７の組み替えユニットの機能を説明する。ライン４６上の制御信号の影響を受け、スイッチ４２及び４４は共にａ−ｃのポジションをとるので、入力７に供給されたソース信号の直列データストリームは、出力９にそのまま供給される。このようにして、ソースワードｓｗ1及びｓｗ2と、複合ソース信号内の併合用ワードｍｗ0は、出力９に供給される。ライン４６上の制御信号の影響で、スイッチ４２はポジションａ−ｂに切り替わり、同時に、ソースワードｓｗ3のビットｂ0が入力７に出現する。さらに、ライン４８上の制御信号の影響を受け、このビットｂ0がメモリＭに格納される。次に、ソースワードｓｗ3のビットｂ1が出現した後、スイッチ４２は、再びポジションａ−ｃに切り換えられるので、バイトＢ0のビットｂ1、ｂ2、．．．等は、出力９に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｂに切り換えられるので、ソースワードｓｗ0のビットｂ0は出力に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｃに切り換えられるので、入力７に現れる併合用ワードｍｗ1と連続して生起するソースワードｓｗi+5、ｓｗi+6，．．．等は、出力９に供給され得る。このようにして、バイトＢ0のソースワードｓｗ3内のビットｂ0は、ソースワードｓｗi+3と併合用ワードｍｗ1との間で組み替えられた複合信号の直列データストリームに挿入される。これは、これは、２４個の連続して生起するソースワードの２番目のグループ毎に行われる。
図８は、組み替えられた複合ソース信号の２ビットワードを３ビットチャネルワードに変換し得る変換器１０’を示す図である。この変換器は、米国特許第５，４７７，２２２号に記載された装置であり、繰り返し最小変化ランレングスを最小化する目的を実現するための変更が加えられている。
変換器１０’は、組み替えられた複合バイナリソース信号Ｓのデータビットのストリームを受信する入力６０を有する。入力６０は、シフトレジスタ６２の入力に接続され、シフトレジスタ６２は、本例の場合にセルＸ1乃至Ｘ8を有するので、組み替えられた複合ソース信号Ｓの８個の連続したビットを受信することができる。シフトレジスタ６２は、直列−並列変換器のように動作する。セルの出力は、それぞれ、論理回路ＬＣの対応した入力ｉ1乃至ｉ8に接続され、論理回路はセル内に存在するビットの論理値（ｘ1，．．．，Ｘ8）を供給する。
変換器１０’は、１２個のセルＹ1乃至Ｙ12を備えた第２のシフトレジスタ６４を更に有する。論理回路ＬＣは１２個の出力Ｏ1乃至Ｏ12を有する。これらの論理回路ＬＣの出力は、シフトレジスタ６４の対応した１２個のセルＹ1乃至Ｙ12の入力に接続される。シフトレジスタ６４の出力６６は出力６８に接続される。シフトレジスタ６４は、並列−直列変換器として作用するので、バイナリチャネル信号Ｃが得られる。
また、ソース信号Ｓの直列データストリーム内の特定のシーケンスを検出するため検出ユニット７０が設けられる。この目的のため、シフトレジスタ６２の８個のセルＸ1乃至Ｘ8の出力は、検出ユニット７０の対応した入力７２に接続される。本実施例の場合に、検出ユニット７０は、第１、第２及び第３の信号をそれぞれに発生させる３個の出力Ｏ1、Ｏ2及びＯ3を有する。これらの出力は、論理回路ＬＣの対応した制御信号入力ｃ1、ｃ2及びｃ3に接続される。
論理回路ＬＣは、入力ｃ1、ｃ2及びｃ3に供給された制御信号に応じて以下の機能を行う。
論理回路ＬＣは、組み替えられた複合ソース信号の２ビットソースワードｗiを、各２ビットソースワードのパリティを保存したまま３ビットチャネルワードに変換することができる。すなわち、変換されるべき２ビットワード内の’１’の個数が対応した３ビットチャネルワード内の’１’の個数と一致し、チャネルワード内の’１’に関してモジュロー２の加算が行われる。或いは、換言すると、２ビットワード内の’１’の個数が偶数であるとき、３ビットチャネルワード内の’１’の個数は偶数である。また、２ビットワード内の’１’の個数が奇数であるとき、３ビットチャネルワード内の’１’の個数は奇数である。
一例として、変換手段ＬＣは、以下の表Ｉに従って、２ビットワードｗiを３ビットチャネルワードｃｗiに変換するように適合される。
２ビットワードｗiの第１ビットは最初にシフトレジスタ６２に供給され、チャネルワードの第１ビットはシフトレジスタ６４の出力６６から最初に供給されることに注意する必要がある。
また、論理回路ＬＣは、セルＸ1、Ｘ2に格納された２ビットワードｗiを３ビットチャネルワードｃｗiに変換し、制御信号入力ｃ1、ｃ2、ｃ3に制御信号が存在しないことに応答して、これらのチャネルワードをシフトレジスタ６４のセルＹ1、Ｙ2、Ｙ3に格納することに注意する必要がある。このような変換に続いて、シフトレジスタ６２において位置２個分の左へのシフトが行われ、シフトレジスタ６４において位置３個分の左へのシフトが行われる。シフトレジスタ６２における位置２個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるため必要である。シフトレジスタ６４における位置３個分のシフトは、作成された３ビットチャネルワードｃｗiを出力するため必要である。
図８の変換器１０’は、ｄ＝１の制約を満たす（ｄ，ｋ）シーケンスの形式のチャネル信号Ｃを発生させるため使用することができる。すなわち、少なくとも１個の’０’が、チャネル信号の直列データストリーム内の２個の連続して生起する’１’の間に存在することを意味する。すなわち、チャネル信号内では２個以上の’１’の連結が禁止される。
図８の変換器を用いて得られるような２個の連続して生起する２ビットワードｗiの組合せの無修正変換は、ｄ＝１の制約を破る可能性がある。これらの組合せの中で、組合せ’００ ００’は無修正変換によって２個の３ビットチャネルワード’１０１ １０１’を生じ、組合せ’００ ０１’は無修正変換によって２個の３ビットチャネルワード’１０１ １００’を生じ、組合せ’１０ ００’は無修正変換によって２個の３ビットチャネルワード’００１ １０１’を生じ、組合せ’１０ ０１’は無修正変換によって３ビットチャネルワード’００１ １００’を生じる。
このような組合せの出現は、２個の２ビットワードｗi、ｗi+1のブロックの２個の３ビットチャネルワードｃｗi、ｃｗi+1のブロックへの修正符号化が行えるように、検出されるべきである。したがって、図８の変換器は、２ビットワードｗiの３ビットチャネルワードｃｗiへの通常の符号化の他に、上記の組合せを検出し、チャネル信号内でｄ＝１の制約条件が満たされるように修正符号化を行うことができる。
シフトレジスタ６２のセルＸ1乃至Ｘ4の出力は検出ユニット７０の対応した入力に接続されるので、ビットストリーム内の１個の２ビットワードｗiが対応した１個の３ビットチャネルワードｃｗiに無修正符号化されることにより、チャネル信号Ｃ内でｄ＝１の制約条件を破ることになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ1に制御信号を供給するよう適合される。
より詳細に説明すると、検出ユニット７０は、セルＸ1乃至Ｘ4が、表IIに与えられたいずれかの４ビットシーケンスを含むかどうかを検出し、第１制御信号を出力Ｏ1に発生させる。以下の表IIの左側の列に与えられたいずれかの組合せと一致する２個の２ビットワードｗi、ｗi+1の組合せが４個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IIに掲載された修正符号化に従って組合せの変換を行う。
表IIからわかるように、１個の２ビットワードの無修正変換は、２個の’１’が得られた２個のチャネル符号間の境界に発生するのでｄ＝１制約条件に違反する。論理回路ＬＣは、修正符号化モードにおいて、表IIの左側の列に与えられた２個の２ビットワードのブロックを、表IIの右側の列に与えられた２個の３ビットチャネルワードのブロックに変換するよう適合している。明らかに、ｄ＝１制約条件の違反は発生しなくなる。さらに、同様に行われた修正符号化はパリティ保存型である。その上、２個の２ビットワードの一方、表IIでは２番目のワードは、表Ｉの４個のチャネルワードの中の何れのワードにも一致しない３ビットチャネルワードに符号化される。その理由は、受信器側で、表Ｉの４個の３ビットチャネルワードの組に属していない上記３ビットチャネルワードを検出でき、その結果として、表IIに関して定義された符号化の逆処理である対応した復号化を実現することができるからである。
表IIに従った符号化を用いて得られた２個の３ビットチャネルワードのブロックは、論理回路ＬＣによって出力ｏ1乃至ｏ6に供給され、チャネルワードはシフトレジスタ６４の６個のセルＹ1乃至Ｙ6に供給される。
変換ユニットＬＣによる２個の２ビットワードの２個の３ビットチャネルワードへの変換の後に、位置４個分の左側へのシフトがシフトレジスタ６２で行われ、位置６個分の左側へのシフトがシフトレジスタ６４で行われる。シフトレジスタ６２における位置４個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるために必要である。シフトレジスタ６４における位置６個分のシフトは発生された３ビットチャネルワードを出力するため必要である。
（ｄ，ｋ）シーケンスにおいてｋ−制約とは、チャネル信号内の２個の連続して生起する’１’の間に最大ｋ個までの’０’の連結が許容されることを意味する。
３個の連続して生起する２ビットワードの無修正変換はｋ−制約に違反する可能性がある。
一例として、組み替えられたソース信号内の２ビットワードのシーケンス’１１ １１ １１’は、無修正変換によって、３個の３ビットチャネルワード’０００ ０００ ０００’を生ずる。ｋが６、７若しくは８と一致するときに（ｄ，ｋ）シーケンスが獲得されるならば、このような３個の３ビットチャネルワードは発生してはならない。
別の例として、２ビットワードのシーケンス’１１ １１ １０’が無修正変換によって３個の３ビットワード’０００ ０００ ００１’を生ずる場合を考える。この３個の３ビットチャネルワードの組合せはｋ＝６若しくはｋ＝７の制約を充足しない。また、この３個の３ビットチャネルワードの組合せは、’０’で終了した先行のチャネルワードの後に続く可能性があるので、ｋ＝８の制約に違反するかもしれない。さらに、この組合せは’１’で終了するので、この組合せの後に’１’で始まる３ビットチャネルワードが続くならば、ｄ＝１の制約に違反する場合がある。同様の説明は、２ビットワードのシーケンス’０１ １１ １１’に対しても有効である。
更に別の例は、２ビットワードのシーケンス’０１ １１ １０’が無修正変換によって３個の３ビットチャネルワード’１００ ０００ ００１’を生ずる場合である。この組合せは、上記と同じ方法でｄ＝１の制約に違反する可能性がある。
このような組合せの出現は検出されるので、修正符号化が行われる。したがって、図８の変換器は、２ビットワードの３ビットチャネルワードへの通常の符号化、並びに、表IIに準拠した修正符号化の他に、上記組合せを検出することが可能であり、チャネル信号内のｋ−制約が充足される修正符号化を実現することができる。
シフトレジスタ６２のセルＸ1乃至Ｘ6の出力は検出ユニット７０の対応した入力に接続されるので、チャネル信号Ｃ内でｋ−制約に違反することになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ2に制御信号を供給するよう適合される。
より詳細に説明すると、検出ユニット７０は、セルＸ1乃至Ｘ6が、表IIIに与えられたいずれかの６ビットシーケンスを含むかどうかを検出し、第２制御信号を出力Ｏ2に発生させる。
以下の表IIIの左側の列に与えられたいずれかの組合せと一致する３個の２ビットワードの組合せが６個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IIIに掲載された修正符号化に従って組合せの変換を行う。
論理回路ＬＣは、第２の修正符号化モードにおいて、表IIIの左側の列に与えられた３個の２ビットワードのブロックを、表IIIの右側の列に与えられた３個の３ビットチャネルワードのブロックに変換する。表IIIに従う修正符号化を実現することにより、ｋ＝８制約を充たすチャネル信号が得られる。さらに、このように行われた修正符号化はパリティ保存型である。すなわち、本例の場合に、３個の２ビットワードの組合せ中の’１’の個数が奇数（偶数）であるならば、得られた３個の３ビットチャネルワードの組合せ中の’１’の個数は奇数（偶数）である。その上、３個の２ビットワードの中の２個、すなわち、表IIIの中の２番目と３番目の２ビットワードは、表Ｉの中の４個のチャネルワードのいずれかのワードに一致する３ビットチャネルワードに符号化される。その理由は、受信器側で、表Ｉの４個の３ビットチャネルワードの組に属していない上記２個の連続した３ビットチャネルワードを検出でき、その結果として、表IIIに関して定義された符号化の逆処理である対応した復号化を実現することができるからである。
表IIIに従った符号化を用いて得られた３個の３ビットチャネルワードのブロックは、論理回路ＬＣによって出力ｏ1乃至ｏ9に供給され、チャネルワードはシフトレジスタ６４の９個のセルＹ1乃至Ｙ9に供給される。
変換ユニットＬＣによる３個の２ビットワードの３個の３ビットチャネルワードへの変換の後に、位置６個分の左側へのシフトがシフトレジスタ６２で行われ、位置９個分の左側へのシフトがシフトレジスタ６４で行われることがわかる。シフトレジスタ６２における位置６個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるために必要である。シフトレジスタ６４における位置９個分のシフトは発生された３個の３ビットチャネルワードを出力するため必要である。
組み替えられた複合ソース信号を符号化するために更に必要なことは、チャネル信号内の繰り返し最小変化ランレングスが制限されることである。繰り返し最小変化ランレングスは、’０’と’１’の間で連続して生起する変化のシーケンス、すなわち、ｄ−制約が１の場合には、シーケンス’．．．０１０１０１０１０１０．．．’の長さとして定義される。一例として、ビットシーケンス’００ ０１ ００ １０’は、表IIを使用した変換後にビットシーケンス’１０１ ０１０ １０１ ０１０’を生ずる。同様にして、ビットシーケンス’１０ ０１ ００ ０１’は、表IIを使用した変換後にビットシーケンス’００１ ０１０ １０１ ０１０’を生ずる。このようなシーケンスは受信器におけるビット検出を低下させる。そのため、０１シーケンスの長さの制限が必要とされる。
シフトレジスタ６２のセルＸ1乃至Ｘ8の出力は検出ユニット７０の対応した入力に接続されるので、繰り返し最小変化ランレングスが制限されるという条件に違反することになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ3に制御信号を供給するよう適合される。
より詳細に説明すると、検出器７０は、セルＸ1乃至Ｘ8が以下の表IVに与えられたいずれかの８ビットシーケンスを含むかどうかを検出し、第３制御信号を出力Ｏ3に発生させる。
以下の表IVの左側の列に与えられたいずれかの組合せと一致する４個の２ビットワードの組合せが８個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7、Ｘ8に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IVに掲載された修正符号化に従ってこの組合せを表IVの右側の列に与えられた１２ビットのビットシーケンスに変換する。
表IVによる修正変換はパリティ保存型である。
チャネルワードのビットストリームはＮＲＺＩ（ノンリターン・ツー・ゼロインバース）表記であることに注意する必要がある。ＮＲＺＩとは、１個の’１’がチャネル信号を磁気記録媒体に記録する書き込み電流に変化を生じさせることを意味する。
上記の通り、修正符号化が必要とされる状況は、組み替えられた複合ソース信号内の２ビットワードから検出ユニット７０によって検出される。この検出は発生されたチャネルワードに基づいて行えることに注意する必要がある。この点に関しては米国特許第５，４７７，２２２号の図２ｂを参照せよ。
図９には、修正符号化が必要とされる状況の検出が表Ｉによる無修正符号化により発生されたチャネルワードに基づいて行われる変換器の別の実施例が示されている。
図９の変換器は、論理回路ＬＣ’において表Ｉに従う無修正符号化を用いて獲得された４個の連続して生起する３ビットチャネルワードを受信する１２個の入力を有する検出器７０’を含む。検出器７０’は、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ6の２個の連続して生起する３ビットチャネルワードが、表IIの中央の無修正符号化の列に与えられた４個の６ビットシーケンスの中の一つと一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。スイッチング信号は、シフトレジスタ６４’のスイッチング信号入力６５に供給される。アドレス信号ＡＤはＲＯＭ７７のアドレス信号入力７６に供給される。検出器７０’は、表IIの中央の列内の４個の６ビットシーケンスの中の対応したシーケンスの検出に応じて、４個の実現可能なアドレス信号ＡＤ１乃至ＡＤ４の中の１個のアドレス信号を発生させる。一例として、アドレス信号ＡＤ１は、検出器７０’がシーケンス’１０１１０１’を検出したときに発生され、アドレス信号ＡＤ４は６ビットシーケンス’００１１００’が検出されたときに発生される。ＲＯＭ７７は、表IIの右側の列に示された６ビットシーケンスを格納する。アドレス信号ＡＤ１を受信したとき、ＲＯＭは６ビットシーケンス’１００ ０１０’を出力ｏ1乃至ｏ6に供給し、アドレス信号ＡＤ２の受信時に、ＲＯＭは６ビットシーケンス’１０１ ０１０’をこれらの出力に供給する。アドレス信号ＡＤ３を受信したとき、ＲＯＭは６ビットシーケンス’０００ ０１０’を上記の出力に供給し、アドレス信号ＡＤ４の受信時に、ＲＯＭは６ビットシーケンス’００１ ０１０’をこれらの出力に供給する。シフトレジスタ６４’の各記憶場所は２個の入力を有し、一方は対応した論理回路ＬＣ’の出力に接続され、他方は対応したＲＯＭ７７の出力に接続される。入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置６個分だけ左にシフトする。その結果として、修正された６ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
検出器７０’は、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ9の３個の連続して生起する３ビットチャネルワードが、表IIIの中央の無修正符号化の列に与えられた４個の９ビットシーケンスの中の一つと一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。検出器７０’は、表IIの中央の列内の４個の９ビットシーケンスの中の対応したシーケンスの検出に応じて、４個の実現可能なアドレス信号ＡＤ５乃至ＡＤ８の中の１個のアドレス信号を発生させる。一例として、アドレス信号ＡＤ５は、検出器７０’がシーケンス’０００ ０００ ０００’を検出したときに発生され、アドレス信号ＡＤ８はシーケンス’１００ ０００ ０００’が検出されたときに発生される。ＲＯＭ７７は、表IIIの右側の列に示された９ビットシーケンスを格納する。アドレス信号ＡＤ５を受信したとき、ＲＯＭは９ビットシーケンス’０００ ０１０ ０１０’を出力ｏ1乃至ｏ9に供給し、アドレス信号ＡＤ６の受信時に、ＲＯＭは９ビットシーケンス’００１ ０１０ ０１０’をこれらの出力に供給する。アドレス信号ＡＤ７を受信したとき、ＲＯＭは９ビットシーケンス’１０１ ０１０ ０１０’を上記の出力に供給し、アドレス信号ＡＤ８の受信時に、ＲＯＭは９ビットシーケンス’１００ ０１０ ０１０’をこれらの出力に供給する。
入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置９個分だけ左にシフトする。その結果として、修正された９ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
検出器７０’は、さらに、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ12の４個の連続して生起する３ビットチャネルワードが、’１０１ ０１０ １０１ ０１０’又は’００１ ０１０ １０１ ０１０’の２通りの１２ビットシーケンスの一方と一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。検出器７０’は、上記の２個の１２ビットシーケンスの中の対応した一方のシーケンスの検出に応じて、２個の実現可能なアドレス信号ＡＤ９又はＡＤ１０の中の一方のアドレス信号を発生させる。一例として、アドレス信号ＡＤ９は、検出器７０’がシーケンス’１０１ ０１０ １０１ ０１０’を検出したときに発生され、アドレス信号ＡＤ１０は１２ビットシーケンス’００１ ０１０ ０１０ １０１’が検出されたときに発生される。ＲＯＭ７７は、表IVの右側の列に示された１２ビットシーケンスを格納する。アドレス信号ＡＤ９を受信したとき、ＲＯＭは１２ビットシーケンス’１００ ０１０ ０１０ ０１０’を出力ｏ1乃至ｏ12に供給し、アドレス信号ＡＤ１０の受信時に、ＲＯＭは１２ビットシーケンス’０００ ０１０ ０１０ ０１０’をこれらの出力に供給する。
入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置１２個分だけ左にシフトする。その結果として、修正された１２ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
通常の状況において、制約が全く違反されていないとき、無修正変換が表Ｉに従って実行され、スイッチング信号は出現しないので、シフトレジスタは論理回路ＬＣ’によって供給されたビットをシフトレジスタ６４’の上側入力を介して受容する。
上記の通り、１個の２ビットワードを１個の３ビットチャネルワードに変化する他の変換ルールを実現しても構わない。それらの変換ルールを以下の３種類の表に掲載する。
明らかに、上記の２、３又は４個の２ビットワードのブロックを２、３又は４個の３ビットチャネルワードに符号化する変換ルールは、上記の教示を用いて獲得することができる。
図１０には、図１又は２の符号化装置によって発生されたチャネル信号をバイナリソース信号のレプリカに復号化する復号化装置の一実施例が示されている。復号化装置は、ｍビットチャネルワードのシーケンスにより構成されたチャネル信号を受信する入力端子８０を有する。入力端子８０は変換ユニット８４の入力８２に接続され、変換ユニットは再組み替えユニット９０の入力８８に接続された出力８６を有する。再組み替えユニット９０の出力９２は削除ユニット９６の入力９４に接続され、削除ユニット９６は復号化装置の出力端子１００に接続された出力９８を有する。
再変換ユニット８４は、チャネル信号内のｐ個の連続したｍビットチャネルワードの連続して生起するブロックを、対応したｐ個の連続したｎビットワードの連続して生起するブロックに変換するよう構成される。出力８６におけるｎビットワードのデータストリームは、組み替えられた複合バイナリソース信号のレプリカであり、ｑビット併合用ワードは組み替えられた複合バイナリソース信号内の等距離位置に存在し、組み替えら得た信号内の連続して生起するｑビット併合用ワードは、組み替えられた複合バイナリソース信号内のｘ．ｎビットのグループによって分離される。再組み替えユニット９０は、上記組み替えられた複合バイナリソース信号のレプリカ内のｘ．ｎビットのグループの中の２番目のグループ毎に再組み替え動作を行うように、より詳細には、２番目のｘ．ｎビットのグループをｘ．ｎビットの上記グループ内の別の位置に再配置するように構成される。これにより、複合バイナリソース信号のレプリカが出力９２に生じる。削除ユニット９６は、複合バイナリソース信号のレプリカ内に存在するｑビット併合用ワードを削除し、これにより、出力９８にバイナリソース信号のレプリカを発生し、個のレプリカは出力端子１００に供給される。
ｘは１以上の整数であり、ｎ及びｑは、
ｎ＝２ｑ かつ ｑ≧１
が成り立つ整数であり、ｍ及びｐは、
ｍ＞ｎ＞１， ｐ≧１
なる整数であり、ｐは可変であることに注意する必要がある。
再組み替え動作は、複合バイナリソース信号のレプリカがバイナリソース信号のレプリカ内のｎビットワードと揃えられるように、ｐビットを再配置するステップを含む。
図１１は、図１０の復号化装置の僅かに変形された例を示す図である。図１１に示された復号化装置は、３ビットチャネルワードにより構成されたチャネル信号を、２ビットソースワードにより構成されたバイナリソース信号のレプリカに変換する。チャネル信号は、細長い形若しくはディスク形の磁気記録媒体３６の形式、若しくは、光ディスク３６’のような光学式記録媒体の形式で、記録媒体のトラックからチャネル信号を読み取ることにより獲得される。読み取りヘッド１０４を含む読み取りユニット１０２が設けられ、この読み取りヘッド１０４は、信号を磁気記録媒体上に記録する場合に磁気時期読み取りヘッドであり、信号を光学式記録媒体に記録する場合に光学式書き込みヘッドである。
このようにして獲得されたチャネル信号は、チャネル信号内のｐ個の連続したｍビットチャネルワードの連続して生起するブロックを、組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの対応した連続して生起するブロックに変換するよう適合した再変換ユニット８４’において変換される。再組み替えユニット９０’は、複合バイナリソース信号のレプリカを獲得するため、ｘ．ｎビットの２番目のグループ毎の１ビットを、図４ｄ及び４ｅ、又は、図５ｄ及び５ｅのいずれかに図示された組み替えに従って別の位置に再組み替えするよう適合する。削除ユニット９６’は、バイナリソース信号のレプリカを獲得するため、複合バイナリソース信号のレプリカから１ビット併合用ワードを削除する。
１ビットｂ7を、図４ｄ及び４ｅに示されたように元の位置に再組み替えする再組み替えユニット９０’は、図７に示されたような組み替えユニットの形式でも構わない。
ライン４６上の制御信号の影響に基づいて、スイッチ４２及び４４は、共にポジションａ−ｃをとるので、入力７に供給された組み替えられた複合ソース信号のレプリカの直列データストリームは、そのまま出力９に供給される。このようにして、ワードｒｗ1及びｒｗ2と、併合用ワードｍｗ0は、出力９に供給される。ライン４６上の制御信号の影響で、スイッチ４２はポジションａ−ｂに切り替わり、同時に、ワードｒｗ3のビットｂ7が入力７に出現する。さらに、ライン４８上の制御信号の影響を受け、このビットｂ7がメモリＭに格納される。次に、ワードｒｗ3が出現した後、スイッチ４２は、再びポジションａ−ｃに切り換えられるので、ワードｒｗ3、ｒｗ4、．．．等は、出力９に供給される。これは、ワードｒｗi+4が入力７に現れ、このワードのビットｂ6が出力９に供給されるまで続けられる。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｂに切り換えられるので、メモリＭに格納されたビットｂ7は出力に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｃに切り換えられるので、入力７に現れる併合用ワードｍｗ1と連続して生起するワードｒｗi+5、ｒｗi+6，．．．等は、出力９に供給され得る。このようにして、ワードｒｗ3内のビットｂ7は、複合バイナリ信号のレプリカの直列データストリームの元の位置に実際に挿入される。これは、これは、組み替えられた複合バイナリソース信号のレプリカ内の４８個の連続して生起するソースワードの２番目のグループ毎に行われる。
図５ｄ及び５ｅに示されるように、１ビットｂ0を元の位置に組み替える再組み替えユニット９０’は、図６に示された組み替えユニットの形式でも構わない。
ライン４６上の制御信号の影響に基づいて、スイッチ４２及び４４は共にポジションａ−ｂをとり、ライン４８上の制御信号の影響で、ワードｒｗiはシフトレジスタ４０に格納され、シフトレジスタ４０内で図６の右側にさらにシフトされる。ワードの記憶はワードｒｗ1、及び、引き続いて生起するワードを記憶することによって行われる。情報の記憶は、ワードｒｗ2がメモリ記憶場所Ｍ47及びＭ44に記憶され、併合用ワードｍｗ0がメモリ記憶場所Ｍ43に記憶されるまで続けられる。ライン４８上に連続して生起する５個のクロック信号は、ワードｒｗ1及びｒｗ2、並びに、併合用ワードｍｗ0をシフトレジスタ４０から送り出し、出力９に供給する。このとき、シフトレジスタは、記憶場所Ｍ47に格納されたビットｂ1を含む。また、ワードｒｗi+4のビットｂ0は入力７に与えられる。
ライン４６上の制御信号の影響によって、スイッチ４２及び４４はポジションａ−ｃに切り換えられるので、ビットｂ0が出力９に供給される。次に、スイッチ４２及び４４はポジションａ−ｂに再び切り換えられ、記憶場所Ｍ47に格納されたビットｂ1と、シフトレジスタ４０に格納された後続のワードｒｗ4、ｒｗ5、．．．とが出力９に供給され得る。かくして、ビットｂ0は、複合信号のレプリカの直列データストリーム内の元の位置に実際に挿入される。これは、組み替えられた複合バイナリソース信号内の４８個の連続して生起するソースビットの２番目のグループ毎に行われる。
図４の例では、ソースワードｓｗ3のビットｂ6は組み替えステップで再配置されているが、ビットｂ6を元の位置に再配置するため対応した再組み替えステップが行われるべきことがわかる。また、図５の例では、ビットｂ1は組み替えステップで再配置されているが、ビットｂ1を元の位置に再配置するため対応した再組み替えステップが実行されるべきである。
また、再組み替えステップは削除ステップの前のステップとして説明されていることに注意する必要がある。しかし、再組み替えステップは削除ステップの後に行われてもよく、或いは、削除ステップと同時に行われても構わないことに注意する必要がある。
図１２は、組み替えられた複合バイナリソース信号のレプリカを獲得するためチャネル信号を復号化する図１１の再変換ユニット８４’の一実施例を示す図である。変換ユニット８４’は、チャネル信号を受信する入力１５０を有する。入力１５０は、シフトレジスタ１５１の入力１５６に接続され、シフトレジスタ１５１は、１２個のセルＹ1乃至Ｙ12を有する。シフトレジスタ１５１は、直列−並列変換器として機能するので、４個の３ビットチャネルワードのブロックが論理回路１５２の入力ｉ1乃至ｉ12に供給される。論理回路１５２は、上記の４種類の表Ｉ、II、III及びIVを含む。論理回路１５２の出力はシフトレジスタ１５４のセルＸ1乃至Ｘ8の入力に接続され、シフトレジスタ１５４は出力端子１５５に接続された出力１５７を有する。検出回路１５３は、参照番号１６０で概略的に示され入力ｉ1乃至ｉ9を有し、これらの入力は、シフトレジスタ１５１のセルＹ4乃至Ｙ12の出力にそれぞれ接続され、検出回路の出力ｏ1、ｏ2及びｏ3はそれぞれ論理回路１５２の制御入力ｃ1、ｃ2及びｃ3に接続される。検出回路１５３は、
（ａ）シフトレジスタ１５１のセルＹ4乃至Ｙ12内のビットパターン’０１０ ０１０ ０１０’を検出し、
（ｂ）セルＹ10、Ｙ11及びＹ12内のビットが’０１０’と一致しない場合に、シフトレジスタ１５１のセルＹ4乃至Ｙ9内のビットパターン’０１０ ０１０’を検出し、
（ｃ）ビットセルＹ7、Ｙ8及びＹ9が’０１０’と一致しない場合に、セルＹ4、Ｙ5及びＹ6内のビットパターン’０１０’を検出することができる。
ビットパターン’０１０ ０１０ ０１０’の検出時に検出回路１５３は出力ｏ1に制御信号を発生させ、セルＹ4乃至Ｙ9のビットパターン’０１０ ０１０’の検出時に検出回路１５３は出力Ｏ2に制御信号を発生させ、セルＹ4乃至Ｙ6のビットパターン’０１０’の検出時に検出回路１５３は出力Ｏ3に制御信号を発生させ、一方、セルＹ4乃至Ｙ12内にビットパターン’０１０’が存在しないとき、検出回路は出力に制御信号を発生させない。
制御信号が存在しない場合、論理回路１５２は、セルＹ1、Ｙ2及びＹ3に格納された３ビットチャネルワードを、変換表Ｉに従って対応した２ビットワードに変換し、２ビットワードをセルＸ1及びＸ2に供給する。入力ｃ3に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ6に格納された２個の３ビットチャネルワードを、変換表IIに従って２個の２ビットワードのブロックに変換し、２個の２ビットワードをセルＸ1乃至Ｘ4に供給する。入力ｃ2に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ9に格納された３個の３ビットチャネルワードのブロックを、変換表IIIに従って３個の２ビットワードのブロックに変換し、３個の２ビットワードをセルＸ1乃至Ｘ6に供給する。入力ｃ1に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ12に格納された４個の３ビットチャネルワードのブロックを、変換表IVに従って４個の２ビットワードのブロックに変換し、４個の２ビットワードをセルＸ1乃至Ｘ8に供給する。
このようにチャネル信号の直列データストリームは組み替えられた複合バイナリソース信号のレプリカに変換される。
図１４は、ソース信号に関して行われる別の組み替えスキームの説明図である。本実施例の場合、組み替えは整数個のソースワードのグループに基づいて行われない。本例では、組み替えはソース信号のｙビットの２番目（一つおき）のグループ毎に行われる。本例では、図１３に示されるようにｙ＝４５とする。
図１３ａには、バイナリソース信号の直列データストリームが示されている。図１３ｂには、併合用ワードｍｗ0をソースワードｓｗ1の前に挿入し、併合用ワードｍｗ1をソースワードｓｗiの前に挿入する様子が示されている。組み替えステップは、バイトＢ5のビットｂ4、すなわち、ワードｓｗ23の第１ビットを再配置することにより実現される。この併合及び組み替えステップの結果は図１３ｂの信号によって示され、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形式で組み替えられた複合信号が表示される。併合用ワードｍｗ0の挿入は、実際上、ソース信号内のソースワードが２ビットに亘ってシフトされ、バイトＢ5のビットｂ4がワードｗ1の第２ビット位置に格納されることを意味する。これは、図１３ｂに矢印１５４によって概略的に示されている。後続のソースワードｓｗ1、ｓｗ2、．．．はビット位置２個分ずつシフトされる。図１３ａに示されたｙビットの３番目のグループにおいて、グループの最後のビットはグループ内の第１ビットの前方の位置までシフトされる。これは、図１３ａおよび１３ｂに矢印１５４’によって概略的に示されている。
すべての場合において、図１３ｂの組み替えられた複合信号内の２ビットワードと、図１３ａのソース信号内のソースワードｓｗとの間の境界は揃えられる。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図１３ｃに概略的に示されたチャネル信号が生成される。後続の再変換によって、図１３ｄに示されるような組み替えられた複合信号のレプリカが得られる。次に、併合用ワードが組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ1の第１ビット、ワードｒｗ24の第１ビット及びワードｒｗi+1の第１ビットが削除される。
また、ワードｒｗ1の第２ビット位置のビットｂ4は、矢印１５６で示されるようにワードｒｓｗ23の第１ビット位置に再配置され、矢印１５６’は、４５ビットの３番目のグループ内のビットｂjが元の位置に再配置される様子を示している。
変換／再変換ステップ中に発生する誤りは、図１３ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生ずる。図１３ｄの信号内のワードｒｗiと、図１３ｅの信号内のワードｒｓｗiの間の境界は揃えられているので、このような誤りは１個の２ビットワード、すなわち、１バイトだけで発生し、誤り伝搬が起きない。
組み替えステップは併合ステップの後に続くステップとして説明したが、組み替えステップは併合ステップよりも先に行ってもよく、或いは、併合ステップと同時に行っても構わないことに注意する必要がある。
上記の本発明の説明は、本発明の好ましい実施例を参照して行われているが、本発明は上記実施例に制限されないことに注意する必要がある。当業者は、特許請求の範囲に記載された本発明の範囲を逸脱することなく、容易に種々の変形をなし得る。一例として、図１２の変換ユニットは、検出器１５３が図１２に示されるように符号化された情報からではなく、復号化された情報から種々の修正された復号化状況を検出するよう変換ユニットに変更することができる。
また、本願発明は、新規の特徴毎に、並びに、新規の特徴のあらゆる組合せに見いだされる。
複合バイナリソース信号を獲得するため、制御信号に応じて上記バイナリソース信号内の等距離位置にあるｑビットの併合用ワードを併合する手段と、
上記複合バイナリソース信号をバイナリチャネル信号に変換する変換手段と、
上記制御信号を発生させる制御信号発生手段と、
上記バイナリチャネル信号を供給する出力手段とを具備し、
バイナリソース信号のデータビットのストリームをバイナリチャネル信号のデータビットのストリームに符号化する符号化装置に関する。
本発明は、また、バイナリソース信号のデータビットのストリームを獲得するため、上記符号化装置によって獲得されたバイナリチャネル信号のデータビットのストリームを復号化する復号化装置と、上記符号化装置を含む記録装置と、上記記録装置を用いて獲得された記録媒体と、上記ソース信号を復号化する方法とに関する。
上記のタイプの符号化装置は、米国特許ＵＳＰ５，４７７，２２２号（ＰＨＮ１４４４８）に記載されている。この文献は、バイナリソース信号のデータビットのストリームを、（１，８）ランレングス制約条件を満たすバイナリチャネル信号のデータビットのストリームに符号化する装置を開示する。（１，８）ランレングス制約条件とは、チャネル信号の直列データストリームにおいて、最小で１個の’０’、最大で８個の’０’がチャネル信号内の２個の連続した’１’の間に存在することを意味する。この点に関して、通常、１Ｔプレコーディングのような付加的なプレ符号化ステップが（１，８）制限されたシーケンスに適用され、その結果として、最小のランレングス２と最大のランレングス９とによりランレングス制限されたシーケンスが得られる。
従来の変換はパリティ保存型である。パリティ保存とは、変換されるべきｎビットソースワードのパリティが、変換された対応したｍビットチャネルワードの（モジュロ−２の加算後の）パリティと一致することを意味する。その結果として、従来のｎビットからｍビットへの変換装置は、信号の極性に影響を与えない。
変換はパリティ保存型であるため、例えば、ＤＣ制御ビットをソースワードのデータストリームに挿入することに効率的なＤＣ制御を適用することが可能である。
本発明は、ｎビットソースワードを対応したｍビットチャネルワードに符号化する改良された装置の提供を目的とする。
本発明による装置は、連続したｎビットソースワードのシーケンスを含むバイナリソース信号のデータビットのストリームを、連続したｍビットチャネルワードのシーケンスを含むバイナリチャネル信号のデータビットのストリームに符号化する装置において、
上記バイナリソース信号を受信する入力手段と、
上記バイナリソース信号若しくは組み替えられたバイナリソース信号と一致する第１の入力信号を受信し、制御信号に応じて、上記第１の入力信号内のｙ個の連続したビットの連続して生起するグループの間毎にｑビット併合用ワードを併合する併合手段と、
上記制御信号を発生させる制御信号発生手段と、
上記バイナリソース信号又は上記併合手段で上記ｑビット併合用ワードと併合されたバイナリソース信号と一致する第２の信号を受信し、上記併合手段における併合処理と組み合わされることによって、ｙ、ｎ及びｑが
ｙ＞１、ｎ＞１及びｑ≧１
を満たす整数を表すとき、ｎビットワードのシーケンスを含む組み替えられた複合バイナリソース信号を生じるように、ｙ個の連続したビットのグループの中の一つ置きのグループ毎に組み替え処理を行う組み替え手段と、
ｍ及びｐが
ｍ＞ｎ、ｐ≧１
を満たす整数であり、ｐが可変であるとき、上記組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの連続して生起するブロックを、上記バイナリチャネル信号内のｐ個の連続したｍビットワードの対応した連続して生起するブロックに変換することにより、上記組み替えられた複合バイナリソース信号を上記バイナリチャネル信号に変換する変換手段と、
上記バイナリチャネル信号を供給する出力手段とを具備し、
上記組み替え処理は、ｍビットチャネルワードへの変換に必要とされる併合用ワードを含む上記ｎビットワードを除いて、上記組み替えられた複合バイナリソース信号内の上記ｎビットワードは、上記組み替えられた複合バイナリソース信号内の上記ｎビットソースワードと揃えられ、
ｎ＝２ｑ
となるように、ｙ個の連続したビットの上記一つ置きのグループ毎に、上記グループ内のｑビットを上記グループ内の別の位置に再配置するステップを有することを特徴とする装置である。
本発明は以下の認識に基づいている。本発明による手段を適用しない場合、符号化処理は次のようになる。ｑビット併合用ワードをバイナリソース信号に挿入した後、複合バイナリソース信号のビットストリームが作成される。引き続いて、この複合バイナリソース信号は、変換手段でｍビットチャネルワードに変換するためのｎビットワードのシーケンスに分割される。このｎビットワードのシーケンスへの変換は、複合バイナリソース信号内の２個の連続したワードの間の一つの境界が併合用ワードと上記複合バイナリソース信号内の次のソースワードとの間に存在するように行われる。次の併合用ワードまで、複合バイナリ信号内の連続して生起する２個のワードの間の全ての境界は、バイナリソース信号の連続して生起する２個のソースワードの間の境界と揃えられる。次の併合用ワードは、バイナリソース信号内の次のソースワードの最初のｑビットと共に、複合バイナリソース信号内の次のｎビットワードを形成する。その結果として、次の併合用ワードまで、複合ソース信号内の連即して生起する２個のワードの間の全ての境界はバイナリソース信号のｎビットソースワードの境界と揃えられない。或いは、複合バイナリ信号内のｎビットワードはバイナリソース信号の連続して生起する２個のｎビットソースワードに亘って広げられる。
複合バイナリソース信号内のｎビットワードは対応したｍビットチャネルワードへの符号化の際に変換される。送信後、対応した復号化器に設けられた受信器における次の受信の際に、ｍビットチャネルワードは対応したｎビットワードに復号化され、このｎビットワードは複合バイナリ信号のレプリカを形成する。次に、ｑビット併合用ワードは、バイナリソース信号のレプリカを獲得するため複合バイナリソース信号から削除される。
伝送中に誤りが発生し、復号化器で誤った復号化が行われる可能性がある。複合バイナリソース信号のレプリカ内の誤りのあるワードは、バイナリソース信号のレプリカに、すなわち、連続して生起する２個のソースワードの間の境界が複合バイナリソース信号のレプリカの連続して生起する２個のワードと揃えられるバイナリソース信号のレプリカの部分に対し、１個の誤りのあるソースワードを生じさせる。しかし、連続して生起する２個のソースワードの間の境界が複合バイナリソース信号のレプリカの連続して生起する２個のワードの境界と揃わないバイナリソース信号のレプリカの部分において、複合ソース信号のレプリカ内の誤りのあるワードは、バイナリソース信号のレプリカ内で２個の誤りのあるワードを生じさせる。
本発明は、バイナリソース信号内のｙ個の連続ビットソースワードの２番目のグループ毎にｑ個のビットをシフトすることにより、かかる誤りの伝搬を解決する。バイナリソース信号の連続して生起する２個のｎビットソースワードの間の境界は、複合バイナリソース信号内の連続して生起する２個のｎビットワードの間の境界と揃えられる。その結果として、誤り伝搬は発生しない。
一般的に、獲得されたチャネル信号は、１Ｔ−プレコーダに供給される。併合手段の目的は、ＤＣを含まないプレコーダ出力信号、或いは、一定周波数を有するトラッキングパイロット信号を含むプレコーダ出力信号が獲得できるように、１ビット併合用ワード、すなわち、値０のビット若しくは値１のビットのような併合用ワードを、変換手段の入力信号に含まれる連続的な符号ワードに追加することである。プレコーダ出力信号は記録媒体に記録される。ｑ＝１の例の場合に、変換器の入力信号に値０のビットを追加することにより、１Ｔプレコーダの出力信号の極性が同一に保たれる。値１のビットを追加することにより、１Ｔプレコーダの出力信号の極性が反転される。このように、併合手段は、１Ｔプレコーダの出力信号に影響を与え、これにより、１Ｔプレコーダの出力信号の連続デジタル合計値が時間の関数として所望のパターンを有するように制御され得る。
以下、添付図面を参照して本発明をより詳細に説明する。図面中、
図１は符号化装置の第１実施例の図であり、
図２は符号化装置の第２実施例の図であり、
図３は従来技術の符号化装置において発生する種々の信号を表す図であり、
図４は、複合ソース信号を組み替える一つの方法を用いて図２の符号化装置において発生する種々の信号を表す図であり、
図５は複合ソース信号を組み替える別の方法を示す図であり、
図６は符号化装置の組み替えユニットの第１実施例の図であり、
図７は組み替えユニットの第２実施例の図であり、
図８は符号化装置の変換ユニットの第１実施例の図であり、
図９は変換ユニットの第２実施例の図であり、
図１０は復号化装置の第１実施例の図であり、
図１１は復号化装置の第２実施例の図であり、
図１２は復号化装置の再変換ユニットの第１実施例の図であり、
図１３は複合ソース信号を組み替える更に別の方法を示す図である。
図１には本発明による符号化装置の第１実施例が示されている。符号化装置は、バイナリソース信号を受信する入力端子１を有し、入力端子１はｑビットワード併合ユニット４の入力２に接続される。ユニット４の出力６は組み替えユニット８の入力７に接続される。組み替えユニット８は、変換ユニット１０の入力１１に接続された出力９を有し、変換ユニット１０はａＴプレコーダ１６の入力１４に接続された出力１２を有する。プレコーダ１６の出力１８はバイナリチャネル信号を供給する出力に接続される。この出力１８は制御信号発生器２４の入力２２に接続され、制御信号発生器２４は、併合ユニット４の制御信号入力２８に接続された出力２６を有する。
ｎビットソースワードのシーケンスの形式のバイナリソース信号は、符号化のため入力端子１に供給される。併合ユニット４は、バイナリソース信号内の等距離位置にｑビット併合用ワードを挿入するよう適合されている。より詳細には、併合ユニット４は、複合バイナリソース信号をその出力６で得るため、ｘ個の連続したｎビットソースワードの連続して生起するグループの間毎にｑビット併合用ワードを挿入するよう適合されている。ここで、ｘ、ｎ及びｑは、ｘ＞１，ｎ＝２ｑ かつ ｑ≧１
を満たす整数である。
複合バイナリソース信号は、組み替えユニット８の入力７に供給され、組み替えユニット８は、組み替えられた複合ソース信号を獲得するため、複合バイナリソース信号内のｘ個の連続したｎビットソースワードの２番目のグループ毎に組み替えステップを実行する。組み替えられた複合ソース信号は、次に、変換ユニット１０の入力１１に供給される。符号化ユニット１０は、組み替えられた複合ソース信号に基づいて変換ステップを実行し、これにより、チャネル信号が得られる。この変換ステップは、組み替えられた複合ソース信号内のｐ個のｎビットワードのグループを、対応したｐ個のｍビットチャネルワードのグループへの変換を行う。このチャネルワードはチャネル信号を形成する。このチャネル信号は出力１２に供給される。バイナリチャネル信号は、次に、ａＴプレコーダ１６においてプレ符号化バイナリチャネル信号に変換され、プレ符号化バイナリチャネル信号は、次に、例えば、記録用若しくは伝送用の出力端子２０、並びに、制御信号発生器２４の入力２２に供給される。制御信号発生器２４は、プレ符号化バイナリチャネル信号に応答して制御信号を出力２６に発生させ、この制御信号は併合ユニット４の制御信号入力２８に供給される。併合ユニット４は、上記制御信号に応じて、バイナリソース信号に併合するためのｑビットワードを選択する。
図１の装置が僅かに変形された装置を示す図２を参照して装置の機能をより詳細に説明する。図２の装置は併合ユニット４’を含む。併合ユニット４’は、複合バイナリソース信号をその出力６で得るため、バイナリソース信号内のｘ個の連続したｎ（＝２）ビットソースワードの連続して生起するグループの間毎に１ビット（ｑ＝１）併合用ワードを挿入するよう適合される。ｘは整数値をとる。後述する実施例では、ｘは２４である。その理由は、１ビット併合用ワードが６バイトのバイナリソース信号の連続して生起するグループの間に挿入されるからである。
図２の実施例における組み替えユニット８’は後述する。最初に、変換ユニット１０’の機能を説明する。変換器１０’は、組み替えられた複合ソース信号内のｐ個の２ビットワードのグループをチャネル信号の対応したｐ個の３ビットチャネルワードのグループに変換するよう適合されている。ｐは整数であり、以下に明らかにするように可変である。チャネル信号は、プレ符号化されたチャネル信号を獲得するため、従来技術において公知の１Ｔプレコーダ１６’で処理される。１Ｔプレコーダ１６’の出力信号は制御信号発生器２４’に供給され、制御信号発生器２４’は、’０’若しくは’１’の何れがソース信号の直列データストリームに挿入されるかを制御すべく、併合ユニット４’用の制御信号を発生させる。
図１又は２に示された装置を用いることにより、プレ符号化されたチャネル信号の直列データストリーム内にある周波数のトラッキングトーンを埋め込むことが可能であり、或いは、上記データストリームの直流（ＤＣ）成分を零に維持することができる。さらに、変換ユニット１０’が上記の通り（ｄ，ｋ）シーケンスを発生させるよう適合されているとき、図１又は２の装置の出力信号は、（ｄ，ｋ）ＲＬＬ出力信号になる。併合ユニット４の実施例は、文献：Bell System Technical Journal, Vol.53, No.6, pp.1103-1106に記載されている。
１Ｔプレコーダ１６’の出力信号は、信号を記録媒体３６のトラックに書き込む書き込みユニット３４に供給される。記録媒体３６は、細長い形若しくはディスク形式の磁気記録媒体でもよい。記録媒体は、光ディスク３６’のような光学式記録媒体でもよい。書き込みユニット３４は、磁気記録媒体に信号を書き込む場合には磁気式書き込みヘッドであり、光学式記録媒体に信号を書き込む場合には光学式書き込みヘッドである書き込みヘッド３８を含む。
次に、図２の装置の機能を説明する。図３ａには、装置の入力端子１に供給されるバイナリソース信号が概略的に示されている。ソース信号は、ｓｗ1、ｓｗ2、．．．、ｓｗi、ｓｗi+1、．．．のように表記される２ビットソースワードのシーケンスにより構成される。バイナリソース信号の４個の２ビットソースワード毎に、バイナリソース信号におけるバイトが形成される。６個の連続したバイトＢ0、．．．、Ｂ5のシーケンスが図３ａに示されている。図２の併合ユニット４’は、１ビット併合用ワードを、バイナリソース信号内の６個の連続したバイトＢ0乃至Ｂ5のグループの間毎に挿入するよう適合され、すなわち、１ビット併合用ワードは、バイナリソース信号の２４個の２ビットソースワードの連続して生起するグループの間毎に挿入される。本例において、併合用ワードｍｗ0はバイナリソース信号のソースワードｓｗ2とｓｗ3の間に挿入され、併合用ワードｍｗ1はソースワードｓｗi+3とｓｗi+4の間に挿入され、図３ｂに示されるような複合ソース信号が得られる。
従来技術の装置の場合に、複合ソース信号の組み替えは行われず、複合ソース信号は変更されることなく変換ユニット１０’に転送される。変換ユニット１０’は複合ソース信号内の２ビットワードを対応した３ビットワードに変換する。これは、図３ｃ及び図３ｄに示されている。図３ｃには、２ビットワードのシーケンス、いわゆる複合ソースワードｃｓｗ1、ｃｓｗ2、ｃｓｗ3、．．．に分割された複合ソース信号が示されている。複合ソースワードは対応した３ビットチャネルワードに変換され、図３ｄに概略的にしめされるようなチャネル信号が得られる。チャネル信号内のチャネルワードはｃｗiのように表記される。図３ｄには、２ビット複合ソースワードｃｓｗ2、ｃｓｗ7、ｃｓｗ11及びｃｓｗiを変換することによって獲得されたチャネルワードｃｗ２、ｃｗ7、ｃｗ11及びｃｗiが示されている。
対応した復号化装置における再変換の際に、３ビットチャネルワードは元の２ビット複合ソース信号のレプリカに再変換される。これは、複合ソースワードのレプリカのシーケンスｒｃｓｗ1、ｒｃｓｗ2、ｒｃｓｗ3、．．．、ｒｃｓｗiとして図３ｅに概略的に示されている。次いで、レプリカｒｃｓｗ3及びｒｃｓｗ4に含まれる併合用ワードｍｗ0及びｍｗ1がレプリカから削除され、図３ｆに概略的に示されるように元のソース信号のレプリカが得られる。図３ｆには、ソース信号のレプリカが元のソースワードのレプリカのシーケンスｒｓｗ1、ｒｓｗ2、ｒｓｗ3、．．．、ｒｓｗi、ｒｓｗi+1、．．．の形式で表示されている。
図３ｂ及び３ｃから、１ビット併合用ワードを図３ａの２ビットソースワードの間に挿入することにより、図３ｂの２複合ソース信号内の２ビットソースワード間の境界は、図３ｃの２ビット複合ソースワード間の境界と必ずしも一致しないことが明らかになる。より詳細に言うと、この説明は、図３ｂの信号内のソースワードｓｗ3乃至ｓｗi+3に対し有効である。
複合ソースワードｃｓｗ7の変換及び後続の再変換後に、誤りが発生し、誤りを含むレプリカｒｃｓｗ7が得られる。ワードｒｃｓｗ7の第１ビットは、図３ｆのソース信号のレプリカ内のバイトＢ0の第７ビットｂ7であり、ワードｒｃｓｗ7の第２ビットはバイトＢ1の第１ビットｂ0である。ワードｒｃｓｗ7は誤りを含むので、バイトＢ0及びＢ1も誤りを含む。このように複合ソース信号のレプリカの１ワード内の誤りはソース信号のレプリカの２バイトに誤りを生じさせるので、誤り伝搬が発生する。
本発明によれば、複合ソース信号を変換ユニット１０’に供給する前に、組み替えステップが複合ソース信号に対し実行される。図４は組み替えステップの一実施例を表し、図５は別の実施例を表す。図４ａはバイナリソース信号の直列データストリームを表し、１ビット併合用ワードが２４個の２ビットソースワードの連続して生起するグループの間毎に挿入される。図４ｂでは併合用ワードｍｗ0がソースワードｓｗの後に挿入され、併合用ワードｍｗ1がソースワードｓｗi+4の前に挿入される。また、組み替えステップは、併合用ワードを併合した後に得られた信号に基づいて行われる。併合及び組み替えステップの結果は図４ｂの信号に示され、同図では、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形で組み替えられた複合信号が示されている。併合用ワードｍｗ0を挿入するのに加えて、ソースワードｓｗ2に続く２ビットソースワードのシーケンスは、図４ｂでは付加的なビット位置に亘って右側にシフトされ、その結果として、併合用ワードｍｗ0と組み替えれた信号のワードｗ4との間に空ビット位置が得られる。かくして、組み替えられた信号のワードｗ4はソースワードｓｗ3と一致し、組み替えられた信号のワードｗ5はソースワードｓｗ4と一致し、以下同様に続く。かくして、ワードｗi+3はソースワードｓｗi+2に一致する。バイトＢ5の最後の２個のビットであるビットｂ6及びビットｂ7はソースワードｓｗi+3に含まれる。ビットｂ6は、図４ｂからわかるようにワードｗi+3の直後に続く。しかし、ビットｂ7は再配置され、併合用ワードｍｗ0とワードｗ4との間の空ビット位置に入れられる。これは、図４ｂにおいて矢印５０で示されている。次の併合用ワードｍｗ1は２ビットワードｗi+4の第２ビットとして挿入され、次に、ソースワードｓｗi+4と一致する２ビットワードｗi+5が続き、以下同様である。図４ａ及び４ｂから、図４ｂの組み替えられた複合信号内のワード間の境界は図４ａのソース信号内のソースワードの境界と一致することがわかる。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図４ｃのチャネル信号が得られる。引き続く変換は、図４ｄに示された組み替えられた複合信号のレプリカを生成する。次に、併合用ワードは組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ3のレプリカの第１ビットは削除され、ワードｒｗi+4の第２ビットが削除される。さらに、ワードｒｗ3の第２ビットは直列データストリームから獲得されるので、ソース信号のレプリカのワードｒｓｗ2の後に続くワードｒｓｗ3は組み替えられた複合信号のレプリカの２ビットワードｒｗ4と一致し、以下同様である。かくして、ソース信号のレプリカのワードｒｓｗi+2は、組み替えられた複合信号のレプリカのワードｒｗi+3と一致し、ワードｒｓｗi+4はワードｒｗi+5と一致する。ソース信号のレプリカのバイトＢ5のビットｂ6は組み替えられた複合信号のレプリカのワードｒｗi+4の第１ビットと一致する。併合用ワードｍｗ1を削除することは、ワードｒｗ3の第２ビットのビット値で充填された空ビット位置が、バイトＢ5のビットｂ7を与えることを意味する。このビットｂ7の再配置は図４ｅに矢印５２で示されている。
変換／再変換ステップで出現する誤りは、図４ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生じさせる。図４ｄの信号内のワードｒｗiの間の境界と、図４ｅの信号内のワードｒｓｗiの間の境界は揃えられるので、このような誤りは１個の２ビットワード、すなわち、１バイトだけに誤りを生じさせ、その結果として誤り伝搬は発生しない。
図４の例の場合に、ソースワードｓｗi+3のビットｂ7が併合用ワードｍｗ0とソースワードｓｗ3の間の位置に再配置される。或いは、ソースワードｓｗi+3内のビットｂ6を併合用ワードｍｗ0とソースワードｓｗ3の間の位置に再配置してもよい。
図５は複合ソース信号を組み替える方法の別の実施例の説明図である。図５ａにはバイナリソース信号の直列データストリームが示されている。図５ｂでは併合用ワードｍｗ0がソースワードｓｗ2の後に挿入され、併合用ワードｍｗ1がソースワードｓｗi+4の前に挿入される様子が示される。また、組み替えステップは、バイトＢ0のビットｂ0、すなわち、ワードｓｗ3の第１ビットが再配置される。併合及び組み替えステップの結果は図５ｂの信号に示され、同図では、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形で組み替えられた複合信号が示されている。併合用ワードｍｗ0の挿入は、併合用ワードｍｗ0によってバイトＢ0のビットｂ0を置換し、一方、ビットｂ0は一時的に記憶されることを意味する。ソース信号の後続の２ビットワードは元の位置に保たれる。或いは、ソース信号内のワードｓｗ4は組み替えられた複合信号内のワードｗ4と一致し、以下同様に続く。かくして、ソース信号内のワードｓｗi+3は組み替えられた複合信号のワードｗi+3と一致する。次に、一時的に記憶されたビットｂ0はワードi+4の第１ビットとして付加され、次に併合用ワードｍｗ1がワードｗi+4の第２ビットとして続く。これが図５ｂの矢印５４によって概略的に示されている。後続のソースワードｓｗi+4、ｓｗi+5、．．．は２個のビット位置に亘ってシフトされる。しかし、全ての場合で、図５ｂの組み替えられた複合信号内の２ビットワードｗと、図５ａのソース信号内のソースワードｓｗとの間の境界は揃えられている。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図５ｃのチャネル信号が得られる。引き続く再変換は、図５ｄに示された組み替えられた複合信号のレプリカを生成する。次に、併合用ワードは組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ3のレプリカの第１ビットは削除され、ワードｒｗi+4の第２ビットが削除される。併合用ワードｍｗ0の空のビット位置は、ワードｒｗi+4の第１ビットのビット値によって充填され、２ビットワードｒｓｗ3の第１ビットが生成され、ソース信号のレプリカのバイトＢ0のビット0が得られる。さらに、ソース信号のレプリカのワードｒｓｗ3の後に続くワードｒｓｗ4は組み替えられた複合信号のレプリカの２ビットワードｒｗ4と一致し、以下同様である。かくして、ソース信号のレプリカのワードｒｓｗi+3は、組み替えられた複合信号のレプリカのワードｒｗi+3と一致する。ワードｒｓｗi+4の第１ビットはワードｒｓｗ3の第１ビット位置に既に再配置されている。その結果として、併合用ワードｍｗ1を削除することは、ワードｒｗi+5（以下同様に続く）が、ソース信号のレプリカのワードｒｓｗi+4（以下同様に続く）としてワードｒｓｗi+3の直後に続くことを意味する。このビットｂ0の再配置は図５ｅに矢印５６で示されている。
変換／再変換ステップで出現する誤りは、図５ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生じさせる。図５ｄの信号内のワードｒｗiの間の境界と、図５ｅの信号内のワードｒｓｗiの間の境界は揃えられるので、このような誤りは１個の２ビットワード、すなわち、１バイトだけに誤りを生じさせ、その結果として誤り伝搬は発生しない。
図５の例の場合に、ソースワードｓｗi+3のビットｂ0がソースワードｓｗ3と併合用ワードｍｗ0との間の位置に再配置される。或いは、ソースワードｓｗ3内のビットｂ1をソースワードｓｗi+3と併合用ワードｍｗ1との間の位置に再配置してもよい。
さらに、組み替えステップは併合ステップの後に続くステップとして説明されていることに注意する必要がある。しかし、組み替えステップは併合ステップよりも前に行われてもよく、又は、併合ステップと同時に行われても構わないことに注意する必要がある。
図６には、図４ａ及び４ｂを参照して説明した組み替えステップを実行する組み替えユニット８’の一実施例が示されている。図６の組み替えユニット８’は、本例では、４７個の記憶場所を含むシフトレジスタ４０の形式をしたメモリを有する。また、端子ａ、ｂ及びｃを備えた第１及び第２の制御可能スイッチ４２及び４４が利用される。制御ユニットＣＰＵは、制御ライン４６を介してスイッチ４２及び４４の位置を制御し、制御ライン４８を介してシフトレジスタ４０による情報のシフトを制御するため利用可能である。組み替えユニットの入力７はスイッチ４２のａ端子に接続される。スイッチ４２のｂ端子はシフトレジスタ４０の入力に接続される。スイッチ４２及び４４のｃ端子は相互接続される。シフトレジスタ４０の出力はスイッチ４４のｂ端子に接続され、スイッチ４４のａ端子は組み替えユニットの出力９に接続される。
以下、図６の組み替えユニットの機能を説明する。ライン４６上の制御信号の影響を受け、スイッチ４２及び４４は共にａ−ｂのポジションをとり、ライン４８上の制御信号の影響を受け、ビットがシフトレジスタ４０の第１記憶場所Ｍ1に格納され、シフトレジスタ４０内で図６の右側へシフトされる。併合用ビットを含む図４ａの信号が組み替えユニットの入力７に供給される場合を想定する。ソースワードの記憶はソースワードｓｗ1、及び、引き続いて出現するソースワードを記憶することによって行われる。情報の記憶は、ソースワードｓｗ2がメモリ記憶場所Ｍ45及びＭ44に記憶され、併合用ワードｍｗ0がメモリ記憶場所Ｍ43に記憶されるまで続けられる。ライン４８上に連続して生起する５個のクロック信号は、ソースワードｓｗ1及びｓｗ2、並びに、併合用ワードｍｗ0をシフトレジスタ４０から送り出し、出力９に供給する。このとき、シフトレジスタは、記憶場所Ｍ47からＭ40までに格納されたソースワードｓｗ3乃至ｓｗ6によって形成されたバイトＢ0を有する。ソースワードｓｗ7乃至ｓｗ10によって形成されたバイトＢ1は、記憶場所Ｍ39からＭ32までに格納され、以下同様に続く。バイトＢ5のビットｂ0乃至ｂ6は記憶場所Ｍ7からＭ1までに記憶される。また、バイトＢ5のビットｂ7は入力７で得られる。図６にはこの時点での状況が示されている。
ライン４６上の制御信号の影響によって、スイッチ４２及び４４はポジションａ−ｃに切り換えられるので、バイトＢ5のビットｂ7が変換ユニット１０’における更なる処理のため出力９に供給される。次に、スイッチ４２及び４４はポジションａ−ｂにもう一度切り換えられ、記憶場所Ｍ47に格納されたビットｂ0と、シフトレジスタ４０に格納された後続のビットとが出力９に供給される。また、ソースワードｓｗi+4及び後続のソースワードはシフトレジスタ４０に記憶される。かくして、バイトＢ5のビットｂ7は、併合用ワードｍｗ0とビットｂ0との間で組み替えられた複合信号の直列データストリームに実際に挿入される。これは、２４個の連続して生起するソースワードの２番目のグループ毎に行われる。
図７は、図５ａ及び５ｂを参照して説明された組み替えステップを実行する組み替えユニット８’の一実施例を示す図である。図７の組み替えユニットは、１個の記憶場所を有するメモリＭを含む。また、端子ａ、ｂ及びｃを備えた第１及び第２の制御可能スイッチ４２及び４４が利用される。制御ユニットＣＰＵは、制御ライン４６を介してスイッチ４２及び４４の位置を制御し、制御ライン４８を介してメモリＭ内の情報の記憶を制御するため利用可能である。組み替えユニットの入力７はスイッチ４２のａ端子に接続される。スイッチ４２のｂ端子はメモリＭの入力に接続される。スイッチ４２及び４４のｃ端子は相互接続される。メモリＭの出力はスイッチ４４のｂ端子に接続され、スイッチ４４のａ端子は組み替えユニットの出力９に接続される。
以下、図７の組み替えユニットの機能を説明する。ライン４６上の制御信号の影響を受け、スイッチ４２及び４４は共にａ−ｃのポジションをとるので、入力７に供給されたソース信号の直列データストリームは、出力９にそのまま供給される。このようにして、ソースワードｓｗ1及びｓｗ2と、複合ソース信号内の併合用ワードｍｗ0は、出力９に供給される。ライン４６上の制御信号の影響で、スイッチ４２はポジションａ−ｂに切り替わり、同時に、ソースワードｓｗ3のビットｂ0が入力７に出現する。さらに、ライン４８上の制御信号の影響を受け、このビットｂ0がメモリＭに格納される。次に、ソースワードｓｗ3のビットｂ1が出現した後、スイッチ４２は、再びポジションａ−ｃに切り換えられるので、バイトＢ0のビットｂ1、ｂ2、．．．等は、出力９に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｂに切り換えられるので、ソースワードｓｗ0のビットｂ0は出力に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｃに切り換えられるので、入力７に現れる併合用ワードｍｗ1と連続して生起するソースワードｓｗi+5、ｓｗi+6，．．．等は、出力９に供給され得る。このようにして、バイトＢ0のソースワードｓｗ3内のビットｂ0は、ソースワードｓｗi+3と併合用ワードｍｗ1との間で組み替えられた複合信号の直列データストリームに挿入される。これは、これは、２４個の連続して生起するソースワードの２番目のグループ毎に行われる。
図８は、組み替えられた複合ソース信号の２ビットワードを３ビットチャネルワードに変換し得る変換器１０’を示す図である。この変換器は、米国特許第５，４７７，２２２号に記載された装置であり、繰り返し最小変化ランレングスを最小化する目的を実現するための変更が加えられている。
変換器１０’は、組み替えられた複合バイナリソース信号Ｓのデータビットのストリームを受信する入力６０を有する。入力６０は、シフトレジスタ６２の入力に接続され、シフトレジスタ６２は、本例の場合にセルＸ1乃至Ｘ8を有するので、組み替えられた複合ソース信号Ｓの８個の連続したビットを受信することができる。シフトレジスタ６２は、直列−並列変換器のように動作する。セルの出力は、それぞれ、論理回路ＬＣの対応した入力ｉ1乃至ｉ8に接続され、論理回路はセル内に存在するビットの論理値（ｘ1，．．．，Ｘ8）を供給する。
変換器１０’は、１２個のセルＹ1乃至Ｙ12を備えた第２のシフトレジスタ６４を更に有する。論理回路ＬＣは１２個の出力Ｏ1乃至Ｏ12を有する。これらの論理回路ＬＣの出力は、シフトレジスタ６４の対応した１２個のセルＹ1乃至Ｙ12の入力に接続される。シフトレジスタ６４の出力６６は出力６８に接続される。シフトレジスタ６４は、並列−直列変換器として作用するので、バイナリチャネル信号Ｃが得られる。
また、ソース信号Ｓの直列データストリーム内の特定のシーケンスを検出するため検出ユニット７０が設けられる。この目的のため、シフトレジスタ６２の８個のセルＸ1乃至Ｘ8の出力は、検出ユニット７０の対応した入力７２に接続される。本実施例の場合に、検出ユニット７０は、第１、第２及び第３の信号をそれぞれに発生させる３個の出力Ｏ1、Ｏ2及びＯ3を有する。これらの出力は、論理回路ＬＣの対応した制御信号入力ｃ1、ｃ2及びｃ3に接続される。
論理回路ＬＣは、入力ｃ1、ｃ2及びｃ3に供給された制御信号に応じて以下の機能を行う。
論理回路ＬＣは、組み替えられた複合ソース信号の２ビットソースワードｗiを、各２ビットソースワードのパリティを保存したまま３ビットチャネルワードに変換することができる。すなわち、変換されるべき２ビットワード内の’１’の個数が対応した３ビットチャネルワード内の’１’の個数と一致し、チャネルワード内の’１’に関してモジュロー２の加算が行われる。或いは、換言すると、２ビットワード内の’１’の個数が偶数であるとき、３ビットチャネルワード内の’１’の個数は偶数である。また、２ビットワード内の’１’の個数が奇数であるとき、３ビットチャネルワード内の’１’の個数は奇数である。
一例として、変換手段ＬＣは、以下の表Ｉに従って、２ビットワードｗiを３ビットチャネルワードｃｗiに変換するように適合される。
また、論理回路ＬＣは、セルＸ1、Ｘ2に格納された２ビットワードｗiを３ビットチャネルワードｃｗiに変換し、制御信号入力ｃ1、ｃ2、ｃ3に制御信号が存在しないことに応答して、これらのチャネルワードをシフトレジスタ６４のセルＹ1、Ｙ2、Ｙ3に格納することに注意する必要がある。このような変換に続いて、シフトレジスタ６２において位置２個分の左へのシフトが行われ、シフトレジスタ６４において位置３個分の左へのシフトが行われる。シフトレジスタ６２における位置２個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるため必要である。シフトレジスタ６４における位置３個分のシフトは、作成された３ビットチャネルワードｃｗiを出力するため必要である。
図８の変換器１０’は、ｄ＝１の制約を満たす（ｄ，ｋ）シーケンスの形式のチャネル信号Ｃを発生させるため使用することができる。すなわち、少なくとも１個の’０’が、チャネル信号の直列データストリーム内の２個の連続して生起する’１’の間に存在することを意味する。すなわち、チャネル信号内では２個以上の’１’の連結が禁止される。
図８の変換器を用いて得られるような２個の連続して生起する２ビットワードｗiの組合せの無修正変換は、ｄ＝１の制約を破る可能性がある。これらの組合せの中で、組合せ’００ ００’は無修正変換によって２個の３ビットチャネルワード’１０１ １０１’を生じ、組合せ’００ ０１’は無修正変換によって２個の３ビットチャネルワード’１０１ １００’を生じ、組合せ’１０ ００’は無修正変換によって２個の３ビットチャネルワード’００１ １０１’を生じ、組合せ’１０ ０１’は無修正変換によって３ビットチャネルワード’００１ １００’を生じる。
このような組合せの出現は、２個の２ビットワードｗi、ｗi+1のブロックの２個の３ビットチャネルワードｃｗi、ｃｗi+1のブロックへの修正符号化が行えるように、検出されるべきである。したがって、図８の変換器は、２ビットワードｗiの３ビットチャネルワードｃｗiへの通常の符号化の他に、上記の組合せを検出し、チャネル信号内でｄ＝１の制約条件が満たされるように修正符号化を行うことができる。
シフトレジスタ６２のセルＸ1乃至Ｘ4の出力は検出ユニット７０の対応した入力に接続されるので、ビットストリーム内の１個の２ビットワードｗiが対応した１個の３ビットチャネルワードｃｗiに無修正符号化されることにより、チャネル信号Ｃ内でｄ＝１の制約条件を破ることになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ1に制御信号を供給するよう適合される。
より詳細に説明すると、検出ユニット７０は、セルＸ1乃至Ｘ4が、表IIに与えられたいずれかの４ビットシーケンスを含むかどうかを検出し、第１制御信号を出力Ｏ1に発生させる。以下の表IIの左側の列に与えられたいずれかの組合せと一致する２個の２ビットワードｗi、ｗi+1の組合せが４個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IIに掲載された修正符号化に従って組合せの変換を行う。
表IIに従った符号化を用いて得られた２個の３ビットチャネルワードのブロックは、論理回路ＬＣによって出力ｏ1乃至ｏ6に供給され、チャネルワードはシフトレジスタ６４の６個のセルＹ1乃至Ｙ6に供給される。
変換ユニットＬＣによる２個の２ビットワードの２個の３ビットチャネルワードへの変換の後に、位置４個分の左側へのシフトがシフトレジスタ６２で行われ、位置６個分の左側へのシフトがシフトレジスタ６４で行われる。シフトレジスタ６２における位置４個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるために必要である。シフトレジスタ６４における位置６個分のシフトは発生された３ビットチャネルワードを出力するため必要である。
（ｄ，ｋ）シーケンスにおいてｋ−制約とは、チャネル信号内の２個の連続して生起する’１’の間に最大ｋ個までの’０’の連結が許容されることを意味する。
３個の連続して生起する２ビットワードの無修正変換はｋ−制約に違反する可能性がある。
一例として、組み替えられたソース信号内の２ビットワードのシーケンス’１１ １１ １１’は、無修正変換によって、３個の３ビットチャネルワード’０００ ０００ ０００’を生ずる。ｋが６、７若しくは８と一致するときに（ｄ，ｋ）シーケンスが獲得されるならば、このような３個の３ビットチャネルワードは発生してはならない。
別の例として、２ビットワードのシーケンス’１１ １１ １０’が無修正変換によって３個の３ビットワード’０００ ０００ ００１’を生ずる場合を考える。この３個の３ビットチャネルワードの組合せはｋ＝６若しくはｋ＝７の制約を充足しない。また、この３個の３ビットチャネルワードの組合せは、’０’で終了した先行のチャネルワードの後に続く可能性があるので、ｋ＝８の制約に違反するかもしれない。さらに、この組合せは’１’で終了するので、この組合せの後に’１’で始まる３ビットチャネルワードが続くならば、ｄ＝１の制約に違反する場合がある。同様の説明は、２ビットワードのシーケンス’０１ １１ １１’に対しても有効である。
更に別の例は、２ビットワードのシーケンス’０１ １１ １０’が無修正変換によって３個の３ビットチャネルワード’１００ ０００ ００１’を生ずる場合である。この組合せは、上記と同じ方法でｄ＝１の制約に違反する可能性がある。
このような組合せの出現は検出されるので、修正符号化が行われる。したがって、図８の変換器は、２ビットワードの３ビットチャネルワードへの通常の符号化、並びに、表IIに準拠した修正符号化の他に、上記組合せを検出することが可能であり、チャネル信号内のｋ−制約が充足される修正符号化を実現することができる。
シフトレジスタ６２のセルＸ1乃至Ｘ6の出力は検出ユニット７０の対応した入力に接続されるので、チャネル信号Ｃ内でｋ−制約に違反することになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ2に制御信号を供給するよう適合される。
より詳細に説明すると、検出ユニット７０は、セルＸ1乃至Ｘ6が、表IIIに与えられたいずれかの６ビットシーケンスを含むかどうかを検出し、第２制御信号を出力Ｏ2に発生させる。
以下の表IIIの左側の列に与えられたいずれかの組合せと一致する３個の２ビットワードの組合せが６個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IIIに掲載された修正符号化に従って組合せの変換を行う。
表IIIに従った符号化を用いて得られた３個の３ビットチャネルワードのブロックは、論理回路ＬＣによって出力ｏ1乃至ｏ9に供給され、チャネルワードはシフトレジスタ６４の９個のセルＹ1乃至Ｙ9に供給される。
変換ユニットＬＣによる３個の２ビットワードの３個の３ビットチャネルワードへの変換の後に、位置６個分の左側へのシフトがシフトレジスタ６２で行われ、位置９個分の左側へのシフトがシフトレジスタ６４で行われることがわかる。シフトレジスタ６２における位置６個分のシフトは、シフトレジスタ６２、すなわち、変換器に次の変換の準備をさせるために必要である。シフトレジスタ６４における位置９個分のシフトは発生された３個の３ビットチャネルワードを出力するため必要である。
組み替えられた複合ソース信号を符号化するために更に必要なことは、チャネル信号内の繰り返し最小変化ランレングスが制限されることである。繰り返し最小変化ランレングスは、’０’と’１’の間で連続して生起する変化のシーケンス、すなわち、ｄ−制約が１の場合には、シーケンス’．．．０１０１０１０１０１０．．．’の長さとして定義される。一例として、ビットシーケンス’００ ０１ ００ １０’は、表IIを使用した変換後にビットシーケンス’１０１ ０１０ １０１ ０１０’を生ずる。同様にして、ビットシーケンス’１０ ０１ ００ ０１’は、表IIを使用した変換後にビットシーケンス’００１ ０１０ １０１ ０１０’を生ずる。このようなシーケンスは受信器におけるビット検出を低下させる。そのため、０１シーケンスの長さの制限が必要とされる。
シフトレジスタ６２のセルＸ1乃至Ｘ8の出力は検出ユニット７０の対応した入力に接続されるので、繰り返し最小変化ランレングスが制限されるという条件に違反することになる場合に、検出ユニット７０は組み替えられた複合ソース信号の直列ビットストリーム内で位置を検出することができ、この検出に応じて出力Ｏ3に制御信号を供給するよう適合される。
より詳細に説明すると、検出器７０は、セルＸ1乃至Ｘ8が以下の表IVに与えられたいずれかの８ビットシーケンスを含むかどうかを検出し、第３制御信号を出力Ｏ3に発生させる。
以下の表IVの左側の列に与えられたいずれかの組合せと一致する４個の２ビットワードの組合せが８個のセル位置Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7、Ｘ8に出現したことが検出ユニット７０によって検出されると直ちに、論理回路ＬＣは以下の表IVに掲載された修正符号化に従ってこの組合せを表IVの右側の列に与えられた１２ビットのビットシーケンスに変換する。
チャネルワードのビットストリームはＮＲＺＩ（ノンリターン・ツー・ゼロインバース）表記であることに注意する必要がある。ＮＲＺＩとは、１個の’１’がチャネル信号を磁気記録媒体に記録する書き込み電流に変化を生じさせることを意味する。
上記の通り、修正符号化が必要とされる状況は、組み替えられた複合ソース信号内の２ビットワードから検出ユニット７０によって検出される。この検出は発生されたチャネルワードに基づいて行えることに注意する必要がある。この点に関しては米国特許第５，４７７，２２２号の図２ｂを参照せよ。
図９には、修正符号化が必要とされる状況の検出が表Ｉによる無修正符号化により発生されたチャネルワードに基づいて行われる変換器の別の実施例が示されている。
図９の変換器は、論理回路ＬＣ’において表Ｉに従う無修正符号化を用いて獲得された４個の連続して生起する３ビットチャネルワードを受信する１２個の入力を有する検出器７０’を含む。検出器７０’は、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ6の２個の連続して生起する３ビットチャネルワードが、表IIの中央の無修正符号化の列に与えられた４個の６ビットシーケンスの中の一つと一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。スイッチング信号は、シフトレジスタ６４’のスイッチング信号入力６５に供給される。アドレス信号ＡＤはＲＯＭ７７のアドレス信号入力７６に供給される。検出器７０’は、表IIの中央の列内の４個の６ビットシーケンスの中の対応したシーケンスの検出に応じて、４個の実現可能なアドレス信号ＡＤ１乃至ＡＤ４の中の１個のアドレス信号を発生させる。一例として、アドレス信号ＡＤ１は、検出器７０’がシーケンス’１０１１０１’を検出したときに発生され、アドレス信号ＡＤ４は６ビットシーケンス’００１１００’が検出されたときに発生される。ＲＯＭ７７は、表IIの右側の列に示された６ビットシーケンスを格納する。アドレス信号ＡＤ１を受信したとき、ＲＯＭは６ビットシーケンス’１００ ０１０’を出力ｏ1乃至ｏ6に供給し、アドレス信号ＡＤ２の受信時に、ＲＯＭは６ビットシーケンス’１０１ ０１０’をこれらの出力に供給する。アドレス信号ＡＤ３を受信したとき、ＲＯＭは６ビットシーケンス’０００ ０１０’を上記の出力に供給し、アドレス信号ＡＤ４の受信時に、ＲＯＭは６ビットシーケンス’００１ ０１０’をこれらの出力に供給する。シフトレジスタ６４’の各記憶場所は２個の入力を有し、一方は対応した論理回路ＬＣ’の出力に接続され、他方は対応したＲＯＭ７７の出力に接続される。入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置６個分だけ左にシフトする。その結果として、修正された６ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
検出器７０’は、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ9の３個の連続して生起する３ビットチャネルワードが、表IIIの中央の無修正符号化の列に与えられた４個の９ビットシーケンスの中の一つと一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。検出器７０’は、表IIの中央の列内の４個の９ビットシーケンスの中の対応したシーケンスの検出に応じて、４個の実現可能なアドレス信号ＡＤ５乃至ＡＤ８の中の１個のアドレス信号を発生させる。一例として、アドレス信号ＡＤ５は、検出器７０’がシーケンス’０００ ０００ ０００’を検出したときに発生され、アドレス信号ＡＤ８はシーケンス’１００ ０００ ０００’が検出されたときに発生される。ＲＯＭ７７は、表IIIの右側の列に示された９ビットシーケンスを格納する。アドレス信号ＡＤ５を受信したとき、ＲＯＭは９ビットシーケンス’０００ ０１０ ０１０’を出力ｏ1乃至ｏ9に供給し、アドレス信号ＡＤ６の受信時に、ＲＯＭは９ビットシーケンス’００１ ０１０ ０１０’をこれらの出力に供給する。アドレス信号ＡＤ７を受信したとき、ＲＯＭは９ビットシーケンス’１０１ ０１０ ０１０’を上記の出力に供給し、アドレス信号ＡＤ８の受信時に、ＲＯＭは９ビットシーケンス’１００ ０１０ ０１０’をこれらの出力に供給する。
入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置９個分だけ左にシフトする。その結果として、修正された９ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
検出器７０’は、さらに、無修正符号化を用いて獲得された回路ＬＣ’の出力ｏ1乃至ｏ12の４個の連続して生起する３ビットチャネルワードが、’１０１ ０１０ １０１ ０１０’又は’００１ ０１０ １０１ ０１０’の２通りの１２ビットシーケンスの一方と一致するかどうかを検出する。一致する場合、検出器７０’は出力７２にスイッチング信号を送出し、アドレス信号ＡＤを出力７２’に送出する。検出器７０’は、上記の２個の１２ビットシーケンスの中の対応した一方のシーケンスの検出に応じて、２個の実現可能なアドレス信号ＡＤ９又はＡＤ１０の中の一方のアドレス信号を発生させる。一例として、アドレス信号ＡＤ９は、検出器７０’がシーケンス’１０１ ０１０ １０１ ０１０’を検出したときに発生され、アドレス信号ＡＤ１０は１２ビットシーケンス’００１ ０１０ ０１０ １０１’が検出されたときに発生される。ＲＯＭ７７は、表IVの右側の列に示された１２ビットシーケンスを格納する。アドレス信号ＡＤ９を受信したとき、ＲＯＭは１２ビットシーケンス’１００ ０１０ ０１０ ０１０’を出力ｏ1乃至ｏ12に供給し、アドレス信号ＡＤ１０の受信時に、ＲＯＭは１２ビットシーケンス’０００ ０１０ ０１０ ０１０’をこれらの出力に供給する。
入力７５に供給されるスイッチング信号に応じて、シフトレジスタは下側の入力に与えられる情報を受け、その内容を位置１２個分だけ左にシフトする。その結果として、修正された１２ビットシーケンスがシフトレジスタ６４’によって出力６８に供給される。
通常の状況において、制約が全く違反されていないとき、無修正変換が表Ｉに従って実行され、スイッチング信号は出現しないので、シフトレジスタは論理回路ＬＣ’によって供給されたビットをシフトレジスタ６４’の上側入力を介して受容する。
上記の通り、１個の２ビットワードを１個の３ビットチャネルワードに変化する他の変換ルールを実現しても構わない。それらの変換ルールを以下の３種類の表に掲載する。
図１０には、図１又は２の符号化装置によって発生されたチャネル信号をバイナリソース信号のレプリカに復号化する復号化装置の一実施例が示されている。復号化装置は、ｍビットチャネルワードのシーケンスにより構成されたチャネル信号を受信する入力端子８０を有する。入力端子８０は変換ユニット８４の入力８２に接続され、変換ユニットは再組み替えユニット９０の入力８８に接続された出力８６を有する。再組み替えユニット９０の出力９２は削除ユニット９６の入力９４に接続され、削除ユニット９６は復号化装置の出力端子１００に接続された出力９８を有する。
再変換ユニット８４は、チャネル信号内のｐ個の連続したｍビットチャネルワードの連続して生起するブロックを、対応したｐ個の連続したｎビットワードの連続して生起するブロックに変換するよう構成される。出力８６におけるｎビットワードのデータストリームは、組み替えられた複合バイナリソース信号のレプリカであり、ｑビット併合用ワードは組み替えられた複合バイナリソース信号内の等距離位置に存在し、組み替えら得た信号内の連続して生起するｑビット併合用ワードは、組み替えられた複合バイナリソース信号内のｘ．ｎビットのグループによって分離される。再組み替えユニット９０は、上記組み替えられた複合バイナリソース信号のレプリカ内のｘ．ｎビットのグループの中の２番目のグループ毎に再組み替え動作を行うように、より詳細には、２番目のｘ．ｎビットのグループをｘ．ｎビットの上記グループ内の別の位置に再配置するように構成される。これにより、複合バイナリソース信号のレプリカが出力９２に生じる。削除ユニット９６は、複合バイナリソース信号のレプリカ内に存在するｑビット併合用ワードを削除し、これにより、出力９８にバイナリソース信号のレプリカを発生し、個のレプリカは出力端子１００に供給される。
ｘは１以上の整数であり、ｎ及びｑは、
ｎ＝２ｑ かつ ｑ≧１
が成り立つ整数であり、ｍ及びｐは、
ｍ＞ｎ＞１， ｐ≧１
なる整数であり、ｐは可変であることに注意する必要がある。
再組み替え動作は、複合バイナリソース信号のレプリカがバイナリソース信号のレプリカ内のｎビットワードと揃えられるように、ｐビットを再配置するステップを含む。
図１１は、図１０の復号化装置の僅かに変形された例を示す図である。図１１に示された復号化装置は、３ビットチャネルワードにより構成されたチャネル信号を、２ビットソースワードにより構成されたバイナリソース信号のレプリカに変換する。チャネル信号は、細長い形若しくはディスク形の磁気記録媒体３６の形式、若しくは、光ディスク３６’のような光学式記録媒体の形式で、記録媒体のトラックからチャネル信号を読み取ることにより獲得される。読み取りヘッド１０４を含む読み取りユニット１０２が設けられ、この読み取りヘッド１０４は、信号を磁気記録媒体上に記録する場合に磁気時期読み取りヘッドであり、信号を光学式記録媒体に記録する場合に光学式書き込みヘッドである。
このようにして獲得されたチャネル信号は、チャネル信号内のｐ個の連続したｍビットチャネルワードの連続して生起するブロックを、組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの対応した連続して生起するブロックに変換するよう適合した再変換ユニット８４’において変換される。再組み替えユニット９０’は、複合バイナリソース信号のレプリカを獲得するため、ｘ．ｎビットの２番目のグループ毎の１ビットを、図４ｄ及び４ｅ、又は、図５ｄ及び５ｅのいずれかに図示された組み替えに従って別の位置に再組み替えするよう適合する。削除ユニット９６’は、バイナリソース信号のレプリカを獲得するため、複合バイナリソース信号のレプリカから１ビット併合用ワードを削除する。
１ビットｂ7を、図４ｄ及び４ｅに示されたように元の位置に再組み替えする再組み替えユニット９０’は、図７に示されたような組み替えユニットの形式でも構わない。
ライン４６上の制御信号の影響に基づいて、スイッチ４２及び４４は、共にポジションａ−ｃをとるので、入力７に供給された組み替えられた複合ソース信号のレプリカの直列データストリームは、そのまま出力９に供給される。このようにして、ワードｒｗ1及びｒｗ2と、併合用ワードｍｗ0は、出力９に供給される。ライン４６上の制御信号の影響で、スイッチ４２はポジションａ−ｂに切り替わり、同時に、ワードｒｗ3のビットｂ7が入力７に出現する。さらに、ライン４８上の制御信号の影響を受け、このビットｂ7がメモリＭに格納される。次に、ワードｒｗ3が出現した後、スイッチ４２は、再びポジションａ−ｃに切り換えられるので、ワードｒｗ3、ｒｗ4、．．．等は、出力９に供給される。これは、ワードｒｗi+4が入力７に現れ、このワードのビットｂ6が出力９に供給されるまで続けられる。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｂに切り換えられるので、メモリＭに格納されたビットｂ7は出力に供給される。次に、ライン４６上の制御信号の影響で、スイッチ４４はポジションａ−ｃに切り換えられるので、入力７に現れる併合用ワードｍｗ1と連続して生起するワードｒｗi+5、ｒｗi+6，．．．等は、出力９に供給され得る。このようにして、ワードｒｗ3内のビットｂ7は、複合バイナリ信号のレプリカの直列データストリームの元の位置に実際に挿入される。これは、これは、組み替えられた複合バイナリソース信号のレプリカ内の４８個の連続して生起するソースワードの２番目のグループ毎に行われる。
図５ｄ及び５ｅに示されるように、１ビットｂ0を元の位置に組み替える再組み替えユニット９０’は、図６に示された組み替えユニットの形式でも構わない。
ライン４６上の制御信号の影響に基づいて、スイッチ４２及び４４は共にポジションａ−ｂをとり、ライン４８上の制御信号の影響で、ワードｒｗiはシフトレジスタ４０に格納され、シフトレジスタ４０内で図６の右側にさらにシフトされる。ワードの記憶はワードｒｗ1、及び、引き続いて生起するワードを記憶することによって行われる。情報の記憶は、ワードｒｗ2がメモリ記憶場所Ｍ47及びＭ44に記憶され、併合用ワードｍｗ0がメモリ記憶場所Ｍ43に記憶されるまで続けられる。ライン４８上に連続して生起する５個のクロック信号は、ワードｒｗ1及びｒｗ2、並びに、併合用ワードｍｗ0をシフトレジスタ４０から送り出し、出力９に供給する。このとき、シフトレジスタは、記憶場所Ｍ47に格納されたビットｂ1を含む。また、ワードｒｗi+4のビットｂ0は入力７に与えられる。
ライン４６上の制御信号の影響によって、スイッチ４２及び４４はポジションａ−ｃに切り換えられるので、ビットｂ0が出力９に供給される。次に、スイッチ４２及び４４はポジションａ−ｂに再び切り換えられ、記憶場所Ｍ47に格納されたビットｂ1と、シフトレジスタ４０に格納された後続のワードｒｗ4、ｒｗ5、．．．とが出力９に供給され得る。かくして、ビットｂ0は、複合信号のレプリカの直列データストリーム内の元の位置に実際に挿入される。これは、組み替えられた複合バイナリソース信号内の４８個の連続して生起するソースビットの２番目のグループ毎に行われる。
図４の例では、ソースワードｓｗ3のビットｂ6は組み替えステップで再配置されているが、ビットｂ6を元の位置に再配置するため対応した再組み替えステップが行われるべきことがわかる。また、図５の例では、ビットｂ1は組み替えステップで再配置されているが、ビットｂ1を元の位置に再配置するため対応した再組み替えステップが実行されるべきである。
また、再組み替えステップは削除ステップの前のステップとして説明されていることに注意する必要がある。しかし、再組み替えステップは削除ステップの後に行われてもよく、或いは、削除ステップと同時に行われても構わないことに注意する必要がある。
図１２は、組み替えられた複合バイナリソース信号のレプリカを獲得するためチャネル信号を復号化する図１１の再変換ユニット８４’の一実施例を示す図である。変換ユニット８４’は、チャネル信号を受信する入力１５０を有する。入力１５０は、シフトレジスタ１５１の入力１５６に接続され、シフトレジスタ１５１は、１２個のセルＹ1乃至Ｙ12を有する。シフトレジスタ１５１は、直列−並列変換器として機能するので、４個の３ビットチャネルワードのブロックが論理回路１５２の入力ｉ1乃至ｉ12に供給される。論理回路１５２は、上記の４種類の表Ｉ、II、III及びIVを含む。論理回路１５２の出力はシフトレジスタ１５４のセルＸ1乃至Ｘ8の入力に接続され、シフトレジスタ１５４は出力端子１５５に接続された出力１５７を有する。検出回路１５３は、参照番号１６０で概略的に示され入力ｉ1乃至ｉ9を有し、これらの入力は、シフトレジスタ１５１のセルＹ4乃至Ｙ12の出力にそれぞれ接続され、検出回路の出力ｏ1、ｏ2及びｏ3はそれぞれ論理回路１５２の制御入力ｃ1、ｃ2及びｃ3に接続される。検出回路１５３は、
（ａ）シフトレジスタ１５１のセルＹ4乃至Ｙ12内のビットパターン’０１０ ０１０ ０１０’を検出し、
（ｂ）セルＹ10、Ｙ11及びＹ12内のビットが’０１０’と一致しない場合に、シフトレジスタ１５１のセルＹ4乃至Ｙ9内のビットパターン’０１０ ０１０’を検出し、
（ｃ）ビットセルＹ7、Ｙ8及びＹ9が’０１０’と一致しない場合に、セルＹ4、Ｙ5及びＹ6内のビットパターン’０１０’を検出することができる。
ビットパターン’０１０ ０１０ ０１０’の検出時に検出回路１５３は出力ｏ1に制御信号を発生させ、セルＹ4乃至Ｙ9のビットパターン’０１０ ０１０’の検出時に検出回路１５３は出力Ｏ2に制御信号を発生させ、セルＹ4乃至Ｙ6のビットパターン’０１０’の検出時に検出回路１５３は出力Ｏ3に制御信号を発生させ、一方、セルＹ4乃至Ｙ12内にビットパターン’０１０’が存在しないとき、検出回路は出力に制御信号を発生させない。
制御信号が存在しない場合、論理回路１５２は、セルＹ1、Ｙ2及びＹ3に格納された３ビットチャネルワードを、変換表Ｉに従って対応した２ビットワードに変換し、２ビットワードをセルＸ1及びＸ2に供給する。入力ｃ3に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ6に格納された２個の３ビットチャネルワードを、変換表IIに従って２個の２ビットワードのブロックに変換し、２個の２ビットワードをセルＸ1乃至Ｘ4に供給する。入力ｃ2に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ9に格納された３個の３ビットチャネルワードのブロックを、変換表IIIに従って３個の２ビットワードのブロックに変換し、３個の２ビットワードをセルＸ1乃至Ｘ6に供給する。入力ｃ1に制御信号が存在する場合、論理回路１５２は、セルＹ1乃至Ｙ12に格納された４個の３ビットチャネルワードのブロックを、変換表IVに従って４個の２ビットワードのブロックに変換し、４個の２ビットワードをセルＸ1乃至Ｘ8に供給する。
このようにチャネル信号の直列データストリームは組み替えられた複合バイナリソース信号のレプリカに変換される。
図１４は、ソース信号に関して行われる別の組み替えスキームの説明図である。本実施例の場合、組み替えは整数個のソースワードのグループに基づいて行われない。本例では、組み替えはソース信号のｙビットの２番目（一つおき）のグループ毎に行われる。本例では、図１３に示されるようにｙ＝４５とする。
図１３ａには、バイナリソース信号の直列データストリームが示されている。図１３ｂには、併合用ワードｍｗ0をソースワードｓｗ1の前に挿入し、併合用ワードｍｗ1をソースワードｓｗiの前に挿入する様子が示されている。組み替えステップは、バイトＢ5のビットｂ4、すなわち、ワードｓｗ23の第１ビットを再配置することにより実現される。この併合及び組み替えステップの結果は図１３ｂの信号によって示され、２ビットワードｗ1、ｗ2、．．．、ｗi、ｗi+1、．．．の形式で組み替えられた複合信号が表示される。併合用ワードｍｗ0の挿入は、実際上、ソース信号内のソースワードが２ビットに亘ってシフトされ、バイトＢ5のビットｂ4がワードｗ1の第２ビット位置に格納されることを意味する。これは、図１３ｂに矢印１５４によって概略的に示されている。後続のソースワードｓｗ1、ｓｗ2、．．．はビット位置２個分ずつシフトされる。図１３ａに示されたｙビットの３番目のグループにおいて、グループの最後のビットはグループ内の第１ビットの前方の位置までシフトされる。これは、図１３ａおよび１３ｂに矢印１５４’によって概略的に示されている。
すべての場合において、図１３ｂの組み替えられた複合信号内の２ビットワードと、図１３ａのソース信号内のソースワードｓｗとの間の境界は揃えられる。
組み替えられた複合信号の２ビットワードを３ビットチャネルワードに変換することにより、図１３ｃに概略的に示されたチャネル信号が生成される。後続の再変換によって、図１３ｄに示されるような組み替えられた複合信号のレプリカが得られる。次に、併合用ワードが組み替えられた複合信号のレプリカから削除される。すなわち、ワードｒｗ1の第１ビット、ワードｒｗ24の第１ビット及びワードｒｗi+1の第１ビットが削除される。
また、ワードｒｗ1の第２ビット位置のビットｂ4は、矢印１５６で示されるようにワードｒｓｗ23の第１ビット位置に再配置され、矢印１５６’は、４５ビットの３番目のグループ内のビットｂjが元の位置に再配置される様子を示している。
変換／再変換ステップ中に発生する誤りは、図１３ｄの組み替えられた複合信号のレプリカに誤りを含むワードｒｗiを生ずる。図１３ｄの信号内のワードｒｗiと、図１３ｅの信号内のワードｒｓｗiの間の境界は揃えられているので、このような誤りは１個の２ビットワード、すなわち、１バイトだけで発生し、誤り伝搬が起きない。
組み替えステップは併合ステップの後に続くステップとして説明したが、組み替えステップは併合ステップよりも先に行ってもよく、或いは、併合ステップと同時に行っても構わないことに注意する必要がある。
上記の本発明の説明は、本発明の好ましい実施例を参照して行われているが、本発明は上記実施例に制限されないことに注意する必要がある。当業者は、特許請求の範囲に記載された本発明の範囲を逸脱することなく、容易に種々の変形をなし得る。一例として、図１２の変換ユニットは、検出器１５３が図１２に示されるように符号化された情報からではなく、復号化された情報から種々の修正された復号化状況を検出するよう変換ユニットに変更することができる。
また、本願発明は、新規の特徴毎に、並びに、新規の特徴のあらゆる組合せに見いだされる。
Claims (29)
- 連続したｎビットソースワードのシーケンスを含むバイナリソース信号のデータビットのストリームを、連続したｍビットチャネルワードのシーケンスを含むバイナリチャネル信号のデータビットのストリームに符号化する装置において、
上記バイナリソース信号を受信する入力手段と、
上記バイナリソース信号若しくは組み替えられたバイナリソース信号と一致する第１の入力信号を受信し、制御信号に応じて、上記第１の入力信号内のｙ個の連続したビットの連続して生起するグループの間毎にｑビット併合用ワードを併合する併合手段と、
上記制御信号を発生させる制御信号発生手段と、
上記バイナリソース信号又は上記併合手段で上記ｑビット併合用ワードと併合されたバイナリソース信号と一致する第２の信号を受信し、上記併合手段における併合処理と組み合わされることによって、ｙ、ｎ及びｑが
ｙ＞１、ｎ＞１及びｑ≧１
を満たす整数を表すとき、ｎビットワードのシーケンスを含む組み替えられた複合バイナリソース信号を生じるように、ｙ個の連続したビットのグループの中の一つ置きのグループ毎に組み替え処理を行う組み替え手段と、
ｍ及びｐが
ｍ＞ｎ、ｐ≧１
を満たす整数であり、ｐが可変であるとき、上記組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの連続して生起するブロックを、上記バイナリチャネル信号内のｐ個の連続したｍビットワードの対応した連続して生起するブロックに変換することにより、上記組み替えられた複合バイナリソース信号を上記バイナリチャネル信号に変換する変換手段と、
上記バイナリチャネル信号を供給する出力手段とを具備し、
上記組み替え処理は、ｍビットチャネルワードへの変換に必要とされる併合用ワードを含む上記ｎビットワードを除いて、上記組み替えられた複合バイナリソース信号内の上記ｎビットワードは、上記組み替えられた複合バイナリソース信号内の上記ｎビットソースワードと揃えられ、
ｎ＝２ｑ
となるように、ｙ個の連続したビットの上記一つ置きのグループ毎に、上記グループ内のｑビットを上記グループ内の別の位置に再配置するステップを有することを特徴とする装置。 - ｘが１以上の整数を表すときに、
ｙ＝ｘ・ｎ
であり、ｙ個のビットの各グループはｘ個の連続したｎビットソースワードにより構成される請求項１記載の装置。 - 上記組み替え処理は、ｙ個の連続したビットの一つ置きのグループ毎に、ｙ個の連続したビットのグループ内の最後のｑ個のビットを上記ｙ個の連続したビットのグループ内の最初のビットよりも前の位置に再配置するステップを含む請求項１記載の装置。
- 上記組み替え処理は、ｘ個の連続したｎビットソースワードの一つ置きのグループ毎に、ｘ個の連続したソースワードのグループ内の最後のソースワードのｑ個のビットを、上記ｘ個の連続したソースワードのグループ内の最初のｎビットソースワードよりも前の位置に再配置するステップを含む請求項２記載の装置。
- 上記組み替え処理は、ｘ個の連続したｎビットソースワードの上記一つ置きのグループ内で、ｘ個の連続したソースワードのグループ内の最後のソースワードの最後のｑ個のビットを、ｘ個の連続したソースワード内の最初のｎビットソースワードの直前の位置に再配置するステップを含む請求項４記載の装置。
- 上記組み替え処理は、ｙ個の連続したビットの一つ置きのグループ内で、グループ内の最初のｑ個のビットを、ｙ個の連続したビットの上記グループ内の最後のビットの後の位置に再配置するステップを含む請求項１記載の装置。
- 上記組み替え処理は、ｘ個の連続したｎビットソースワードの一つ置きのグループ内で、ｘ個の連続したソースワードのグループ内の最初のソースワードのｑ個のビットを、ｘ個の連続したソースワードの上記グループ内の最後のｎビットソースワードに再配置するステップを含む請求項２記載の装置。
- 上記組み替え処理は、ｘ個の連続したｎビットソースワードの上記一つ置きのグループ内で、ｘ個の連続したソースワードのグループ内の最初のソースワードの最初のｑ個のビットをｘ個の連続したソースワードの上記グループ内の最後のｎビットソースワードの直後の位置に再配置するステップを含む請求項７記載の装置。
- 上記変換手段は、組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードのブロックを、対応したｐ個の連続したｍビットチャネルワードのブロックに変換するよう構成され、
上記組み替えられた複合バイナリソース信号のｐ個の連続したｎビットワードの各ブロックに対する変換はパリティ保存型である請求項１乃至８のうちいずれか一項記載の装置。 - 上記ｍ及びｎが
ｍ＝３・ｎ／２
を満たすことを特徴とする請求項１乃至９のうちいずれか一項記載の装置。 - 上記ｎは、
ｎ＝２
であることを特徴とする請求項１０記載の装置。 - 以下の２ビットワードからチャネルワードへの変換表
に従って、上記組み替えられた複合バイナリソース信号内の１個のワードを対応した１個のチャネルワードに変換するよう構成されていることを特徴とする請求項１１記載の装置。 - 上記変換手段は、ｄ＝１であるときに、（ｄ，ｋ）シーケンスの形式のチャネル信号を獲得するため、組み替えられた複合バイナリソース信号内の２ビットワードを対応した３ビットチャネルワードに変換するよう構成され、
１個の２ビットワードの対応した１個のチャネルワードへの符号化がチャネルワード境界でｄ−制約に違反する位置を上記組み替えられた複合バイナリソース信号のビットストリーム内で検出し、検出結果に応じて制御信号を供給する手段が更に設けられ、
上記制御信号が存在しない場合に、上記変換手段は、組み替えられた複合バイナリソース信号内の１個の２ビットワードを、対応した３ビットチャネルワードに変換するよう構成され、
各２ビットワードに対する変換はパリティ保存型であることを特徴とする請求項１１又は１２記載の装置。 - 組み替えられた複合バイナリソース信号内の２個の連続したワードの変換中に制御信号が存在する場合に、上記変換手段は、上記２個の連続した２ビットワードのブロックを２個の対応した３ビットチャネルワードのブロックに変換するよう構成され、ｄ＝１制約を保存するため、２ビットワードのブロック内の２個のワードの中の一方が、１個の２ビットワードを変換するため使用された４個のチャネルワードの中の何れのチャネルワードとも一致しない３ビットチャネルワードに変換され、
上記制御信号が存在する場合に、上記変換手段は、２個の連続して生起する２ビットワードのブロックを対応した２個の連続して生起する３ビットチャネルワードに変換するよう構成され、
上記２個の連続して生起する２ビットワードに対する変換はパリティ保存型であることを特徴とする請求項１３記載の装置。 - 上記変換手段は、以下の２ビットワードのブロックから２チャネルワードのブロックへの変換表
に従って、２個の連続した２ビットワードのブロックを２個の連続した３ビットチャネルワードのブロックに変換するよう構成されていることを特徴とする請求項１４記載の装置。 - ｋが５以上の値を有するとき、
１個の２ビットワードの１個の３ビットチャネルワードへの符号化がｄ−制約に違反する位置を上記組み替えられた複合バイナリソース信号のビットストリーム内で検出し、検出結果に応じて第２の制御信号を供給する手段を更に設けられ、
組み替えられた複合バイナリソース信号内の３個の連続した２ビットワードの変換中に上記第２の制御信号が存在する場合に、上記変換手段は、上記３個の連続した２ビットワードのブロックを対応した３個の連続した３ビットチャネルワードのブロックに変換するよう構成され、
３個の２ビットワードのブロックに対する変換はパリティ保存型であり、
上記変換手段は、ｋ−制約を維持するため、３個の２ビットワードのブロック内の３個のワードの中の２個のワードを、１個の２ビットワードを変換するため使用された４個のチャネルとは一致しない対応した３ビットチャネルワードに変換するよう構成されていることを特徴とする請求項１４又は１５記載の装置。 - 上記変換手段は、以下の３個の２ビットワードのブロックから３チャネルワードのブロックへの変換表
に従って、３個の連続した２ビットワードのブロックを３個の連続した３ビットワードのブロックに変換することを特徴とする請求項１６記載の装置。 - バイナリチャネル信号のデータビットのストリームをバイナリソース信号のデータビットのストリームに復号化する装置において、
ｙは１以上の整数であり、ｎ及びｑが
ｎ＝２ｑ 及び ｑ≧１
を満たす整数であり、ｍ及びｐが
ｍ＞ｎ＞１、ｐ≧１
を満たす整数であり、ｐが可変であるときに、
上記バイナリチャネル信号を受信する手段と、
上記チャネル信号内のｐ個の連続したｍビットチャネルワードの連続して生起するブロックを、組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの対応した連続して生起するブロックに変換することにより、上記バイナリチャネル信号を組み替えられた複合バイナリソース信号に変換するよう構成され、ｑビット併合用ワードが上記組み替えられた複合バイナリソース信号内の等距離位置に存在し、上記組み替えられた信号内の連続して生起するｑビット併合用ワードが上記組み替えられた複合バイナリソース信号内のｙ個のビットのグループによって分離されている、上記バイナリチャネル信号を複合バイナリソース信号に変換する再変換手段と、
ｙ個のビットの一つ置きのグループのｑ個のビットを上記ｙ個のビットのグループ内の別の位置に再配置することにより、上記組み替えられた複合バイナリソース信号のｙ個のビットの一つ置きのグループ毎に再組み替え処理を実行する再組み替え手段と、
上記再組み替え手段における再組み替え処理と組み合わされたステップによってｎビットソースワードのシーケンスを含むバイナリソース信号が得られるように、上記ｑビット併合用ワードを削除する削除手段と、
上記バイナリソース信号を供給する出力手段とにより構成される装置。 - ｘが１以上の整数を表すときに、
ｙ＝ｘ・ｎ
であり、ｙ個のビットの各グループはｘ個の連続したｎビットソースワードにより構成される請求項１８記載の装置。 - 上記再組み替え処理は、ｙ個のビットの一つ置きのグループにおいて、ｙ個のビットのグループの最初のｑ個のビットを上記ｙ個のビットのグループ内の最後のビットよりも後の位置に再配置するステップを含む請求項１８記載の装置。
- 上記組み替え処理は、組み替えられた信号内のｙ個のビットの一つ置きのグループにおいて、ｙ個のビットのグループの最初のｑ個のビットを、ｙ個のビットの上記グループの最後のｑ個のビットの前の位置に再配置するステップを含む請求項１８記載の装置。
- 上記組み替え処理は、組み替えられた信号内のｙ個のビットの一つ置きのグループにおいて、ｙ個のビットのグループの最後のｑ個のビットを、ｙ個のビットの上記グループの最初のｑ個のビットの前の位置に再配置するステップを含む請求項１８記載の装置。
- 上記組み替え処理は、組み替えられた信号内のｙ個のビットの一つ置きのグループにおいて、ｙ個のビットのグループの最後のｑ個のビットを、ｙ個のビットの上記グループの最初のｑ個のビットの後の位置に再配置するステップを含む請求項１８記載の装置。
- 記録媒体上のトラックにチャネル信号を記録する記録装置であって、
請求項１乃至１７のうちいずれか一項記載の符号化する装置と、
上記符号化する装置によって発生された上記チャネル信号を上記記録媒体上の上記トラックに書き込む書き込み手段とを有することを特徴とする記録装置。 - 上記チャネル信号を上記記録媒体上の上記トランクに書き込む前に、上記チャネル信号をプレ符号化する１Ｔプレ符号化手段を更に有する請求項２４記載の記録装置。
- 請求項２４又は２５記載の記録装置によって得られる記録媒体。
- 光学式記録媒体であることを特徴とする請求項２６記載の記録媒体。
- 記録媒体上のトラックからチャネル信号を再生する再生装置であって、
請求項１８乃至２３のうちいずれか一項記載の復号化する装置と、
上記トラックから上記チャネル信号を読み取る読み取り手段とを有する再生装置。 - 連続したｎビットソースワードのシーケンスを含むバイナリソース信号のデータビットのストリームを、連続したｍビットチャネルワードのシーケンスを含むバイナリチャネル信号のデータビットのストリームに符号化する方法において、
上記バイナリソース信号を受信するステップと、
上記バイナリソース信号若しくは組み替えられたバイナリソース信号と一致する第１の入力信号を受信し、制御信号に応じて、上記第１の入力信号内のｙ個の連続したビットの連続して生起するグループの間毎にｑビット併合用ワードを併合するステップと、
上記制御信号を発生させるステップと、
上記バイナリソース信号又は上記併合するステップで上記ｑビット併合用ワードと併合されたバイナリソース信号と一致する第２の信号を受信し、上記併合するステップと組み合わされることによって、ｙ、ｎ及びｑが
ｙ＞１、ｎ＞１及びｑ≧１
を満たす整数を表すとき、ｎビットワードのシーケンスを含む組み替えられた複合バイナリソース信号を生じるように、ｙ個の連続したビットのグループの中の一つ置きのグループ毎に組み替え処理を行うステップと、
ｍ及びｐが
ｍ＞ｎ、ｐ≧１
を満たす整数であり、ｐが可変であるとき、上記組み替えられた複合バイナリソース信号内のｐ個の連続したｎビットワードの連続して生起するブロックを、上記バイナリチャネル信号内のｐ個の連続したｍビットワードの対応した連続して生起するブロックに変換することにより、上記組み替えられた複合バイナリソース信号を上記バイナリチャネル信号に変換するステップと、
上記バイナリチャネル信号を供給するステップとを具備し、
上記組み替え処理は、ｍビットチャネルワードへの変換に必要とされる併合用ワードを含む上記ｎビットワードを除いて、上記組み替えられた複合バイナリソース信号内の上記ｎビットワードは、上記組み替えられた複合バイナリソース信号内の上記ｎビットソースワードと揃えられ、
ｎ＝２ｑ
となるように、ｙ個の連続したビットの上記一つ置きのグループ毎に、上記グループ内のｑビットを上記グループ内の別の位置に再配置するステップを有することを特徴とする方法。
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