JP3551359B2 - 変調装置、復調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル情報信号を、（１，７）ラン・レングス・リミテッド（以下、「（１，７）ＲＬＬ」と記す）制限をもつ記録符号系列で光ディスクや磁気ディスクなどの記憶媒体に記録するための変調装置とその復調装置に関する。
【０００２】
【従来の技術】
従来より、光ディスクあるいは磁気ディスクなどの記録媒体に、一連のディジタル情報信号を記録するための記録変調方式としては、（１，７）ＲＬＬがよく使われている。しかし従来から使われている（１，７）ＲＬＬでは、直流（ＤＣ）付近の信号成分抑圧が困難であり、ビットパタンによっては大きなＤＣ成分を生じ、例えば、サーボ信号帯域に情報信号成分のスペクトルが混入し、サーボ性能に悪影響が及ぶ問題が生ずる事が予想される。
【０００３】
これに対して、特開平６−１９５８８７号公報「記録符号変調装置」では、特定ビットパタンの繰り返しを防止する事で、ＤＣ成分の抑圧を図るための提案がなされている。また、特開平１０−３４０５４３号公報「エンコード装置、デコード装置、エンコード方法、及びデコード方法」では、（１，７）ＲＬＬ規則を乱さないように冗長ビットを挿入することで、ＤＣ成分の抑圧を図るための提案がなされている。
【０００４】
【発明が解決しようとする課題】
然るに、前者によると、ビット反転や、ランダマイズ等の手段によって特定パタンの繰り返しの低減は図れるものの、十分にＤＣ成分の抑圧をすることは困難である。また、後者によれば、ＤＣ成分の抑圧は前者に比べれば大きいものの、冗長ビットの挿入による記録容量の低下が生じてしまう。
本発明は上記の問題点に鑑みてなされたもので、冗長ビットを用いること無しにＤＣ成分の抑圧を図ろうとするものである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、次の（１）〜（３）の構成の変調装置、復調装置を提供する。
（１） 図１に示すように、４ビット単位の入力データ語Ｄ（ｋ）（但しｋは符号語単位でのある時間点を表す）を６ビット単位の出力符号語Ｃ（ｋ）に符号化する変換手段（符号化部）Ａ２を有し、前記変換手段Ａ２は、前記入力データ語Ｄ（ｋ）を前記出力符号語Ｃ（ｋ）にそれぞれ符号化するための符号化テーブルＡ２ａを複数（図８に示す４つの符号化テーブルＳ（ｋ）＝”０”〜”３”）備えており、前記各符号化テーブルＳ（ｋ）＝”０”〜”３”のそれぞれには前記各入力データ語Ｄ（ｋ）に対応する前記各出力符号語Ｃ（ｋ）と、次の前記入力データ語Ｄ（ｋ＋１）を符号化するために使用される符号化テーブルを指定する符号化テーブル指定情報（テーブル選択番号，Ｓ（ｋ＋１））とを備えており、前記各出力符号語Ｃ（ｋ）は２進数の出力データ列として順次直接結合しても（１，７）ＲＬＬ（ラン・レングス・リミテッド）規則を満足する出力符号語を出力可能な変調装置であって、
前記複数の符号化テーブルＳ（ｋ）＝”０”〜”３”から出力される複数の出力符号語Ｃ（ｋ）を選択出力することにより、ＤＳＶ（ディジタル・サム・バリエーション）制御が可能であることを特徴とする変調装置Ａ。
（２） 図２、 図８に示すように、前記複数の符号化テーブル（Ｓ（ｋ）＝”０”〜”３”）は、少なくとも第１，第２符号化テーブル（Ｓ（ｋ）＝”１”，”３”）を備えており、所定の入力データ語Ｄ（ｋ＋１）＝０〜３に対応する前記第１符号化テーブル（Ｓ（ｋ）＝”３”）上の第１出力符号語Ｃ（ｋ＋１）＝０１０１０１，０１０１０１，１００１０１，１００１０１と、前記所定の入力データ語Ｄ（ｋ＋１）＝０〜３と同一の入力データ語に対応する前記第２符号化テーブル（Ｓ（ｋ）＝”１”）上の第２出力符号語Ｃ（ｋ＋１）＝００１００１，００１００１，０００１０１，０００１０１とをそれぞれＮＲＺＩ変調した信号が逆極性であり、かつ出力符号語０１００００を出力した後に、前記第１，第２出力符号語Ｃ（ｋ＋１）のいずれを選択しても、選択された出力符号語Ｃ（ｋ＋１）は（１，７）ＲＬＬ規則を満足する出力符号語であって、
前記第１、第２出力符号語の選択手段（符号語選択肢有無検出回路）Ｂ１と、ＤＳＶ監視手段（符号化テーブルアドレス演算回路）Ｂ２とを具備し、
前記ＤＳＶ監視手段と前記選択手段とによって前記第１、第２出力符号語のいずれかを選択し、ＤＳＶ制御を行うことを特徴とする請求項１記載の変調装置。
（３） 図５、図６に示すように、請求項１又は請求項２に記載の変調装置Ａ，Ｂを用いて符号化された６ビット単位の符号語Ｃ（ｋ）を連続化した符号語列を、再生データ列に復調する復調装置Ｃであって、前記符号語列を６ビット毎の符号語に再構成する手段（シリアル／パラレル変換器Ｃ２）と、後続の符号語が前記複数の符号化テーブルのうち、どの符号化テーブルで符号化がなされるかを示す判定情報と、後続の符号語とを基にして、前記符号語列を再生データ列に復調する手段（復号テーブル・符号化テーブル演算器・選択器Ｃ４）とを有することを特徴とする復調装置。
【０００６】
【発明の実施の態様】
以下、図１〜図１０を参照して、本発明の実施形態を説明する。
図１は本発明の変調装置の基本構成図、図２は本発明の変調装置のブロック構成図、図３は図２に示す符号化部周辺のブロック構成図、図４は図２に示す変調装置の符号化動作を説明するためのフローチャート、図５は本発明の復調装置の基本構成図、図６は図５に示す復号テーブル，符号化テーブル演算器，選択器のブロック図、図７は４ビット単位のデシマル入力データ語に対応する６ビット単位のバイナリ出力符号語を表す図、図８は本発明の変調装置に用いられる４つの符号化テーブル”０”〜”３”の各内容を表す図、図９は本発明の変調装置における符号化過程を説明する図、図１０は本発明の復調装置に用いられる４つの復号化テーブル”０”〜”３”の各内容を表す図である。
【０００７】
さて、（１，７）ＲＬＬ制限を満足する６ビット単位の出力符号語の種類は図７のようになる。この符号語種類を基にした符号化テーブルＡ２ａの一例としては、図８に示すような４つの符号化テーブル（符号化テーブル番号Ｓ（ｋ）＝”０”〜”３”）が構成できる。Ｓ（ｋ）＝”０”〜”３”は、４つの符号化テーブルにそれぞれ割り当てられた符号化テーブル選択番号を表す。また、図８中のＳ（ｋ＋１）は、次の符号化を行うために用いる符号化テーブルを選択する符号化テーブル選択番号を表す。
【０００８】
例えば、図８、図９に示すように、４ビット単位の入力データ語Ｄ（ｋ）を符号化する場合について具体的に説明する。入力データ語Ｄ（ｋ）として「４，５，６，７，８（デシマル）」を用いる。符号化の初期状態では、説明を省略する同期語の挿入などの操作によって、符号化テーブルの初期選択番号を決定し、例えば、符号化テーブルＳ（ｋ）＝”０”が選択される。この符号化テーブルＳ（ｋ）＝”０”に、入力データ語Ｄ（ｋ）＝４を入力すると、出力符号語Ｃ（ｋ）＝１８（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝”１”が選択される。次に、選択された符号化テーブルＳ（ｋ）＝”１”に、入力データ語Ｄ（ｋ）＝５を入力すると、出力符号語Ｃ（ｋ）＝２（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝”２”が選択されることになる。以下同様に、符号化テーブルＳ（ｋ）＝”２”に入力データ語Ｄ（ｋ）＝６を入力すると、出力符号語Ｃ（ｋ）＝１８が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”３”が選択され、次に符号化テーブルＳ（ｋ）＝”３”に入力データ語Ｄ（ｋ）＝７を入力すると、出力符号語Ｃ（ｋ）＝４１が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”０”が選択され、そして、符号化テーブルＳ（ｋ）＝”０”に入力データ語Ｄ（ｋ）＝８を入力すると、出力符号語Ｃ（ｋ）＝１が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”１”が選択されることになる。
【０００９】
この結果、入力データ語Ｄ（ｋ）として「４，５，６，７，８（デシマル）」は出力符号語Ｃ（ｋ）として「０１００１０，００００１０，０１００１０，１０１００１，０００００１（バイナリ）」に符号化されて順次出力される。従って、前記した５つの出力符号語Ｃ（ｋ）を順次直接結合した一連の出力符号語列は、
０１００１０００００１００１００１０１０１００１０００００１
となり、（１，７）ＲＬＬの制限を満足する出力符号語列を得ることができる。
【００１０】
上述した符号化の手法を用いて符号化を行う変調装置が、図１に示す本発明の変調装置である。本発明の変調装置Ａは、図１に示すように、記録ブロック構成回路Ａ１、符号化部Ａ２、記録信号メモリＡ３を有している。符号化部Ａ２は符号化テーブルＡ２ａと１ワード遅延器Ａ２ｂとを備えている。符号化テーブルＡ２ａは前述した図８に示すような４つの符号化テーブル（符号化テーブル番号Ｓ（ｋ）＝”０”〜”３”）を備えている。１ワード遅延器Ａ２ｂは、後述するように符号化の際に選択された符号化テーブル選択番号Ｓ（ｋ＋１）に基いて、次の符号化を行う際に用いる符号化テーブルを指定する符号化テーブル番号Ｓ（ｋ）を生成し、これを符号化テーブルＡ２ａへ出力する。
【００１１】
前記した記録ブロック構成回路Ａ１は、連続する２進数の入力データ列を４ビット単位の入力データ語Ｄ（ｋ）（但しｋ＝４）に変換して、この入力データ語Ｄ（ｋ）を符号化部Ａ２へ出力する。
前記した符号化部Ａ２は、記録ブロック構成回路Ａ１から出力する４ビット単位の入力データ語Ｄ（ｋ）を、符号化テーブルＡ２ａを用いて、６ビット単位の出力符号語Ｃ（ｋ）に順次符号化した後に、この出力符号語Ｃ（ｋ）を記録信号メモリＡ３へ順次出力する。
この記録信号メモリＡ３は、符号化テーブルＡ２ａから出力する６ビット単位の出力符号語Ｃ（ｋ）を一旦メモリする。そして、記録信号メモリＡ３の出力側に接続される回路などに応じたデータ転送速度で、６ビット単位の出力符号語Ｃ（ｋ）を一連の出力符号語列として外部へ出力される。なお、本例では説明を省略するが、所定ビット単位毎に同期語を挿入する操作は、記録ブロック構成回路Ａ１、符号化部Ａ２でなされているものとする。
【００１２】
前記したように第２変換手段Ａ２は、入力データ語Ｄ（ｋ）を出力符号語Ｃ（ｋ）にそれぞれ符号化するための符号化テーブルＡ２ａを複数（図８に示す４つの符号化テーブルＳ（ｋ）＝”０”〜”３”）備えている。これら各符号化テーブルＳ（ｋ）＝”０”〜”３”のそれぞれには、各入力データ語Ｄ（ｋ）に対応する各出力符号語Ｃ（ｋ）と、次の入力データ語Ｄ（ｋ＋１）を符号化するために使用される符号化テーブルを指定する符号化テーブル選択番号Ｓ（ｋ＋１）とを備えている。また、各符号化テーブルＳ（ｋ）＝”０”〜”３”上における各出力符号語Ｃ（ｋ）は、前記した記録信号メモリＡ３から一連の出力符号語列として出力されて、この出力符号語列が２進数の出力データ列として順次直接結合しても、（１，７）ＲＬＬ規則を満足する出力符号語である。また、前記符号化テーブル選択番号Ｓ（ｋ＋１）は符号化する度に１ワード遅延器Ａ２ｂに供給される。この結果、１ワード遅延器Ａ２ｂは、４ビット単位の入力データ語Ｄ（ｋ）を６ビット単位の出力符号語Ｃ（ｋ）に符号化出力する度に、符号化テーブルＡ２ａが更新可能となる。
【００１３】
次に、前述した構成を有する本発明の変調装置Ａの要部を成す符号化テーブルＡ２ａについて、図８を用いて具体的に説明する。
【００１４】
前記した入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）は、上述した単発的な入力の段階では、入力データ語Ｄ（ｋ）によって指定された符号化テーブル選択番号Ｓ（ｋ＋１）に対応した符号化テーブルを用いて、次の出力符号語Ｃ（ｋ＋１）を符号化するだけで良い。
【００１５】
一方、前記した入力データ語を連続して入力する段階では、後述するように、連続した入力データ語を順次入力して、順次符号化した出力符号語を順次直接結合した状態で外部へ出力する際には、直前に外部へ出力されてしまった出力符号語列の最後端部に位置する出力符号語との整合性（極性の一致）を考慮したＤＳＶ制御を行った上で、この最後端部の出力符号語に直接結合する出力符号語を出力することが必要であることは言うまでもない。そこで、この一つの方法としては、入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）を２つ予め用意しておき、かつこの２つの出力符号語Ｃ（ｋ＋１）は互いに偶奇の関係（例えば一方の出力符号語Ｃ（ｋ＋１）には「１」のデータが偶数個あり、他方の出力符号語Ｃ（ｋ＋１）には「１」のデータが奇数個ある関係）としておく。これによって、直前に外部へ出力されてしまった出力符号語列の最後端部に位置する出力符号語の極性に一致する極性の出力符号語を、前記した２つの出力符号語Ｃ（ｋ＋１）から択一して、この択一した出力符号語を、この最後端部の出力符号語に直接結合するものである。
【００１６】
言い換えるならば、入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）は２つあり、この２つの出力符号語Ｃ（ｋ＋１）は互いに偶奇の関係がある。この結果、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係となるものである（換言すれば、一方の出力符号語Ｃ（ｋ＋２）の極性は「０」となり、他方の出力符号語Ｃ（ｋ＋２）の極性は「１」とするものである）。これによって、出力符号語列の最後端部に位置する出力符号語の極性に一致する極性の出力符号語を、２つの出力符号語Ｃ（ｋ＋１）から択一して、この択一した出力符号語を、この最後端部の出力符号語に直接結合すれば良い。
【００１７】
以下、上述したことを具体的に、下記（１）〜（４）に説明する。
（１） 図８において、入力データ語Ｄ（ｋ）＝１５で、符号化テーブルＳ（ｋ）＝”０”又は”３”のとき、出力符号語Ｃ（ｋ）＝０１００００をいずれも出力し、またテーブル選択番号Ｓ（ｋ＋１）はいずれも”３”となる。次の入力データ語Ｄ（ｋ＋１）に対する次の出力符号語Ｃ（ｋ＋１）は、いずれもテーブル選択番号Ｓ（ｋ）＝”３”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”３”における次の入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝０１０１０１，０１０１０１，１００１０１，１００１０１（いずれも「１」のデータが奇数個）である。他方、符号化テーブルＳ（ｋ）＝”１”における次の入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ）＝００１００１，００１００１，０００１０１，０００１０１（いずれも「１」のデータが偶数個）である。この結果、前述した符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ディジタル・サム・バリエーション動作の極性（以下、「ＤＳＶ極性」と記す）を反転することが可能である。
【００１８】
（２） 同様に、入力データ語Ｄ（ｋ）＝１４で、符号化テーブルＳ（ｋ）＝”０”又は”３”のとき、出力符号語Ｃ（ｋ）＝０１００００をいずれも出力し、またテーブル選択番号Ｓ（ｋ＋１）はいずれも”２”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”２”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝１００１００，１００１００，１００１００，１０１０１０，１０１０１０，１０１０１０，１０１０００，１０１０００，１０１０００である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝０００１００，０００１００，０００１００，００１０１０，００１０１０，００１０１０，００１０００，００１０００，００１０００である。この結果、前述した符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００１９】
（３） 同様に、入力データ語Ｄ（ｋ）＝１３で、符号化テーブルＳ（ｋ）＝”３”のとき、出力符号語Ｃ（ｋ）＝１０００００を出力し、またテーブル選択番号Ｓ（ｋ＋１）は”３”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”３”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ）は、いずれもＣ（ｋ）＝０１０１０１である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）は、いずれもＣ（ｋ＋１）＝００１００１である。この結果、前述した符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００２０】
（４） 同様に、入力データ語Ｄ（ｋ）＝１２で、符号化テーブルＳ（ｋ）＝”３”のとき、出力符号語Ｃ（ｋ）＝１０００００を出力し、またテーブル選択番号Ｓ（ｋ＋１）は”２”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”２”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝１０１０１０，１０１０１０，１０１０１０，１０１０００，１０１０００，１０１０００である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝００１０１０，００１０１０，００１０１０，００１０００，００１０００，００１０００である。この結果、前述した符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００２１】
このように、前記した条件を満たす入力データ語が符号化テーブルＡ２に連続して供給された場合には、符号化テーブルＡ２から順次出力する２つの出力符号語のいずれかを選択して（入れ替えて）これを用いることにより、出力符号語列のＤＳＶ極性の制御が可能となる。
【００２２】
上記した出力符号語列のＤＳＶ極性の制御を行うために好適な構成の変調装置が、図２に示す本発明の変調装置である。本発明の変調装置Ｂは、図２に示すように、符号語選択肢有無検出回路Ｂ１、符号化テーブルアドレス演算回路Ｂ２、符号化部Ｂ３、ＤＳＶ演算メモリ「０」Ｂ４、ＤＳＶ演算メモリ「１」Ｂ５、符号語メモリ「０」Ｂ６、符号語メモリ「１」Ｂ７、メモリ制御／符号語出力部Ｂ８、絶対値比較回路Ｂ９を有している。符号化部Ｂ３は、図３に示すように、符号化テーブルＡ２ａ、１ワード遅延器Ａ２ｂ、出力符号語振分回路Ｂ３ａとを備えている。前述したものと同一構成部分には同一符号を付しその説明を省略する。
【００２３】
出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ）が符号化テーブルＡ２ａから出力した時点において、この２つの出力符号語Ｃ（ｋ）を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ）１とに振り分けて出力する。出力符号語Ｃ（ｋ）０はＤＳＶ演算メモリ「０」Ｂ４及び符号語メモリ「０」Ｂ６にそれぞれ供給される。出力符号語Ｃ（ｋ）１はＤＳＶ演算メモリ「１」Ｂ５及び符号語メモリ「１」Ｂ７にそれぞれ供給される。出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ）が符号化テーブルＡ２ａから出力されない場合には、１の出力符号語Ｃ（ｋ）はＤＳＶ演算メモリ「０」Ｂ４、ＤＳＶ演算メモリ「１」Ｂ５、符号語メモリ「０」Ｂ６、符号語メモリ「１」Ｂ７に並列出力される。
【００２４】
次に、上述した構成の変調装置Ｂの動作について説明する。以下の説明においては、上述した（１）「現在の入力データ語がＤ（ｋ）＝１５、現在の符号化テーブルがＳ（ｋ）＝”０”，”３”で、かつ次の入力データ語がＤ（ｋ＋１）＝０〜３の場合には、次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）は、符号化テーブルＳ（ｋ）＝”１”，”３”から選択して出力できる」の場合を例にして説明する。ここでは都合上、上述した（１）の場合についてだけ説明するが、上述した（１）の場合と同様に上述した（２）〜（４）の各場合についても行われることは言うまでもない。、
【００２５】
まず、初期符号化テーブルとして、符号化テーブルＳ（ｋ）＝”０”を選択する。この符号化テーブル選択番号Ｓ（ｋ）＝”０”は符号語選択肢有無検出回路Ｂ１に入力される。
【００２６】
次に、符号語選択肢有無検出回路Ｂ１には、出力符号語Ｃ（ｋ）の入れ替えが可能な状態を生成するための前記したの条件を満たす各種データが予めメモリされている。例えば（１）の条件を満たす各種のデータとしては、現在の入力データ語Ｄ（ｋ）＝１５のデータ語データＤ１、現在の符号化テーブルＳ（ｋ）＝”０”，”３”の各テーブル番号データＤ２，Ｄ３、次の入力データ語Ｄ（ｋ＋１）＝０〜３の各データ語データＤ４〜Ｄ７がそれぞれメモリされている。
こうした各種データがメモリされている符号語選択肢有無検出回路Ｂ１には、入力データ語がＤ（ｋ）＝１５、Ｄ（ｋ＋１）＝０と順次連続してされると、この入力状態は、前記したデータＤ１，Ｄ２，Ｄ４に一致することを検知する。この結果、符号語選択肢有無検出回路Ｂ１は、この入力状態は前記した（１）の条件に一致し、「符号語選択肢有」であることを検出する。
この結果、符号語選択肢有無検出回路Ｂ１は、前記した（１）の条件を検出した旨の選択肢検出結果信号を符号化テーブルアドレス演算回路Ｂ２及び絶対値比較回路Ｂ９にそれぞれ出力する。
【００２７】
符号化テーブルアドレス演算回路Ｂ２は、符号語選択肢有無検出回路Ｂ１から供給される選択肢検出結果信号に基いて、２つの符号化テーブルＳ（ｋ）＝”１”，”３”からそれぞれ出力符号語Ｃ（ｋ）を読み出すための、次の入力データ語Ｄ（ｋ＋１）＝０及び符号化テーブルＳ（ｋ）＝”１”，”３”をテーブルアドレスとして、符号部Ｂ３へ出力する。
【００２８】
符号部Ｂ３の符号化テーブルＡ２ａは、このテーブルアドレスに基いて、２つの符号化テーブルＳ（ｋ）＝”１”，”３”に入力データ語Ｄ（ｋ＋１）＝０をそれぞれ入力して、これにより得た出力符号語Ｃ（ｋ＋１）＝００１００１，０１０１０１を出力符号語振分回路Ｂ３ａへ出力する。また、次の符号化テーブルＳ（ｋ＋１）＝”２”を符号語選択肢有無検出回路Ｂ１へ出力する。
【００２９】
前記した出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ＋１）＝００１００１，０１０１０１が符号化テーブルＡ２ａから出力した時点において、この２つの出力符号語Ｃ（ｋ＋１）を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ）１とに振り分けて出力する。ここで、出力符号語Ｃ（ｋ＋１）＝００１００１を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ＋１）＝０１０１０１を出力符号語Ｃ（ｋ）１とする。
【００３０】
出力符号語振分回路Ｂ３ａから出力する出力符号語Ｃ（ｋ）０は、ＤＳＶ演算メモリ「０」Ｂ４及び符号語メモリ「０」Ｂ６にそれぞれ供給される。また、出力符号語Ｃ（ｋ）１はＤＳＶ演算メモリ「１」Ｂ５及び符号語メモリ「１」Ｂ７にそれぞれ供給される。
【００３１】
ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５では、出力符号語Ｃ（ｋ）０，Ｃ（ｋ）１が入力される毎に、６ビット単位毎の出力符号語のコードワード・ディジタル・サム（以下、「ＣＤＳ」と記す）を演算して、この演算結果を順次加算してメモリの内容を更新する。こうして、ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５からそれぞれ出力するＤＳＶ出力は絶対値比較回路Ｂ９に送出される。絶対値比較回路Ｂ９は前記した選択肢検出結果として、「選択肢有り」なる情報が送出されたときに、この２つのＤＳＶ出力の絶対値の大小を比較し、この比較結果をメモリ制御／符号語出力部Ｂ８に送出する。
【００３２】
メモリ制御／符号語出力部Ｂ８には、ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５から出力する２出力のうち、絶対値が小さいＤＳＶ出力を選択して出力するように、常時、絶対値が小さいＤＳＶ出力側に切り換え制御される。この結果、メモリ制御／符号語出力部Ｂ８の出力である出力符号語列には、ＤＣ成分が低減されたデータとなるのである。具体的には、例えば、ＤＳＶ演算メモリ「０」Ｂ４から絶対値が小さいＤＳＶ出力がある場合に、次の出力符号語Ｃ（ｋ）０をＣＤＳ演算する前迄に、ＤＳＶ演算メモリ「１」Ｂ５のメモリ内容（ＤＳＶ出力）をＤＳＶ演算メモリ「０」Ｂ４のメモリ内容（ＤＳＶ出力）に置き換えると共に、符号語メモリ「１」Ｂ７のメモリ内容を符号語メモリ「０」Ｂ６のメモリ内容に置き換えるのである。本動作によって、符号語選択肢が有る毎に、符号語メモリ「０」，「１」Ｂ６，Ｂ７に蓄積されている出力符号語はＤＳＶの小なる系列が選択され、その結果、出力符号語系列のＤＣ成分の充分な抑圧ができる。
【００３３】
図４は、上記変調装置Ｂの符号化動作の流れを示したフローチャートである。図４に示すように、まず初期符号化テーブル（Ｓ（ｋ）＝”０”）を選択する（ステップＢ１０）。次に入力データ語Ｄ（ｋ）を入力する（ステップＢ２０）。次に、特定の入力データ語Ｄ（ｋ）に対応する符号化テーブルＡ２ａにおいて、出力符号語Ｃ（ｋ）を入れ替え可能な関係が存在する場合は、ＤＳＶ演算メモリ「０」，「１」を参照して、ＤＳＶ出力の絶対値の小さい方を出力する（ステップＢ３０，Ｂ４０）。次にＤＳＶ出力の絶対値が大きくて出力しない側の符号語メモリの内容をＤＳＶ出力の絶対値が小さい側の符号語メモリの内容に置き換えると共に、ＤＳＶ出力の絶対値が大きくて出力しない側のＤＳＶ演算メモリの内容をＤＳＶ出力の絶対値が小さい側のＤＳＶ演算メモリの内容に置き換える（ステップＢ５０）。次に、１の入力データ語に対応する一方及び他方の符号化テーブルから２つの出力符号語を選択して出力する（ステップＢ６０）。次に符号語メモリ「０」，「１」に出力符号語Ｃ（ｋ）０，１をそれぞれ付加する（ステップＢ７０）。そして、出力符号語Ｃ（ｋ）０，１にそれぞれＣＤＳを演算した後、ＤＳＶ演算メモリ「０」，「１」に加算する（ステップＢ８０）。一方、（ステップＢ３０）で、特定の入力データ語Ｄ（ｋ）に対応する符号化テーブルＡ２ａにおいて、出力符号語Ｃ（ｋ）を入れ替え可能な関係が存在しない場合には、（ステップＢ７０）へフローする。この後、再び次のサイクルとして、ステップＢ１０へ戻る。
【００３４】
次に本発明の復調装置について、図５を参照して説明をする。本発明の復調装置Ｃは、同期検出手段Ｃ１、シリアル／パラレル変換器Ｃ２、復号テーブル参照アドレス生成手段Ｃ３、復号テーブル・符号化テーブル演算器・選択器Ｃ４から構成される。復号テーブル・符号化テーブル演算器・選択器Ｃ４は図６に示すように、復号テーブルＣ４ａ、１ワード遅延手段Ｃ４ｂ，Ｃ４ｄ、選択器Ｃ４ｃ、符号化テーブル演算器Ｃ４ｅから構成される。
【００３５】
図５に示すように、上述した本発明の変調装置Ａ，Ｂを用いて入力データ列を出力符号語列として変調して図示せぬ記憶媒体に記録し、そしてこの記憶媒体から再生された再生信号は、図示せぬ信号処理手段によって、二進系列である符号語系列に変換されると共に、この符号語系列に同期したビットクロックが生成されて、これら符号語系列とビットクロックとは前記した復調装置Ｃに入力される。符号語系列は同期検出手段Ｃ１によって同期語が検出され、符号語単位のワードクロックが生成される。シリアル／パラレル変換器Ｃ２ではワードクロックと、ビットクロックと、符号語系列とから６ビット単位の符号語に再構成されて、復号テーブル参照アドレス生成手段Ｃ３に入力される。
【００３６】
復号テーブル参照アドレス生成手段Ｃ３では例えば、図１０に示す復号テーブルにおいて、参照アドレスとして６ビット符号語を、復号テーブル・符号化テーブル演算器・選択器Ｃ４に出力をし、復号テーブル・符号化テーブル演算器・選択器Ｃ４から復調された再生データ系列が出力される。図１０に示す復号テーブルはＲＯＭの構成を取っており、参照アドレスは符号語Ｃ（ｋ）、データ領域にはＣ（ｋ）に対する判定情報と、次の符号語が前述した図８の符号化テーブルのどのテーブルによって符号化がなされたかによって決定する復調データ語が記憶されている。本例ではＲＯＭの構成による説明を行うが、ＲＯＭ以外にもハードウエアによる論理回路等での構成も可能である。
【００３７】
判定情報とは、次に続く符号語がどのテーブルによって符号化がなされているかを示す情報であり、本例では「０」、「１」、「２」の３通りが存在する。「０」の場合は、次に続く符号語が符号化テーブル”０”または”１”で符号化がなされており、「１」の場合は”１”または”２”または”３”で符号化がなされている。同様に「２」は”２”または”３”の符号化テーブルで符号化がなされていることを示し、次に続く符号語がどの符号化テーブルで符号化がなされたかによって、データ語が復調できる。
【００３８】
例えば、前出の符号化の動作例で示した符号語系列が復調装置Ｃに入力された場合、１８・２・１８・４１・１（・は符号語の６ビット毎の接続を示す。）なるそれぞれ６ビットの符号語系列について、１８に対して判定情報は１であり、次の符号語は”１”、”２”、”３”の符号化テーブルの何れかで符号化がなされている事を意味し、それぞれの場合について、データ語は４，５，６となる。本例では次の符号語の２は”１”によって符号化がなされているから、データ語は４に復調される。同様に次の符号語は２で判定情報は１で続く符号語は”２”の符号化テーブルで符号化がなされており、データ語は５。同様に６、７と復調ができ、入力データ系列と一致する事がわかる。
【００３９】
以上説明をした復調のアルゴリズムについて、下記する（式１）にＣ言語の文法に従って示す。同式中、Ｄ（ｋ）０，Ｄ（ｋ）１，Ｄ（ｋ）２はデータ語の候補を意味する記号である。なお、式１の判定情報が２の場合はＤＳＶ制御のための符号語の入れ替えがなされている場合があり、この場合の復調の条件も本式は含んでいる。
【００４０】
【００４１】
参照アドレスは前述した復号テーブル・符号化テーブル演算器・選択器Ｃ４（図６）を構成する復号テーブルＣ４ａと符号化テーブル演算器Ｃ４ｅとに入力される。この符号化テーブル演算器Ｃ４ｅには、１ワード遅延手段Ｃ４ｄを介して、復号テーブルＣ４ａからの１ワード遅延された判定情報が入力される。この結果、この符号化テーブル演算器Ｃ４ｅは、後続データと判定情報とをもとに、（式１）で示した演算によって、復号テーブルＣ４ａから出力される符号語の候補Ｄ（ｋ）０，Ｄ（ｋ）１、Ｄ（ｋ）２のどれを選択するかの演算結果を選択器Ｃ４ｃに送り、符号語の選択を行う。復号テーブルＣ４ａと選択器Ｃ４ｃとの間の１ワード遅延手段Ｃ４ｂは前記した演算結果と復号テーブルの出力とのタイミングを修正するためのものである。
【００４２】
【発明の効果】
以上説明したように本発明によれば、連続する２進数のデータ系列を４ビット単位の入力データ語に変換した後に、（１，７）ＲＬＬ規則を満足する６ビット単位の出力符号語列に変換が可能であり、また、出力符号語列に冗長ビットを加えることなくＤＳＶ制御が可能でるから、出力符号語列のＤＣ成分の効果的な抑圧が可能である変調装置とその復調装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の変調装置の基本構成図である。
【図２】本発明の変調装置のブロック構成図である。
【図３】図２に示す符号化部周辺のブロック構成図である。
【図４】図２に示す変調装置の符号化動作を説明するためのフローチャートである。
【図５】本発明の復調装置の基本構成図である。
【図６】図４に示す復号テーブル，符号化テーブル演算器，選択器のブロック図である。
【図７】４ビット単位のデシマル入力データ語に対応する６ビット単位のバイナリ出力符号語を表す図である。
【図８】本発明の変調装置に用いられる４つの符号化テーブル０〜３の各内容を表す図である。
【図９】本発明の変調装置における符号化過程を説明する図である。
【図１０】本発明の復号装置に用いられる４つの復号化テーブル０〜３の各内容を表す図である。
【符号の説明】
Ａ２ 符号化部（変換手段）、
Ａ２ａ，”１”〜”３” 符号化テーブル
Ａ，Ｂ 変調装置。
Ｂ１ 符号語選択肢有無選択肢回路
Ｂ２ 符号化テーブルアドレス演算回路
Ｂ４，Ｂ５ ＤＳＶ演算メモリ（ＤＳＶメモリ手段）
Ｂ６，Ｂ７ 符号語メモリ（出力符号語メモリ手段）
Ｂ８ メモリ制御／符号語出力部
Ｂ９ 絶対値比較回路
Ｃ 復調装置
Ｃ２ シリアル／パラレル変換器
Ｃ４ 復号テーブル・符号化テーブル演算器・選択器
【発明の属する技術分野】
本発明は、ディジタル情報信号を、（１，７）ラン・レングス・リミテッド（以下、「（１，７）ＲＬＬ」と記す）制限をもつ記録符号系列で光ディスクや磁気ディスクなどの記憶媒体に記録するための変調装置とその復調装置に関する。
【０００２】
【従来の技術】
従来より、光ディスクあるいは磁気ディスクなどの記録媒体に、一連のディジタル情報信号を記録するための記録変調方式としては、（１，７）ＲＬＬがよく使われている。しかし従来から使われている（１，７）ＲＬＬでは、直流（ＤＣ）付近の信号成分抑圧が困難であり、ビットパタンによっては大きなＤＣ成分を生じ、例えば、サーボ信号帯域に情報信号成分のスペクトルが混入し、サーボ性能に悪影響が及ぶ問題が生ずる事が予想される。
【０００３】
これに対して、特開平６−１９５８８７号公報「記録符号変調装置」では、特定ビットパタンの繰り返しを防止する事で、ＤＣ成分の抑圧を図るための提案がなされている。また、特開平１０−３４０５４３号公報「エンコード装置、デコード装置、エンコード方法、及びデコード方法」では、（１，７）ＲＬＬ規則を乱さないように冗長ビットを挿入することで、ＤＣ成分の抑圧を図るための提案がなされている。
【０００４】
【発明が解決しようとする課題】
然るに、前者によると、ビット反転や、ランダマイズ等の手段によって特定パタンの繰り返しの低減は図れるものの、十分にＤＣ成分の抑圧をすることは困難である。また、後者によれば、ＤＣ成分の抑圧は前者に比べれば大きいものの、冗長ビットの挿入による記録容量の低下が生じてしまう。
本発明は上記の問題点に鑑みてなされたもので、冗長ビットを用いること無しにＤＣ成分の抑圧を図ろうとするものである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、次の（１）〜（３）の構成の変調装置、復調装置を提供する。
（１） 図１に示すように、４ビット単位の入力データ語Ｄ（ｋ）（但しｋは符号語単位でのある時間点を表す）を６ビット単位の出力符号語Ｃ（ｋ）に符号化する変換手段（符号化部）Ａ２を有し、前記変換手段Ａ２は、前記入力データ語Ｄ（ｋ）を前記出力符号語Ｃ（ｋ）にそれぞれ符号化するための符号化テーブルＡ２ａを複数（図８に示す４つの符号化テーブルＳ（ｋ）＝”０”〜”３”）備えており、前記各符号化テーブルＳ（ｋ）＝”０”〜”３”のそれぞれには前記各入力データ語Ｄ（ｋ）に対応する前記各出力符号語Ｃ（ｋ）と、次の前記入力データ語Ｄ（ｋ＋１）を符号化するために使用される符号化テーブルを指定する符号化テーブル指定情報（テーブル選択番号，Ｓ（ｋ＋１））とを備えており、前記各出力符号語Ｃ（ｋ）は２進数の出力データ列として順次直接結合しても（１，７）ＲＬＬ（ラン・レングス・リミテッド）規則を満足する出力符号語を出力可能な変調装置であって、
前記複数の符号化テーブルＳ（ｋ）＝”０”〜”３”から出力される複数の出力符号語Ｃ（ｋ）を選択出力することにより、ＤＳＶ（ディジタル・サム・バリエーション）制御が可能であることを特徴とする変調装置Ａ。
（２） 図２、 図８に示すように、前記複数の符号化テーブル（Ｓ（ｋ）＝”０”〜”３”）は、少なくとも第１，第２符号化テーブル（Ｓ（ｋ）＝”１”，”３”）を備えており、所定の入力データ語Ｄ（ｋ＋１）＝０〜３に対応する前記第１符号化テーブル（Ｓ（ｋ）＝”３”）上の第１出力符号語Ｃ（ｋ＋１）＝０１０１０１，０１０１０１，１００１０１，１００１０１と、前記所定の入力データ語Ｄ（ｋ＋１）＝０〜３と同一の入力データ語に対応する前記第２符号化テーブル（Ｓ（ｋ）＝”１”）上の第２出力符号語Ｃ（ｋ＋１）＝００１００１，００１００１，０００１０１，０００１０１とをそれぞれＮＲＺＩ変調した信号が逆極性であり、かつ出力符号語０１００００を出力した後に、前記第１，第２出力符号語Ｃ（ｋ＋１）のいずれを選択しても、選択された出力符号語Ｃ（ｋ＋１）は（１，７）ＲＬＬ規則を満足する出力符号語であって、
前記第１、第２出力符号語の選択手段（符号語選択肢有無検出回路）Ｂ１と、ＤＳＶ監視手段（符号化テーブルアドレス演算回路）Ｂ２とを具備し、
前記ＤＳＶ監視手段と前記選択手段とによって前記第１、第２出力符号語のいずれかを選択し、ＤＳＶ制御を行うことを特徴とする請求項１記載の変調装置。
（３） 図５、図６に示すように、請求項１又は請求項２に記載の変調装置Ａ，Ｂを用いて符号化された６ビット単位の符号語Ｃ（ｋ）を連続化した符号語列を、再生データ列に復調する復調装置Ｃであって、前記符号語列を６ビット毎の符号語に再構成する手段（シリアル／パラレル変換器Ｃ２）と、後続の符号語が前記複数の符号化テーブルのうち、どの符号化テーブルで符号化がなされるかを示す判定情報と、後続の符号語とを基にして、前記符号語列を再生データ列に復調する手段（復号テーブル・符号化テーブル演算器・選択器Ｃ４）とを有することを特徴とする復調装置。
【０００６】
【発明の実施の態様】
以下、図１〜図１０を参照して、本発明の実施形態を説明する。
図１は本発明の変調装置の基本構成図、図２は本発明の変調装置のブロック構成図、図３は図２に示す符号化部周辺のブロック構成図、図４は図２に示す変調装置の符号化動作を説明するためのフローチャート、図５は本発明の復調装置の基本構成図、図６は図５に示す復号テーブル，符号化テーブル演算器，選択器のブロック図、図７は４ビット単位のデシマル入力データ語に対応する６ビット単位のバイナリ出力符号語を表す図、図８は本発明の変調装置に用いられる４つの符号化テーブル”０”〜”３”の各内容を表す図、図９は本発明の変調装置における符号化過程を説明する図、図１０は本発明の復調装置に用いられる４つの復号化テーブル”０”〜”３”の各内容を表す図である。
【０００７】
さて、（１，７）ＲＬＬ制限を満足する６ビット単位の出力符号語の種類は図７のようになる。この符号語種類を基にした符号化テーブルＡ２ａの一例としては、図８に示すような４つの符号化テーブル（符号化テーブル番号Ｓ（ｋ）＝”０”〜”３”）が構成できる。Ｓ（ｋ）＝”０”〜”３”は、４つの符号化テーブルにそれぞれ割り当てられた符号化テーブル選択番号を表す。また、図８中のＳ（ｋ＋１）は、次の符号化を行うために用いる符号化テーブルを選択する符号化テーブル選択番号を表す。
【０００８】
例えば、図８、図９に示すように、４ビット単位の入力データ語Ｄ（ｋ）を符号化する場合について具体的に説明する。入力データ語Ｄ（ｋ）として「４，５，６，７，８（デシマル）」を用いる。符号化の初期状態では、説明を省略する同期語の挿入などの操作によって、符号化テーブルの初期選択番号を決定し、例えば、符号化テーブルＳ（ｋ）＝”０”が選択される。この符号化テーブルＳ（ｋ）＝”０”に、入力データ語Ｄ（ｋ）＝４を入力すると、出力符号語Ｃ（ｋ）＝１８（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝”１”が選択される。次に、選択された符号化テーブルＳ（ｋ）＝”１”に、入力データ語Ｄ（ｋ）＝５を入力すると、出力符号語Ｃ（ｋ）＝２（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝”２”が選択されることになる。以下同様に、符号化テーブルＳ（ｋ）＝”２”に入力データ語Ｄ（ｋ）＝６を入力すると、出力符号語Ｃ（ｋ）＝１８が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”３”が選択され、次に符号化テーブルＳ（ｋ）＝”３”に入力データ語Ｄ（ｋ）＝７を入力すると、出力符号語Ｃ（ｋ）＝４１が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”０”が選択され、そして、符号化テーブルＳ（ｋ）＝”０”に入力データ語Ｄ（ｋ）＝８を入力すると、出力符号語Ｃ（ｋ）＝１が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝”１”が選択されることになる。
【０００９】
この結果、入力データ語Ｄ（ｋ）として「４，５，６，７，８（デシマル）」は出力符号語Ｃ（ｋ）として「０１００１０，００００１０，０１００１０，１０１００１，０００００１（バイナリ）」に符号化されて順次出力される。従って、前記した５つの出力符号語Ｃ（ｋ）を順次直接結合した一連の出力符号語列は、
０１００１０００００１００１００１０１０１００１０００００１
となり、（１，７）ＲＬＬの制限を満足する出力符号語列を得ることができる。
【００１０】
上述した符号化の手法を用いて符号化を行う変調装置が、図１に示す本発明の変調装置である。本発明の変調装置Ａは、図１に示すように、記録ブロック構成回路Ａ１、符号化部Ａ２、記録信号メモリＡ３を有している。符号化部Ａ２は符号化テーブルＡ２ａと１ワード遅延器Ａ２ｂとを備えている。符号化テーブルＡ２ａは前述した図８に示すような４つの符号化テーブル（符号化テーブル番号Ｓ（ｋ）＝”０”〜”３”）を備えている。１ワード遅延器Ａ２ｂは、後述するように符号化の際に選択された符号化テーブル選択番号Ｓ（ｋ＋１）に基いて、次の符号化を行う際に用いる符号化テーブルを指定する符号化テーブル番号Ｓ（ｋ）を生成し、これを符号化テーブルＡ２ａへ出力する。
【００１１】
前記した記録ブロック構成回路Ａ１は、連続する２進数の入力データ列を４ビット単位の入力データ語Ｄ（ｋ）（但しｋ＝４）に変換して、この入力データ語Ｄ（ｋ）を符号化部Ａ２へ出力する。
前記した符号化部Ａ２は、記録ブロック構成回路Ａ１から出力する４ビット単位の入力データ語Ｄ（ｋ）を、符号化テーブルＡ２ａを用いて、６ビット単位の出力符号語Ｃ（ｋ）に順次符号化した後に、この出力符号語Ｃ（ｋ）を記録信号メモリＡ３へ順次出力する。
この記録信号メモリＡ３は、符号化テーブルＡ２ａから出力する６ビット単位の出力符号語Ｃ（ｋ）を一旦メモリする。そして、記録信号メモリＡ３の出力側に接続される回路などに応じたデータ転送速度で、６ビット単位の出力符号語Ｃ（ｋ）を一連の出力符号語列として外部へ出力される。なお、本例では説明を省略するが、所定ビット単位毎に同期語を挿入する操作は、記録ブロック構成回路Ａ１、符号化部Ａ２でなされているものとする。
【００１２】
前記したように第２変換手段Ａ２は、入力データ語Ｄ（ｋ）を出力符号語Ｃ（ｋ）にそれぞれ符号化するための符号化テーブルＡ２ａを複数（図８に示す４つの符号化テーブルＳ（ｋ）＝”０”〜”３”）備えている。これら各符号化テーブルＳ（ｋ）＝”０”〜”３”のそれぞれには、各入力データ語Ｄ（ｋ）に対応する各出力符号語Ｃ（ｋ）と、次の入力データ語Ｄ（ｋ＋１）を符号化するために使用される符号化テーブルを指定する符号化テーブル選択番号Ｓ（ｋ＋１）とを備えている。また、各符号化テーブルＳ（ｋ）＝”０”〜”３”上における各出力符号語Ｃ（ｋ）は、前記した記録信号メモリＡ３から一連の出力符号語列として出力されて、この出力符号語列が２進数の出力データ列として順次直接結合しても、（１，７）ＲＬＬ規則を満足する出力符号語である。また、前記符号化テーブル選択番号Ｓ（ｋ＋１）は符号化する度に１ワード遅延器Ａ２ｂに供給される。この結果、１ワード遅延器Ａ２ｂは、４ビット単位の入力データ語Ｄ（ｋ）を６ビット単位の出力符号語Ｃ（ｋ）に符号化出力する度に、符号化テーブルＡ２ａが更新可能となる。
【００１３】
次に、前述した構成を有する本発明の変調装置Ａの要部を成す符号化テーブルＡ２ａについて、図８を用いて具体的に説明する。
【００１４】
前記した入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）は、上述した単発的な入力の段階では、入力データ語Ｄ（ｋ）によって指定された符号化テーブル選択番号Ｓ（ｋ＋１）に対応した符号化テーブルを用いて、次の出力符号語Ｃ（ｋ＋１）を符号化するだけで良い。
【００１５】
一方、前記した入力データ語を連続して入力する段階では、後述するように、連続した入力データ語を順次入力して、順次符号化した出力符号語を順次直接結合した状態で外部へ出力する際には、直前に外部へ出力されてしまった出力符号語列の最後端部に位置する出力符号語との整合性（極性の一致）を考慮したＤＳＶ制御を行った上で、この最後端部の出力符号語に直接結合する出力符号語を出力することが必要であることは言うまでもない。そこで、この一つの方法としては、入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）を２つ予め用意しておき、かつこの２つの出力符号語Ｃ（ｋ＋１）は互いに偶奇の関係（例えば一方の出力符号語Ｃ（ｋ＋１）には「１」のデータが偶数個あり、他方の出力符号語Ｃ（ｋ＋１）には「１」のデータが奇数個ある関係）としておく。これによって、直前に外部へ出力されてしまった出力符号語列の最後端部に位置する出力符号語の極性に一致する極性の出力符号語を、前記した２つの出力符号語Ｃ（ｋ＋１）から択一して、この択一した出力符号語を、この最後端部の出力符号語に直接結合するものである。
【００１６】
言い換えるならば、入力データ語Ｄ（ｋ）に続く次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）は２つあり、この２つの出力符号語Ｃ（ｋ＋１）は互いに偶奇の関係がある。この結果、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係となるものである（換言すれば、一方の出力符号語Ｃ（ｋ＋２）の極性は「０」となり、他方の出力符号語Ｃ（ｋ＋２）の極性は「１」とするものである）。これによって、出力符号語列の最後端部に位置する出力符号語の極性に一致する極性の出力符号語を、２つの出力符号語Ｃ（ｋ＋１）から択一して、この択一した出力符号語を、この最後端部の出力符号語に直接結合すれば良い。
【００１７】
以下、上述したことを具体的に、下記（１）〜（４）に説明する。
（１） 図８において、入力データ語Ｄ（ｋ）＝１５で、符号化テーブルＳ（ｋ）＝”０”又は”３”のとき、出力符号語Ｃ（ｋ）＝０１００００をいずれも出力し、またテーブル選択番号Ｓ（ｋ＋１）はいずれも”３”となる。次の入力データ語Ｄ（ｋ＋１）に対する次の出力符号語Ｃ（ｋ＋１）は、いずれもテーブル選択番号Ｓ（ｋ）＝”３”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”３”における次の入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝０１０１０１，０１０１０１，１００１０１，１００１０１（いずれも「１」のデータが奇数個）である。他方、符号化テーブルＳ（ｋ）＝”１”における次の入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ）＝００１００１，００１００１，０００１０１，０００１０１（いずれも「１」のデータが偶数個）である。この結果、前述した符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０〜３にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ディジタル・サム・バリエーション動作の極性（以下、「ＤＳＶ極性」と記す）を反転することが可能である。
【００１８】
（２） 同様に、入力データ語Ｄ（ｋ）＝１４で、符号化テーブルＳ（ｋ）＝”０”又は”３”のとき、出力符号語Ｃ（ｋ）＝０１００００をいずれも出力し、またテーブル選択番号Ｓ（ｋ＋１）はいずれも”２”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”２”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する次の出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝１００１００，１００１００，１００１００，１０１０１０，１０１０１０，１０１０１０，１０１０００，１０１０００，１０１０００である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝０００１００，０００１００，０００１００，００１０１０，００１０１０，００１０１０，００１０００，００１０００，００１０００である。この結果、前述した符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝７〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００１９】
（３） 同様に、入力データ語Ｄ（ｋ）＝１３で、符号化テーブルＳ（ｋ）＝”３”のとき、出力符号語Ｃ（ｋ）＝１０００００を出力し、またテーブル選択番号Ｓ（ｋ＋１）は”３”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”３”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ）は、いずれもＣ（ｋ）＝０１０１０１である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）は、いずれもＣ（ｋ＋１）＝００１００１である。この結果、前述した符号化テーブルＳ（ｋ）＝”３”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝０又は１に対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００２０】
（４） 同様に、入力データ語Ｄ（ｋ）＝１２で、符号化テーブルＳ（ｋ）＝”３”のとき、出力符号語Ｃ（ｋ）＝１０００００を出力し、またテーブル選択番号Ｓ（ｋ＋１）は”２”となる。次の入力データ語Ｄ（ｋ＋１）に対する出力符号語Ｃ（ｋ＋１）は、テーブル選択番号Ｓ（ｋ）＝”２”の符号化テーブルから選択される。一方、符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝１０１０１０，１０１０１０，１０１０１０，１０１０００，１０１０００，１０１０００である。他方、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）は、Ｃ（ｋ＋１）＝００１０１０，００１０１０，００１０１０，００１０００，００１０００，００１０００である。この結果、前述した符号化テーブルＳ（ｋ）＝”２”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）と、符号化テーブルＳ（ｋ）＝”１”における入力データ語Ｄ（ｋ＋１）＝１０〜１５にそれぞれ対応する出力符号語Ｃ（ｋ＋１）とは、前記した偶奇の関係がある。従って、次の次の入力データ語Ｄ（ｋ＋２）に対応する２つの出力符号語Ｃ（ｋ＋２）は、互いに逆極性の関係になるのであるから、必要に応じて、互いに極性が異なる２つの出力符号語Ｃ（ｋ＋１）を入れ替えて出力しても符号化規則は乱れず、ＤＳＶ極性を反転することが可能である。
【００２１】
このように、前記した条件を満たす入力データ語が符号化テーブルＡ２に連続して供給された場合には、符号化テーブルＡ２から順次出力する２つの出力符号語のいずれかを選択して（入れ替えて）これを用いることにより、出力符号語列のＤＳＶ極性の制御が可能となる。
【００２２】
上記した出力符号語列のＤＳＶ極性の制御を行うために好適な構成の変調装置が、図２に示す本発明の変調装置である。本発明の変調装置Ｂは、図２に示すように、符号語選択肢有無検出回路Ｂ１、符号化テーブルアドレス演算回路Ｂ２、符号化部Ｂ３、ＤＳＶ演算メモリ「０」Ｂ４、ＤＳＶ演算メモリ「１」Ｂ５、符号語メモリ「０」Ｂ６、符号語メモリ「１」Ｂ７、メモリ制御／符号語出力部Ｂ８、絶対値比較回路Ｂ９を有している。符号化部Ｂ３は、図３に示すように、符号化テーブルＡ２ａ、１ワード遅延器Ａ２ｂ、出力符号語振分回路Ｂ３ａとを備えている。前述したものと同一構成部分には同一符号を付しその説明を省略する。
【００２３】
出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ）が符号化テーブルＡ２ａから出力した時点において、この２つの出力符号語Ｃ（ｋ）を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ）１とに振り分けて出力する。出力符号語Ｃ（ｋ）０はＤＳＶ演算メモリ「０」Ｂ４及び符号語メモリ「０」Ｂ６にそれぞれ供給される。出力符号語Ｃ（ｋ）１はＤＳＶ演算メモリ「１」Ｂ５及び符号語メモリ「１」Ｂ７にそれぞれ供給される。出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ）が符号化テーブルＡ２ａから出力されない場合には、１の出力符号語Ｃ（ｋ）はＤＳＶ演算メモリ「０」Ｂ４、ＤＳＶ演算メモリ「１」Ｂ５、符号語メモリ「０」Ｂ６、符号語メモリ「１」Ｂ７に並列出力される。
【００２４】
次に、上述した構成の変調装置Ｂの動作について説明する。以下の説明においては、上述した（１）「現在の入力データ語がＤ（ｋ）＝１５、現在の符号化テーブルがＳ（ｋ）＝”０”，”３”で、かつ次の入力データ語がＤ（ｋ＋１）＝０〜３の場合には、次の入力データ語Ｄ（ｋ＋１）に対応する出力符号語Ｃ（ｋ＋１）は、符号化テーブルＳ（ｋ）＝”１”，”３”から選択して出力できる」の場合を例にして説明する。ここでは都合上、上述した（１）の場合についてだけ説明するが、上述した（１）の場合と同様に上述した（２）〜（４）の各場合についても行われることは言うまでもない。、
【００２５】
まず、初期符号化テーブルとして、符号化テーブルＳ（ｋ）＝”０”を選択する。この符号化テーブル選択番号Ｓ（ｋ）＝”０”は符号語選択肢有無検出回路Ｂ１に入力される。
【００２６】
次に、符号語選択肢有無検出回路Ｂ１には、出力符号語Ｃ（ｋ）の入れ替えが可能な状態を生成するための前記したの条件を満たす各種データが予めメモリされている。例えば（１）の条件を満たす各種のデータとしては、現在の入力データ語Ｄ（ｋ）＝１５のデータ語データＤ１、現在の符号化テーブルＳ（ｋ）＝”０”，”３”の各テーブル番号データＤ２，Ｄ３、次の入力データ語Ｄ（ｋ＋１）＝０〜３の各データ語データＤ４〜Ｄ７がそれぞれメモリされている。
こうした各種データがメモリされている符号語選択肢有無検出回路Ｂ１には、入力データ語がＤ（ｋ）＝１５、Ｄ（ｋ＋１）＝０と順次連続してされると、この入力状態は、前記したデータＤ１，Ｄ２，Ｄ４に一致することを検知する。この結果、符号語選択肢有無検出回路Ｂ１は、この入力状態は前記した（１）の条件に一致し、「符号語選択肢有」であることを検出する。
この結果、符号語選択肢有無検出回路Ｂ１は、前記した（１）の条件を検出した旨の選択肢検出結果信号を符号化テーブルアドレス演算回路Ｂ２及び絶対値比較回路Ｂ９にそれぞれ出力する。
【００２７】
符号化テーブルアドレス演算回路Ｂ２は、符号語選択肢有無検出回路Ｂ１から供給される選択肢検出結果信号に基いて、２つの符号化テーブルＳ（ｋ）＝”１”，”３”からそれぞれ出力符号語Ｃ（ｋ）を読み出すための、次の入力データ語Ｄ（ｋ＋１）＝０及び符号化テーブルＳ（ｋ）＝”１”，”３”をテーブルアドレスとして、符号部Ｂ３へ出力する。
【００２８】
符号部Ｂ３の符号化テーブルＡ２ａは、このテーブルアドレスに基いて、２つの符号化テーブルＳ（ｋ）＝”１”，”３”に入力データ語Ｄ（ｋ＋１）＝０をそれぞれ入力して、これにより得た出力符号語Ｃ（ｋ＋１）＝００１００１，０１０１０１を出力符号語振分回路Ｂ３ａへ出力する。また、次の符号化テーブルＳ（ｋ＋１）＝”２”を符号語選択肢有無検出回路Ｂ１へ出力する。
【００２９】
前記した出力符号語振分回路Ｂ３ａは、ＤＳＶ極性の入れ替えが可能な２つの出力符号語Ｃ（ｋ＋１）＝００１００１，０１０１０１が符号化テーブルＡ２ａから出力した時点において、この２つの出力符号語Ｃ（ｋ＋１）を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ）１とに振り分けて出力する。ここで、出力符号語Ｃ（ｋ＋１）＝００１００１を出力符号語Ｃ（ｋ）０、出力符号語Ｃ（ｋ＋１）＝０１０１０１を出力符号語Ｃ（ｋ）１とする。
【００３０】
出力符号語振分回路Ｂ３ａから出力する出力符号語Ｃ（ｋ）０は、ＤＳＶ演算メモリ「０」Ｂ４及び符号語メモリ「０」Ｂ６にそれぞれ供給される。また、出力符号語Ｃ（ｋ）１はＤＳＶ演算メモリ「１」Ｂ５及び符号語メモリ「１」Ｂ７にそれぞれ供給される。
【００３１】
ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５では、出力符号語Ｃ（ｋ）０，Ｃ（ｋ）１が入力される毎に、６ビット単位毎の出力符号語のコードワード・ディジタル・サム（以下、「ＣＤＳ」と記す）を演算して、この演算結果を順次加算してメモリの内容を更新する。こうして、ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５からそれぞれ出力するＤＳＶ出力は絶対値比較回路Ｂ９に送出される。絶対値比較回路Ｂ９は前記した選択肢検出結果として、「選択肢有り」なる情報が送出されたときに、この２つのＤＳＶ出力の絶対値の大小を比較し、この比較結果をメモリ制御／符号語出力部Ｂ８に送出する。
【００３２】
メモリ制御／符号語出力部Ｂ８には、ＤＳＶ演算メモリ「０」，「１」Ｂ４，Ｂ５から出力する２出力のうち、絶対値が小さいＤＳＶ出力を選択して出力するように、常時、絶対値が小さいＤＳＶ出力側に切り換え制御される。この結果、メモリ制御／符号語出力部Ｂ８の出力である出力符号語列には、ＤＣ成分が低減されたデータとなるのである。具体的には、例えば、ＤＳＶ演算メモリ「０」Ｂ４から絶対値が小さいＤＳＶ出力がある場合に、次の出力符号語Ｃ（ｋ）０をＣＤＳ演算する前迄に、ＤＳＶ演算メモリ「１」Ｂ５のメモリ内容（ＤＳＶ出力）をＤＳＶ演算メモリ「０」Ｂ４のメモリ内容（ＤＳＶ出力）に置き換えると共に、符号語メモリ「１」Ｂ７のメモリ内容を符号語メモリ「０」Ｂ６のメモリ内容に置き換えるのである。本動作によって、符号語選択肢が有る毎に、符号語メモリ「０」，「１」Ｂ６，Ｂ７に蓄積されている出力符号語はＤＳＶの小なる系列が選択され、その結果、出力符号語系列のＤＣ成分の充分な抑圧ができる。
【００３３】
図４は、上記変調装置Ｂの符号化動作の流れを示したフローチャートである。図４に示すように、まず初期符号化テーブル（Ｓ（ｋ）＝”０”）を選択する（ステップＢ１０）。次に入力データ語Ｄ（ｋ）を入力する（ステップＢ２０）。次に、特定の入力データ語Ｄ（ｋ）に対応する符号化テーブルＡ２ａにおいて、出力符号語Ｃ（ｋ）を入れ替え可能な関係が存在する場合は、ＤＳＶ演算メモリ「０」，「１」を参照して、ＤＳＶ出力の絶対値の小さい方を出力する（ステップＢ３０，Ｂ４０）。次にＤＳＶ出力の絶対値が大きくて出力しない側の符号語メモリの内容をＤＳＶ出力の絶対値が小さい側の符号語メモリの内容に置き換えると共に、ＤＳＶ出力の絶対値が大きくて出力しない側のＤＳＶ演算メモリの内容をＤＳＶ出力の絶対値が小さい側のＤＳＶ演算メモリの内容に置き換える（ステップＢ５０）。次に、１の入力データ語に対応する一方及び他方の符号化テーブルから２つの出力符号語を選択して出力する（ステップＢ６０）。次に符号語メモリ「０」，「１」に出力符号語Ｃ（ｋ）０，１をそれぞれ付加する（ステップＢ７０）。そして、出力符号語Ｃ（ｋ）０，１にそれぞれＣＤＳを演算した後、ＤＳＶ演算メモリ「０」，「１」に加算する（ステップＢ８０）。一方、（ステップＢ３０）で、特定の入力データ語Ｄ（ｋ）に対応する符号化テーブルＡ２ａにおいて、出力符号語Ｃ（ｋ）を入れ替え可能な関係が存在しない場合には、（ステップＢ７０）へフローする。この後、再び次のサイクルとして、ステップＢ１０へ戻る。
【００３４】
次に本発明の復調装置について、図５を参照して説明をする。本発明の復調装置Ｃは、同期検出手段Ｃ１、シリアル／パラレル変換器Ｃ２、復号テーブル参照アドレス生成手段Ｃ３、復号テーブル・符号化テーブル演算器・選択器Ｃ４から構成される。復号テーブル・符号化テーブル演算器・選択器Ｃ４は図６に示すように、復号テーブルＣ４ａ、１ワード遅延手段Ｃ４ｂ，Ｃ４ｄ、選択器Ｃ４ｃ、符号化テーブル演算器Ｃ４ｅから構成される。
【００３５】
図５に示すように、上述した本発明の変調装置Ａ，Ｂを用いて入力データ列を出力符号語列として変調して図示せぬ記憶媒体に記録し、そしてこの記憶媒体から再生された再生信号は、図示せぬ信号処理手段によって、二進系列である符号語系列に変換されると共に、この符号語系列に同期したビットクロックが生成されて、これら符号語系列とビットクロックとは前記した復調装置Ｃに入力される。符号語系列は同期検出手段Ｃ１によって同期語が検出され、符号語単位のワードクロックが生成される。シリアル／パラレル変換器Ｃ２ではワードクロックと、ビットクロックと、符号語系列とから６ビット単位の符号語に再構成されて、復号テーブル参照アドレス生成手段Ｃ３に入力される。
【００３６】
復号テーブル参照アドレス生成手段Ｃ３では例えば、図１０に示す復号テーブルにおいて、参照アドレスとして６ビット符号語を、復号テーブル・符号化テーブル演算器・選択器Ｃ４に出力をし、復号テーブル・符号化テーブル演算器・選択器Ｃ４から復調された再生データ系列が出力される。図１０に示す復号テーブルはＲＯＭの構成を取っており、参照アドレスは符号語Ｃ（ｋ）、データ領域にはＣ（ｋ）に対する判定情報と、次の符号語が前述した図８の符号化テーブルのどのテーブルによって符号化がなされたかによって決定する復調データ語が記憶されている。本例ではＲＯＭの構成による説明を行うが、ＲＯＭ以外にもハードウエアによる論理回路等での構成も可能である。
【００３７】
判定情報とは、次に続く符号語がどのテーブルによって符号化がなされているかを示す情報であり、本例では「０」、「１」、「２」の３通りが存在する。「０」の場合は、次に続く符号語が符号化テーブル”０”または”１”で符号化がなされており、「１」の場合は”１”または”２”または”３”で符号化がなされている。同様に「２」は”２”または”３”の符号化テーブルで符号化がなされていることを示し、次に続く符号語がどの符号化テーブルで符号化がなされたかによって、データ語が復調できる。
【００３８】
例えば、前出の符号化の動作例で示した符号語系列が復調装置Ｃに入力された場合、１８・２・１８・４１・１（・は符号語の６ビット毎の接続を示す。）なるそれぞれ６ビットの符号語系列について、１８に対して判定情報は１であり、次の符号語は”１”、”２”、”３”の符号化テーブルの何れかで符号化がなされている事を意味し、それぞれの場合について、データ語は４，５，６となる。本例では次の符号語の２は”１”によって符号化がなされているから、データ語は４に復調される。同様に次の符号語は２で判定情報は１で続く符号語は”２”の符号化テーブルで符号化がなされており、データ語は５。同様に６、７と復調ができ、入力データ系列と一致する事がわかる。
【００３９】
以上説明をした復調のアルゴリズムについて、下記する（式１）にＣ言語の文法に従って示す。同式中、Ｄ（ｋ）０，Ｄ（ｋ）１，Ｄ（ｋ）２はデータ語の候補を意味する記号である。なお、式１の判定情報が２の場合はＤＳＶ制御のための符号語の入れ替えがなされている場合があり、この場合の復調の条件も本式は含んでいる。
【００４０】
参照アドレスは前述した復号テーブル・符号化テーブル演算器・選択器Ｃ４（図６）を構成する復号テーブルＣ４ａと符号化テーブル演算器Ｃ４ｅとに入力される。この符号化テーブル演算器Ｃ４ｅには、１ワード遅延手段Ｃ４ｄを介して、復号テーブルＣ４ａからの１ワード遅延された判定情報が入力される。この結果、この符号化テーブル演算器Ｃ４ｅは、後続データと判定情報とをもとに、（式１）で示した演算によって、復号テーブルＣ４ａから出力される符号語の候補Ｄ（ｋ）０，Ｄ（ｋ）１、Ｄ（ｋ）２のどれを選択するかの演算結果を選択器Ｃ４ｃに送り、符号語の選択を行う。復号テーブルＣ４ａと選択器Ｃ４ｃとの間の１ワード遅延手段Ｃ４ｂは前記した演算結果と復号テーブルの出力とのタイミングを修正するためのものである。
【００４２】
【発明の効果】
以上説明したように本発明によれば、連続する２進数のデータ系列を４ビット単位の入力データ語に変換した後に、（１，７）ＲＬＬ規則を満足する６ビット単位の出力符号語列に変換が可能であり、また、出力符号語列に冗長ビットを加えることなくＤＳＶ制御が可能でるから、出力符号語列のＤＣ成分の効果的な抑圧が可能である変調装置とその復調装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の変調装置の基本構成図である。
【図２】本発明の変調装置のブロック構成図である。
【図３】図２に示す符号化部周辺のブロック構成図である。
【図４】図２に示す変調装置の符号化動作を説明するためのフローチャートである。
【図５】本発明の復調装置の基本構成図である。
【図６】図４に示す復号テーブル，符号化テーブル演算器，選択器のブロック図である。
【図７】４ビット単位のデシマル入力データ語に対応する６ビット単位のバイナリ出力符号語を表す図である。
【図８】本発明の変調装置に用いられる４つの符号化テーブル０〜３の各内容を表す図である。
【図９】本発明の変調装置における符号化過程を説明する図である。
【図１０】本発明の復号装置に用いられる４つの復号化テーブル０〜３の各内容を表す図である。
【符号の説明】
Ａ２ 符号化部（変換手段）、
Ａ２ａ，”１”〜”３” 符号化テーブル
Ａ，Ｂ 変調装置。
Ｂ１ 符号語選択肢有無選択肢回路
Ｂ２ 符号化テーブルアドレス演算回路
Ｂ４，Ｂ５ ＤＳＶ演算メモリ（ＤＳＶメモリ手段）
Ｂ６，Ｂ７ 符号語メモリ（出力符号語メモリ手段）
Ｂ８ メモリ制御／符号語出力部
Ｂ９ 絶対値比較回路
Ｃ 復調装置
Ｃ２ シリアル／パラレル変換器
Ｃ４ 復号テーブル・符号化テーブル演算器・選択器
Claims (3)
- ４ビット単位の入力データ語を６ビット単位の出力符号語に符号化する変換手段を有し、
前記変換手段は、前記入力データ語を前記出力符号語にそれぞれ符号化するための符号化テーブルを複数備えており、前記各符号化テーブルのそれぞれには前記各入力データ語に対応する前記各出力符号語と、次の前記入力データ語を符号化するために使用される符号化テーブルを指定する符号化テーブル指定情報とを備えており、前記各出力符号語は２進数の出力符号語列として順次直接結合しても（１，７）ＲＬＬ（ラン・レングス・リミテッド）規則を満足する出力符号語を出力可能な変調装置であって、
前記複数の符号化テーブルから出力される複数の出力符号語を選択出力することにより、ＤＳＶ（ディジタル・サム・バリエーション）制御が可能であることを特徴とする変調装置。 - 前記複数の符号化テーブルは、少なくとも第１，第２符号化テーブルを備えており、
所定の入力データ語に対応する前記第１符号化テーブル上の第１出力符号語と、前記所定の入力データ語と同一の入力データ語に対応する前記第２符号化テーブル上の第２出力符号語とをそれぞれＮＲＺＩ変調した信号が逆極性であり、かつ、ある特定の出力符号語を出力した後に、前記第１，第２出力符号語のいずれを選択しても、選択された出力符号語は（１，７）ＲＬＬ規則を満足する出力符号語であって、
前記第１、第２出力符号語の選択手段と、ＤＳＶ監視手投とを具備し、
前記ＤＳＶ監視手段と前記選択手段とによって前記第１、第２出力符号語のいずれかを選択し、ＤＳＶ制御を行うことを特徴とする請求項１記載の変調装置。 - 請求項１又は請求項２に記載の変調装置を用いて符号化された６ット単位の符号語を連続化した符号語列を、再生データ列に復調する復調装置であって、
前記符号語列を６ビット毎の符号語に再構成する手段と、
後続の符号語が前記複数の符号化テーブルのうち、どの符号化テーブルで符号化がなされるかを示す判定情報と、後続の符号語とを基にして、前記符号語列を再生データ列に復調する手段とを有することを特徴とする復調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457599A JP3551359B2 (ja) | 1999-05-25 | 1999-05-25 | 変調装置、復調装置 |
| US09/551,835 US6300886B1 (en) | 1999-05-25 | 2000-04-18 | Four-to-six code table, modulation using same but no merging bit, their application to optical disc recording or playing systems |
| DE60038333T DE60038333T2 (de) | 1999-05-25 | 2000-05-05 | Vier-zu-sechs Kodierungstabelle, Modulation die diese anwendet, aber ohne Vereinigungsbit ,sowie ihre Anwendung für optische Plattenaufzeichnungs- oder Wiedergabesysteme |
| EP00303810A EP1056209B1 (en) | 1999-05-25 | 2000-05-05 | Four-to-six code table, modulation using same but no merging bit, their application to optical disc recording or playing systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457599A JP3551359B2 (ja) | 1999-05-25 | 1999-05-25 | 変調装置、復調装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004012092A Division JP3903989B2 (ja) | 2004-01-20 | 2004-01-20 | 変調方法、復調方法 |
| JP2004012093A Division JP3903990B2 (ja) | 2004-01-20 | 2004-01-20 | 情報記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332613A JP2000332613A (ja) | 2000-11-30 |
| JP3551359B2 true JP3551359B2 (ja) | 2004-08-04 |
Family
ID=15365375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14457599A Expired - Fee Related JP3551359B2 (ja) | 1999-05-25 | 1999-05-25 | 変調装置、復調装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6300886B1 (ja) |
| EP (1) | EP1056209B1 (ja) |
| JP (1) | JP3551359B2 (ja) |
| DE (1) | DE60038333T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297753B1 (en) * | 1999-01-29 | 2001-10-02 | Victor Company Of Japan, Ltd. | Eight-to-fifteen modulation using no merging bit and optical disc recording or reading systems based thereon |
| US6445313B2 (en) * | 2000-02-07 | 2002-09-03 | Lg Electronics Inc. | Data modulating/demodulating method and apparatus for optical recording medium |
| KR100726083B1 (ko) * | 2000-04-14 | 2007-06-08 | 엘지전자 주식회사 | 광기록매체와 그의 데이터 변/복조 방법 및 장치 |
| KR20010096009A (ko) * | 2000-04-15 | 2001-11-07 | 박순배 | 통신 및 멀티미디어를 위한 변조코드 |
| JP3664091B2 (ja) * | 2001-01-12 | 2005-06-22 | 日本ビクター株式会社 | 変調方法、変調装置、復調方法、復調装置、情報記録媒体に記録する方法、情報伝送方法および情報伝送装置 |
| US6853320B2 (en) | 2001-01-16 | 2005-02-08 | Victor Company Of Japan, Ltd. | Modulation system |
| JP2002304859A (ja) * | 2001-02-02 | 2002-10-18 | Victor Co Of Japan Ltd | 同期信号生成方法、記録装置、伝送装置、記録媒体及び伝送媒体 |
| JP2002271205A (ja) | 2001-03-09 | 2002-09-20 | Victor Co Of Japan Ltd | 変調方法、変調装置、復調方法、復調装置、情報記録媒体、情報伝送方法および情報伝送装置 |
| KR100531781B1 (ko) * | 2001-03-26 | 2005-11-29 | 엘지전자 주식회사 | 디지털 데이터 변조 방법/장치 및 이를 이용하여 생성된변조된 데이터 기록매체 |
| CN100456640C (zh) | 2001-06-07 | 2009-01-28 | 日本胜利株式会社 | 调制和解调方法与装置、信息传输方法和装置 |
| JP3964634B2 (ja) | 2001-06-14 | 2007-08-22 | 株式会社東芝 | 同期コード生成方法、情報記録方法、情報再生方法、情報再生装置及び情報記憶媒体 |
| CN100428633C (zh) * | 2001-06-29 | 2008-10-22 | 日本胜利株式会社 | 数字信号的调制方法及调制装置 |
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| JP2003168222A (ja) | 2001-09-20 | 2003-06-13 | Victor Co Of Japan Ltd | 情報記録担体及び情報記録担体の再生方法及び情報記録担体の再生装置 |
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-
1999
- 1999-05-25 JP JP14457599A patent/JP3551359B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-18 US US09/551,835 patent/US6300886B1/en not_active Expired - Lifetime
- 2000-05-05 EP EP00303810A patent/EP1056209B1/en not_active Expired - Lifetime
- 2000-05-05 DE DE60038333T patent/DE60038333T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60038333T2 (de) | 2009-04-30 |
| DE60038333D1 (de) | 2008-04-30 |
| EP1056209B1 (en) | 2008-03-19 |
| EP1056209A3 (en) | 2002-04-17 |
| US6300886B1 (en) | 2001-10-09 |
| EP1056209A2 (en) | 2000-11-29 |
| JP2000332613A (ja) | 2000-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040318 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040402 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040415 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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