JP5284069B2 - メモリシステム及びメモリアクセス方法 - Google Patents
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Description
110 復号回路
120 メモリ
130 メモリコントローラ
Claims (9)
- 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
を備え、
前記符号処理回路は、
nビット(nは1以上の整数)の前記書き込み対象のデータに対して冗長化符号処理を行い、n+1ビットの冗長化データを生成する冗長化符号回路と、
選択信号に基づいてn+1ビットの1又は0を選択するセレクタと、
前記冗長化データに含まれる前記所定値のビット数をカウントし、カウント数に基づいて前記選択信号を生成するカウント部と、
前記冗長化データと、前記セレクタの選択値との各ビットのXOR演算を行う演算部と、
を有し、前記演算部の演算結果が前記メモリに書き込まれ、
前記符号処理回路は、n個のXORゲートを有し、
第1のXORゲートには前記書き込み対象のデータの1ビット目と0とが与えられ、
第kのXORゲート(kは2≦k≦nを満たす整数)には第k−1のXORゲートの出力値と前記書き込み対象のデータのkビット目が与えられ、
1ビット目が0、2ビット目が前記第1のXORゲートの出力値、k+1ビットが前記第kのXORゲートの出力値となる前記冗長化データを生成することを特徴とするメモリシステム。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
前記メモリからn+1ビット(nは1以上の整数)のデータを読み出す復号回路と、
を備え、
前記符号処理回路は、
nビットの前記書き込み対象のデータに対して冗長化符号処理を行い、n+1ビットの冗長化データを生成する冗長化符号回路と、
選択信号に基づいてn+1ビットの1又は0を選択するセレクタと、
前記冗長化データに含まれる前記所定値のビット数をカウントし、カウント数に基づいて前記選択信号を生成するカウント部と、
前記冗長化データと、前記セレクタの選択値との各ビットのXOR演算を行う演算部と、
を有し、前記演算部の演算結果が前記メモリに書き込まれ、
前記復号回路は、n個のXORゲートを有し、
第kのXORゲート(kは1≦k≦nを満たす整数)には前記メモリから読み出されるデータのkビット目とk+1ビット目が与えられ、
kビット目が前記第kのXORゲートの出力値となる復号処理データをメモリシステム外に出力することを特徴とするメモリシステム。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
を備え、
前記符号処理回路は、nビット(nは1以上の整数)の前記書き込み対象のデータが与えられ、nビットのデータに対して、前記所定値をとるビットの個数が(n+m)/2以下(mは1以上の整数)となるn+mビットの符号化データが対応付けられた符号処理テーブルを参照して、前記書き込み対象のデータに対応する符号化データを決定し、
前記決定された符号化データが前記メモリに書き込まれることを特徴とするメモリシステム。 - 前記メモリからn+mビットのデータを読み出し、前記符号処理テーブルの前記符号化データを読み出しデータ、前記符号化データに対応する前記nビットのデータを復号化データとする復号処理テーブルを参照して、前記メモリから読み出したデータに対応する復号化データを決定し、メモリシステム外に出力する復号回路をさらに備えることを特徴とする請求項3に記載のメモリシステム。
- 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
を備え、
前記符号処理回路は、nビット(nは1以上の整数)の前記書き込み対象のデータに対して冗長化符号処理を行い、複数のn+mビット(mは1以上の整数)の冗長化データを生成し、前記複数の冗長化データのうち前記所定値をとるビットの個数が最小の冗長化データを選択し、
前記選択された冗長化データが前記メモリに書き込まれ、
nビットの前記書き込み対象のデータと、互いに異なるmビットの種データとが与えられ、前記書き込み対象のデータに前記種データを付加したデータに対して冗長化符号処理を行いn+mビットの冗長化データを生成する2 m 個以下の複数個の冗長化符号回路と、
前記複数個の冗長化符号回路により生成された前記冗長化データのうち、前記所定値をとるビットの個数が最小の冗長化データを選択する偏向セレクタと、
を有し、前記偏向セレクタにより選択されたデータが前記メモリへ書き込まれることを特徴とするメモリシステム。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
を備え、
前記符号処理回路は、
前記書き込み対象のデータに、互いに異なる1ビット以上の反転ビットが付加されたデータに対して、所定の生成行列を用いて誤り訂正符号化処理を行い、誤り訂正符号化データを生成する複数の誤り訂正符号化部と、
前記複数の誤り訂正符号化部により生成された誤り訂正符号化データのうち、前記所定値をとるビットの個数が最小の誤り訂正符号化データを選択する偏向セレクタと、
を有し、前記偏向セレクタによって選択された誤り訂正符号化データが前記メモリに書き込まれることを特徴とするメモリシステム。 - 前記メモリから読み出したデータに対して前記生成行列に対応する検査行列を用いて復号及び誤り訂正を行い、前記反転ビット部分を破棄してメモリシステム外に出力する復号回路をさらに備えることを特徴とする請求項6に記載のメモリシステム。
- 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
前記符号処理回路により生成される前記データが書き込まれるメモリと、
前記メモリから読み出されるデータと、前記符号処理回路により生成されるデータとを比較する比較器と、
を備え、
前記符号処理回路は、
nビット(nは1以上の整数)の前記書き込み対象のデータに、互いに異なる種データが付加されたデータに対して冗長化符号処理を行い、n+mビット(mは1以上の整数)の冗長化データを生成する複数の冗長化符号回路と、
前記複数の冗長化符号回路により生成される前記冗長化データを、前記所定値をとるビットの個数が少ない順に選択し、前記比較器による比較結果が一致を示した時に選択していた冗長化データを前記メモリに書き込むデータとして確定する偏向セレクタと、
を有することを特徴とするメモリシステム。 - 前記複数の冗長化データのいずれか1つを復号処理しても前記書き込み対象のデータに前記種データが付加されたデータを生成する復号回路をさらに備え、
前記復号回路は、前記メモリからn+mビットのデータを読み出し、復号処理を行い、前記種データ部分を破棄してメモリシステム外に出力することを特徴とする請求項8に記載のメモリシステム。
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