JP5563125B2 - メモリアクセス装置 - Google Patents
メモリアクセス装置 Download PDFInfo
- Publication number
- JP5563125B2 JP5563125B2 JP2013113239A JP2013113239A JP5563125B2 JP 5563125 B2 JP5563125 B2 JP 5563125B2 JP 2013113239 A JP2013113239 A JP 2013113239A JP 2013113239 A JP2013113239 A JP 2013113239A JP 5563125 B2 JP5563125 B2 JP 5563125B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bits
- written
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
- G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0411—Online error correction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
110 復号回路
120 メモリ
130 メモリコントローラ
Claims (9)
- 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路を備え、
前記符号処理回路は、
nビット(nは1以上の整数)の前記書き込み対象のデータに対して冗長化符号処理を行い、n+1ビットの冗長化データを生成する冗長化符号回路と、
選択信号に基づいてn+1ビットの1又は0を選択するセレクタと、
前記冗長化データに含まれる前記所定値のビット数をカウントし、カウント数に基づいて前記選択信号を生成するカウント部と、
前記冗長化データと、前記セレクタの選択値との各ビットのXOR演算を行う演算部と、
を有し、前記演算部の演算結果が前記メモリに書き込まれ、
前記符号処理回路は、n個のXORゲートを有し、
第1のXORゲートには前記書き込み対象のデータの1ビット目と0とが与えられ、
第kのXORゲート(kは2≦k≦nを満たす整数)には第k−1のXORゲートの出力値と前記書き込み対象のデータのkビット目が与えられ、
1ビット目が0、2ビット目が前記第1のXORゲートの出力値、k+1ビットが前記第kのXORゲートの出力値となる前記冗長化データを生成することを特徴とするメモリアクセス装置。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路と、
前記メモリからn+1ビット(nは1以上の整数)のデータを読み出す復号回路と、
を備え、
前記符号処理回路は、
nビットの前記書き込み対象のデータに対して冗長化符号処理を行い、n+1ビットの冗長化データを生成する冗長化符号回路と、
選択信号に基づいてn+1ビットの1又は0を選択するセレクタと、
前記冗長化データに含まれる前記所定値のビット数をカウントし、カウント数に基づいて前記選択信号を生成するカウント部と、
前記冗長化データと、前記セレクタの選択値との各ビットのXOR演算を行う演算部と、
を有し、前記演算部の演算結果が前記メモリに書き込まれ、
前記復号回路は、n個のXORゲートを有し、
第kのXORゲート(kは1≦k≦nを満たす整数)には前記メモリから読み出されるデータのkビット目とk+1ビット目が与えられ、
kビット目が前記第kのXORゲートの出力値となる復号処理データを出力することを特徴とするメモリアクセス装置。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路を備え、
前記符号処理回路は、nビット(nは1以上の整数)の前記書き込み対象のデータに対して冗長化符号処理を行い、複数のn+mビット(mは1以上の整数)の冗長化データを生成し、前記複数の冗長化データのうち前記所定値をとるビットの個数が最小の冗長化データを選択し、
前記選択された冗長化データが前記メモリに書き込まれ、
nビットの前記書き込み対象のデータと、互いに異なるmビットの種データとが与えられ、前記書き込み対象のデータに前記種データを付加したデータに対して冗長化符号処理を行いn+mビットの冗長化データを生成する2m個以下の複数個の冗長化符号回路と、 前記複数個の冗長化符号回路により生成された前記冗長化データのうち、前記所定値をとるビットの個数が最小の冗長化データを選択する偏向セレクタと、
を有し、前記偏向セレクタにより選択されたデータが前記メモリへ書き込まれることを特徴とするメモリアクセス装置。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路を備え、
前記符号処理回路は、
前記書き込み対象のデータに、互いに異なる1ビット以上の反転ビットが付加されたデータに対して、所定の生成行列を用いて誤り訂正符号化処理を行い、誤り訂正符号化データを生成する複数の誤り訂正符号化部と、
前記複数の誤り訂正符号化部により生成された誤り訂正符号化データのうち、前記所定値をとるビットの個数が最小の誤り訂正符号化データを選択する偏向セレクタと、
を有し、前記偏向セレクタによって選択された誤り訂正符号化データが前記メモリに書き込まれることを特徴とするメモリアクセス装置。 - 前記メモリから読み出したデータに対して前記生成行列に対応する検査行列を用いて復号及び誤り訂正を行い、前記反転ビット部分を破棄して出力する復号回路をさらに備えることを特徴とする請求項4に記載のメモリアクセス装置。
- 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路と、
前記メモリから読み出されるデータと、前記符号処理回路により生成されるデータとを比較する比較器と、
を備え、
前記符号処理回路は、
nビット(nは1以上の整数)の前記書き込み対象のデータに、互いに異なる種データが付加されたデータに対して冗長化符号処理を行い、n+mビット(mは1以上の整数)の冗長化データを生成する複数の冗長化符号回路と、
前記複数の冗長化符号回路により生成される前記冗長化データを、前記所定値をとるビットの個数が少ない順に選択し、前記比較器による比較結果が一致を示した時に選択していた冗長化データを前記メモリに書き込むデータとして確定する偏向セレクタと、
を有することを特徴とするメモリアクセス装置。 - 前記複数の冗長化データのいずれか1つを復号処理しても前記書き込み対象のデータに前記種データが付加されたデータを生成する復号回路をさらに備え、
前記復号回路は、前記メモリからn+mビットのデータを読み出し、復号処理を行い、前記種データ部分を破棄して出力することを特徴とする請求項6に記載のメモリアクセス装置。 - 書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるようなメモリに書き込まれるデータを生成する符号処理回路を備え、
前記符号処理回路は、
前記書き込み対象のデータに第1反転ビットを付加したデータに対して、所定の生成行列を用いて誤り訂正符号化処理を行い、第1誤り訂正符号化データを生成する誤り訂正符号化部と、
前記第1誤り訂正符号化データの各ビットの値を反転するインバータ回路と、
前記第1誤り訂正符号化データ及び前記反転された第1誤り訂正符号化データのうち、前記所定値をとるビットの個数が少ない方を選択する偏向セレクタと、
を有し、
前記偏向セレクタによって選択されたデータが前記メモリに書き込まれ、
前記インバータ回路は、前記書き込み対象のデータに前記第1反転ビットとは異なる値を持つ第2反転ビットを付加したデータに対して、前記生成行列を用いて誤り訂正符号化処理を行って得られる第2誤り訂正符号化データと同じ値になるように、前記第1誤り訂正符号化データの各ビットの値を反転することを特徴とするメモリアクセス装置。 - 書き込み対象のデータに互いに異なるデータ反転用ビットを付加して誤り訂正符号化処理すると得られる複数の誤り訂正符号化データのうち、リードディスターブの対象となるビットが少ない誤り訂正符号化データをメモリに書き込むことを特徴とするメモリアクセス装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013113239A JP5563125B2 (ja) | 2013-05-29 | 2013-05-29 | メモリアクセス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013113239A JP5563125B2 (ja) | 2013-05-29 | 2013-05-29 | メモリアクセス装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008315459A Division JP5284069B2 (ja) | 2008-12-11 | 2008-12-11 | メモリシステム及びメモリアクセス方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013214350A JP2013214350A (ja) | 2013-10-17 |
JP5563125B2 true JP5563125B2 (ja) | 2014-07-30 |
Family
ID=49587570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013113239A Expired - Fee Related JP5563125B2 (ja) | 2013-05-29 | 2013-05-29 | メモリアクセス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5563125B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07334991A (ja) * | 1994-06-07 | 1995-12-22 | Sony Corp | 半導体不揮発性記憶装置 |
JP3551359B2 (ja) * | 1999-05-25 | 2004-08-04 | 日本ビクター株式会社 | 変調装置、復調装置 |
JP2004152366A (ja) * | 2002-10-29 | 2004-05-27 | Sony Corp | データ記憶方法及びデータ記憶回路 |
JP2007299436A (ja) * | 2006-04-27 | 2007-11-15 | Sony Corp | 記憶装置の記録方法 |
US7692949B2 (en) * | 2006-12-04 | 2010-04-06 | Qimonda North America Corp. | Multi-bit resistive memory |
-
2013
- 2013-05-29 JP JP2013113239A patent/JP5563125B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013214350A (ja) | 2013-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8996958B2 (en) | Method, device and computer program product for decoding a codeword | |
JP5923631B2 (ja) | データ反転によってデータ記憶を改良するための装置および方法 | |
US9547551B2 (en) | Memory system having an encoding processing circuit for redundant encoding process | |
US20150380087A1 (en) | Data Encoding in Solid-State Storage Devices | |
US20150234705A1 (en) | Semiconductor memory device | |
TW202006544A (zh) | 利用錯誤更正碼進行資料位元錯誤的偵測與更正 | |
JP2008165808A (ja) | 誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置 | |
EP3201776B1 (en) | Short detection and inversion | |
US10423484B2 (en) | Memory controller, memory system, and control method | |
Wang et al. | Reliable MLC NAND flash memories based on nonlinear t-error-correcting codes | |
US10191801B2 (en) | Error correction code management of write-once memory codes | |
JP6657634B2 (ja) | 符号化装置、メモリシステム、通信システムおよび符号化方法 | |
KR100905712B1 (ko) | 에러 정정 코드를 이용한 병렬 비트 테스트 장치 | |
JP2019125910A (ja) | メモリシステム | |
US11025281B2 (en) | Memory system | |
JP2019057752A (ja) | メモリシステム | |
JP7237674B2 (ja) | メモリシステム | |
JP6018508B2 (ja) | 不揮発性半導体記憶装置及びそのテスト方法 | |
JP5283989B2 (ja) | メモリシステム及びメモリアクセス方法 | |
CN110716824B (zh) | 编码方法及使用所述编码方法的存储器存储装置 | |
JP5563125B2 (ja) | メモリアクセス装置 | |
JP2017107620A (ja) | 半導体装置及び不揮発メモリ | |
JP2008052866A (ja) | 半導体記憶装置 | |
KR20140006444A (ko) | 연접 비씨에이치 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치 | |
JP2020150515A (ja) | 誤り訂正回路及びメモリシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140611 |
|
LAPS | Cancellation because of no payment of annual fees |