JP2008052866A - 半導体記憶装置 - Google Patents

Abstract

【課題】３ビットエラー訂正可能なＥＣＣシステムを搭載した半導体記憶装置を提供する。
【解決手段】ＢＣＨコードを利用して読み出しデータのエラー位置を検出し訂正するエラー検出訂正システムが搭載された半導体記憶装置であって、前記エラー検出訂正システムは、３ビットエラーを検出訂正可能な３ＥＣシステムを有し、前記３ＥＣシステムは、３次のエラー位置探索方程式を２以上のパラメータを導入して変数変換して、未知数のみの部分とシンドロームにより計算される部分とに分離し、予めテーブルとして求められた解の候補のインデックスとシンドロームのインデックスとの比較でエラー位置を求める。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、特にそのエラー検出訂正システムに関する。

電気的書き換え可能な不揮発性半導体メモリであるフラッシュメモリは、書き換え回数の増加と共にエラー率が大きくなる。特に、大容量化と製造プロセスの微細化が進むと、エラー率は上昇する。このためフラッシュメモリにＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）システムを搭載することは重要な技術となる。

フラッシュメモリチップ内に、或いはこれを制御するメモリコントローラ内にＥＣＣ回路を搭載することは、従来より提案されている（例えば、特許文献１参照）。

有限体ＧＦ（２^ｎ）を利用するＢＣＨ−ＥＣＣシステムで２ビット以上のエラー訂正を行う場合、エラー位置探索方程式の解を求めるのに有限体の要素を逐次代入して方程式を満足させる要素を解として選択してエラー位置探索を行うと、演算時間は膨大になり、オンチップとした場合にもメモリの読み出しや書き込み性能を大幅に低下させる。

そこで、その様な逐次検索を行わず、従ってフラッシュメモリの性能を犠牲にしないような高速のＥＣＣシステムが望まれる。
特開２０００−１７３２８９号公報

この発明は、３ビットエラー訂正可能なＥＣＣシステムを搭載した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、ＢＣＨコードを利用して読み出しデータのエラー位置を検出し訂正するエラー検出訂正システムが搭載された半導体記憶装置であって、
前記エラー検出訂正システムは、３ビットエラーを検出訂正可能な３ＥＣシステムを有し、
前記３ＥＣシステムは、３次のエラー位置探索方程式を２以上のパラメータを導入して変数変換して、未知数のみの部分とシンドロームにより計算される部分とに分離し、予めテーブルとして求められた解の候補のインデックスとシンドロームのインデックスとの比較でエラー位置を求める。

この発明によると、３ビットエラー訂正可能なＥＣＣシステムを搭載した半導体記憶装置を提供することができる。

本発明者は、従来のような有限体要素の逐次代入によりエラー位置探索方程式を満たす要素を求める方法に代わって、２ビットエラー訂正を高速演算で実現する手法を先に提案している。

即ち、ＧＦ（２５６）のＢＣＨコードを利用して高速にエラー位置検索を行なうために、予め解の候補のテーブルを作成しておき、これとメモリの読み出しデータから計算されたシンドロームのインデックスを比較して解を求める。具体的には、読み出しデータから計算されたシンドロームを含むエラー位置検索方程式を解くことになるが、そのエラー位置検索方程式を、変数変換によって未知数のみの部分（以下、変数部分という）とシンドロームにより計算される部分（以下、シンドローム部分という）に分けてそれらのインデックス関係だけでエラー位置を求められるようにする。即ち、シンドローム部分と変数部分のインデックスとを比較して、一致する変数がエラー位置対応インデックスであることから、エラー位置を求める。

更に、エラー位置検索に必要な計算は、インデックス間の合同式からインデックスを確定することである。その際、２５５を法とする合同式を、１７と１５を法とする二つの合同式に分離し、これらの合同式を満たす数は元の合同式を満たすという性質を利用する。これにより、回路規模と演算時間を縮小したエラー位置検索ができる。

この発明は、上述の２ビットエラー検出訂正システム（２ＥＣシステム）の手法を拡張して、オンチップメモリ用の高速３ビットエラー検出訂正システム（３ＥＣシステム）を提案するものである。

３ＥＣ−ＢＣＨでは未知数とシンドロームが混在した３次の多項式が解を求める方程式となるが、これは２パラメータを導入した線形変換で変数部分とシンドローム部分の分離が行なえること、更に解とテーブルの比較をＢＣＨコードの有限体の要素を“表現インデックス”というindexを導入することで短い計算の並列演算として高速に行なうことが出来ることが、本発明者の検討により明らかになった。

その様な、ＢＣＨコードを用いて３ビットまでのエラー訂正（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）と４ビット以上のエラーに対する警告（Ｅｒｒｏｒ Ｗａｒｎｉｎｇ）とを行うことができる“３ＥＣ−ＥＷ”システムを、フラッシュメモリにオンチップで搭載することによって、メモリ外部からはメモリの性能を落とさずにデータ保持の信頼性を向上させたフラッシュメモリを得ることができる。

［３ＥＣ−ＥＷシステムの概要］
ＧＦ（２^ｎ）のＢＣＨコードを利用して３ビットエラー訂正を行なうために、エラービット位置を示す未知数変数とエラーを含むデータから計算されたシンドロームを含むエラー位置検索方程式は、２つ以上のパラメータを導入して変数変換を行い、変数部分とシンドローム部分とに変換する。

３ＥＣ−ＥＷシステムは具体的には、２ビット以下のエラー訂正可能な２ＥＣシステムと３ビットエラー訂正可能な３ＥＣシステムとを含む。２ＥＣシステムのエラー位置検索方程式は１パラメータを含む変数変換によって、３ＥＣシステムのエラー位置検索方程式は２パラメータを含む変数変換によって、それぞれ変数部分とシンドローム部分に分離されて、エラー数の状況に応じてエラー位置検索方程式の解の結果を切り替えるようにする。

有限体ＧＦ（２^ｎ）の要素を利用するＥＣＣシステムにおいて、各要素を基本既約多項式の根の指数（インデックス）によって指定するとき、このインデックスを互いに素である２^ｎ−１の２因数に分解し、各々の数をインデックスにかけた数の互いに因数を法とする剰余系の組を“表現インデックス”として用い、要素間の演算をこの表現インデックス間の対応関係として行なう。

上記要素間の演算は、要素の積に対しては各表現インデックスの要素間の和を対応する法の剰余系として表したものが対応し、要素の和は表現インデックスから基本既約多項式の剰余多項式の係数を求め係数間のパリティチェックを用いて行なう。

（データのエンコーディング）
ガロア体ＧＦ（２^８）上の３ＥＣ−ＥＷについてまず、データのエンコーディングを説明する。ＧＦ（２）上の基本既約多項式をｍ_１（ｘ）としてこの根をαとする。有限体としてＧＦ（２^８）を考えるので、これは数１に示すような８次の多項式となる。３ビットエラー訂正のためには、数１に示すように、更に二つのα^３及びα^５を根とする既約多項式ｍ_３（ｘ）及びｍ_５（ｘ）を選択する。

これらの３つの既約多項式をもとに、３ビットエラー訂正可能なＥＣＣが構成される。書き込むべきデータに検査ビット（チェックビット）を付加してエンコードするには、コード生成多項式として、数２のようなｍ_１（ｘ），ｍ_３（ｘ）及びｍ_５（ｘ）の積である２４次のコード生成多項式ｇ（ｘ）を作る。

３ビットエラー訂正が可能な情報ビットとして利用できる最大ビット数は、２^８−１＝２５５からチェックビット数２４を引いた２３１ビットである。これらを、ビット位置２４から２５４の係数をａ_２４〜ａ_２５４として、数３のような情報多項式ｆ（ｘ）を作る。

データビットのうちの情報ビットを係数ａ_２４〜ａ_２５４に割り当てて２４次から始まる情報多項式ｆ（ｘ）をコード生成多項式ｇ（ｘ）で割って剰余を求め、数４の剰余多項式ｒ（ｘ）を求める。

この剰余多項式ｒ（ｘ）の係数ｂ_２３〜ｂ_０の２４ビットを“チェックビット”とし、これを情報多項式ｆ（ｘ）のビット位置２４からの係数ａ_２５４〜ａ_２４からなる“情報ビット”と共にメモリに記憶させる。即ちメモリに記憶させるデータビットは、数５のようになる。

（データのデコーディング）
２５４次の多項式の係数を情報ビットとしてメモリに記憶させてエラーが生じたとすれば、そのエラーも２５４次の多項式で表される。このエラー多項式をｅ（ｘ）とすれば、メモリから読み出したデータは、数６のような構造の多項式ν（ｘ）となる。

この数６のエラー多項式ｅ（ｘ）の係数が１の項がエラーとなる。

読み出しデータのデコードのための第１段階として、ν（ｘ）を原始多項式ｍ_１（ｘ），ｍ_３（ｘ），ｍ_５（ｘ）で割って各々の剰余Ｓ_１（ｘ），Ｓ_３（ｘ），Ｓ_５（ｘ）を求める。

数７に示すように、これはｅ（ｘ）をｍ_１（ｘ），ｍ_３（ｘ），ｍ_５（ｘ）で割った剰余ともなっている。

これら数７の剰余Ｓ_１（ｘ），Ｓ_３（ｘ），Ｓ_５（ｘ）をシンドローム（syndrome）多項式という。

３ビットエラーがｉ，ｊ，ｋ次にあれば、エラー多項式は、ｅ（ｘ）＝ｘ^ｉ＋ｘ^ｊ＋ｘ^ｋとなるので、これらの指数ｉ，ｊ，ｋを求めれば、エラー位置が確定する。そこで、ｍ_１（ｘ）＝０の根αの指数（インデックス）に関するＧＦ（２５６）内の計算で、ｉ，ｊ及びｋを求める。

ｘ^ｎ≡ｐｎ（ｘ）ｍｏｄ ｍ_１（ｘ）なる剰余多項式ｐｎ（ｘ）を導入すると、ＧＦ（２５６）内では、α^ｎ＝ｐｎ（α）である。下記数８に示すように、エラーの次数に対応する根α^ｉ，α^ｊ，α^ｋをそれぞれ、Ｘ_１，Ｘ_２，Ｘ_３とし、シンドロームＳ_１（ｘ），Ｓ_３（ｘ），Ｓ_５（ｘ）に対してＳ_１（α），Ｓ_３（α^３），Ｓ_５（α^５）に対応する指数をそれぞれ、σ_１，σ_３，σ_５として、Ｓ_１（α），Ｓ_３（α^３），Ｓ_５（α^５）をそれぞれ、Ｓ_１，Ｓ_３，Ｓ_５とする。ちなみに、剰余多項式による表現では、Ｓ_１，Ｓ_３，Ｓ_５は、Ｓ_１（ｘ），Ｓ_３（ｘ^３），Ｓ_５（ｘ^５）と同等である。

ｍ_３（α^３）＝ｍ_５（α^５）＝０であるから、数８から次の数９の関係が得られる。

第二段階として、未知数Ｘ_１，Ｘ_２，Ｘ_３を根とするエラー位置探索多項式Λ^Ｒ（ｘ）＝０を考えると、Λ^Ｒ（ｘ）は数１０のように、Ｘ_１，Ｘ_２，Ｘ_３の基本対称式Ｓ_１，Ｄ，Ｔを用いて表すことができる。

エラー位置検索は、Λ^Ｒ（ｘ）＝０を満たす根α^ｎのインデックスｎを探すことである。そこでまず、Λ^Ｒ（ｘ）＝０の係数をシンドロームＳ_１，Ｓ_３，Ｓ_５で表現する。Ｓ_１，Ｄ，Ｔは基本対称式であり、Ｓ_３，Ｓ_５は対称式なので基本対称式で表すことができ、逆にＤ，ＴをＳ_１，Ｓ_３，Ｓ_５で表現することができる。即ち、Ｓ_１ ^２Ｄ＋Ｓ_１Ｔ＝Ｓ_１ ^３＋Ｓ_３，Ｓ_３Ｄ＋Ｓ_１ ^２Ｔ＝Ｓ_１ ^５＋Ｓ_５の関係から、Ａ＝Ｓ_３／Ｓ_１ ^３，Ｂ＝Ｓ_５／Ｓ_１ ^３とおいて、数１１が求まる。

第三段階として、Λ^Ｒ（ｘ）のＧＦ（２５６）での根α^ｎを見つければＸ_１，Ｘ_２，Ｘ_３＝α^ｎから、ｉ，ｊ，ｋがα^ｎのｎとして求まる。即ち、Λ^Ｒ（ｘ）＝０をｎ＝０〜２５４で探索してヒットしたｎがエラービットということになる。

なお、Λ^Ｒ（ｘ）＝０の根が常に求まるわけではなく、この多項式が３次でないこともあり、それぞれの場合にエラー数が異なる。詳細は後に説明するがエラー数とその場合の条件をまとめると、数１２のようになる。

なお、１エラー又は２エラーの場合は、２ＥＣシステムへ分岐して解を探索することになる。

３つのエラーがある場合に、原理的にはｘに逐次有限体の要素を代入して解を求めることができるが、これは膨大な計算量となる。そこでこの実施の形態では、解の候補を予めテーブルとして求めておき、Λ^Ｒ（ｘ）を変形して、未知数のみにより決まる部分（以下、変数部分という）とシンドロームのみにより計算される部分（以下、シンドローム部分という）を完全に分離して解の候補のインデックスとシンドロームのインデックスの関係だけで解のインデックスｎを求めることが出来るようにする。

具体的に説明する。３ＥＣの場合は、３次のエラー位置探索方程式Λ^Ｒ（ｘ）＝ｘ^３＋Ｓ_１ｘ^２＋Ｄｘ＋Ｔ＝０の根α^ｎのインデックスｎを計算する。このときは、ｘ＝ａｚ＋ｂなる変数変換を行い、エラー位置検索方程式を下記数１３のように、変数部分とシンドローム部分に分離する。

変換の仕方はこの他にも項ｚ^２が残るような変換法もあるが、ここでは変換が最も簡単になる方法を選んでいる。変数変換された方程式を解く際にシンドローム計算から必要となる基本的なインデックスは、Ｓ_１のσ_１、Ｓ_３のσ_３、Ｓ_５のσ_５、Ａのσ_Ａ、Ｂのσ_Ｂ、Ｔのσ_Ｔ、ａのσ_ａである。

変数部分ｚにα^ｊを代入して、下記数１４のインデックスｚ_ｊを求めて、テーブルとする。

方程式のシンドローム部分Ｔ／ａ^３のインデックスは、σ_Ｔ−３σ_ａであるから、下記数１５を満たすｊが、エラー位置対応変数ｚでのインデックスである。

実際のエラー位置は、下記数１６のビット位置ｎとして求まる。

２ＥＣ又は１ＥＣの場合は、エラー位置検索方程式（即ち解探索多項式）は、Λ^Ｒ（ｘ）＝（ｘ−Ｘ_１）（ｘ−Ｘ_２）＝ｘ^２＋Ｓ_１ｘ＋Ｘ_１Ｘ_２＝０となる２次式の根のα^ｎのインデックスｎを探索する。ここで、Ｘ_１Ｘ_２＝Ｓ_１ ^２＋Ｓ_３／Ｓ_１である。

この場合も、Λ^Ｒ（ｘ）を変形して変数部分とシンドローム部分に分離してインデックス関係だけでｎを求めることが出来るようにする。即ち、ｘ＝Ｓ_１ｙなる変換により、次の数１７を得る。

数１７の変数部分のｙにα^ｉを代入した結果のα^２ｉ＋α^ｉ＋１のインデックスをｙ_ｉとすると、下記数１８のｉがエラー位置のｙのインデックスとなる。

シンドロームから決まる右辺のインデックスに対応するｙ_ｉを満たすｉが存在しない場合は、解が求まらないので３ビット以上のエラーの場合である。実際のエラー位置は、下記数１９のビット位置ｎとして求まる。

３ＥＣ，２ＥＣの場合を通してエラー位置検索で必要な計算は、インデックス 間の合同式からインデックスを確定することである。システム構成上必要なこれらの計算法を次に示す。

合同式はいずれも、２５５を法とするＧＦ（２５６）である。この合同式計算はまともに行なうと、２５５×２５５の規模の比較を行うことに相当し、回路規模が大きくなる。そこでこの実施の形態では、この合同式計算を並列化する。すなわち、２５５を互いに素である二つの因子に分けてこれらを法とする二つの合同式に分離して、これらの合同式を同時に満たす数はもともとの合同式も満たすことを利用する。

以下に示すように、いずれの合同式を解く場合も２５５＝１７×１５によって１７と１５をそれぞれ法とする合同式に分けてこれを同時に解く。

１：Ａ＝Ｓ_３／Ｓ_１ ^３のインデックスσ_Ａの計算は、σ_Ａ≡σ_３−３σ_１（ｍｏｄ２５５）を求めるもので、次の数２０の二つの合同式に分ける。

２：Ｂ＝Ｓ_５／Ｓ_１ ^３のインデックスσ_Ｂの計算は、σ_Ｂ≡σ_５−３σ_１（ｍｏｄ２５５）を求めるもので、次の数２１の二つの合同式に分ける。

３：Ｅ＝Ｓ_５／Ｓ_１ ^２のインデックスσ_Ｅの計算は、σ_Ｅ≡σ_５−２σ_１（ｍｏｄ２５５）を求めるもので、次の数２２の二つの合同式に分ける。

４：Ｆ＝Ｓ_３ ^２／Ｓ_１ ^３のインデックスσ_Ｆの計算は、σ_Ｆ≡２σ_３−３σ_１（ｍｏｄ２５５）を求めるもので、次の数２３の二つの合同式に分ける。

５：ｙ_ｉからｙのインデックスｉを選択して、α^σ１ｙ＝α^ｎのインデックスｎを求めるには、ｙ_ｉ＝σ_Ａからｉをテーブルによるデコードで選択して、ｎ≡σ_１＋ｉ（ｍｏｄ２５５）を求める。この合同式は次の数２４の二つに分ける。

６：Ｃ＝（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）のインデックスσ_Ｃの計算は、σ_Ｃ≡σ(S₁ ²+B)−σ(A+1)（ｍｏｄ２５５）を求めるもので、次の数２５の二つの合同式に分ける。

７：Ｔ＝ｔ／（Ａ＋１）のインデックスσ_Ｔの計算は、σ_Ｔ≡σ_ｔ−σ_{（Ａ＋１）}（ｍｏｄ２５５）を求めるもので、次の数２６の二つの合同式に分ける。

８：α^ｚｊ＝α^{σＴ−３σａ}からのインデックスｚ_ｊの計算は、ｚ_ｊ≡σ_Ｔ−３σ_ａ（ｍｏｄ２５５）を求めるもので、次の数２７の二つの合同式に分ける。

９：ｚ_ｊからｚのインデックスｊを選択して、α^σａｚ＝α^σＸのインデックスσ_Ｘを求めるには、ｚ_ｊからｊをテーブルによるデコードで選択し、σ_Ｘ≡σ_ａ＋ｊ（ｍｏｄ２５５）を求める。この合同式は次の数２８の二つの合同式に分ける。

以上の数２０から数２３で計算しようとする合同式は、シンドロームＳ_１，Ｓ_３，Ｓ_５のインデックスの倍数間の差のインデックスを求めるものであるが、１５倍や１７倍のインデックスとその他の倍数のインデックス間の１７や１５を法としたインデックス間の対応関係は、後に示すように予め求めておけるので、この関係を使ってインデックスの倍数間の和を、加算回路（アダー）により求める。

数２０から数２３の合同式では、Ａ，Ｂ，Ｅ，Ｆの根αのインデックスについて、ｍｏｄ１７とｍｏｄ１５による剰余類インデックスのペアにより定義される“表現インデックス”を求めている。

数２４では、シンドロームから得られたインデックスσ_Ａから、インデックスｉとｙ_ｉの対応関係を用いて、ｙ_ｉ＝σ_Ａとなるｉを求めるが、計算はｍｏｄ１７とｍｏｄ１５による剰余類インデックスによって行なわれ、２値による表現インデックスとしてインデックスｎが得られる。このときσ_Ａがｉが存在しないｙ_ｉに対応することもある。

数２５は、シンドローム間の計算から得られた（Ｓ_１ ^２＋Ｂ） のインデックスと（Ａ＋１）のインデックスからＣのインデックスσ_Ｃを表現インデックスとして求めている。

数２６は、シンドローム間の計算から得られたｔのインデックスと（Ａ＋１）のインデックスからＴのインデックスσ_Ｔを表現インデックスとして求めている。

数２７は、シンドロームから得られたインデックスの演算によってインデックスｚ_ｊを求めるもので、インデックスσ_Ｔと−３σ_ａの和をｍｏｄ１７とｍｏｄ１５ による表現インデックスとして求める。この計算で対応するｊがないｚ_ｊがインデックスとして得られることもある。

数２８は、インデックスｊとｚ_ｊの対応関係からｊを選択してこのｊとインデックスσ_ａの和のインデックスσ_Ｘを表現インデックスとして求めている。

［３ＥＣ−ＥＷシステムの構成］
図１は、フラッシュメモリに搭載される３ＥＣ−ＥＷシステムの構成をメモリコア１０との関係で示している。

ＮＡＮＤ型フラッシュメモリの場合のメモリコア１０は、図２に示すように、セルアレイ１、センスアンプ回路２及びロウデコーダ３を有する。セルアレイ１は、直列接続されたメモリセルＭ０−Ｍ３１を有するＮＡＮＤセルユニット（ＮＡＮＤストリング）を配列して構成されている。ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（ＢＬｏ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

メモリセルの制御ゲートは、ワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。ワード線ＷＬ０−ＷＬ３１と選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するのがロウデコーダ３である。

センスアンプ回路２は、同時書き込み及び読み出しを行う１ページ分のセンスユニットＳＡを有する。各センスユニットＳＡには、ビット線選択回路４により、隣接するビット線ＢＬｅ，ＢＬｏのいずれかが選択されて接続される。これにより、一つのワード線ＷＬｉと複数の偶数番ビット線ＢＬｅ（或いは複数の奇数番ビット線ＢＬｏ）により同時に選択されるメモリセルの集合が、同時に書き込み／読み出しが行われる１ページ（１セクタ）となる。非選択側のビット線は所定電位を与えたシールド線として利用することにより、選択ビット線間の干渉を防止することができる。

ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位とするブロックを構成し、図のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。

図１において、エンコード部２１は、２３１ビットの情報をａ_２４〜ａ_２５４としてこれらを係数とする２３０次の多項式ｆ（ｘ）が入力となる。情報ビットはデータビットの構成によって適宜必要な次数を選んでその係数のみを用い、使用しない係数は固定した０または１データとして扱うことによって固定ビットをメモリに記憶させずにメモリ容量に合ったシステムを構成することが可能である。

ｆ（ｘ）ｘ^２４をｇ（ｘ）で割った剰余をｒ（ｘ）として多項式ｆ（ｘ）ｘ^２４＋ｒ（ｘ）の係数をデータビットとしてメモリコア１０に書き込む。メモリコア１０から読み出した２５５ビットのデータは２５４次の多項式ν（ｘ）の係数として扱われる。

読み出したデータ多項式ν（ｘ）からシンドロームＳ_１，Ｓ_３，Ｓ_５を求めるのが、シンドローム演算部２２である。先に説明したように、ν（ｘ）を既約多項式ｍ_１（ｘ），ｍ_３（ｘ），ｍ_５（ｘ）でそれぞれ割ることにより、その剰余としてシンドロームＳ_１，Ｓ_３，Ｓ_５が得られる。

シンドロームＳ_１，Ｓ_３，Ｓ_５が全てゼロであれば、エラーがない。このとき、ゲート回路３６により、信号“ｎｏ ｅｒｒｏｒ”が出力される。

シンドロームＳ_１，Ｓ_３，Ｓ_５のインデックスは、ｍｏｄ１７，ｍｏｄ１５で区別し、以後の加算回路を用いた計算ではそのインデックスで表されるバイナリの数としての足し算が行なわれる。即ち加算回路２３〜２６は、シンドロームＳ_１，Ｓ_３，Ｓ_５間の積や商で表されるＡ，Ｂ，Ｅ，Ｆのインデックスをｍｏｄ１７とｍｏｄ１５の合同式として計算し、その結果の剰余類ペアで表される表現インデックスとして以降の演算を行う。

パリティチェッカ２７，２８，２９は、入力インデックスを多項式に直した同じ次数間のｍｏｄ２による和をとるものであり、具体的には、Ａと１の和、ＢとＳ_１ ^２の和、Ｓ_１ ^３とＳ_３とＥとＦの和をそれぞれ求めている。これらのパリティチェッカでは、７次の多項式の各次数の係数のパリティチェックの結果として和の有限体要素の多項式の係数が得られる。

加算回路３０は、２ＥＣシステムに対応するｙ^２＋ｙ＋１＝Ａによってｙを求め、変換式ｘ＝Ｓ_１ｙによってエラー位置ｎの表現インデックスを計算する部分である。この加算回路３０の入力は、ＡとＳ_１とＳ_３＝０を示す信号である。この入力部でｙ^２＋ｙ＋１＝Ａ を満たすｙのインデックスｉをデコードする。

Ｓ_３＝０ではＡ＝０となり、ｙ^２＋ｙ＋１＝０を満たすｙが２つあるにも拘わらず、Ａのインデックスσ_Ａが前段の加算回路から出力されないので、Ｓ_３＝０の場合の信号はシンドローム演算部２２から直接受け取り、ｙ^２＋ｙ＋１＝０となるｙのインデックスをデコードする。

デコード結果のｉとＳ_１のインデックスσ_１から２つのエラー分のｎのインデックスの表現インデックスを計算結果として出力する。入力部でのデコードの結果、ｙのインデックスｉを求めることができない場合は、２ＥＣシステムでは対応できないので、信号“ｎｏ ｉｎｄｅｘ ２ＥＣ”を発生する。

加算回路３１は、入力としてＢ＋Ｓ_１ ^２の表現インデックスとＡ＋１の表現インデックスを用い、Ｃ＝（Ｂ＋Ｓ_１ ^２）／（Ａ＋１）のインデックスσ_Ｃの表現インデックスを出力する。

加算回路３２は、入力としてＳ_１ ^２＋Ｓ_３＋Ｅ＋Ｆ＝ｔの表現インデックスとＡ＋１の表現インデックスを受け取り、Ｔ＝ｔ／（Ａ＋１）のインデックスσ_Ｔの表現インデックスとして出力する。

これらの加算回路３０〜３２の次に、ＣとＴのインデックスを入力としてインデックスｚ_ｊを計算する加算回路３３がある。ａ^３＝Ｃ^３／２であるから、ここではＣのインデックスσ_Ｃの表現インデックスからインデックスの変換表によって入力の切り替えのみによってａ^３の表現インデックスを得る。これとＴのインデックスσ_ＴからＴ／ａ^３の表現インデックスを計算して出力する。

加算回路３４は、３ＥＣシステムに対応するｚ^３＋ｚ＝Ｔ／ａ^３によってｚを求め、変換ａｚによってインデックスσ_Ｘの表現インデックスを計算する部分である。その入力部分は前段までの結果ｚ_ｊとＣのインデックスσ_Ｃの表現インデックスを示す信号である。この入力部でｚ^３＋ｚ＝Ｔ／ａ^３を満たすｚのインデックスｊをデコードする。

デコード結果のｊとａ＝Ｃ^１／２の関係により、インデックスσ_Ｃの表現インデックスからインデックスの変換表によって入力の切り替えのみによってａの表現インデックスを得た結果を用いて、３つのエラー分のａｚのインデックスの表現インデックスを計算結果として出力する。

また、入力部でのデコードの結果ｚのインデックスｊが求められない場合は、３ＥＣでは対応できない。この場合は、信号“ｎｏ ｉｎｄｅｘ ３ＥＣ”を発生する。

パリティチェッカ３５は、Ｘ＝ａｚ＋Ｓ_１の和からＸのインデックスとしてエラーの位置ｎの表現インデックスを計算している。４ビット以上のエラーがあり訂正が出来ない場合は、警告信号発生回路３７により訂正不能であることを示す信号“ｎｏｎ ｃｏｒｒｅｃｔａｂｌｅ”が出力される。

この警告信号発生回路３７は、シンドロームがオール“０”ではなくかつ、２ＥＣシステムでも３ＥＣシステムでも解が得られない場合にその旨の警告信号を出す。具体的には、Ｓ_１＝０でＳ_３≠０又はＳ_５≠０か、或いは３ＥＣシステムで解がない場合即ち“ｎｏ ｉｎｄｅｘ ３ＥＣ”が出力された場合に、“ｎｏｎ ｃｏｒｒｅｃｒａｂｌｅ”が出力されるように、ロジックが組まれている。

メモリコア１０から読み出したデータを最終的に訂正して出力する部分がエラー訂正回路３８である。２ＥＣシステム部分からのエラー位置情報が使われるのは、ｔ＝０でかつ、“ｎｏ ｉｎｄｅｘ ２ＥＣ”が出力されない場合（ゲートＧ１出力＝“１”）であり、この場合はゲートＧ２が活性になり、ゲートＧ３が非活性になって３ＥＣシステムからのエラー位置情報は使われない。

２ＥＣの条件を満たさない場合に、ゲートＧ３が活性となり、３ＥＣシステムからの位置情報が使われる。エラー位置ｎのデータ多項式ν（ｘ）の係数は位置情報とのＸＯＲ論理により反転されて、データｄ_ｎとして出力される。

図３Ａ及び図３Ｂは、エンコード部２１で用いられる、チェックビットを計算するためのデータビット位置の選択表である。この表の意味は以下の通りである。

単項x^ｎを生成多項式ｇ（ｘ）で割った２３次多項式となる剰余ｒｎ（ｘ）を求めておく。２５５個のデータは２５４次の多項式の各次数の係数となるので、データが１である場合はそのデータ位置の次数のｘ^ｎの項があり、生成多項式ｇ（ｘ）の剰余の寄与はｒｎ（ｘ）である。

よってデータ１であるｎのｒｎ（ｘ）を選択してｒｎ（ｘ）の各次数の係数の和をｍｏｄ２で求めればデータ多項式のｇ（ｘ）での割り算による剰余となる。

但しｒｎ（ｘ）の各次数で係数が０であるものはどのようなデータ多項式でもこの計算に寄与しないので予め除いておける。ｒｎ（ｘ）の各次数ｍについてその係数が１であるｎをまとめたのが、図３Ａ及び図３Ｂの表ということになる。チェックビットを作る際にはｎ＝２３までの次数はデータとして使わないので、ｎ＝２４以降のｎの表となる。

表の使い方は、次の通りである。例えばｘ^１５の係数が１であるｒｎ（ｘ）のｎは表のｍ＝１５の列の“係数１の数”の欄の値が１から１３０に書かれている２４，２５，２７，…，２５０，２５３，２５４のｎ次の項であり、ｘ^１５の係数に相当するチェックビットｂ_１５は情報データの多項式ｆ（ｘ）ｘ^２４の中のこの選択されたｎ次の項の中のデータが１であるビット位置ｎの１のパリティチェックの結果、すなわち表の中のデータが１に対応するｎの数のｍｏｄ２の剰余として得られる。

チェックビットの計算表を回路として実現するのが、図４である。これは、情報データ多項式ｆ（ｘ）ｘ^２４からチェックビットをｇ（ｘ）の剰余として計算する、ｍ個の４ビットパリティチェッカラダー４０と、図３Ａ及び図３Ｂに示す生成多項式によるｘ^ｎの剰余のテーブルに従って各次数の入力を選択する入力回路４１とを有する。すなわちこの回路は、各ｍについて表からｎを選択しａ_ｎを用いてパリティチェックを行なう。

パリティチェッカラダー４０は、後に示すように、チェックビットを表す多項式の各次数の係数の値を計算するためのＸＯＲ回路の集合であり、生成多項式によるｘ^ｎの剰余のテーブルに従って各次数で入力を選択してそのパリティを計算する。

入力回路４１は、ＣＬＫ＝“Ｌ”により駆動されるＰＭＯＳトランジスタＰ０によりプリチャージされる複数のノード４２と、入力信号である情報データ多項式の２３１個の係数ａ_２４〜ａ_２５４即ち入力データ信号を反転するインバータ群４３と、その反転信号をゲート入力としてドレインが入力ノード４２に接続されたＮＭＯＳトランジスタＮ２と、これらＮＭＯＳトランジスタＮ２のソースが共通に接続される、ＣＬＫ＝“Ｈ”でオンする放電用ＮＭＯＳトランジスタＮ１とを有する。

ＮＭＯＳトランジスタＮ２の配置が、図３Ａ及び図３Ｂに従って定められる。予めプリチャージされたノード４２がそれぞれ放電されるか否かが、ＮＭＯＳトランジスタＮ２の配置と入力信号とにより決まり、その結果がパリティチェッカラダー４０の入力となる。

ｍ個のパリティチェッカラダー４０の出力がそれぞれチェックビットｂ_ｍとなる。なお２３１個の係数を全て情報として使用しない時はシステムの構成によって適宜選択された係数のみを用いればよい。

図５は、４ビットパリティチェッカラダー４０の構成例である。入力数が４の剰余系のいずれに属するかによって用いるパリティチェッカ（ＰＣ）を組合せる。すなわち４で割り切れれば４ビットＰＣのみで、１が余れば２ビットＰＣの一方の入力端子をＶｄｄにしたものすなわちインバータを加え、２が余れば２ビットＰＣを加え、３が余れば４ビットＰＣのひとつの入力端子をＶｄｄにしたものを加える。

図３Ａ及び図３Ｂから、ｘ^ｍのｍ＝６，５はパリティチェックするビット数が最大の１３１個であるので、図５はその場合を例として示す。この場合１３１入力であるので、最初の段は４ビットＰＣを３３個（そのうち一つは、一つの入力端子がＶｄｄ）、２段目は３３入力となるので、４ビットＰＣを8個とインバータを1個、３段目は９入力となるので４ビットＰＣを２個とインバータを１個、４段目は３入力なので一つの入力端子をＶｄｄとした一つの４ビットＰＣで構成される。

他のｍについても同様に構成していく。

図６（ａ），（ｂ）は、２ビットＰＣの回路記号と具体回路例である。２ビットＰＣは、２ビット入力ａとｂの間のＸＯＲ演算部とＸＮＯＲ演算部とから、偶数パリティのチェックを行うように、即ち入力中の“１”の数が偶数のときＥＰ＝“１”を出力する回路として構成されている。

図７（ａ），（ｂ）は、４ビットＰＣの回路記号と具体回路例である。４ビットａ，ｂ，ｃ，ｄを入力として、構成要素である二つの２ビットＰＣの出力のロジックを取り、偶数個の“１”が入力にあるときＥＰ＝“１”を出力する回路として構成されている。

図８は、シンドローム演算部２２において、シンドロームＳ_１＝Ｓ_１（ｘ）の計算で使用する、ｘ^ｎのｍ_１（ｘ）での剰余ｐｎ（ｘ）の各次数の係数が１であるｎの表である。表の意味は以下の通りである。

単項ｘ^ｎを多項式ｍ_１（ｘ）で割った７次多項式となる剰余ｐｎ（ｘ）を求めておく。２５５個のデータは２５４次の多項式の各次数の係数となるので、データが１である場合はそのデータ位置の次数のｘ^ｎの項があり、多項式ｍ_１（ｘ）の剰余の寄与はｐｎ（ｘ）である。よってデータ１であるｎのｐｎ（ｘ）を選択してｐｎ（ｘ）の各次数の係数の和をｍｏｄ２で求めれば、データ多項式のｍ_１（ｘ）での割り算による剰余となる。

但しｐｎ（ｘ）の各次数で係数が０であるものはどのようなデータ多項式でもこの計算に寄与しないので予め除いておける。ｐｎ（ｘ）の各次数ｍについてその係数が１であるｎをまとめると、図８の表になる。

例えばｘ^７の係数が１であるｐｎ（ｘ）のｎは、表のｍ＝７の列の“係数１の数”の欄の数が１から１２８の行に書かれている７，１１，１２，…，２５１，２５２，２５４のｎであり、シンドロームＳ_１（ｘ）のｘ^７の係数（ｓ１）_７はデータの多項式ν（ｘ）の中のこれらのｎ次の項の係数のパリティチェックの結果として得られる。

図９は、データ多項式ν（ｘ）からシンドロームＳ_１をｍ_１（ｘ）の剰余として計算する計算回路を示している。データ多項式ｆ（ｘ）ｘ^２４からシンドロームＳ_１をｍ_１（ｘ）の 剰余として計算する、ｍ個の４ビットパリティチェッカラダー５０と、図８に示すｘ^ｎの剰余テーブルに従って各次数の入力を選択する入力回路５１とを有する。すなわちこの回路は、各ｍについて表からｎを選択しｄ_ｎを用いてパリティチェックを行なうものである。

パリティチェッカラダー５０は、シンドロームＳ_１を表す多項式の各次数の係数の値を計算するためのＸＯＲ回路の集合であり、ｘ^ｎの剰余のテーブルに従って各次数で入力を選択してそのパリティを計算する。

入力回路５１は、ＣＬＫ＝“Ｌ”により駆動されるＰＭＯＳトランジスタＰ０によりプリチャージされる複数のノード５２と、入力信号である情報データ多項式の２５５個の係数ｄ_０〜ｄ_２５４即ち入力データ信号を反転するインバータ群５３と、その反転信号をゲート入力としてドレインがノード５２に接続されたＮＭＯＳトランジスタＮ２と、これらＮＭＯＳトランジスタＮ２のソースが共通に接続される、ＣＬＫ＝“Ｈ”でオンする放電用ＮＭＯＳトランジスタＮ１とを有する。

ＮＭＯＳトランジスタＮ２の配置が、図８に従って定められる。予めプリチャージされたノード５２がそれぞれ放電されるか否かが、ＮＭＯＳトランジスタＮ２の配置と入力信号とにより決まり、その結果がパリティチェッカラダー５０の入力となる。

ｍ個のパリティチェッカラダー５０の出力がそれぞれシンドローム係数（ｓ１）_ｍとなる。なお２５５個の係数を全て情報として使用しない時はシステムの構成によって適宜選択された係数のみを用いればよい。

シンドロームＳ_３，Ｓ_５の係数（ｓ３）_ｍ，（ｓ５）_ｍを求める計算回路も４ビットパリティチェッカラダーの構成が異なるのみで、同様の回路となる。

図１０は、シンドロームＳ_１の計算回路での４ビットパリティチェッカラダー５０の構成例である。この場合も、入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカＰＣを組合せる。すなわち、４で割り切れれば４ビットＰＣのみで、１が余れば２ビットＰＣの一方の入力端子をＶｄｄにしたもの即ちインバータを加え、２が余れば２ビットＰＣを加え、３が余れば４ビットＰＣのひとつの入力端子をＶｄｄにしたものを加える。

ｘ^ｍの全てのｍは、図８からパリティチェックするビット数が１２８個である。従って、最初の段は１２８入力であり、４ビットＰＣを３２個、２段目は３２入力となり４ビットＰＣを８個、３段目は８入力となるので４ビットＰＣを２個、4段目は２入力なので２ビットＰＣ１個で構成される。

図１１は、シンドロームＳ_３＝Ｓ_３（ｘ^３）の計算で使用する、ｘ^３ｎのｍ_３（ｘ）での剰余ｐ３ｎ（ｘ）の各次数の係数が１であるｎの表である。表の意味は以下の通りである。

単項ｘ^ｎを多項式ｍ_３（ｘ）で割った７次多項式となる剰余をｔｎ（ｘ）とする。シンドロームＳ_３（ｘ）へはｔｎ（ｘ）が寄与するが、Ｓ_３＝Ｓ_３（ｘ^３）であるからＳ_３へはｔｎ（ｘ^３）が寄与する。

ｘ^ｎ≡ｔｎ（ｘ）ｍｏｄ ｍ_３（ｘ）から、ｔｎ（ｘ^３）≡ｘ^３ｎｍｏｄ ｍ_３（ｘ^３）とｍ_３（ｘ^３）≡０ ｍｏｄ ｍ_１（ｘ）なので、ｔｎ（ｘ^３）≡ｘ^３ｎ≡ｐ３ｎ（ｘ）ｍｏｄ ｍ_１（ｘ）である。

ＧＦ（２５６）の要素はｍｏｄ ｍ_１（ｘ）の既約剰余なので、ν（ｘ）のｘ^ｎの項からはＳ_３にｐ３ｎ（ｘ）の寄与と等しくなる。そこでｐ３ｎ（ｘ）を求めておく。２５５個のデータは２５４次の多項式の各次数の係数となるので、データが１である場合はそのデータ位置の次数のｘ^ｎの項があり、この項の多項式ｍ_３（ｘ）の剰余ｔｎ（ｘ）のＳ_３＝Ｓ_３（ｘ^３）への寄与はｐ３ｎ（ｘ）である。

よってデータ１であるｎのｐ３ｎ（ｘ）を選択してｐ３ｎ（ｘ）の各次数の係数の和をｍｏｄ２で求めれば、データ多項式のｍ_３（ｘ）での割り算による剰余Ｓ_３（ｘ）を求めなくてもＳ_３（ｘ^３）が直接得られる。但しｐ３ｎ（ｘ）の各次数で係数が０であるものはどのようなデータ多項式でもこの計算に寄与しないので予め除いておける。

ｐ３ｎ（ｘ）の各次数ｍについてその係数が１であるｎをまとめると、図１１のの表になる。例えば、ｘ^７の係数が１であるｐ３ｎ（ｘ）のｎは表のｍ＝７の列の“係数１の数”の欄の数が１から１２８の行に書かれている、４，８，１４，…，２４９，２５２，２５４のｎであり、シンドロームＳ_３（ｘ^３）のｘ^７の係数（ｓ３）_７は、データの多項式ν（ｘ）の中のこれらのｎ次の項の係数のパリティチェックの結果として得られる。他のｍについても同様にして係数が得られる。

図１２は、シンドロームＳ_３＝Ｓ_３（ｘ^３）の計算での４ビットパリティチェッカラダーの構成例を示す。各ｍについて図１１の表からｎを選択してパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカ（ＰＣ）を組合せる。すなわち４で割り切れれば４ビットＰＣのみで、１が余れば２ビットＰＣの一方の入力端子をＶｄｄにしたものすなわちインバータを加え、２が余れば２ビットＰＣを加え、３が余れば４ビットＰＣのひとつの入力端子をＶｄｄ にしたものを加える。

ｘ^ｍのｍ＝５，２，０は、図１１の表からパリティチェックするビット数が最大の１４４個であるのでこの場合を例として示す。１４４入力であるので初段は４ビットＰＣを３６個、２段目は３６入力となるから、４ビットＰＣを９個、３段目は９入力となるので４ビットＰＣ２個とインバータ１個、４段目は３入力なので一つの入力にＶｄｄが与えられた４ビットＰＣ一つで構成される。

他のｍについても同様に構成していく。

図１３は、シンドロームＳ_５＝Ｓ_５（ｘ^５）の計算で使用する、ｘ^５ｎのｍ_１（ｘ）での剰余ｐ５ｎ（ｘ）の各次数の係数が１であるｎの表である。表の意味は以下の通りである。

単項ｘ^ｎを多項式ｍ_５（ｘ）で割った７次多項式となる剰余をｑｎ（ｘ）とする。Ｓ_５（ｘ）へはｑ（ｘ）が寄与するが、Ｓ_５＝Ｓ_５（ｘ^５）であるからＳ_５へはｑｎ（ｘ^５）が寄与する。ｘ^ｎ≡ｑｎ（ｘ）ｍｏｄ ｍ_５（ｘ）からｑｎ（ｘ^５）≡ｘ^５ｎｍｏｄ ｍ_５（ｘ^５）とｍ_５（ｘ^５）≡０ｍｏｄ ｍ_１（ｘ）なので、ｑｎ（ｘ^５）≡ｘ^５ｎ≡ｐ５ｎ（ｘ）ｍｏｄ ｍ_１（ｘ）である。

ＧＦ（２５６）の要素はｍｏｄ ｍ_１（ｘ）の既約剰余なのでν（ｘ）のｘ^ｎの項からはＳ_５にｐ５ｎ（ｘ）の寄与と等しくなる。そこでｐ５ｎ（ｘ）を求めておく。２５５個のデータは２５４次の多項式の各次数の係数となるので、データが１である場合はそのデータ位置の次数のｘ^ｎの項があり、この項の多項式ｍ_５（ｘ）の剰余ｑｎ（ｘ）のＳ_５＝Ｓ_５（ｘ^５）への寄与はｐ５ｎ（ｘ）である。

よってデータ１であるｎのｐ５ｎ（ｘ）を選択してｐ５ｎ（ｘ）の各次数の係数の和をｍｏｄ２で求めれば、データ多項式のｍ_５（ｘ）での割り算による剰余Ｓ_５（ｘ）を求めなくてもＳ_５（ｘ^５）が直接得られる。但しｐ５ｎ（ｘ）の各次数で係数が０であるものはどのようなデータ多項式でもこの計算に寄与しないので予め除いておける。ｐ５ｎ（ｘ）の各次数ｍについてその係数が１であるｎをまとめると図１３の表になる。

例えばｘ^７の係数が１であるｐ５ｎ（ｘ）のｎは表のｍ＝７の列の“係数１の数”の欄の数が１から１２０の行に書かれている４，７，９，…，２５０，２５１，２５３のｎであり、シンドロームＳ_５（ｘ^５）のｘ^７の係数（ｓ５）_７はデータの多項式ν（ｘ）の中のこれらのｎ次の項の係数のパリティチェックの結果として得られる。

他のｍについても同様にして係数が得られる。

図１４は、シンドロームＳ_５＝Ｓ_５（ｘ^５）の計算での４ビットパリティチェッカラダーの構成例を示す。各ｍについて表から図１３のｎを選択してパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカ（ＰＣ）を組合せる。すなわち４で割り切れれば４ビットＰＣのみで、１が余れば２ビットＰＣの一方の入力端子をＶｄｄにしたものすなわちインバータを加え、２が余れば２ビットＰＣを加え、３が余れば４ビットＰＣのひとつの入力端子をＶｄｄ にしたものを加える。

ｘ^ｍのｍ＝５，２は、表からパリティチェックするビット数が最大の１６０個であるのでこの場合を例として示す。１６０入力であるので最初の段は４ビットＰＣを４０個、２段目は４０入力となるので４ビットＰＣを１０個、３段目は１０入力となるので４ビットＰＣを２個と２ビットＰＣを１個、４段目は３入力なのでＶｄｄが与えられた４ビットＰＣ１個で構成される。

他のｍについても同様に構成していく。

シンドロームＳ_１，Ｓ_３，Ｓ_５は、は７次の多項式として得られ、ＧＦ（２５６）の要素であるｐｎ（ｘ）のいずれかに一致している。そこでこれらのシンドローム多項式を、ｍ_１（ｘ）の根αのインデックスであって、ｍｏｄ１７，ｍｏｄ１５によって表した表現インデックスに変換して以後の計算で利用する。この変換を行なうデコード回路を図１５Ａ〜図１５Ｃに示す。

図１５Ａは、プリデコード部Ｐｒｅ−ＤＥＣであり、８ビットのｐｎ（ｘ）の係数の表す２５６のバイナリ信号状態を信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉ（ｉ＝０〜３）の組合せとして表す変換を行う部分であって、ＮＡＮＤ回路で構成される。８ビットのバイナリ信号を２ビットずつ下位から区切り、４進数としてそれぞれ表し、これらをＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉとしている。

これにより、シンドロームＳ_１，Ｓ_３，Ｓ_５の次数ｍ＝０，１がＡ_ｉ、ｍ＝２，３がＢ_ｉ、ｍ＝４，５がＣ_ｉ、ｍ＝６，７がＤ_ｉに変換される。このプリデコード部を用いることによって、次段のメインデコード回路の構成ユニットのトランジスタ数を８から４に削減できる。

図１５Ｂは、メインのインデックスデコード部（ＤＥＣ）即ち、１７σ_５ＤＥＣ、１５σ_５ＤＥＣ、１７σ_３ＤＥＣ、１５σ_３ＤＥＣ、１７σ_１ＤＥＣ、１５σ_１ＤＥＣの構成である。回路構成は同じで入力信号が異なるのみである。プリデコードされた信号を剰余類のグループに分けてそのインデックスを出力するようになっている。 即ち、プリデコーダＰｒｅ−ＤＥＣの出力Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉを選択的にゲート信号とするトランジスタを直列接続したＮＡＮＤ回路を、各剰余類に属する既約多項式の数だけ並列接続して構成される。

クロックＣＬＫにより制御されるプリチャージトランジスタにより共通ノードをプリチャージし、その放電の有無で剰余類のインデックス信号“ｉｎｄｅｘ ｉ”とする。信号配線とその反転信号線とがペアをなして配設され、これがＮＡＮＤ回路を構成するトランジスタのゲートにデコードのコードに従って接続される。

ｍｏｄ１７，ｍｏｄ１５に対してこれらのインデックスをつくり、これらのペアとして表現インデックスとする。

ｐｎ（ｘ）＝０の場合はαの指数で表現できずインデックスが求まらないので、後でこの状態が必要になる場合のためにこの状態を示す信号を発生する。これが図１５Ｃの補助デコード部即ち、Ａ_０＝Ｂ_０＝Ｃ_０＝Ｄ_０＝“１”でそれぞれ（ｓ５＝０），（ｓ３＝０），（ｓ１＝０）を出力するｓ5=0 ＤＥＣ，ｓ3=0 ＤＥＣ，ｓ1=0 ＤＥＣである。

図１６及び図１７は、プリデコーダ等により表現インデックスを求める際の対応表である。これらのうち図１６は、既約剰余ｐｎ（ｘ）のインデックスｎを１７倍して法１５の剰余類１７ｎ（１５）として分類したものである。０から１４のインデックスで分類され、各々の類には１７個のｎが含まれ、これらに対応するｐｎ（ｘ）の各次数の係数に従ってプリデコードされた信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉの各ｉ（＝０〜３）を示した。

これらのＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉで図１５Ｂのインデックスデコーダのトランジスタゲートへの信号の接続が決まる。例えばインデックス１においては並列にＮＯＲ接続されるＮＡＮＤのノードはｎが１７３，２３３，２０３，２３，８３，１５８，１８８，６８，３８，１２８，１４３，９８，５３，２１８，８，１１３，２４８に相当し、ＮＡＮＤゲートのトランジスタゲートへは対応するＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉを接続する。

図１７は、既約剰余ｐｎ（ｘ）のインデックスｎを１５倍して法１７の剰余類１５ｎ（１７）として分類したものである。０から１６のインデックスで分類され、各々の類には１５個のｎが含まれ、これらに対応するｐｎ（ｘ）の各次数の係数に従ってプリデコードされた信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉのｉを示した。

例えばインデックス１においては並列にＮＯＲ接続されるＮＡＮＤのノードはｎが１６１，５９，２４６，１２７，４２，９３，１７８，１４４，２１２，２２９，１１０，１９５，８，７６，２５に相当し、ＮＡＮＤゲートのトランジスタゲートへは対応するＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉを接続する。

α^ｎのインデックスｎに対応する表現インデックスをｍｏｄ１７とｍｏｄ１５のペアとして｛１５ｎ（１７），１７ｎ（１５）｝で表す。このとき、ｎの倍数についてその表現インデックスと剰余類がどの様に変換するかを見る。本システムでは次の３つの場合がある。なお１５ｎ（１７）＝σ_１７（ｍｏｄ１７），１７ｎ（１５）＝σ_１５（ｍｏｄ１５）として説明する。

１）ｎの表現インデックスσ_１７，σ_１５から法１５と互いに素である数ｍの倍数ｍｎの表現インデックスを求める。１７は素数なのでどんなｍとも互いに素である。

ｎをｍ倍してもｍが法と互いに素であるので合同式の両辺を、法を変えずにｍで割ることが出来る。従って剰余類自体は変わらず含まれる要素の構成に変わりはない。表現インデックスはｍ倍され｛σ_１７（ｍｏｄ１７），σ_１５（ｍｏｄ１５）｝から、｛ｍσ_１７（ｍｏｄ１７），ｍσ_１５（ｍｏｄ１５）｝となる。

２） 法１７は素数であるので因数を持たないが、法１５は３や５を因数として持つ。このときｎの表現インデックスから法１５の因数である数ｍの倍数ｍｎの表現インデックスを求める。

ｍｎとｍｎ’が同じ剰余類に属するなら、１７ｍ（ｎ−ｎ’）≡０（ｍｏｄ１５）である。ｍが１５の因数であるのでこの合同式の両辺をｍで割るときには法もその絶対値で割られて、ｎ≡ｎ’（ｍｏｄ１５／|ｍ|)であるから、１５／|ｍ|だけ差がある剰余類の要素は同じ剰余類の要素と見なされるので今まで分離していた剰余類が結合して新たな大きな剰余類となる。

表現インデックスはこれらの結合によって同一の表現インデックス を持つように変換される。例えばｍ＝−３の場合はｎ≡ｎ’（ｍｏｄ５）となり法１５での剰余類３つが結合して１５個の剰余類が５つの剰余類にまとまる。表現インデックスの変換自体は、１）の場合と同じである。

３）ｎの表現インデックスσ_１７，σ_１５から法１５と互いに素である数ｍのｍ分の１のｎ／ｍの表現インデックスを求める。１７は素数なのでどんなｍとも互いに素である。

１７ｎ／ｍと１７ｎ’／ｍの剰余類について、１７（ｎ−ｎ’）／ｍ（ｍｏｄ１５）でｍが１５と互いに素であるので、１７（ｎ−ｎ’）／ｍ≡（σ_１５−σ_１５’）／ｍ（ｍｏｄ１５）であるから、剰余類自体は変わらない。

表現インデックスは、１７ｎ／ｍ≡σ_ｍ（ｍｏｄ１５）とすると、ｍσ_ｍ≡σ_１５（ｍｏｄ１５）である。ｍと１５が互いに素であるので、σ_１５＋１５ａ_１５＝ｍｂ_１５となる整数ａ_１５，ｂ_１５が必ずあり、σ_ｍ≡ｂ_１５（ｍｏｄ１５）となる。ｍｏｄ１７についても同様であり、ペアの表現インデックスは、｛ｂ_１７（ｍｏｄ１７），ｂ_１５（ｍｏｄ１５）｝となる。

例えばｍ＝２のときは、σ_１７が偶数なら、ｂ_１７＝σ_１７／２、奇数なら、ｂ_１７＝（σ_１７＋１７）／２となる。σ_１５が偶数なら、ｂ_１５＝σ_１５／２、奇数なら、ｂ_１５＝（σ_１５＋１５）／２となる。

図１８は、ｎの表現インデックス｛１５ｎ（１７），１７ｎ（１５）｝の成分インデックスについて、ｎのｍ倍の変換後の値を欄ｘｍの表にしたものである。この変換を組みあわて本システムで必要な表現インデックスは全て得られる。

例えば、−３／２倍に表現インデックス｛３，８｝を変換する。最初の成分インデックスは１５ｎ（１７）＝３であるので、×（−３）の欄から８になり、これを新たに１５ｎ（１７）と見なして×１／２の欄から４となる。２番目の成分インデックスは１７ｎ（１５）＝８であるので、×（−３）の欄から６になり、これを新たに１７ｎ（１５）と見なして×１／２の欄から３になる。

即ち｛３，８｝は、×（−３／２）により｛４，３｝に変換される。この変換過程は最初に×１／２を求め、次に×（−３）を求めても結果は同じである。

図１９は、シンドローム多項式からシンドロームＳ_１，Ｓ_３，Ｓ_５の表現インデックスに変換し、これらの２乗、３乗、−２乗、−３乗の表現インデックスを変換×２，×３，×（−２），×（−３）で求める回路を示す。

デコード回路ＤＥＣ１，ＤＥＣ２は、それぞれ１５，１７を法とした各シンドロームＳ_１，Ｓ_３，Ｓ_５の各表現インデックス｛１５σ_１（１７），１７σ_１（１５）｝， ｛１５σ_３（１７），１７σ_３（１５）｝、 ｛１５σ_５（１７），１７σ_５（１５）｝を発生させる。これは先に示したプリデコーダとメインのインデックスデコーダを用いて構成される。

これらの表現インデックスの成分インデックスを、図１８の変換テーブルに従ってマルチプレクサＭＵＸ１，ＭＵＸ２で変換して、このあとの加算回路での計算で利用する。マルチプレクサＭＵＸ１，ＭＵＸ２はインデックス間の対応関係に従って信号を配信するだけの分岐回路である。

図２０は、図１の加算回路２３の中の一つである、有限体要素Ａ＝Ｓ_３／Ｓ_１ ^３の１７を法とする表現インデックスを計算する加算回路即ち、Ａ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２０の合同式１５σ_Ａ≡１５σ_３−４５σ_１（ｍｏｄ１７）の右辺を計算する回路である。

入力１０１と１０２は表現インデックス成分１５σ_１（１７）から変換された−４５σ_１（１７）と１５σ_３（１７）である。これらを５ビットの加算器１０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１０３，１０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１０６を介することにより、出力１０７に表現インデックスの成分１５σ_Ａ（１７）が得られる。

図２１は、図１の加算回路２３の中で有限体要素Ａ＝Ｓ_３／Ｓ_１ ^３の１５を法とする表現インデックスを計算する加算回路即ち、Ａ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２０の合同式１７σ_Ａ≡１７σ_３−５１σ_１（ｍｏｄ１５）の右辺を計算する回路である。

入力２０１と２０２は表現インデックス成分１７σ_１（１５）から変換された−５１σ_１（１５）と１７σ_３（１５）である。これらを４ビットの加算器２０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路２０３，２０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路２０６を介することにより、出力２０７に表現インデックスの成分１７σ_Ａ（１５）が得られる。

図２２は、インデックス／バイナリ変換回路１０３，１０４，２０３，２０４の構成例である。これは、剰余類を表すインデックスｉを２進数表示に変換するもの（ｉｎｄｅｘ ｔｏ ５ ｂｉｎａｒｙ，ｉｎｄｅｘ ｔｏ ４ ｂｉｎａｒｙ）で、変換されたバイナリ情報を保持するためにクロックＣＬＫでリセットされるラッチ回路１０８を有する。インデックスが入力されない場合は５ｂｉｎａｒｙ回路なら２進数の３１、４ｂｉｎａｒｙ回路なら２進数の１５である全ての信号が“Ｈ”状態を維持する。

図２３は、バイナリ／インデックス変換回路１０６，２０６の構成例である。これは、２進数表示の計算結果を、次の段の計算で表現インデックス間の計算として利用できるようにインデックス信号へと再変換する必要があるため用意される。図１５Ｂのデコード回路と同様の構成を用いることができる。

図２４は、数ＡｍとＢｍを２進数で表した各桁の和をハーフアダー、フルアダーで求めて、１７を法としてその剰余としての和を求める５ビット加算器１０５の構成例を示している。図示のように、この加算器１０５は、５ビットの第１段加算器１０５１と、その和が１７以上であることを検出して桁上げする桁上げ補正回路１０５２と、この桁上げ補正回路１０５２と共に、和が１７以上の場合に３２に対する１７の補数１５（＝３２−１７）を加えるための第２段加算器１０５３とを有する。

桁上げ補正回路１０５２は、第１段加算器１０５１の出力状態に応じて、信号ＰＦ０を発生するものである。具体的にいえば、第１段加算器１０５１の最上位ビット出力Ｓ４’が“１”でありかつ、それ以外のビット出力Ｓ０，Ｓ１’〜Ｓ３’の少なくとも一つが“１”であること、即ち和が１７以上であることを検出して、信号ＰＦ０（＝“Ｈ”）を発生するように構成されている。

第２段加算器１０５３は、第１段加算器１０５１の出力が１７以上の場合に、１７の補数（０１１１１）を加えるというロジックが組まれている。

図２５は同様に、１５を法としてその剰余としての和を求める４ビット加算器２０５の構成例を示している。図示のように、この加算器２０５は、４ビットの第１段加算器２０５１と、その和が１５以上であることを検出して桁上げする桁上げ補正回路２０５２と、この桁上げ補正回路２０５２と共に、和が１５以上の場合に１５の補数を加えるための第２段加算器２０５３とを有する。

桁上げ補正回路２０５２は、第１段加算器２０５１の出力状態に応じて、信号ＰＦ０を発生するものである。

第２段加算器２０５３は、第１段加算器２０５１の出力が１５以上の場合に、１５の補数１＝（０００１）を加えるというロジックが組まれている。

これらの加算器１０５，２０５は、クロックなどの同期が必要でなく、入力が確定すれば出力も確定するようにして、システムのタイミング制御の負担を減らす構成となっている。

図２６（ａ）（ｂ）及び図２７（ａ）（ｂ）は、以上の加算器１０５，２０５で用いられる、２進数の足し算を行なう基本的な単位であるフルアダー及びハーフアダーの回路記号と具体回路を示している。フルアダーは、加えるビットＡとＢをＸＯＲ回路とＸＮＯＲ回路でロジック演算を行い、桁上げ信号Ｃｉｎとのロジックを更に取って、出力としてＡ，Ｂ，Ｃｉｎの和Ｓｏｕｔと桁上げ信号Ｃｏｕｔを出力する。ハーフアダーは一般的なロジックゲートで構成できる。

図２８は、図１の加算回路２４の中の一つである、有限体要素Ｂ＝Ｓ_５／Ｓ_１ ^３の１７を法とする表現インデックスを計算する加算回路即ち、Ｂ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２１の合同式１５σ_Ｂ≡１５σ_３−４５σ_１（ｍｏｄ１７）の右辺を計算する回路である。

入力３０１と３０２は表現インデックス成分１５σ_１（１７）から変換された−４５σ_１（１７）と１５σ_５（１７）である。これらを５ビットの加算器３０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路３０３，３０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路３０６を介することにより、出力３０７に表現インデックス成分１５σ_Ｂ（１７）として得られる。

図２９は、図１の加算回路２４の中で有限体要素Ｂ＝Ｓ_５／Ｓ_１ ^３の１５を法とする表現インデックスを計算する加算回路即ち、Ｂ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２１の合同式１７σ_Ｂ≡１７σ_３−５１σ_１（ｍｏｄ１５）の右辺を計算する回路である。

入力４０１と４０２は表現インデックス成分１７σ_１（１５）から変換された−５１σ_１（１５）と１７σ_５（１５）である。これらを４ビットの加算器４０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路４０３，４０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路４０６を介することにより、出力４０７に表現インデックス成分１７σ_Ｂ（１５）が得られる。

図３０は、図１の加算回路２５の中の一つである、有限体要素Ｅ＝Ｓ_５／Ｓ_１ ^２の１７を法とする表現インデックスを計算する加算回路即ち、Ｅ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２２の合同式１５σ_Ｅ≡１５σ_５−３０σ_１（ｍｏｄ１７）の右辺を計算する回路である。

入力５０１と５０２は表現インデックス成分１５σ_１（１７）から変換された−３０σ_１（１７）と１５σ_５（１７）である。これらを５ビットの加算器５０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路５０３，５０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路５０６を介することにより、出力５０７に表現インデックスの成分１５σ_Ｅ（１７）が得られる。

図３１は、図１の加算回路２５の中の有限体要素Ｅ＝Ｓ_５／Ｓ_１ ^２の１５を法とする表現インデックスを計算する加算回路即ち、Ｅ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２２の合同式１７σ_Ｅ≡１７σ_５−３４σ_１（ｍｏｄ１５）の右辺を計算する回路である。

入力６０１と６０２は表現インデックス成分１７σ_１（１５）から変換された−３４σ_１（１５）と１７σ_５（１５）である。これらを４ビットの加算器６０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路６０３，６０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路６０６を介することにより、出力６０７に表現インデックス成分１７σ_Ｅ（１５）が得られる。

図３２は、図１の加算回路２６の中の一つである、有限体要素Ｆ＝Ｓ_３ ^２／Ｓ_１ ^３の１７を法とする表現インデックスを計算する加算回路即ち、Ｆ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２３の合同式１５σ_Ｆ≡３０σ_３−４５σ_１（ｍｏｄ１７）の右辺を計算する回路である。

入力７０１と７０２は表現インデックス成分１５σ_１（１７）から変換された−４５σ_１（１７）と１５σ_３（１７）から変換された３０σ_３（１７）である。これらを５ビットの加算器７０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路７０３，７０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路７０６を介することにより、出力７０７に表現インデックスの成分１５σ_Ｆ（１７）が得られる。

図３３は、図１の加算回路２６の中の有限体要素Ｆ＝Ｓ_３ ^２／Ｓ_１ ^３の１５を法とする表現インデックスを計算する加算回路即ち、Ｆ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２３の合同式１７σ_Ｆ≡３４σ_３−５１σ_１（ｍｏｄ１５）の右辺を計算する回路である。

入力８０１と８０２は表現インデックス成分１７σ_１（１５）から変換された−５１σ_１（１５）と１７σ_３（１５）から変換された３４σ_３（１５）である。これらを４ビットの加算器８０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路８０３，８０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路８０６を介することにより、出力８０７に表現インデックスの成分１７σ_Ｆ（１５）が得られる。

加算回路２３−２６の出力は、パリティチェッカ２７−２９での計算、例えばｔ＝Ｓ_１ ^３＋Ｓ_３＋Ｅ＋Ｆ等を計算するために供される。ここでの計算は有限体の要素を既約多項式と見てその係数の２を法としての和を求めるものである。そこで表現インデックスによって表された有限体の要素多項式ｐｎ（ｘ）を加えるその係数を求める方法を説明する。

図３４Ａ及び図３４Ｂの表は、ｐｎ（ｘ）の次数ｍの係数と根α^ｎのインデックスｎと表現インデックス｛１５ｎ（１７），１７ｎ（１５）｝の関係を表現インデックス成分１７ｎ（１５）の値０〜１４ごとのグループにまとめて示した。各グループ内で表現インデックス成分１５ｎ（１７）は０から１６までが昇順に並べられている。

また、ｉｎｐｕｔ １５ｎ（１７）の部分には、ｐｎ（ｘ）の係数の和を、係数が０であるところは和に寄与しないので係数が１であるときの１５ｎ（１７）の値を表示している。ｐｎ（ｘ）と表現インデックス ｛１５ｎ（１７），１７ｎ（１５）｝は一対一に対応しているので、ある表現インデックスが与えられたとき多項式のｐｎ（ｘ）の次数ｍの係数の和への寄与をこの表からデコードできる。

すなわち各次数ｍについて、 ひとつの１７ｎ（１５）をゲート入力とするひとつのトランジスタの下にこの１７ｎ（１５）に属するｐｎ（ｘ）の次数ｍの係数が１である１５ｎ（１７）をゲート入力とするトランジスタが並列接続されたＮＯＲ接続を作る。すなわち表現インデックスがこのグループにヒットすれば電流パスが出来るようにする。

このような接続を各１７ｎ（１５）について図３４Ａ及び図３４Ｂの表から作り、共通ノードを放電するようにする。この共通ノードがひとつの表現インデックスに対してｐｎ（ｘ）の次数ｍの係数の反転を表している。

例えば次数ｍ＝７では表から、次の（１）〜（１５）のＮＯＲ接続を作る。
（１）17n(15)=0の下の15n(17)=2,7,10,12,14,16のNOR接続、
（２）17n(15)=1の下の15n(17)=0,2,4,4,7,9,10,11,15,16のNOR接続、
（３）17n(15)=2の下の15n(17)=3,4,5,6,10,16のNOR接続、
（４）17n(15)=3の下の15n(17)=0,1,3,6,8,9のNOR接続、
（５）17n(15)=4の下の15n(17)=0,4,5,9,11,12,14,15のNOR接続、
（６）17n(15)=5の下の15n(17)=0,2,3,6,7,9,11,15のNOR接続、
（７）17n(15)=6の下の15n(17)=0,1,4,5,8,9,10,16のNOR接続、
（８）17n(15)=7の下の15n(17)=1,3,4,5,6,8,11,12,14,15のNOR接続、
（９）17n(15)=8の下の15n(17)=2,3,4,5,6,7,12,14のNOR接続、
（１０）17n(15)=9の下の15n(17)=1,2,3,4,5,6,7,8,10,11,15,16のNOR接続、
（１１）17n(15)=10の下の15n(17)=0,3,6,9,10,11,12,14,15,16のNOR接続、
（１２）17n(15)=11の下の15n(17)=1,2,7,8,11,15のNOR接続、
（１３）17n(15)=12の下の15n(17)=1,8,10,11,12,14,15,16のNOR接続、
（１４）17n(15)=13の下の15n(17)=0,1,2,4,5,7,8,9,12,14のNOR接続、
（１５）17n(15)=14の下の15n(17)=0,1,2,3,6,7,8,9,10,12,14,16のNOR接続。

これらのＮＯＲ接続により共通ノードが放電されるか否かにより、係数１がデコードされる。例えば｛１５ｎ（１７），１７ｎ（１５）｝＝｛１１，４｝は、１７ｎ（１５）＝４の下の１５ｎ（１７）＝０，４，５，９，１１，１２，１４，１５のＮＯＲ接続を介してノードが放電され、ｍ＝７次の係数が１であることがデコードされる。

図３５は、上述の図３４Ａ及び図３４Ｂのテーブルを利用して、２ビットエラーであるか否かの判定信号となるｔ＝Ｓ_１ ^３＋Ｓ_３＋Ｅ＋Ｆを計算する４ビットパリティチェッカ２９の入力デコード部の構成を示している。

入力信号は、要素Ｓ_１ ^３，Ｓ_３，Ｅ，Ｆそれぞれの表現インデックスであり、これらの要素毎にｍ次の係数に相当する共通ノード３５０１を有する。この共通ノード３５０１は、信号ＣＬＫで駆動されるＰＭＯＳトランジスタによりＶｄｄにプリチャージされる。

各要素の共通ノード３５０１に対して、表現インデックス成分１７ｎ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５ｎ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯＲ４が構成される。ＮＭＯＳトランジスタＮ１１，Ｎ１２の配置が図３４Ａ及び図３４Ｂのテーブルにより決まる。

４つずつの共通ノード３５０１のパリティチェックを４ビットパリティチェッカ２９で行うことにより、ｔのｍ次の係数（ｔ）_ｍが得られる。ちなみに、パリティチェッカの入力は全入力が反転されていても出力は変わらないので、ノードの放電を利用したロジックが作りやすい反転入力としている。

図３６は、同様に図３４Ａ及び図３４Ｂのテーブルを利用して、数１３に関係するＣ＝（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）の要素であるＳ_１ ^２＋Ｂを計算するパリティチェッカ２８の入力デコード部の構成を示している。

入力信号は、要素Ｓ_１ ^２及びＢの表現インデックスであり、これらの要素毎にｍ次の係数に相当する共通ノード３６０１を有する。この共通ノード３６０１は、信号ＣＬＫで駆動されるＰＭＯＳトランジスタによりＶｄｄにプリチャージされる。

各要素の共通ノード３６０１に対して、表現インデックス成分１７ｎ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５ｎ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ５，ＮＯＲ６が構成される。

２つずつの共通ノード３６０１のパリティチェックを２ビットパリティチェッカ２８で行うことにより、Ｓ_１ ^２＋Ｂのｍ次の係数（Ｓ_１ ^２＋Ｂ）_ｍが得られる。

図３７は、同様に図３４Ａ及び図３４Ｂのテーブルを利用して、数１３に関係するＣ＝（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）のＡ＋１を計算するパリティチェッカ２７の入力デコード部の構成を示している。

入力信号は、要素Ａの表現インデックスであり、この要素のｍ次の係数に相当する共通ノード３７０１を有する。この共通ノード３７０１は、信号ＣＬＫで駆動されるＰＭＯＳトランジスタによりＶｄｄにプリチャージされる。

各共通ノード３７０１に対して、表現インデックス成分１７ｎ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５ｎ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ７が構成される。

パリティチェッカ２７は、Ａに１を加えるのみであるので、出力ｍ＝０は、共通ノード３７０１の信号を反転するインバータ２段により、他のｍはインバータ１段により構成される。これにより、Ａ＋１のｍ次の係数（Ａ＋１）_ｍが得られる。

以上のように、要素の和から多項式のｍ次の係数を求めた後、これを表現インデックスに変換する。即ち、要素ｔ，Ｓ_１ ^２＋Ｂ，Ａ＋１は７次の多項式として得られ、ＧＦ（２５６）の要素であるｐｎ（ｘ）のいずれかに一致している。そこで多項式をｍ_１（ｘ）の根αのインデックスをｍｏｄ１７，ｍｏｄ１５によって表した表現インデックスに変換して以後の計算で利用する。

図３８Ａ〜図３８Ｃは、そのような表現インデックスへの変換を行なうデコード回路の構成を示す。デコード回路は、図３８ＡのプリデコーダＰｒｅ−ＤＥＣ、図３８Ｂに示すメインのデコーダ即ち、１５σ_ｔＤＥＣ，１７σ_ｔＤＥＣ，１５σ_(S12+B)ＤＥＣ，１７σ_(S12+B)ＤＥＣ，１５σ_{（Ａ＋１）}ＤＥＣ，１７σ_{（Ａ＋１）}ＤＥＣと、図３８Ｃに示す補助的デコーダ，t=0ＤＥＣとを有する。

図３８ＡのプリデコーダＰｒｅ−ＤＥＣは、８ビットのｐｎ（ｘ）の係数の表す２５６のバイナリ信号状態を信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉ（ｉ＝０〜３）の組合せとして表す変換を行うものであり、ＮＡＮＤ回路で構成される。８ビットのバイナリを２ビットずつ下位から区切り４進数としてそれぞれ表し、これらをＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉとしている。

このプリデコーダにより、ｔ，Ｓ_１ ^２＋Ｂ，Ａ＋１の次数ｍ＝０，１がＡ_ｉ、ｍ＝２，３がＢ_ｉ、ｍ＝４，５がＣ_ｉ、ｍ＝６，７がＤ_ｉに変換される。このプリデコーダを用いることによって、次段のメインデコード回路の構成ユニットのトランジスタ数を８から４に削減できる。

図３８Ｂのメインデコーダは、６種あるが各回路構成は同じで入力信号が異なるのみであるので、一つを示している。ここでは、プリデコードされた信号を剰余類のグループに分けてそのインデックスを出力する。即ち信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉを剰余類の各要素を表すデコードのＮＡＮＤ接続とこれら要素の集合を表すこれらのＮＯＲ接続で結合して、クロックＣＬＫでプリチャージされるノードを放電させ、さらに反転して剰余類のインデックス信号ｉを出力する。剰余類の数だけこの回路は必要である。ｍｏｄ１７，ｍｏｄ１５に対して先に計算した表からこれらのインデックスをつくりこれらのペアとして表現インデックスとする。

ｐｎ（ｘ）＝０の場合はαのインデックスが求まらないので、後でこの状態が必要になる場合のために、図３８Ｃに示す補助的デコーダでこの状態を示す信号を発生する。即ち、Ａ_０＝Ｂ_０＝Ｃ_０＝Ｄ_０＝“１”のとき、ｔ＝０を示す信号を発生する。

図３９は、図１の加算回路３２の中の一つである、有限体要素Ｔ＝ｔ／（Ａ＋１）の１７を法とする表現インデックスを計算する加算回路即ち、Ｔ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２６の合同式１５σ_Ｔ≡１５σ_ｔ−１５σ_{（Ａ＋１）}（ｍｏｄ１７）の右辺を計算する回路である。

入力９０１と９０２はＡ＋１の表現インデックス成分１５σ_{（Ａ＋１）}（１７）から変換された−１５σ_{（Ａ＋１）}（１７）とｔの表現インデックス成分１５σ_ｔ（１７）である。これらを５ビットの加算器９０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路９０３，９０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路９０６を介することにより、出力９０７に表現インデックスの成分１５σ_Ｔ（１７）が得られる。

図４０は、図１の加算回路３２の中の有限体要素Ｔ＝ｔ／（Ａ＋１）の１５を法とする表現インデックスを計算する加算回路即ち、Ｔ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２６の合同式１７σ_Ｔ≡１７σ_ｔ−１７σ_{（Ａ＋１）}（ｍｏｄ１５）の右辺を計算する回路である。

入力１００１と１００２はＡ＋１の表現インデックス成分１５σ_{（Ａ＋１）}（１５）から変換された−１７σ_{（Ａ＋１）}（１５）とｔの表現インデックス成分１７σ_ｔ（１５）である。これらを４ビットの加算器１００５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１００３，１００４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１００６を介することにより、出力１００７に表現インデックスの成分１７σ_Ｔ（１５）が得られる。

図４１は、図１の加算回路３１の中の一つである、有限体要素Ｃ＝（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）の１７を法とする表現インデックスを計算する加算回路即ち、Ｃ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２５の合同式１５σ_Ｃ≡１５σ_{（Ｓ１２＋Ｂ）}−１５σ_{（Ａ＋１）}（ｍｏｄ１７）の右辺を計算する回路である。

入力１１０１と１１０２はＡ＋１の表現インデックス成分１５σ_{（Ａ＋１）}（１７）から変換された−１５σ_{（Ａ＋１）}（１７）とＳ_１ ^２＋Ｂの表現インデックス成分１７σ_{（Ｓ１２＋Ｂ）}（１７）である。これらを５ビットの加算器１１０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１１０３，１１０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１１０６を介することにより、出力１１０７に表現インデックス成分１７σ_Ｃ（１７）が得られる。

図４２は、図１の加算回路３１の中の有限体要素Ｃ＝（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）の１５を法とする表現インデックスを計算する加算回路即ち、Ｃ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２５の合同式１７σ_Ｃ≡１７σ_{（Ｓ１２＋Ｂ）}−１７σ_{（Ａ＋１）}（ｍｏｄ１５）の右辺を計算する回路である。

入力１２０１と１２０２はＡ＋１の表現インデックス成分１５σ_{（Ａ＋１）}（１５）から変換された−１７σ_{（Ａ＋１）}（１５）とＳ_１ ^２＋Ｂの表現インデックス成分１７σ_{（Ｓ１２＋Ｂ）}（１５）である。これらを４ビットの加算器１２０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１２０３，１２０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１２０６を介することにより、出力１２０７に表現インデックス成分１７σ_Ｃ（１５）が得られる。

図４３は、図１の加算回路３３の中の一つである、有限体要素α^ｚｊ＝Ｔ／ａ^３の１７を法とする表現インデックスを計算する加算回路即ち、ｚ_ｊ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２７の合同式１５ｚ_ｊ≡１５σ_Ｔ−４５σ_ａ（ｍｏｄ１７）の右辺を計算する回路である。

入力１３０１は、σ_ａ＝σ_Ｃ(1/2)の対応関係から信号つなぎ替えで変換された要素ａ＝Ｃ^１／２の表現インデックス成分１５σ_ａ（１７）を更に変換した−４５σ_ａ（１７）であり、入力１３０２は、Ｔの表現インデックス成分１５σ_Ｔ（１７）である。これらを５ビットの加算器１３０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１３０３，１３０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１３０６を介することにより、出力１３０７に表現インデックス成分１７ｚ_ｊ（１７）が得られる。

図４４は、図１の加算回路３３の中の有限体要素α^ｚｊ＝Ｔ／ａ^３の１５を法とする表現インデックスを計算する加算回路即ち、ｚ_ｊ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２７の合同式１７ｚ_ｊ≡１７σ_Ｔ−５１σ_ａ（ｍｏｄ１５）の右辺を計算する回路である。

入力１４０１は、σ_ａ＝σ_Ｃ(1/2)の対応関係から信号つなぎ替えで変換された要素ａ＝Ｃ^１／２の表現インデックス成分１７σ_ａ（１５）を更に変換した−５１σ_ａ（１５）であり、入力１４０２は、Ｔの表現インデックス成分１７σ_Ｔ（１５）である。これらを４ビットの加算器１４０５で加えるために、インデックスをバイナリ表示に変換するインデックス／バイナリ変換回路１４０３，１４０４が設けられている。

加算結果は、バイナリをインデックスに戻すバイナリ／インデックス変換回路１４０６を介することにより、出力１４０７に表現インデックス成分１５ｚ_ｊ（１５）が得られる。

図４５は、３つのエラー位置をｚ^３＋ｚ＝α^ｚｊからｚ＝α^ｊのインデックスｊとして求めるための、インデックスｊとこれがｚ^３＋ｚ変換されたインデックスｚ_ｊの対応関係をまとめたものである。ｊの順にｚ_ｊを並べたものと、ｚ_ｊの順にｊを並べたものを併せて示した。

後者は同一のｚ_ｊに三つのｊが対応する場合があることを示している。三つのｊが対応しないｚ_ｊは、ぴったり３つのエラーがない場合であって解が存在しない状態であり、これらは解の探索からは最初から省いてよい。

図４６は、３つのエラーがある場合に、ｚ_ｊの表現インデックス｛１５ｚ_ｊ（１７），１７ｚ_ｊ（１５）｝とｊの表現インデックス成分１５ｊ（１７）の間の関係を示している。またデコードの際のバス構成との関係も併せて示している。

表は１５ｊ（１７）の値ごとにまとめてグループとしている。計算で得られたｚ_ｊの表現インデックスに対して、この表からデコーダを作るとｊの表現インデックス成分が求まる。但し同じｚ_ｊが３つのｊに対応するので、デコードの出力を３つに分けてｊごとにデータ出力データがバスでぶつからないように３つのバスｂｓ１，ｂｓ２，ｂｓ３を設けている。

例えばｚ_ｊ＝１７にはｊ＝５１，５８，１６３が対応するのでｊ＝５１はバスｂｓ１に、ｊ＝５８はｂｓ２に、ｊ＝１６３はｂｓ２になるように、出力バスを分ける。

実際のデコードで利用されるのは表現インデックスであり、ｚ_ｊ各表現インデックスに対して各バスｂｓ１，ｂｓ２，ｂｓ３に出力されるｊの表現インデックス成分１５ｊ（１７）の値を対応させる。表現インデックス間に対応がない場合は３エラーではない。

図４７は、同様に３つのエラーがある場合に、ｚ_ｊの表現インデックス｛１５ｚ_ｊ（１７），１７ｚ_ｊ（１５）｝とｊの表現インデックス成分１７ｊ（１５）の間の関係を示している。またデコードの際のバス構成との関係も併せて示している。

表は１５ｊ（１５）の値ごとにまとめてグループとしている。計算で得られたｚ_ｊの表現インデックスに対して、この表からデコーダを作るとｊの表現インデックス成分が求まる。但し同じｚ_ｊが３つのｊに対応するので、デコードの出力を３つに分けてｊごとにデータ出力データがバスでぶつからないように３つのバスｂｓ１，ｂｓ２，ｂｓ３を設けている。

例えばｚ_ｊ＝１７にはｊ＝５１，５８，１６３が対応するので、ｊ＝５１はｂｓ１に、ｊ＝５８はｂｓ２に、ｊ＝１６３はｂｓ３になるようにバスを分けているのは１５ｊ（１７）の表と同じである。

実際のデコードで利用されるのは表現インデックスであり、ｚ_ｊ各表現インデックスに対して各バスｂｓ１，ｂｓ２，ｂｓ３に出力されるｊの表現インデックス成分１７ｊ（１５）の値を対応させる。表現インデックス間に対応がない場合は３エラーではない。

図４８は、図１における加算回路３４の中の一つである、有限体要素ａｚの１７を法とする表現インデックス成分１５σ_Ｘ（１７）を計算する回路部分即ち、ａｚ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２８の合同式１５σ_Ｘ≡１５σ_ａ＋１５ｊ（ｍｏｄ１７）の右辺を計算する回路である。

一方の入力１５０１はσ_ａ＝σ_Ｃ(1/2)の対応関係から信号つなぎ替えで変換されて得られた要素ａ＝Ｃ^１／２の表現インデックス成分１５σ_ａ（１７）である。他方の入力１５０２は、ｚ_ｊの表現インデックス１７ｚ_ｊ（１５），１５ｚ_ｊ（１７）を先の図４６及び図４７のテーブルによって構成されたデコーダ１５０７で対応付けした表現インデックス成分１５ｊ（１７）である。

入力１５０１の１５σ_ａ（１７）はバイナリ信号に変換するインデックス／バイナリ変換回路１５０３を通す。同様に入力１５０２の１５ｊ（１７）は、３つのエラーのそれぞれに対応した３つの５ビット加算器１５０５ａ，１５０５ｂ，１５０５ｃで加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路１５０４によって変換して、３つのバスｂｓ１，ｂｓ２，ｂｓ３にそれぞれ出力する。

これらのバスｂｓ１，ｂｓ２，ｂｓ３の出力と、入力１５０１側のバイナリ出力とを、各加算器１５０５ａ，１５０５ｂ，１５０５ｃで１７を法とした剰余として計算する。それらの加算出力は、バイナリ信号を表現インデックスに変換するバイナリ／インデックス変換回路１５０６ａ，１５０６ｂ，１５０６ｃを通して、表現インデックス成分１５σ_Ｘ（１７）に戻して３つのバスｂｕｓ１，ｂｕｓ２，ｂｕｓ３にそれぞれ出力する。

図４９は、図１における加算回路３４の中の有限体要素ａｚの１５を法とする表現インデックス成分１７σ_Ｘ（１５）を計算する回路部分、ａｚ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２８の合同式１７σ_Ｘ≡１７σ_ａ＋１７ｊ（ｍｏｄ１５）の右辺を計算する回路である。

一方の入力１６０１はσ_ａ＝σ_Ｃ(1/2)の対応関係から信号つなぎ替えで変換されて得られた要素ａ＝Ｃ^１／２の表現インデックス成分１７σ_ａ（１５）である。他方の入力１６０２は、ｚ_ｊの表現インデックス１７ｚ_ｊ（１５），１５ｚ_ｊ（１７）を先の図４６及び図４７のテーブルによって構成されたデコーダ１６０７で対応付けした表現インデックス成分１７ｊ（１５）である。

入力１６０１の１７σ_ａ（１５）については、インデックス を２進表示に変換するインデックス／バイナリ変換回路１６０３によって変換し、入力１６０２の１７ｊ（１５）は、３つのエラーのそれぞれに対応した３つの５ビット加算器１６０５ａ，１６０５ｂ，１６０５ｃで加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路１６０４によって変換して、３つのバスｂｓ１，ｂｓ２，ｂｓ３にそれぞれ出力する。

これらのバスｂｓ１，ｂｓ２，ｂｓ３の出力と、入力１６０１側のバイナリ出力とを、各加算器１６０５ａ，１６０５ｂ，１６０５ｃで１５を法とした剰余として計算する。それらの加算出力は、バイナリ信号を表現インデックスに変換するバイナリ／インデックス変換回路１６０６ａ，１６０６ｂ，１６０６ｃを通して、表現インデックス成分１７σ_Ｘ（１５）に戻して３つのバスｂｕｓ１，ｂｕｓ２，ｂｕｓ３にそれぞれ出力する。

図５０は、デコード回路１５０７，１６０７の構成である。ｚ_ｊの表現インデックスから対応するｊの表現インデックスに変換するのがこれらのデコーダｚｊ（１７）ＤＥＣ，ｚｊ（１５）ＤＥＣである。ひとつのｚ_ｊに３つのｊが対応してあるのでバスｂｓ１，ｂｓ２，ｂｓ３にそれぞれｊの表現インデックスを出力する。

ｚ_ｊの表現インデックス成分１５ｚｊ（１７），１７ｚｊ（１５）をゲート入力とするＮＡＮＤ接続によってこれらの表現インデックスを区別し、先の表に従って同じｊの表現インデックス成分に対応するグループごとにＮＯＲ接続で結合している。クロックＣＬＫでプリチャージされたノードが放電され、インバータで反転されて、ｊの表現インデックス成分１５ｊ（１７），１７ｊ（１５）がバス毎に発生される。

図５１は、表現インデックスの和を加算器で計算できるように２進表示にする変換するインデックス／バイナリ変換回路１５０３，１５０４，１６０３，１６０４の回路構成である。これは先に図２２で説明した回路と同じである。

図５２は、ｚ_ｊに対応するｊが存在しない場合即ち、３つのエラーが解として求まらない場合を示す信号“ｎｏ ｉｎｄｅｘ ３ＥＣ(17)”，“ｎｏ ｉｎｄｅｘ ３ＥＣ(15)”を発生する回路である。インデックスが出なければインデックス／バイナリ変換回路の出力が全ビット“１”となるので、この状態を検出するＮＡＮＤ回路Ｇ１，Ｇ２を用いてこれらの信号発生回路が構成される。バスｂｓ１，ｂｓ２，ｂｓ３には同じ信号が発生するので、一つのバスｂｓ１のみの状態のみをモニタすれば十分である。

図５３は、３つのバスｂｕｓ１，ｂｕｓ２，ｂｕｓ３上の要素ａｚの表現インデックスによってエラーが発生した実際のビット位置をＸ＝ａｚ＋Ｓ_１と計算する回路、即ち図１のパリティチェッカ３５とその入力デコード回路部の構成である。この回路は各バス毎に設けられ、バスｂｕｓ１，ｂｕｓ２，ｂｕｓ３に対してそれぞれ、Ｘ_１，Ｘ_２，Ｘ_３が得られる。

入力デコード回路構成は、図３５〜図３７と同様の原理による。即ち入力信号は要素ａｚとＳ_１それぞれの表現インデックスであり、これらの要素ごとにｍ次の係数に相当するノードを持ちこのノードを信号ＣＬＫでプリチャージしておく。各要素のｍ次のノードの表現インデックス信号のトランジスタゲートへの接続は表から決まる。各ｍについて各要素からの２つのノードのパリティチェック２ビットパリティチェッカ３５で行い、ａｚ＋Ｓ_１のｍ次の係数である（Ｘ_ｎ）_ｍが得られる。

実際のエラー位置を表す多項式Ｘ_ｎのｍ次の係数を求めた後でこれを表現インデックスに変換する。Ｘ_ｎは７次の多項式として得られ、ＧＦ（２５６）の要素であるｐｎ（ｘ）のいずれかに一致している。そこで多項式をｍ_１（ｘ）の根αのインデックスのｍｏｄ１７，ｍｏｄ１５によって表した表現インデックスに変換して以後の計算で利用する。

図５４Ａ及び図５４Ｂは、そのような表現インデックスへの変換を行なうデコード回路の構成を示す。即ちデコード回路は、図５４ＡのプリデコーダＰｒｅ−ＤＥＣと、図５４Ｂに示すメインのデコーダ即ち、１５ｎ（ｂｕｓ１）ＤＥＣ，１７ｎ（ｂｕｓ１）ＤＥＣ，１５ｎ（ｂｕｓ２）ＤＥＣ，１７ｎ（ｂｕｓ２）ＤＥＣ，１５ｎ（ｂｕｓ３）ＤＥＣ，１７ｎ（ｂｕｓ３）ＤＥＣにより構成される。

図５４ＡのプリデコーダＰｒｅ−ＤＥＣは、８ビットのｐｎ（ｘ）の係数の表す２５６のバイナリ信号状態を信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉ（ｉ＝０〜３）の組合せとして表す変換であり、ＮＡＮＤ回路で構成される。８ビットのバイナリを２ビットずつ下位から区切り４進数としてそれぞれ表し、これらをＡ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉとしている。

このプリデコーダにより、次数ｍ＝０，１がＡ_ｉ、ｍ＝２，３がＢ_ｉ、ｍ＝４，５がＣ_ｉ、ｍ＝６，７がＤ_ｉに変換される。このブリデコーダを用いることによって、次段のメインデコード回路の構成ユニットのトランジスタ数を削減できる。

図５４Ｂのメインデコーダは、６種あるが各回路構成は同じで入力信号が異なるのみであるので、一つを示している。ここでは、プリデコードされた信号を剰余類のグループに分けてそのインデックスを出力する。即ち信号Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉを剰余類の各要素を表すデコードのＮＡＮＤ接続とこれら要素の集合を表すこれらのＮＯＲ接続で結合して、クロックＣＬＫでプリチャージされるノードを放電させ、さらに反転して剰余類のインデックス信号ｎを出力する。剰余類の数だけこの回路は必要である。ｍｏｄ１７，ｍｏｄ１５に対して先に計算した表からこれらのインデックスをつくりこれらのペアとして各バスｂｕｓ１，ｂｕｓ２，ｂｕｓ３毎の表現インデックスｎを出力する。

図５５は、各バスｂｕｓ１，ｂｕｓ２，ｂｕｓ３ごとに得られたエラー位置ｎの表現インデックスを用いてエラー位置にエラー信号を発生するエラー位置デコード回路である。各バスｂｕｓ１，ｂｕｓ２，ｂｕｓ３のｎの表現インデックス成分のＮＡＮＤ接続をつくりこれらの表現インデックスを選択できるようにする。

ビット位置ｎでエラーが発生した場合のエラー位置信号ｎ（３ＥＣ）（情報データビットとして利用するのはｎ＝２４〜２５４である）を発生するために、バスｂｕｓ１，ｂｕｓ２，ｂｕｓ３の表現インデックスをＮＯＲ接続で結合し、ＣＬＫでプリチャージされたノードを放電し、さらにインバータで反転して信号とする。

エラーが２つ以下の場合は２ＥＣシステムを用いてエラー位置の検索を行なう。このときｙ^２＋ｙ＋１＝Ａを解くが、ｙ^２＋ｙ＋１のインデックスをｙ_ｉとし、ｙのインデックスをｉとすればｉとｙ_ｉの関係が決まる。

図５６は、そのインデックスｉとｙ_ｉの対応関係をまとめたものである。ｉの順にｙ_ｉを並べたものと、ｙ_ｉの順にｉを並べたものを併せて示した。後者はｙ_ｉ＝０の場合を除いて同一のｙ_ｉに二つのｉが対応することを示している。ｙ_ｉ＝０は１ビットエラーに対応する。

なお、ｉが８５と１７０では対応するｙ_ｉはない（有限体の要素０に対応）のでインデックスとは別の系統で解を求める。またｙ_ｉの値が全ての２５５の剰余にわたっていないことが分かる。対応するｙ_ｉがない場合にはエラー位置検索方程式Λ^Ｒ（ｘ）＝０に解が存在しない。

図５７は、２つ以下のエラーがある場合に、ｙ_ｉの表現インデックス｛１５ｙ_ｉ（１７），１７ｙ_ｉ（１５）｝とｉの表現インデックス成分１５ｉ（１７）の間の関係を示している。またデコードの際のバス構成との関係も合わせて示している。

表は１５ｉ（１７）の値ごとにまとめてグループとしている。計算で得られたｙ_ｉの表現インデックスに対して、この表からデコーダを作るとｉの表現インデックス成分が求まる。但し同じｙ_ｉが２つのｉに対応するので、デコード出力を２つに分けてｉごとにデータ出力データがバスでぶつからないように２つのバスｂｓ１，ｂｓ２を設けている。

例えば、ｙ_ｉ＝１７にはｉ＝１０２，２２１が対応するので、ｉ＝１０２はｂｓ１に、ｉ＝２２１はｂｓ２になるようにバスを分ける。

また、ｙ_ｉの表現インデックスが得られない要素０の場合は、Ｓ_３＝０がその場合を示し、ｉ＝８５，１７０はそれぞれバスｂｓ１，ｂｓ２になる。

実際のデコードで利用されるのは表現インデックスであり、ｙ_ｉ各表現インデックスに対して各バスｂｓ１，ｂｓ２に出力されるｉの表現インデックス成分１５ｉ（１７）の値を対応させる。表現インデックス間に対応がない場合は１又は２エラーではない。

図５８は、２つ以下のエラーがある場合に、ｙ_ｉの表現インデックス｛１５ｙ_ｉ（１７），１７ｙ_ｉ（１５）｝とｉの表現インデックス成分１７ｉ（１５）の間の関係を示している。またデコードの際のバス構成との関係も合わせて示している。

表は１７ｉ（１５）の値ごとにまとめてグループとしている。計算で得られたｙ_ｉの表現インデックスに対して、この表からデコーダを作るとｉの表現インデックス成分が求まる。但し同じｙ_ｉが２つのｉに対応するので、デコード出力を２つに分けてｉごとにデータ出力データがバスでぶつからないように２つのバスｂｓ１，ｂｓ２を設けている。

例えば、ｙ_ｉ＝１７にはｉ＝１０２，２２１が対応するので、ｉ＝１０２はｂｓ１に、ｉ＝２２１はｂｓ２になるようにバスを分ける。

また、ｙ_ｉの表現インデックスが得られない要素０の場合は、Ｓ_３＝０がその場合を示し、ｉ＝８５，１７０はそれぞれバスｂｓ１，ｂｓ２になる。

実際のデコードで利用されるのは表現インデックスであり、ｙ_ｉ各表現インデックスに対して各バスｂｓ１，ｂｓ２に出力されるｉの表現インデックス成分１７ｉ（１５）の値を対応させる。表現インデックス間に対応がない場合は１又は２エラーではない。

図５９は、図１における加算回路３０の中の一つである、有限体要素Ｘ＝ａｙ＝Ｓ_１ｙの１７を法とする表現インデックス成分１５ｎ（１７）を計算する回路部分即ち、ａｙ−Ａｄｄｅｒ（ｍｏｄ１７）であり、数２４の合同式１５ｎ≡１５σ_１＋１５ｉ（ｍｏｄ１７）の右辺を計算する回路である。

一方の入力１７０１はシンドロームＳ_１の表現インデックス成分１５σ_１（１７）である。他方の入力１７０２は、ｙ_ｉの表現インデックス１７ｙｉ（１５），１７ｙｉ（１７）を先の図５７及び図５８のテーブルによって構成されたデコーダ１７０７で対応付けした表現インデックス成分１５ｉ（１７）である。

入力１７０１の１５σ_１（１７）については、インデックスを２進表示に変換するインデックス／バイナリ変換回路１７０３によって変換し、入力１７０２の１５ｉ（１７）は、２つのエラーに対応した２つの５ビット加算器１７０５ａ，１７０５ｂで加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路１７０４によって変換して、２つのバスｂｓ１，ｂｓ２にそれぞれ出力する。

これらのバスｂｓ１，ｂｓ２の出力と、入力１７０１側のバイナリ出力とを、各加算器１７０５ａ，１７０５ｂで１７を法とした剰余として計算する。それらの加算出力は、バイナリ信号を表現インデックスに変換するバイナリ／インデックス変換回路１７０６ａ，１７０６ｂを通して、表現インデックス成分１５ｎ（１７）に戻して２つのバスｂｕｓ１，ｂｕｓ２にそれぞれ出力する。

図６０は、図１における加算回路３０の中の有限体要素Ｘ＝ａｙ＝Ｓ_１ｙの１５を法とする表現インデックス成分１７ｎ（１５）を計算する回路部分、ａｙ−Ａｄｄｅｒ（ｍｏｄ１５）であり、数２４の合同式１７ｎ≡１７σ_１＋１７ｉ（ｍｏｄ１５）の右辺を計算する回路である。

一方の入力１８０１はシンドロームＳ_１の表現インデックス成分１７σ_１（１５）である。他方の入力１８０２は、ｙ_ｉの表現インデックス１７ｙｉ（１５），１７ｙｉ（１７）を先の図５７及び図５８のテーブルによって構成されたデコーダ１８０７で対応付けした表現インデックス成分１７ｉ（１５）である。

入力１８０１の１５σ_１（１７）については、インデックスを２進表示に変換するインデックス／バイナリ変換回路１８０３によって変換し、入力１８０２の１５ｉ（１７）は、２つのエラーのそれぞれに対応した２つの４ビット加算器１８０５ａ，１８０５ｂで加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路１８０４によって変換して、２つのバスｂｓ１，ｂｓ２にそれぞれ出力する。

これらのバスｂｓ１，ｂｓ２の出力と、入力１８０１側のバイナリ出力とを、各加算器１８０５ａ，１８０５ｂで１５を法とした剰余として計算する。それらの加算出力は、バイナリ信号を表現インデックスに変換するバイナリ／インデックス変換回路１８０６ａ，１８０６ｂを通して、表現インデックス成分１７ｎ（１５）に戻して２つのバスｂｕｓ１，ｂｕｓ２にそれぞれ出力する。

図６１は、デコード回路１７０７，１８０７の構成である。ｙ_ｉの表現インデックスから対応するｉの表現インデックスに変換するのがこれらのデコーダｙｉ（１７）ＤＥＣ，ｙｉ（１５）ＤＥＣである。ひとつのｙ_ｉに２つのｉが対応してあるのでバスｂｓ１，ｂｓ２にそれぞれｉの表現インデックスを出力する。

ｙ_ｉの表現インデックス成分１５ｙｉ（１７），１７ｙｉ（１５）をゲート入力とするＮＡＮＤ接続によってこれらの表現インデックスを区別し、先の表に従って同じｉの表現インデックス成分に対応するグループごとにＮＯＲ接続で結合している。クロックＣＬＫでプリチャージされたノードが放電され、インバータで反転されて、ｉの表現インデックス成分１５ｉ（１７），１７ｉ（１５）がバス毎に発生される。

図６２は、表現インデックスの和を加算器で計算できるように２進表示にする変換するインデックス／バイナリ変換回路１７０３，１７０４，１８０３，１８０４の回路構成である。これは先に図２２で説明した回路と同じである。

図６３は、ｙ_ｉに対応するｉが存在しない場合即ち、２つのエラーが解として求まらない場合を示す信号“ｎｏ ｉｎｄｅｘ ２ＥＣ(17)”，“ｎｏ ｉｎｄｅｘ ２ＥＣ(15)”を発生する回路である。インデックスが出なければインデックス／バイナリ変換回路の出力が全ビット“１”となるので、この状態を検出するＮＡＮＤ回路Ｇ１1，Ｇ1２を用いてこれらの信号発生回路が構成される。バスｂｓ１，ｂｓ２には必ず同じ信号が発生するので、一つのバスｂｓ１のみの状態のみをモニタすれば十分である。

図６４は、各バスｂｕｓ１，ｂｕｓ２ごとに得られたエラー位置ｎの表現インデックスを用いてエラー位置にエラー信号を発生するエラー位置デコード回路である。各バスｂｕｓ１，ｂｕｓ２のｎの表現インデックス成分のＮＡＮＤ接続をつくりこれらの表現インデックスを選択できるようにする。

ビット位置ｎでエラーが発生した場合のエラー位置信号ｎ（２ＥＣ）（情報データビットとして利用するのはｎ＝２４〜２５４である）を発生するために、ｂｕｓ１，ｂｕｓ２の表現インデックスをＮＯＲ接続で結合し、ＣＬＫでプリチャージされたノードを放電し、さらにインバータで反転して信号とする。

図６５は、２ＥＣシステムと３ＥＣシステムがあるこの実施の形態において、３ビットまでのエラー検索と訂正がどのような手順で進行するかをまとめて示している。基本的にはエラーのないことがまず検出され、エラーがある場合にはその探索すべきエラーの数を拡大する方向で手順が進行する。

即ちシンドローム演算の結果得られたシンドロームＳ_１，Ｓ_３，Ｓ_５について、Ｓ_１＝Ｓ_３＝Ｓ_５＝０であれば、エラーなしを示す信号“ｎｏ ｅｒｒｏｒ”が出力され、いずれかが０でなければエラーが存在することになる。

エラーが１乃至２に対しては、２ＥＣシステムで対応可能である。２ビットエラーの場合シンドロームＳ_１，Ｓ_３，Ｓ_５と解Ｘ_１，Ｘ_２との間に、Ｓ_１ ^３＝Ｓ_３＋Ｘ_１Ｘ_２Ｓ_１，Ｓ_１ ^５＝Ｓ_５＋Ｘ_１Ｘ_２Ｓ_３なる関係があり、ｔ＝Ｓ_１ ^３＋Ｓ_３＋Ｅ＋Ｆ（Ｅ＝Ｓ_５／Ｓ_１ ^２，Ｆ＝Ｓ_３ ^２／Ｓ_１ ^３）とおいて、ｘ＝Ｓ_１ｙなる変数変換を行い、ｙ_２＋ｙ＋１＝Ａ（Ａ＝Ｓ_３／Ｓ_１ ^３）を解く。

１ビット乃至２ビットエラーのとき、Ｓ_１＝０なら、Ｓ_３＝Ｓ_５＝０となるので、Ｓ_１＝０でＳ_３又はＳ_５が０でなければ、２ＥＣシステムでは解けない。またＳ_１≠０なら、ｔ＝０であり、２ＥＣシステムで解を求める。

２ＥＣシステムでは１ビットエラーも解けるが、そのときの条件を見るとＳ_１ ^３＝Ｓ_３，Ｓ_１ ^５＝Ｓ_５であり、Ａ＝１，ｔ＝０となり、２ＥＣシステムの特別の場合に相当する。

エラーが３以上のとき、３ＥＣシステムに移る。ｔ≠０又は２ＥＣシステムで解が求まらない場合、シンドロームＳ_１，Ｓ_３，Ｓ_５と解Ｘ_１，Ｘ_２，Ｘ_３との間に、
Ｓ_１ ^２Ｄ＋Ｓ_１Ｔ＝Ｓ_１ ^３＋Ｓ_３，Ｓ_３Ｄ＋Ｓ_１ ^２Ｔ＝Ｓ_１ ^５＋Ｓ_５（Ｄ＝Ｘ_１Ｘ_２＋Ｘ_２Ｘ_３＋Ｘ_３Ｘ_１，Ｔ＝Ｘ_１Ｘ_２Ｘ_３）なる関係があり、ｘ＝ａｚ＋Ｓ_１なる変数変換を行って、ｚ^３＋ｚ＝Ｔ／ａ^３を解く（但し、ａ＝｛（Ｓ_１ ^２＋Ｂ）／（Ａ＋１）｝^１／２）。

Ｓ_１＝０ならＳ_３＝Ｓ_５＝０であるから、Ｓ_３≠０又はＳ_５≠０ではエラーは４つ以上あるので３ＥＣシステムでは解けない。Ｓ_１≠０なら解探索を３ＥＣシステムで行い、解が求まらない場合は４ビット以上のエラーがあることになる。

図６６は、図６５で説明した階層的エラー探索の分岐判定条件をまとめて示している。エラーなしでは、シンドロームＳ_１，Ｓ_３，Ｓ_５が全て“０”であるから、各次数ｍのシンドローム係数（ｓ１）_ｍ（ｍ＝０〜７），（ｓ３）_ｍ（ｍ＝０〜７），（ｓ５）_ｍ（ｍ＝０〜７）が全て０であることにより、エラーなしと判定される。この判定条件を、図では、（ｓ１＝０）＝１＆（ｓ３＝０）＝１＆（ｓ５＝０）＝１で示している。

２ＥＣシステムへの移行条件は、Ｓ_１≠０のときｔ＝０即ち、全次数ｍで（ｔ）_ｍ＝１である。この判定条件は、上と同様の表記法で、（ｓ１＝０）＝０＆（ｔ＝０）＝１である。

３ＥＣシステムへの分岐条件は、Ｓ_１≠０のときｔ≠０又は２ＥＣシステムで解けない場合である。従ってこの条件は、（ｓ１＝０）＝０＆（ｔ＝０）＝０又は、ｎｏ ｉｎｄｅｘ ２ＥＣ＝１である。

４エラー以上でＮｏｎ−Ｃｏｒｒｅｃｔａｂｌｅと判定されるのは、Ｓ_１＝０でＳ_３又はＳ_５≠０、又は３ＥＣシステムで解けない場合である。従ってその判定条件は、（ｓ１＝０）＝１＆（ｓ３＝０）＝０／（ｓ５＝０）＝０又は、ｎｏ ｉｎｄｅｘ ３ＥＣ＝１である。

２ＥＣシステムと３ＥＣシステムによって、それぞれエラー数に応じてエラー位置が検索される。

図６７は、図５５に示す３ＥＣシステムの場合のエラー位置デコード回路と、図６４に示す２ＥＣシステムの場合のエラー位置デコード回路とを統合した、各バス毎に得られるエラー位置ｎの表現インデックスを用いてエラー位置信号を発生するエラー位置デコード回路を示している。

２ＥＣシステムと３ＥＣシステムの分岐条件を判定する論理回路６６０を用いて、３ＥＣシステムの場合に判定信号３ＥＣ＝“１”を発生する。この判定信号３ＥＣに基づいて、３ＥＣシステムの放電パス（図５５のデコード回路）と２ＥＣシステムの放電パス（図６４のデコード回路）とを選択している。

ビット位置ｎでエラーが発生した信号ｎ（ＥＣ）（情報データビットとして利用するのはｎ＝２４〜２５４）を発生するために選択されたデコーダをＮＯＲ接続で結合し、ＣＬＫでプリチャージされたノードを放電し、さらに反転して出力信号とする。

図６８は、エラービット位置でのデータ訂正回路を示している。先の分岐判定条件に従って、４ビット以上のエラーがある場合即ち、（ｓ１＝０）＝１＆（ｓ３＝０）＝０／（ｓ５＝０）＝０又は、ｎｏ ｉｎｄｅｘ ３ＥＣ＝１の場合、ＮＡＮＤゲート６８１により、訂正不能を示すｎｏｎ ｃｏｒｒｅｃｔａｂｌｅ＝１が出力される。このときメモリから読み出されたデータｄｎはそのまま出力される。

０エラーではエラー訂正部からの信号は遮断してデータｄｎをそのまま出力する。1乃至３ビットのエラーの場合、各Ｉ／Ｏ部でエラーが発生していればエラーを示す信号ｎ（ＥＣ）が１となり、２ビットパリティチェッカ６８３でデータｄｎは反転されて、データｄａｔａ_ｎとなる。２ビットパリティチェッカ６８３は、ＸＮＯＲ回路と等価であり、ＮＡＮＤゲート６８２の出力が“１”のときインバータとして働く。

以上のようにこの実施の形態によると、３ビットまでのエラー訂正を数十ｎｓの演算時間で完了することが出来、ＮＡＮＤ型フラッシュメモリ等の性能を落とすことなく信頼性の向上が実現できる。

この発明の実施の形態による３ＥＣ−ＥＷシステムのブロック構成を示す図である。 同実施の形態のメモリコアの構成例を示す図である。 同３ＥＣ−ＥＷシステムのチェックビット計算に用いられるデータの多項式次数の選択表（その１）である。 同３ＥＣ−ＥＷシステムのチェックビット計算に用いられるデータの多項式次数の選択表（その２）である。 チェックビット用パリティチェッカラダーの入力デコード回路の構成を示す図である。 同パリティチェッカラダーの構成を示す図である。 同パリティチェッカラダーに用いられる２ビットパリティチェッカの回路記号と回路構成を示す図である。 同パリティチェッカラダーに用いられる４ビットパリティチェッカの回路記号と回路構成を示す図である。 シンドロームＳ_１計算に使用されるデータビットの各次数の選択表を示す図であ。 シンドロームＳ_１用パリティチェッカラダーの入力デコード回路の構成を示す図である。 同パリティチェッカラダーの構成例を示す図である。 シンドロームＳ_３計算に使用されるデータビットの各次数の選択表を示す図であ。 シンドロームＳ_３用パリティチェッカラダーの入力デコード回路の構成を示す図である。 シンドロームＳ_５計算に使用されるデータビットの各次数の選択表を示す図であ。 シンドロームＳ_５用パリティチェッカラダーの入力デコード回路の構成を示す図である。 シンドローム多項式から表現インデックスへの変換デコード回路の中のプリデコーダを示す図である。 同じくメインデコーダを示す図である。 同じく補助的デコーダを示す図である。 ＧＦ（２５６）の要素多項式と表現インデックス成分の関係表（その１）を示す図である。 ＧＦ（２５６）の要素多項式と表現インデックス成分の関係表（その２）を示す図である。 ＧＦ（２５６）の要素多項式の倍数間の表現インデックスの関係を示す表である。 シンドロームの表現インデックスへのデコード部及び表現インデックスのマルチプレクサ部の構成を示す図である。 合同式計算のための加算回路Ａ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ａ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 これらの加算回路におけるインデックスをバイナリに変換するインデックス／バイナリ変換回路の構成を示す図である。 同じくバイナリをインデックスに変換するバイナリ／インデックス変換回路の構成を示す図である。 Ａ−Ａｄｄｅｒ（ｍｏｄ１７）における５ビット加算器の構成を示す図である。 Ａ−Ａｄｄｅｒ（ｍｏｄ）における４ビット加算器の構成を示す図である。 加算器に用いられるフルアダーの回路記号と回路構成を示す図である。 加算器に用いられるハーフアダーの回路記号と回路構成を示す図である。 他の合同式計算のための加算回路Ｂ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ｂ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 他の合同式計算のための加算回路Ｅ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ｅ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 他の合同式計算のための加算回路Ｆ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ｆ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 ＧＦ（２５６）要素の表現インデックスと多項式係数の対応で使用される各次数での選択表（その１）を示す図である。 ＧＦ（２５６）要素の表現インデックスと多項式係数の対応で使用される各次数での選択表（その２）を示す図である。 要素ｔを係数の和として求めるパリティチェック回路の構成を示す図である。 要素ＢとＳ_１ ^２を係数の和として求めるパリティチェック回路の構成を示す図である。 要素Ａと１を係数の和として求めるパリティチェック回路の構成を示す図である。 要素多項式の係数から表現インデックスを発生するデコード回路の中のプリデコーダを示す図である。 同じくメインデコーダを示す図である。 同じく補助的デコーダを示す図である。 他の合同式計算のための加算回路Ｔ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ｔ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 他の合同式計算のための加算回路Ｃ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路Ｃ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 他の合同式計算のための加算回路ｚｊ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路ｚｊ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 ｚ^３＋ｚの指数ｚ_ｊとｚの指数ｊの対応表である。 ｚ_ｊの表現インデックスとｊの表現インデックス成分とデータバスの対応関係表（その１）である。 ｚ_ｊの表現インデックスとｊの表現インデックス成分とデータバスの対応関係表（その２）である。 他の合同式計算のための加算回路ａｚ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路ａｚ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 これらの加算回路におけるデコード回路の構成を示す図である。 同じくインデックスをバイナリに変換するインデックス／バイナリ変換回路の構成を示す図である。 同じくｎｏ ｉｎｄｅｘ信号の発生回路である。 ａｚ＋Ｓ_１を多項式の係数の和として計算するパリティチェック回路を示す図である。 要素の多項式係数から表現インデックスを生成するデコード回路のプリデコーダ構成を示す図である。 同じくメインデコーダ構成を示す図である。 ３ＥＣシステムでエラー位置の表現インデックスからエラー位置信号を発生するデコーダの構成を示す図である。 ｙ^２＋ｙ＋１の指数ｙ_ｉとｙの指数ｉの対応表である。 ｙ_ｉの表現インデックスとｉの表現インデックス成分とデータバスの対応関係表（その１）である。 ｙ_ｉの表現インデックスとｉの表現インデックス成分とデータバスの対応関係表（その２）である。 他の合同式計算のための加算回路ａｙ−Ａｄｄｅｒ（ｍｏｄ１７）の構成を示す図である。 同じく加算回路ａｙ−Ａｄｄｅｒ（ｍｏｄ１５）の構成を示す図である。 これらの加算回路におけるデコード回路の構成を示す図である。 同じくインデックスをバイナリに変換するインデックス／バイナリ変換回路の構成を示す図である。 同じくｎｏ ｉｎｄｅｘ信号の発生回路である。 ２ＥＣシステムでエラー位置の表現インデックスからエラー位置信号を発生するデコーダの構成を示す図である。 その実施の形態のエラー探索の階層を説明するための図である。 エラー数の分岐判定条件を示す図である。 ２ＥＣシステムと３ＥＣシステムとで統合した、エラー位置信号を発生するデコーダの構成を示す図である。 各ビットのデータエラー訂正回路を示す図である。

符号の説明

１０…メモリコア、２１…エンコード部、２２…シンドローム演算部、２３〜２６…加算回路、２７，２８，２９…パリティチェッカ、３０〜３４…加算回路、３５…パリティチェッカ、３６…Ｎｏ Ｅｒｒｏｒ信号発生回路、３７…Ｎｏｎ Ｃｏｒｒｅｃｔａｂｌｅ信号発生回路、３８…エラー訂正回路、４０，５０…パリティチェッカラダー、４１，５１…入力回路、４２，５２…共通ノード、４３，５３…インバータ、（１０１，１０２，２０１，２０２，…，１８０１，１８０２）…入力、（１０３，１０４，２０３，２０４，…，１８０３，１８０４）…インデックス／バイナリ変換回路、（１０５，２０５，…，１８０５ａ，１８０５ｂ）…加算器、（１０６，２０６，…，１８０６）…バイナリ／インデックス変換回路、（１０７，２０７，…，１８０７）…出力。

Claims (7)

1. ＢＣＨコードを利用して読み出しデータのエラー位置を検出し訂正するエラー検出訂正システムが搭載された半導体記憶装置であって、
   前記エラー検出訂正システムは、３ビットエラーを検出訂正可能な３ＥＣシステムを有し、
   前記３ＥＣシステムは、３次のエラー位置探索方程式を２以上のパラメータを導入して変数変換して、未知数のみの部分とシンドロームにより計算される部分とに分離し、予めテーブルとして求められた解の候補のインデックスとシンドロームのインデックスとの比較でエラー位置を求める
   ことを特徴とする半導体記憶装置。
2. 前記エラー検出訂正システムは、２ビットエラーを検出訂正可能な２ＥＣシステムを含み、
   前記２ＥＣシステムは、２次のエラー位置探索方程式を１パラメータを導入して変数変換して、未知数のみの部分とシンドロームにより計算される部分とに分離し、予めテーブルとして求められた解の候補のインデックスとシンドロームのインデックスとの比較でエラー位置を求めるものであり、かつ、
   エラー数状況に応じて前記３ＥＣシステムと２ＥＣシステムの解の結果が切り換えられる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記３ＥＣシステムと２ＥＣシステムを通して、解の候補のインデックスとシンドロームのインデックスとの間の合同式計算によりエラー位置対応インデックスを求める際に、２^ｎ−１を法とする合同式を、互いに素である２^ｎ−１の２因数をそれぞれ法とする二つの合同式に分けて、これら二つの合同式を並列に計算する
   ことを特徴とする請求項２記載の半導体記憶装置。
4. ２^ｎ−１＝２５５を法とする合同式を、互いに素である１７と１５をそれぞれ法とする二つの合同式に分けて、これら二つの合同式を並列に計算する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記３次のエラー位置探索方程式を、Λ^Ｒ（ｘ）＝（ｘ−Ｘ_１）（ｘ−Ｘ_２）（ｘ−Ｘ_３）＝ｘ^３＋Ｓ_１ｘ^２＋Ｄｘ＋Ｔ＝０（但し、Ｓ_１は読み出しデータ多項式を基本既約多項式で割って得られるシンドロームであり、Ｄ＝Ｘ_１Ｘ_２＋Ｘ_２Ｘ_３＋Ｘ_３Ｘ_１、Ｔ＝Ｘ_１Ｘ_２Ｘ_３）として、これをｘ＝ａｚ＋ｂなる変数変換により、未知数のみの部分ｚ^３＋ｚとシンドロームにより計算される部分Ｔ／ａ^３とに分離されたｚ^３＋ｚ＝Ｔ／ａ^３に変換してインデックス計算に供する
   ことを特徴とする請求項１記載の半導体記憶装置。
6. 前記２次のエラー位置探索方程式を、Λ^Ｒ（ｘ）＝（ｘ−Ｘ_１）（ｘ−Ｘ_２）＝ｘ^２＋Ｓ_１ｘ＋Ｘ_１Ｘ_２＝０（但し、Ｘ_１Ｘ_２＝Ｓ_１ ^２＋Ｓ_３／Ｓ_１であり，Ｓ_１とＳ_３は読み出しデータ多項式を二つの基本既約多項式で割って得られるシンドローム）として、これをｘ＝Ｓ_１ｙなる変数変換により、未知数のみの部分ｙ^２＋ｙ＋１とシンドロームにより計算される部分Ａ（＝Ｓ_３／Ｓ_１ ^３）とに分離されたｙ^２＋ｙ＋１＝Ａに変換してインデックス計算に供する
   ことを特徴とする請求項２記載の半導体記憶装置。
7. シンドロームがオール“０”ではなくかつ、２ＥＣシステム、３ＥＣシステムいずれでもエラー位置が求まらない場合に、エラーが４以上であることを示す警告信号を発生する警告信号発生回路を有する
   ことを特徴とする請求項２記載の半導体記憶装置。

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