JP2007299436A - 記憶装置の記録方法 - Google Patents

Abstract

【課題】消費電力の増大を抑制することや、動作マージンを充分に確保することを可能にする、記憶装置の記録方法を提供する。
【解決手段】可変抵抗素子から成るメモリセルＣ１〜Ｃ１２を複数有する記憶装置に対して、情報（ワード１０等）を記録する際に、高抵抗状態に記録されるメモリセルの個数が、低抵抗状態に記録されるメモリセルの個数よりも多くなるように、符号化して記録を行う。
【選択図】図２

Description

本発明は、可変抵抗素子によりメモリセルを構成した記憶装置に対して、記録を行う方法に係わる。

従来の記憶装置、特にフラッシュメモリを用いた記憶装置は、記憶データを保持するための電力が不要であることから、近年、盛んに用いられるようになっている。
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。

このようなフラッシュメモリを用いた記憶装置においては、データの書き込み動作の速度が遅いという問題がある（例えば、非特許文献１参照。）。

日経エレクトロニクス，２００２．１１．１８号，ｐ．１３０

ところで、本出願人は、先に、上述したフラッシュメモリよりも優れた特性を持ちうる、不揮発性の可変抵抗素子を提案している。
この可変抵抗素子の膜構成は、例えば、図３の断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると、可変抵抗素子１０５が高抵抗に変化してデータが消去される。

この構成の可変抵抗素子１０５は、フラッシュメモリ等と比較して、単純な構造でメモリセルを構成することができるため、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。

ところで、この可変抵抗素子１０５では、データを書き込むと低抵抗状態になるため、比較的大きい書き込み電流が流れる。
また、データの読み出し時には、高抵抗の消去状態よりも、低抵抗の書き込み状態の方が、より大きい読み出し電流が流れる。

このように、可変抵抗素子１０５を流れる書き込み電流や読み出し電流が大きくなることにより、可変抵抗素子から成るメモリセルを多数備えたメモリ（記憶装置）において、メモリ全体の消費電力の増大を招く。
また、電流が大きくなると、配線の電位降下によって、動作マージンが減少する、という問題を生じる。

上述の問題は、図３に示した可変抵抗素子１０５に限らず、他の構成の可変抵抗素子でも、高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が大きい構成の可変抵抗素子では、同様に生じるものである。

上述した問題の解決のために、本発明においては、消費電力の増大を抑制することや、動作マージンを充分に確保することを可能にする、記憶装置の記録方法を提供するものである。

本発明の記憶装置の記録方法は、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、この可変抵抗素子から成るメモリセルを複数有する記憶装置に対して、情報を記録する際に、高抵抗状態に記録されるメモリセルの個数が、低抵抗状態に記録されるメモリセルの個数よりも多くなるように、符号化して記録を行うものである。

上述の本発明によれば、高抵抗状態に記録されるメモリセルの個数が、低抵抗状態に記録されるメモリセルの個数よりも多くなるように、符号化して記録を行うことにより、記録時や読み出し時に大きい電流が流れる、低抵抗状態のメモリセルが必ず半分以下となる。
これにより、符号化を全く行わない場合と比較して、情報が記録されるメモリセルを流れる電流について、その合計の最大値を大幅に低減することができ、その平均値も低減することができる。
また、大きい電流が流れるメモリセルが少なくなるため、選択トランジスタ等による電位降下が少なくなる。

上述の本発明によれば、情報が記録されるメモリセルを流れる電流の合計の最大値や平均値を低減することができることにより、メモリ全体の消費電力も低減することができる。

また、選択トランジスタ等による電位降下が少なくなるため、動作マージンの減少を抑制して、動作マージンを充分に確保することができる。
従って、本発明により、動作マージンが広く、安定して動作するメモリを実現することができる。

本発明に係る可変抵抗素子の一形態の概略断面図を、図１に示す。
この可変抵抗素子５は、２つの電極１，２の間に導体膜３と絶縁体膜４を持つ膜構成になっている。即ち、図３に示した可変抵抗素子１０５と同様の膜構成である。

導体膜３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ_２Ｏ_３や、ＳｉＯ_２等の絶縁体が挙げられる。

このような材料を用いた場合、導体膜３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を有する。なお、同様にイオン化しやすい性質を有する、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。
従って、電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子５へのデータ（情報）の書き込みが行われる。
一方、電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子５に対してデータ（情報）の消去が行われる。

上述した変化を繰り返すことにより、可変抵抗素子５の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
実際には、絶縁体膜４中の金属元素のイオンの量によって、絶縁体膜４の抵抗値が変化しているので、絶縁体膜４を情報が記憶・保持される記憶層とみなすことができる。

可変抵抗素子５の具体的な膜構成としては、例えば、導体膜３としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、その上に絶縁体膜４としてアモルファスＧｄ_２Ｏ_３膜を膜厚５ｎｍで形成する。

この可変抵抗素子５を用いてメモリセルを構成し、メモリセルを多数設けることにより、メモリ（記憶装置）を構成することができる。

ところで、一般に、ＤＲＡＭやフラッシュメモリでは、エラーを検出又は訂正するためにＥＣＣ（Error Correction Coding ；誤り訂正符号化）を適用する場合があるが、ハミング符号、拡大ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号等の情報ビットに検査ビットを付加する手法であり、符号のＤＣレベルは制御していない。

これに対して、本発明では、符号のＤＣレベルを積極的に制御する。
即ち、高抵抗状態に記録されるメモリセルの個数が、低抵抗状態に記録されるメモリセルの個数より多くなるように符号化して、記録する。

次に、本発明の一実施の形態として、図１に示した構成の可変抵抗素子５を用いてメモリセルを構成したメモリにおいて、情報を記録する方法を説明する。

本実施の形態では、可変抵抗素子５が低抵抗状態であるとき、‘１’のデータが記録されていると設定し、また、可変抵抗素子５が高抵抗状態であるとき、‘０’のデータが記録されていると設定する。
このように設定すると、‘１’のデータの記録が前述した「データの書き込み」となり、‘０’のデータの記録が前述した「データの消去」となる。

また、本実施の形態では、特に、高抵抗状態（‘０’）に記録されるメモリセルの個数が、低抵抗状態（‘１’）に記録されるメモリセルの個数よりも多くなるように符号化して、情報の記録を行う。

仮に、多数例えば１ワード以上のメモリセルが、全て低抵抗状態（‘１’）であるとすると、それぞれのメモリセルで書き込み時や読み込み時に大きい電流が流れることから、トータルの消費電力も多くなってしまう。
これに対して、本実施の形態では、高抵抗状態（‘０’）に記録されるメモリセルの個数が、低抵抗状態（‘１’）に記録されるメモリセルの個数よりも多くなるように、符号化するので、低抵抗状態（‘１’）に記録されるメモリセルが半分以下となり、トータルの電流量の最大値を低減することができる。

符号化して記録した情報を読み出す際には、読み出した符号系列を元の情報系列に変換（復号化）する。そして、変換して得た情報を出力する。

なお、‘０’の個数が‘１’の個数よりも多くなるような符号化であれば、どのような符号化規則でもよく、具体的な符号化規則は限定しない。

ここで、符号化規則の形態として、８−９変換ブロック符号化と、８−１０変換ブロック符号化とを説明する。
９ビット符号と１０ビット符号において、‘１’の個数が０個〜４個までの符号語の個数を、それぞれ表１及び表２に示す。

９ビット符号では、‘１’の個数が０個〜４個までの符号語個数の合計がちょうど２５６個になるので、８ビットの情報語２５６個（２^８＝２５６）に１対１で割り当てられる。
ちなみに、このように‘１’の個数が０個〜４個までの９ビットの符号語の最大値は、２進法表示で１１１１０００００、即ち４８０である。
表１から、（０×１＋１×９＋２×３６＋３×８４＋４×１２６）／２５６＝３．３である。即ち、ランダムな情報入力を仮定すると、１符号語当たりの平均の‘１’の個数は３．３個になり、‘１’の個数の最大値は４個になる。
これに対して、ランダムな８ビットの情報語の１情報語当たりの平均の‘１’の個数は４個であり、‘１’の個数の最大値は８個である。
従って、このような８−９変換ブロック符号化を行って、情報を記録することにより、符号化を行わない場合と比較して、平均書き込み電流は３．３／４に減少し、最大書き込み電流は４／８に減少する。

１０ビット符号では、‘１’の個数が０個〜３個までの符号語１７６個と‘１’の数が４個の符号語２１０個の内８０個を足して、８ビットの情報語２５６個（２^８＝２５６）に１対１で割り当てられる。
表２から、‘１’の数が４個の符号語２１０個の内８０個を使用すれば、（０×１＋１×１０＋２×４５＋３×１２０＋４×８０）／２５６＝３．０である。即ち、ランダムな情報語入力を仮定すると、１符号語当たりの平均の‘１’の個数は３．０個になり、‘１’の個数の最大値は４個になる。
これに対して、ランダムな８ビットの情報語の１情報語当たりの平均の‘１’の個数は４個であり、‘１’の個数の最大値は８個である。
従って、このような８−１０変換ブロック符号化を行って、情報を記録することにより、符号化を行わない場合と比較して、平均書き込み電流は３／４に減少し、最大書き込み電流は４／８に減少する。

さらに、８−９変換ブロック符号化を行う場合の詳細を説明する。
まず、符号化規則の一形態として、０〜２５５の値の８ビットの情報語を、‘１’の個数が４個以下の９ビットの情報語（０〜４８０の値）に、０から順番に昇順で割り当てて（０→０，１→１，・・・，２５５→４８０）、符号化を行う場合を説明する。
この符号化の対応を一部抜粋して、符号が繰り上がる所を表示した対照表を、表３及び表４に示す。
表にない数字は、それより小さくて最も近い表にある数字と、値の差が同じである。例えば、情報の数値が４６〜５２の場合は、全て値の差が＋２である。

このように符号化を行うことにより、‘１’の個数を最大４個に減らして、上述のように最大書き込み電流を減らすことができる。

この他の符号化方法も、もちろん可能である。
例えば、８ビットの情報語のうち、２進法表示したときの‘１’が４個以下のものはそのまま同じ値で先頭に‘０’をつけ、‘１’が５個以上のものは、先頭が‘１’でかつ‘１’が４個以下の符号（１００００００００〜１１１１００００）に、小さい数から割り当てる符号化方法が考えられる。
また例えば、元の情報の数値に対して、ランダムに符号を割り当てる符号化方法も考えられる。

次に、図１に示した可変抵抗素子５を用いてメモリセルを構成し、各メモリセルをマトリクス状に配置して配線を接続した、メモリにおいて、具体的に符号化した信号を記録する態様を説明する。
図２Ａ及び図２Ｂに示すように、メモリセルがマトリクス状に配置されたメモリから、一本のワード線ＷＬと、１２本のビット線ＢＬ１〜ＢＬ１２とを有する部分を抽出して、説明する。
各図において、ワード線ＷＬとビット線ＢＬ（ＢＬ１〜ＢＬ１２）との交点に、それぞれのメモリセルＣ１〜Ｃ１２が配置されている。各メモリセルＣ１〜Ｃ１２は、模式的に点○で表現されている。

図２Ａは、比較対照として、符号化を行わず、８ビット語をそのまま１ワードとした場合を示している。
同一のワード線ＷＬ上の、連続する８個のメモリセルＣ１〜Ｃ８を、図中破線で示すように１ワード１０として使用する。Ｃ９以降のメモリセルは、次のワードのために使用する。

図２Ｂは、８−９変換ブロック符号化を行って、符号化して得た９ビット符号を１ワードとした場合を示している。
同一のワード線ＷＬ上の、連続する９個のメモリセルＣ１〜Ｃ９を、図中破線で示すように１ワード１０として使用する。Ｃ１０以降のメモリセルは、次のワードのために使用する。

図２Ｂと図２Ａとを比較してわかるように、８−９変換ブロック符号化を行うことにより、１ワード１０当たりに使用するビット線及びメモリセルが１つ増えることになる。
従って、同じビット線の本数で比較すると、８−９変換ブロック符号化を行うことにより、記録できるワード数が８／９に減ることになる。
このように、必要なビット線及びメモリセルが１本増えて、同じ本数のビット線に記録できるワード数が減るが、これによるメモリの面積増大又は容量の減少はさほど大きくはなく、それよりも最大電流を半減して消費電力を抑制することができる利点の方が大きい。

また、８−１０変換ブロック符号化を行った場合には、１ワード当たりに使用するビット線及びメモリセルが２本増えて、同じ本数のビット線に記録できるワード数が８／１０に減ることになる。
この場合は、メモリの面積増大又は容量の減少が、８−９変換ブロック符号化を行った場合よりも大きくなるが、それでも、最大電流を半減して消費電力を抑制することができる利点の方が大きい。

なお、図２では、同一のワード線ＷＬ上のメモリセルを使用して１ワード１０を記録する態様を説明したが、２本以上のワード線にわたって、１ワードを記録するようにしてもよい。その場合も、符号化を行って得た１ワードの符号を、９個のメモリセルに記録することには変わりはない。また、図２のように連続するメモリセルではなく、同一ワード線ＷＬ上の隣接しないメモリセルの組み合わせに１ワードを記録するようにしてもよい。その場合も、符号化を行って得た１ワードの符号を、９個のメモリセルに記録することには変わりはない。

上述の本実施の形態によれば、‘１’の個数が４個以下となるように、８−９変換ブロック符号化又は８−１０変換ブロック符号化を行って、１ワードの情報語を記録するので、符号化された各ワードは、‘１’の個数が４個以下で、‘０’の個数が５個以上又は６個以上となる。即ち、高抵抗状態の‘０’の個数が、低抵抗状態の‘１’の個数よりも多くなる。
これにより、記録時や読み出し時に大きい電流が流れる、低抵抗状態のメモリセルが必ず半分以下となる。そのため、符号化を行わない場合と比較して、各ワードを記録するメモリセルの電流の合計の最大値を、大幅に低減することができ、また、各ワードを記録するメモリセルの電流の平均値も、低減することができる。

従って、本実施の形態によれば、メモリ全体の消費電力も低減することができる。

さらに、本実施の形態によれば、大きい電流が流れる低抵抗状態のメモリセルが、常に半分以下と少なくなるため、選択トランジスタ等による電位降下が少なくなる。
これにより、動作マージンの減少を抑制して、動作マージンを充分に確保することができる。
従って、動作マージンが広く、安定して動作するメモリを実現することができる。

上述の実施の形態では、可変抵抗素子５が低抵抗状態であるとき、‘１’のデータが記録されていると設定し、また、可変抵抗素子５が高抵抗状態であるとき、‘０’のデータが記録されていると設定したが、これらを逆に設定しても構わない。
逆に設定した場合には、高抵抗状態である‘１’のメモリセルの個数が、低抵抗状態である‘０’のメモリセルの個数よりも多くなるように符号化すればよい。

上述の実施の形態では、８ビットの情報語から９ビット又は１０ビットに変換する符号化を行ったが、本発明においては、変換前のビット数よりも変換後のビット数が１又は若干増えるように変換する符号化であれば、変換前及び変換後の各ビット数は特に限定されない。例えば、３２ビットの情報語から３３ビット又は３４ビットの符号に変換することも可能である。

また、可変抵抗素子は、図１に示した可変抵抗素子５の構成に限定されるものではなく、その他の構成も可能である。
例えば、（１）図１とは積層順序を逆にして、絶縁体膜の上に導体膜を積層した構成、（２）導体膜が電極を兼ねる構成、（３）導体膜を設ける代わりに、導体膜に用いられる金属元素を絶縁体膜に含有させた構成、等が考えられる。

また、イオン化しやすい金属元素と絶縁体膜とを有する可変抵抗素子以外にも、様々な構成の可変抵抗素子がある。
その他の構成の可変抵抗素子であっても、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子であれば、同様に本発明を適用することが可能である。
例えば、いわゆるＲＲＡＭ、相変化型の可変抵抗素子、巨大磁気抵抗効果素子（ＧＭＲ素子）やトンネル磁気抵抗効果素子（ＴＭＲ素子）等が挙げられる。

なお、本発明において、符号化を行うための構成は、特に限定されない。
公知の構成と同様もしくは公知の構成を応用した構成が可能であり、例えば、符号化回路やデータ変換のソフトウェアを使用することが考えられる。
また、符号化を実行する手段、例えば符号化回路やＣＰＵ（中央処理装置）等は、記憶装置に内蔵又は記憶装置と一体化して接続されていても構わないし、記憶装置の外部にあって有線又は無線で記憶装置にデータを送ることができるように構成されていても構わない。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明に係る可変抵抗素子の一形態の膜構成を示す断面図である。 同一ワード線のメモリセルに１ワードを記録する場合の態様を、符号化を行わない場合と行う場合とを比較して説明する図である。 Ａ 符号化を行わない場合である。 Ｂ ８−９変換ブロック符号化を行う場合である。 不揮発性の可変抵抗素子の膜構成を示す断面図である。

符号の説明

１，２ 電極、３ 導体膜、４ 絶縁体膜、５ 可変抵抗素子、１０ １ワード、ＷＬ ワード線、ＢＬ１〜ＢＬ１２ ビット線、Ｃ１〜Ｃ１２ メモリセル

Claims (4)

1. 抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、前記可変抵抗素子から成るメモリセルを複数有する記憶装置に対して、情報を記録する方法であって、
   前記高抵抗状態に記録されるメモリセルの個数が、前記低抵抗状態に記録されるメモリセルの個数よりも多くなるように、符号化して記録を行う
   ことを特徴とする記憶装置の記録方法。
2. 前記可変抵抗素子が、２つの電極の間に、異なる極性の電圧を印加することにより、抵抗値が前記高抵抗状態と前記低抵抗状態との間を可逆的に変化する構成であることを特徴とする請求項１に記載の記憶装置の記録方法。
3. 前記可変抵抗素子が、前記２つの電極の間に、絶縁体から成る記憶層を有し、前記記憶層に接する層内に、或いは、前記記憶層内に、イオン化が容易な金属元素が含有されている構成であることを特徴とする請求項２に記載の記憶装置の記録方法。
4. 前記金属元素が、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の元素であることを特徴とする、請求項３に記載の記憶装置の記録方法。

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