JP4475098B2

JP4475098B2 - 記憶素子及びその駆動方法

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Publication number: JP4475098B2
Application number: JP2004319655A
Authority: JP
Inventors: 恒則椎本; 勝久荒谷; 雅明原; 朋人対馬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-11-02
Filing date: 2004-11-02
Publication date: 2010-06-09
Anticipated expiration: 2024-11-02
Also published as: JP2006134954A; US20060092691A1; KR101121685B1; US7433220B2; KR20060052373A

Description

本発明は、記憶素子及びその駆動方法に係わり、不揮発性メモリに用いて好適なものである。

コンピュータ等の情報機器において、従来から、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
しかしながら、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、すなわち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そのため、電源を切っても情報が消えない、不揮発性メモリが要望されている。

不揮発性メモリとしては、半導体フラッシュメモリが実用化されている。
また、その他にも、不揮発性メモリを構成する不揮発性デバイスとして、例えば、ＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等の不揮発性デバイスが提案されている（非特許文献１参照）。

日経エレクロトニクス２００１．２．１２号（第１６４頁−１７１頁）

ところで、本出願人は、先に、上述した各種の不揮発性デバイスよりも優れた特性を持ちうる、不揮発性の可変抵抗素子を提案している。

この可変抵抗素子の膜構成は、例えば、図９Ａの断面図に示すように、２つの電極１０１，１０２の間に導電膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると可変抵抗素子１０５が高抵抗に変化してデータが消去される。
また、この可変抵抗素子１０５は、例えば、図９Ｂに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図９Ａに示す書き込み時の電流Ｉの向きと等しくなるように決めている。

しかしながら、低抵抗となった可変抵抗素子に対して読み出し電圧を加えると、大きな電流が流れるので、消費電力が大きくなってしまう。

上述した問題の解決のために、本発明においては、不揮発で情報を記憶することができると共に、消費電力を低減することが可能な構成の記憶素子及びその駆動方法を提供するものである。

本発明の記憶素子は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の記憶素子によって、メモリセルを構成したことを特徴とする。

本発明の記憶素子では、２つの可変抵抗素子の各素子の一方の電極を接続して共通電極とし、２つの可変抵抗素子の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の記憶素子によってメモリセルを構成したことにより、一方の電極が共通電極であるので、これら２つの可変抵抗素子を相補的に動作させて、情報の記録を行うことが可能になる。
そして例えば２つの可変抵抗素子を積層して形成すれば、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。

即ち、一方の電極が共通電極であるので、２つの可変抵抗素子の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。

さらに、２つの可変抵抗素子の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。

そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録・消去や情報の読み出しの際に、メモリセルに電圧を印加して流れる電流を低減することができる。

本発明の記憶素子は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、２つの可変抵抗素子から記憶素子が形成され、前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記記憶素子によって、メモリセルを構成したことを特徴とする。

本発明の記憶素子では、２つの可変抵抗素子から記憶素子が形成され、前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された導体膜とによって構成される構造とし、可変抵抗素子が、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有することから、相補的に動作させて、情報の記録を行うことが可能になる。
そして、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記記憶素子によって、メモリセルを構成したことにより、２つの可変抵抗素子を積層して形成し、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。

本発明の記憶素子の駆動方法は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の記憶素子によって、メモリセルを構成した記憶素子を駆動する方法であって、前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出すことを特徴とする。

本発明の記憶素子の駆動方法では、各可変抵抗素子の電極のうち、各素子の一方を共通電極とし、上記本発明の記憶素子を駆動する際に、記憶素子の両端の端子に電圧の閾値よりも大きい電圧を印加することにより、情報の記録・消去を行い、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを容易に変化させて情報の記録・消去を行うことができ、情報の読み出しの際には、遷移電流の有無により、容易に情報を読み出すことができる。

本発明の記憶素子の駆動方法は、一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、２つの前記可変抵抗素子から記憶素子が形成され、前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記記憶素子によって、メモリセルを構成した記憶素子を駆動する方法であって、前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出すことを特徴とする。

本発明の記憶素子の駆動方法では、各可変抵抗素子の導体膜を共用とし、上記本発明の記憶素子を駆動する際に、記憶素子の両端の端子に電圧の閾値よりも大きい電圧を印加することにより、情報の記録・消去を行い、第１の可変抵抗素子及び第２の可変抵抗素子の抵抗状態の組み合わせを容易に変化させて情報の記録・消去を行うことができ、情報の読み出しの際には、遷移電流の有無により、容易に情報を読み出すことができる。

上述の本発明によれば、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができ、この動作を利用してメモリセルに情報を記憶することにより、メモリセルに安定して情報を記憶することができる。これにより、記憶素子に対して不揮発で情報を記憶することができる。
そして、情報の記録や情報の読み出しの際に、記憶素子に電圧を印加して流れる電流を低減することができるため、消費電力を小さくすることができる。

以下、図面を参照して本発明の実施の形態を説明する。
本願発明を理解する上で、図７（先願の構成）の参考例を説明する。先願の記憶素子の概略構成図を図７Ａ及び図７Ｂに示す。図７Ａは模式的な構成図を示しており、図７Ｂは回路構成図を示している。
この記憶素子４０は、図７Ａに示すように、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１，１２は、いずれも、電極１，２の間に導体膜３と絶縁体膜４を設けた膜構成となっている。
そして、２つの可変抵抗素子１１，１２において、導体膜３側の電極１を接続して共通端子Ｚとし、絶縁体膜４側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな３端子の記憶素子４０を構成している。回路記号では、図７Ｂに示すように、２つの可変抵抗素子１１，１２の矢印が互いに背を向けている。

第１及び第２の可変抵抗素子１１，１２を構成する導体膜３としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４としては、例えば、アモルファスＧｄ _２Ｏ _３や、ＳｉＯ _２等の絶縁体が挙げられる。

具体的な膜構成としては、例えば、導体膜３としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、その上に絶縁体膜４としてアモルファスＧｄ _２Ｏ _３膜を膜厚５ｎｍで形成する。

このような材料膜を用いた場合、導体膜３に含まれるＣｕ，Ａｇ，Ｚｎ等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
従って、可変抵抗素子１１，１２の上下の電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。
一方、可変抵抗素子１１，１２の上下の電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子１１，１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。

このような膜構成の可変抵抗素子１１，１２は、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。

次に、図７に示した実施の形態の記憶素子４０の構成における、具体的な動作を説明する。
まず、この記憶素子４０がとり得る４つの状態を、図８Ａ〜図８Ｄに示す。
そして、図８Ａに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（例えば１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（例えば１００ｋΩ）である状態を「Ｓ＝１状態」と定義し、図８Ｂに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（例えば１００ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（例えば１ｋΩ）である状態を「Ｓ＝０状態」と定義することにする。
さらに、図８Ｃに示すように、２つの可変抵抗素子１１，１２が共に低抵抗になっている状態を「中間状態」と呼び、図８Ｄに示すように、２つの可変抵抗素子１１，１２が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。

ところで、上述した本実施の形態に係る記憶素子４０においては、各可変抵抗素子１１，１２の間に共通端子Ｚを必要とし、且つ各可変抵抗素子１１，１２を平面上で接続しているため、このような記憶素子４０を多数集積させて記憶装置（いわゆるメモリー）を形成させると平面状の小さい面積で集積させることが困難であった。

ここで、図１〜図６を用いて上述した記憶素子より集積率を向上した本発明の実施の形態を説明する。

本発明の一実施の形態として、記憶素子の概略構成図を図１Ａ及び図１Ｂに示す。図１Ａは模式的な構成図を示しており、図１Ｂは回路構成図を示している。
本実施の形態に係る記憶素子１０は、図１Ａに示すように、いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１及び１２は、いずれも、電極１及び２の間に導体膜３［３ａ，３ｂ］と絶縁体膜４［４ａ，４ｂ］を設けた膜構成となっている。
そして、２つの可変抵抗素子１１及び１２において、導体膜３ａ及び３ｂ側の電極１を各々共用して、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子１０を構成している。回路記号では、図１Ｂに示すように、２つの可変抵抗素子１１及び１２の矢印が互いに背を向けている。

第１及び第２の可変抵抗素子１１，１２を構成する導体膜３［３ａ，３ｂ］としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４［４ａ，４ｂ］としては、例えば、アモルファスＧｄ _２Ｏ _３や、ＳｉＯ _２等の絶縁体が挙げられる。

具体的な膜構成としては、例えば、導体膜３［３ａ，３ｂ］としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、絶縁体膜４［４ａ，４ｂ］としてアモルファスＧｄ _２Ｏ _３膜を膜厚５ｎｍで形成する。
このような材料膜を用いた場合、導体膜３［３ａ，３ｂ］に含まれるＣｕ，Ａｇ，Ｚｎ等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。

従って、可変抵抗素子１１，１２の上下の電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。
一方、可変抵抗素子１１，１２の上下の電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子１１，１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。

また、本発明の他の実施の形態として、記憶素子の概略構成図を図２Ａ及び図２Ｂに示す。図２Ａは模式的な構成図を示しており、図２Ｂは回路構成図を示している。
この記憶素子２０は、図２Ａに示すように、図１Ａと同様の第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４［４ａ，４ｂ］側の電極２（いわゆる共通電極）を各々共用して、導体膜３［３ａ，３ｂ］側の電極１をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子２０を構成している。回路記号では、図２Ｂに示すように、２つの可変抵抗素子１１及び１２の矢印が向かい合っている。

次に、図１に示した実施の形態の記憶素子１０の構成における、具体的な動作を説明する。記憶素子１０がとり得る４つの状態を、図３Ａ〜図３Ｄに示す。
そして、図３Ａに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（例えば１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（例えば１００ｋΩ）である状態を「Ｓ＝１状態」と定義し、図３Ｂに示すように、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（例えば１００ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（例えば１ｋΩ）である状態を「Ｓ＝０状態」と定義することにする。
さらに、図３Ｃに示すように、２つの可変抵抗素子１１，１２が共に低抵抗になっている状態を「中間状態」と呼び、図３Ｄに示すように、２つの可変抵抗素子１１，１２が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。

なお、図２に示した実施の形態の記憶素子２０の構成を用いる場合も、可変抵抗素子１１，１２の矢印の向きが、図３Ａ〜図３Ｄに示す場合とは反対の向きに入れ替わるだけで、動作的には同じである。

続いて、記憶素子１０にデータを書き込むために、端子ＸとＹに書き込みのための電圧Ｖｘ，Ｖｙを与えた場合の動作を説明する状態推移図を図４Ａに示す。図４Ｂ及び図４Ｃは、各々、「Ｓ＝１状態」→「Ｓ＝０状態」の遷移電流の様子、「Ｓ＝０状態」→「Ｓ＝１状態」の遷移電流の様子を示している。図４の状態遷移図を補足するために、図５Ａ〜図５Ｈに、各状態における電圧Ｖｘ，Ｖｙ、可変抵抗素子１１，１２に印加される電圧Ｖ１１，Ｖ１２、及び素子に流れる電流Ｉｘｙを示す。電圧Ｖ１１，Ｖ１２は低抵抗化の起きる電圧の向きを正極性としている。Ｉｘｙは端子Ｘから端子Ｙに流れる向きを正極性としている。
図４Ａでは、各状態の円内に可変抵抗素子１１，１２の抵抗値として（第１の可変抵抗素子１１の抵抗値／第２の可変抵抗素子１２の抵抗値）を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子１０の各端子Ｘ，Ｙに印加される電圧と素子に流れる電流として｛Ｖｘ，Ｖｙ｝／Ｉｘｙを記載している。

さらに、各可変抵抗素子１１，１２のデータ書き込み閾値をＶｗｒと定義し、データ消去閾値をＶｅｒと定義したときに、
０．３Ｖ＜Ｖｅｒ＜１．０Ｖ，０．３Ｖ＜Ｖｗｒ＜２．０Ｖ
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。

まず、図４Ａの上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が低抵抗（１ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が高抵抗（１００ｋΩ）である。この状態において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、端子Ｘから端子Ｙに定電流Ｉｘｙ＝−２０μＡが流れるが、図５Ａに示すように、これは低抵抗の第１の可変抵抗素子１１にとっても高抵抗の第２の可変抵抗素子１２にとっても安定な方向である。したがって、図４Ａの「Ｓ＝１状態」を表す円の上の矢印（｛０Ｖ，２Ｖ｝／−２０μＡ）で示すように、各可変抵抗素子１１，１２の状態は変化しない。

次に、「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、第２の可変抵抗素子１２が高抵抗（１００ｋΩ）であるため、図５Ｂに示すように、高抵抗の第２の可変抵抗素子１２に書き込み方向の電圧２Ｖが与えられるため、第２の可変抵抗素子１２が低抵抗（１ｋΩ）に変化して、図５Ｃに示すように、「Ｓ＝１状態」から「中間状態」に状態が推移する。したがって、図４Ａ中上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）から、図４Ａの右側の中間状態（１ｋΩ／１ｋΩ）に推移する。

この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１及び１２が両方とも低抵抗（１ｋΩ）であるため、図５Ｃに示すように、ＸＹ間の２Ｖの電圧が半分ずつ分圧され、第１の可変抵抗素子１１に１Ｖの電圧が消去方向にかかることになる。すると、第１の可変抵抗素子１１が高抵抗（１００ｋΩ）に変化して、図５Ｄに示すように、「Ｓ＝０状態」に状態が推移し、安定状態となる。従って、図４Ａ中右側の中間状態（１ｋΩ／１ｋΩ）から下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）に推移する。

この「Ｓ＝１状態」から「Ｓ＝０状態」へ推移するときの電圧Ｖｘ−Ｖｙと素子に流れる電流Ｉｘｙの時間軸上の変化を図４Ｂに示す。
中間状態では、比較的大きな＋１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。

同様に、図４Ａの下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）の場合、端子Ｘと接続されている第１の可変抵抗素子１１が高抵抗（１００ｋΩ）で、端子Ｙと接続されている第２の可変抵抗素子１２が低抵抗（１ｋΩ）である。この状態において、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖという電圧を与えると、端子Ｘから端子Ｙに定電流Ｉｘｙ＝＋２０μＡが流れるが、図５Ｄに示すように、これは低抵抗の第２の可変抵抗素子１２にとっても高抵抗の第１の可変抵抗素子１１にとっても安定な方向である。したがって、図４Ａの「Ｓ＝０状態」を表す円の下の矢印（｛２Ｖ，０Ｖ｝／＋２０μＡ）で示すように、各可変抵抗素子１１，１２の状態は変化しない。

次に、「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）において、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖという電圧を与えると、第１の可変抵抗素子１１が高抵抗（１００ｋΩ）であるため、図５Ｅに示すように、高抵抗の第１の可変抵抗素子１１に書き込み方向の電圧２Ｖが与えられるため、第１の可変抵抗素子１１が低抵抗（１ｋΩ）に変化して、図５Ｆに示すように、「Ｓ＝０状態」から「中間状態」に状態が推移する。従って、図４Ａ中下側の「Ｓ＝０状態」（１００ｋΩ／１ｋΩ）から、左側の中間状態（１ｋΩ／１ｋΩ）に推移する。

この中間状態（１ｋΩ／１ｋΩ）では、２つの可変抵抗素子１１，１２が両方とも低抵抗（１ｋΩ）であるため、図５Ｆに示すように、ＸＹ間の２Ｖの電圧が半分ずつ分圧され、第２の可変抵抗素子１２に１Ｖの電圧が消去方向にかかることになる。すると、第２の可変抵抗素子１２が高抵抗（１００ｋΩ）に変化して、図５Ａに示すように、「Ｓ＝１状態」に状態が推移し、安定状態となる。従って、図４Ａ中左側の中間状態（１ｋΩ／１ｋΩ）から上側の「Ｓ＝１状態」（１ｋΩ／１００ｋΩ）に推移する。

この「Ｓ＝０状態」から「Ｓ＝１状態」へ推移するときの電圧Ｖｘ−Ｖｙと素子に流れる電流Ｉｘｙの時間軸上の変化を図４Ｃに示す。
中間状態では比較的大きな−１ｍＡの遷移電流が発生するが、中間状態の時間は１０ナノ秒程度と短く消費電力は少ない。

このように、本実施の形態の記憶素子１０では、コンプリメンタリに接続されている２つの可変抵抗素子１１，１２が互いに高抵抗と低抵抗という異なる抵抗値であって、どちらの素子が低抵抗になっているかによって、記憶データが１であるか０であるかを区別する点に特徴がある。
また、データが書き換えられる場合には、不安定な「中間状態」を経てから安定な「Ｓ＝１状態」又は「Ｓ＝０状態」に推移する点に特徴がある。

このような書き換え動作を繰り返し行うためには、記憶素子１０に使用している不揮発性の可変抵抗素子１１，１２が、書き込み時の電圧の約１／２の電圧が逆方向に掛かることで消去される必要がある。
また、このようなデータの書き換え動作は、両側の端子Ｘ，Ｙに、可変抵抗素子１１，１２のデータ書き込み閾値Ｖｗｒより大きく、なおかつデータ消去閾値Ｖｅｒの２倍よりも大きい電圧を与えることによって実現することができる。
そして、書き換え動作時の遷移電流の有無を判別、すなわち、中間状態の有無を検出することにより、書き換え前の記録情報を読み出すことができる。例えば、Ｖｘ＝２Ｖ，Ｖｙ＝０Ｖの電圧を印加し、＋１ｍＡの遷移電流が発生すれば「Ｓ＝１状態」から「Ｓ＝０状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝１状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝０状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝１状態」への再書込みが必要になる。
同様に、Ｖｘ＝０Ｖ，Ｖｙ＝２Ｖの電圧を印加し、−１ｍＡの遷移電流が発生すれば「Ｓ＝０状態」から「Ｓ＝１状態」への遷移が発生したことを判別でき、書き換え前は「Ｓ＝０状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「Ｓ＝１状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「Ｓ＝０状態」への再書込みが必要になる。

さらに、図３Ｄに示した「禁止状態」、即ち２つの可変抵抗素子１１，１２がいずれも高抵抗である状態が、記憶素子１０の初期状態となる。この状態では、図５Ｇ又は図５Ｈに示すように、両側の端子Ｘ，Ｙに２Ｖの電位差を与えても、どちらの可変抵抗素子１１，１２も低抵抗にはならない。
このため、両側の端子Ｘ，Ｙとの間にデータ書き込み閾値Ｖｗｒの２倍程度の電圧（定電圧もしくはパルス電圧）を与えることによって、不揮発性の可変抵抗素子１１，１２を２つとも又は１つだけ低抵抗にするような操作（初期化）を行う必要がある。この操作を行うことにより、記憶素子１０が図４に示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。

この記憶素子１０では、安定な２つの状態である「Ｓ＝１状態」と「Ｓ＝０状態」とにおいて、２つの可変抵抗素子１１，１２の合成抵抗は一定であり、ほぼ高抵抗の値と同じになる。

従って、書込み読み出し電圧を与えた場合に流れる電流は、本例ではわずか２０μＡである。動作説明を容易にするため各可変抵抗素子１１，１２の高抵抗状態を１００ｋΩとしたが、１ＭΩ〜１ＴΩに設計すれば、２μＡ以下に低減できる。
「Ｓ＝１状態」と「Ｓ＝０状態」に遷移が発生した場合は、１ｍＡの遷移電流が流れるがその時間は１０ナノ秒程度と短く消費電力は少ない。さらに低抵抗状態を１０ｋΩ〜１００ｋΩに設計すれば、遷移電流は１００μＡ以下に低減できる。
従って、メモリセルに流れる電流を低減して、記憶素子の消費電力を低減することができる。低抵抗となった素子に対して電圧を加えると大きな電流が流れ消費電力が大きくなるという可変抵抗素子を用いて構成した不揮発性メモリ全般の共通問題を、本発明では、２つの可変抵抗素子１１，１２の合成抵抗を利用することにより、解決できる。このため、上述の各実施の形態の記憶素子１０，２０は、電源を切っても情報を失わないメモリ等を構成するための基本素子として用いることができる。
上述の各実施の形態に係る記憶素子１０，２０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
そして、上述の各実施の形態の記憶素子１０，２０を用いることにより、消費電力が小さい記憶装置を構成することができる。

続いて、さらに本発明の他の実施の形態として、記憶素子の概略構成図を図６Ａに示す。すなわち、２つの可変抵抗素子１１及び１２が１つの導体膜３を共用する概略構成図である。記憶素子３０の等価回路を図６Ｂに示す。図６Ｂの等価回路は図１Ｂと同一であり、本実施の形態の記憶素子３０も図１Ａに示した記憶素子１０と同じ動作をするため、重複説明を省略する。
本実施の形態に係る記憶素子３０は、図１Ａの電極１（いわゆる共通電極）を省略し、
いずれも不揮発性の、第１の可変抵抗素子１１及び第２の可変抵抗素子１２を有して成る。これらの可変抵抗素子１１及び１２は、いずれも各電極２の間に共用する導体膜３と各絶縁体膜４ａ，４ｂを設ける膜構成となっている。そして、２つの可変抵抗素子１１及び１２において、絶縁体膜４ａ及び４ｂ側の電極２をそれぞれＸ端子とＹ端子に接続することで、コンプリメンタリな２端子の記憶素子３０を構成している。図６Ａに示す共用する導体膜３の膜厚は、図１Ａの各導体膜３ａ及び３ｂの１つ分の膜厚としても良いし、任意に設定することができる。回路記号では、図６Ｂに示すように、２つの可変抵抗素子１１及び１２の矢印が互いに背を向けている。

本実施の形態に係る記憶素子３０によれば、上述した記憶素子１０及び２０と同様の効果を奏し、さらに各可変抵抗素子１１，１２の導体膜３を共用することにより、積層させる可変抵抗素子の構造を簡略化することができ、製造工程を短くすることができる。

上述した本実施の形態に係る記憶素子１０、２０及び３０によれば、２つの可変抵抗素子１１、１２の各素子の一方の電極を接続し、２つの可変抵抗素子１１、１２の各素子の他方の電極を独立させてそれぞれ端子を設けて、合計２端子としてメモリセルを構成したことにより、一方の電極が各々接続されているので、これら２つの可変抵抗素子を相補的に動作させて、情報の記録を行うことが可能になる。
即ち、一方の電極が各々接続されているので、２つの可変抵抗素子１１、１２の他方の電極の間に２つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が２つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「１」と「０」の２つの情報を各メモリセルに記憶することが可能になる。
さらに、２つの可変抵抗素子１１、１２の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、２つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は２つの可変抵抗素子１１、１２のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録の際に、メモリセルに電圧を印加して流れる電流を低減することができる。
さらに、情報の記録の際に遷移電流の有無を検出、すなわち、中間状態の有無を検出することにより、記録前の記録情報を読み出すことができる。

本発明の記憶素子の駆動方法によれば、上記本発明の記憶素子１０、２０及び３０を駆動する際に、可変抵抗素子１１、１２が高抵抗状態と低抵抗状態との間で可逆的に変化するときにそれぞれ電圧の閾値を有する構成であり、記憶素子の両端の端子に電圧の閾値よりも大きい電圧を印加することにより、第１の可変抵抗素子１１及び第２の可変抵抗素子１２の抵抗状態の組み合わせを容易に変化させて情報の記録を行うことができる。

また、上記本発明の記憶素子１０において、可変抵抗素子１１、１２は、一方の電極と他方の電極との間に導体膜３と絶縁体膜４が形成され、導体膜３から絶縁体膜４に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜４から導体膜３に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、導体膜３ａ及び３ｂ側の電極１を各々接続している構成とすることも可能である。

あるいは、上記本発明の記憶素子２０において、可変抵抗素子１１、１２は、一方の電極と他方の電極との間に導体膜３と絶縁体膜４が形成され、導体膜３から絶縁体膜４に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜４から導体膜３に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、絶縁体膜４側の電極２を各々接続している構成とすることも可能である。
そして、上記本発明の記憶素子３０において、可変抵抗素子１１、１２は、一方の電極と他方の電極との間に導体膜３と絶縁体膜４が形成され、導体膜３から絶縁体膜４に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜４から導体膜３に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、前記導体膜３を共用している構成とすることも可能である。

このような構成の記憶素子１０、２０、３０としたときには、可変抵抗素子１１、１２が一方の電極と他方の電極との間に導体膜３と絶縁体膜４が形成され、導体膜３から絶縁体膜４に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜４から導体膜３に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有するので、可変抵抗素子１１、１２の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
そして、素子のサイズ依存性がなく、大きい信号が得られる。また、情報の記録を高速に行うことが可能になり、低電圧かる低電流で動作させることができる。

上述の各実施の形態の記憶素子１０，２０及び３０を、多数マトリックス状に配置することにより、記憶装置を構成することができる。
そして、上述の各実施の形態の記憶素子１０，２０及び３０を用いることにより、消費電力が小さい記憶装置を構成することができる。
２つの可変抵抗素子を積層させることにより、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。

なお、可変抵抗素子１１，１２の書き込み閾値Ｖｗｒ及び消去閾値Ｖｅｒは、図１Ａ、図２Ａ及び図６Ａにそれぞれ示した膜構成の場合、導体膜３又は絶縁体膜４の材料・膜組成や膜厚等を選定することによって、閾値の大きさを制御することが可能である。

上述の各実施の形態では、記憶素子１０，２０，３０を構成する可変抵抗素子１１，１２が、２つの電極間に導体膜及び絶縁体膜を設けた構成となっていたが、その他の構成としてもよい。
例えば、導体膜の代わりに半導体膜を用いたり、絶縁体膜の代わりに半導体膜や導体膜を用いたりしてもよく、積層順序が逆であったり、単層であってもよい。いずれの構成でも、可変抵抗素子が、電圧を印加することにより高抵抗状態と低抵抗状態との間で変化する特性であり、さらに抵抗状態が変化する電圧の閾値を有していればよい。

なお、可変抵抗素子の抵抗値や端子に印加する電圧の大きさ等は、上述の実施の形態に示した構成に限定されるものではなく、その他幅広い構成とすることができる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

Ａ本発明の一実施の形態の記憶素子の模式的構成図である。Ｂ図１Ａの記憶素子の回路構成図である。Ａ本発明の他の実施の形態の記憶素子の模式的構成図である。Ｂ図２Ａの記憶素子の回路構成図である。Ａ〜Ｄ図１Ａの記憶素子がとり得る状態を示す図である。Ａ図１Ａの記憶素子に書き込み電圧を与えた場合の動作を説明する状態推移図である。Ｂ「Ｓ＝１状態」から「Ｓ＝０状態」への遷移電流を説明する図である。Ｃ「Ｓ＝０状態」から「Ｓ＝１状態」への遷移電流を説明する図である。Ａ〜Ｈ図３の各状態における電圧配分例を示す図である。Ａ本発明のさらに他の実施の形態の記憶素子の模式的構成図である。Ｂ図６Ａの記憶素子の回路構成図である。Ａ先願の記憶素子の模式的構成図である。Ｂ図７Ａの記憶素子の回路構成図である。Ａ〜Ｄ図７Ａの記憶素子がとり得る状態を示す図である。Ａ可変抵抗素子の膜構成を示す断面図である。Ｂ図９Ａの可変抵抗素子の回路記号を示す図である。

符号の説明

１・・電極、２・・電極、３・・導体膜、４・・絶縁体膜、１０，２０，３０，４０・・記憶素子、１１，１２・・可変抵抗素子、１０１，１０２・・電極、１０３・・導体膜、１０４・・絶縁体膜、１０５・・可変抵抗素子

Claims

一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、
２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の記憶素子によって、メモリセルを構成した
記憶素子。
前記導体膜側の電極を前記共通電極とし各々接続している請求項１に記載の記憶素子。
前記絶縁体膜側の電極を前記共通電極とし各々接続している請求項１に記載の記憶素子。
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
２つの前記可変抵抗素子から記憶素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、
前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記記憶素子によって、メモリセルを構成した
記憶素子。
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Ｃｕ，Ａｇ，Ｚｎを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
２つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、
２つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計２端子とした、コンプリメンタリな２端子の記憶素子によって、メモリセルを構成した記憶素子を駆動する方法であって、
前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出す
記憶素子の駆動方法。
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
２つの前記可変抵抗素子から記憶素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記２つの前記可変抵抗素子で共通して形成された、Ｃｕ，Ａｇ，Ｚｎを含む導体膜とによって構成され、
前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記絶縁体膜、２つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな２端子の前記記憶素子によって、メモリセルを構成した記憶素子を駆動する方法であって、
前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出す
記憶素子の駆動方法。