KR101201673B1 - 수동 매트릭스-어드레스 가능한 메모리 장치 - Google Patents

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Abstract

본 발명은 수동 매트릭스 어드레스 가능한 메모리 장치에 관한 것이다.
본 발명에 따른 수동 매트릭스 어드레스 가능한 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부 및 메모리부와 제1 전극라인 사이에 형성되어 소정 범위의 인가되는 전압에 대해서 일방향으로만 전류가 흐르는 방향성을 갖되 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부를 포함한다.
본 발명에 따른 메모리 장치는 메모리부에 인가되는 간섭전압의 크기를 감소시킴으로써 간섭전압에 노출되는 횟수가 증가되더라도 각 메모리 셀에 저장된 데이터 상태를 유지 시킬 수 있다.
강유전체, 일렉트렛, 전기적 간섭, 수동 매트릭스, 스위치

Description

수동 매트릭스-어드레스 가능한 메모리 장치{A PASSIVE MATRIX-ADDRESSABLE MEMORY APPARATUS}
본 발명은 수동 매트릭스 어드레스 가능한 메모리 장치에 관한 것이다.
메모리 물질로 사용되는 강유전체 또는 일렉트렛 물질은 외부에서 전압을 인가하지 않더라도 이온 또는 분자가 특정방향으로 정렬되어 있어서 분극을 가지게 된다. 강유전체 또는 일렉트렛과 같은 메모리 물질은 분극에 의해 두 가지의 안정된 상태를 유지하고, 두 가지의 안정된 상태는 논리상태 '0'과 '1'로 간주 될 수 있다. 따라서 강유전체 또는 일렉트렛 물질은 이러한 분극 특성을 이용하여 비휘발성 메모리 장치에 응용이 가능하다. 강유전체 또는 일렉트렛 물질을 유전체로 하는 전극/강유전체 또는 일렉트렛/전극 구조의 커패시터를 제작하고, 이러한 커패시터의 양쪽 전극에 보자력 전압(Coercive voltage)(Vc) 이상의 동작전압(Vs)을 인가하게 되면 도 1에 도시된 바와 같이, 이력곡선을 따라서 분극이 포화 분극(saturated polarization)(Ps) 상태가 된다. 또한, 커패시터에 전압을 인가하지 않는 경우, 잔류 분극(remanent polarization)(Pr)을 가지게 되어 '1' 또는 '0'의 논리상태 중 하나로 간주될 수 있다. 이와 마찬가지로 커패시터의 양쪽 전극에 반대 극성의 동 작전압(-Vs)을 인가하는 경우 -Ps의 포화 분극 상태가 되고, 전압을 인가하지 않으면 -Pr의 잔류 분극 상태가 되어 이전의 논리 상태가 바뀌게 된다.
도 2는 기존의 수동 매트릭스 메모리 장치를 나타낸 도면이다.
도 2에 도시된 메모리 장치는 강유전체 또는 일레트렛 물질을 포함하는 메모리부(10), 메모리층(10)의 상부에 평행하게 배열된 복수의 비트라인(21) 및 메모리층(10)의 하부에 비트라인(21)에 대하여 수직으로 나열되고, 서로 평행하게 배열된 복수의 워드라인(22)으로 구성된다. 실질적으로 비트라인(21)과 워드라인(22)들은 서로 직교하도록 형성되고, 비트라인(21)과 워드라인(22) 사이에는 강유전체 또는 일렉트렛 물질이 형성되어 있어서 비트라인(21)과 워드라인(22)들의 교차점(j,k)에는 도 3에 도시된 비트라인(21)/강유전체 또는 일렉트렛 물질(10)/워드라인(22) 구조를 하는 하나의 메모리 셀을 형성한다. 수동 어드레스 방식의 메모리 장치는 제조가 쉽고, 능동 어드레스 방식을 사용하는 메모리 장치에 비해 능동소자인 트랜지스터의 개수를 줄임으로써 고밀도 저장이 가능하다.
수동 매트릭스 메모리 장치의 구동 방식은 원하는 메모리 셀을 선택하기 위해 특정 워드라인과 특정 비트라인에 전압 펄스를 인가하여, 그 교차점에 있는 메모리 셀에 데이터를 저장, 소거 또는 판독하는 것이다. 그러나, 이러한 방식은 선택되지 않은 메모리 셀들에 전기적인 간섭 현상이 발생될 수 있으며, 전기적인 간섭 현상은 선택되지 않은 메모리 셀에 저장된 데이터까지도 파괴 시킬 수 있는 문제점이 있다. 이러한 문제점을 보완하기 위해 기존의 메모리 장치의 구동 방식에서 1/3 전압 선택 규칙을 기초로 하여 전기적인 간섭 현상을 감소시키는 방법이 제안되었다. 도 4는 1/3 전압 선택 규칙을 개략적으로 나타낸 도면이다. 1/3 전압 선택 규칙은 선택하지 않은 메모리 셀의 워드라인(W/L)과 비트라인(B/L)에 논리상태를 반전시키기 위한 동작전압(Vs)의 1/3 정도만 인가되도록 하되, 1/3 전압(Vs/3)이 강유전체 또는 일렉트렛 물질의 보자력 전압 이하가 되게 설정하여 저장된 데이터에 영향을 덜 미치게 하는 방법이다.
그러나 1/3 전압 선택 규칙에도 문제점이 있다. 예를 들어, 특정 비트에 논리상태 '1'인 데이터가 저장되어 있는 상태에서 1/3 전압 선택 규칙에 의해 논리 상태 '0'으로 기록할 수 있는 극성과 동작전압의 1/3(Vs/3)의 크기를 갖는 전압이 지속적으로 인가되었다면 이전의 논리상태'1'의 데이터는 논리상태'0'으로 바뀔 수 있다. 또한, 논리상태가 '0'이 저장되어 있는 상태에서, '1'을 기록 할 수 있는 극성과 Vs/3 크기를 갖는 전압이 지속적으로 인가되는 경우도 마찬가지이다. 공개특허 제10-2007-0094646호에서는 이러한 현상을 디스터빙(disturbing)으로 정의하고 있다. 또한, 논문 "Japanese Journal of Applied Physics, Vol. 36(1997), pp.1655 (H.Ishiwara)"에서는 강유전체 무기물인 SBT를 이용하여 디스터빙에 대하여 실험적으로 증명하였다. 이 실험에서는 저장된 논리상태를 반전시킬 수 있는 극성을 갖는 VS/3 크기의 전압 펄스를 지속적으로 인가하는 경우, 저장된 논리상태가 반전된다는 것을 보여주고 있다. 또한, 이 논문에서는 간섭 전압이 작을수록 데이터를 오래 유지한다는 것을 보여주고 있다.
도 2를 참조하여 1/3 전압 선택 규칙에서의 디스터빙 또는 전기적 간섭 문제 에 대해 보다 상세히 설명한다.
도 2에 도시된 N개의 비트라인(21)과 M개의 워드라인(22)으로 구성된 메모리 장치에서 각 메모리 셀은 편의상 (j,k)셀 이라 한다. 메모리 장치에 데이터를 기록하기 위해서는 전체 메모리 셀인
Figure 712011000110486-pat00001
개의 비트를 저장하여야 한다. 먼저 1번 워드라인과 1번 비트라인에 전압을 인가하여 (1,1)셀에 데이터를 기록한다. 다음으로 1 번 워드라인과 2번 비트라인에 전압을 인가하여 (1,2)셀에 데이터를 기록한다. 이때, (1,2)셀을 제외하고는 모든 메모리 셀에 데이터를 기록하기 위한 전압의 1/3 크기를 갖는 전압이 인가되도록 하여야 한다. 아직 기록하지 않은 비트는 문제가 없지만 처음에 기록된 (1,1)셀은 두 번째 비트의 기록부터 1/3 전압의 전기적 간섭을 받게 된다. 그러므로 (1,1)셀은 마지막 셀인 (N,M)셀에 데이터를 기록할 때 까지
Figure 712011000110486-pat00016
번의 간섭 전압에 노출되는 것이다. 수동 매트릭스 어드레스 가능한 메모리 구조의 장점은 고밀도 저장가능이므로 N과 M이 1 보다 훨씬 큰 숫자일 경우 매번 기록 동작을 수행할 때마다 (1,1)셀은 메모리 장치의 저장용량만큼 전기적 간섭에 필연적으로 노출되어 버리게 된다.
수동 매트릭스 메모리 장치는 데이터를 기록하는 쓰기 동작뿐만 아니라, 데이터를 판독하는 읽기 동작에서도 간섭현상은 발생한다. 각 메모리 셀마다 능동 소자가 있지 않기 때문에 메모리 셀에 저장된 데이터를 비파괴(nondestructive) 형식으로 읽을 수는 없다. 그러므로 파괴적인 방식(destructive)으로 읽어낸 후, 다시 기록하는 동작을 수행해야만 한다. 메모리 장치에 저장된 데이터가 읽힌 후, 다시 쓰기 동작이 수행되는 메모리 셀들은 이전에 약간의 분극 손실이 일어났더라도 재기록을 통해 이전에 기록된 논리상태를 유지할 수 있다. 그러나 읽혀지지 않은 메모리 셀들은 읽혀진 메모리 셀의 수만큼 간섭 전압에 노출될 수 밖에 없다.
띤 필름 일렉트로닉스 에이에스에이 (Thin Film Electronics ASA)의 특허NO 20035225에서는 1/3 전압 선택 규칙에서 나타나는 전기적인 간섭 문제를 해결하기 위해 저장 용량이 큰 수동 매트릭스 기반의 메모리를 다수의 작은 세그먼트(segment)로 나누는 방식을 제안하였다. 메모리 셀을 여러 개의 세그먼트로 나눌 경우, 특정 세그먼트에 기록 동작을 수행하는 동안에는 다른 세그먼트와는 전기적 또는 물리적으로 차단되어 있기 때문에 전기적인 간섭이 일어나지 않게 되는 것이다. 그러나 세그먼트가 늘어날수록 간섭 전압이 인가되는 수는 줄일 수 있지만 각 세그먼트마다 워드 라인의 수와 비트 라인의 수만큼의 능동소자가 추가적으로 필요하게 되어 수동 매트릭스 어드레스 구조의 가장 큰 장점인 고밀도 저장용량의 장점이 줄어들게 될 수 있게 된다. 또한, 공개특허 제10-2007-0094646호에서는 리프레쉬(refresh) 기능을 제안하였다. 보다 구체적으로는, 데이터를 기록하는 메모리 셀의 수만큼 간섭 전압이 인가되므로 이러한 이벤트(event)를 카운터(counter)로 기록하여 특정 횟수가 되면 일괄적으로 특정 세그먼트에 기록된 데이터들을 다시 기록하는 방법을 제안하였다. 그러나 전기적 간섭 문제에 의한 데이터 손실을 감소시킬 수 있는 방법이긴 하나 원천적으로 전기적 간섭을 줄이지 못하고 있다. 앞서 언급한 "H.Ishiwara"의 논문에 의하면 전기적 간섭을 줄이는 원천적인 방법은 데이터가 저장된 메모리 셀의 양단에 실제 인가되는 전압의 크기를 감소시키는 것이다.
이러한 문제점을 해결하기 위한 본 발명의 목적은 강유전체 또는 일렉트렛 물질에 간섭전압보다 낮은 전압이 인가되도록 하여 전기적인 간섭 현상을 최소화 시킬 수 있는 수동 매트릭스 어드레스 가능한 메모리 장치를 제공하는 것이다.
본 발명에 따른 수동 매트릭스 어드레스 가능한 메모리 장치는 하나 이상의 평행한 제1 전극라인, 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인, 제1 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부 및 메모리부와 제1 전극라인 사이에 형성되어, 인가되는 전압이 소정의 범위내에서는 일방향으로만 전류가 흐르는 방향성을 갖되, 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부를 포함한다.
스위치부 및 메모리부 사이에 형성되어 스위치부 및 메모리부의 계면에서 발생하는 탈분극장을 방지하는 탈분극 방지부를 더 포함하고,
탈분극 방지부는 금속물질 또는 전기전도성 고분자물질을 포함하는 것이 바람직하다.
메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는 것이 바람직하다.
스위치부는 두 개 이상의 스위치부를 포함하는 다층구조인 것이 바람직하다.
본 발명에 따른 수동 매트릭스 어드레스 가능한 메모리 장치는 필연적으로 발생하는 간섭전압을 스위치부와 메모리부에 나누어 인가되게 함으로써, 간섭전압에 노출되는 횟수가 증가되더라도 데이터 상태를 지속적으로 유지할 수 있으므로 데이터 에러율을 크게 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 바람직한 실시예에 따른 수동 매트릭스 어드레스 가능한 메모리 장치에 대해 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 5를 참조하면, 본 발명에 따른 수동 매트릭스-어드레스 가능한 메모리 장치는 하나 이상의 평행한 제1 전극라인(210), 제1 전극라인(210)에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인(220), 제1 전극 라인(210)과 제2 전극라인(220) 사이에 형성되고 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부(100) 및 메모리부(100)와 제1 전극라인(210) 사이에 형성되어, 인가되는 전압이 소정의 범위내에서는 일방향으로만 전류가 흐르는 방향성을 갖되, 인가되는 전압이 소정의 문턱전압 이상인 경우에는 전류 전도도가 증가되는 특성을 갖는 스위치부(300)를 포함한다.
도 5에 도시된 바와 같이, 메모리부(100)의 상부에는 하나 이상의 평행한 제1 전극라인(210)이 형성되고, 하부에는 하나 이상의 평행한 제2 전극라인(220)이 형성될 수 있다. 실질적으로 제1 전극라인(210)과 제2 전극라인(220)은 메모리부(100)를 사이에 두고 서로 교차하는 방향으로 각각 형성된다. 도 5에 도시된 제1 전극라인(210)은 비트라인 또는 워드라인으로 정의할 수 있다. 본 발명의 실시예에서는 설명의 편의를 위해 제1 전극라인(210)을 워드라인(210), 제2 전극라인(220)을 비트라인(220)으로 정의하여 설명하도록 한다.
메모리부(100)는 분극-전압, 전류-전압 또는 정전용량-전압 관계를 나타내는 특성곡선에서 히스테리시스를 나타내는 전기적으로 분극 가능한 강유전체 또는 일렉트렛 물질을 포함하여 형성된 층이다. 강유전체 또는 일렉트렛 물질은 외부에서 전압이 인가되지 않더라도 이온 또는 분자가 특정 방향으로 정렬되어 있어서 분극을 갖게 된다. 분극에 의한 두 가지 안정된 상태는 유지되고, 두 가지 안정된 상태는 논리상태 '0'과 '1'로 간주될 수 있다. 따라서 메모리부(100)는 이러한 물질적 특성을 이용하여 데이터를 저장하는 역할을 하게 된다.
스위치부(300)는 도 5에 도시된 바와 같이 메모리부(100)와 워드라인(210) 사이에 형성될 수 있다. 스위치부(300)는 두 층 이상의 스위치부를 포함하는 다층구조로 형성될 수도 있다. 도 6은 메모리부(100)와 워드라인(210) 사이에 스위치부(300)가 형성된 도 5의 (j,k)점에서의 메모리 셀의 단면을 나타낸 도면이다. 스위치부(300)의 형성위치는 이에 국한되는 것이 아니라 메모리부(100)와 비트라인(220) 사이가 될 수도 있다. 따라서 제1 전극라인(210)과 제2 전극라인(220)의 교차점(j,k)에서의 메모리 셀은 도 6a와 같이 제1 전극라인(210)/스위치부(300)/메모리부(100)/제2 전극라인(220) 과 같은 구조를 갖거나 도 6b와 같이 제2 전극라인(220)/스위치부(300)/메모리부(100)/제1 전극라인(210)으로 이루어진된 커패시터 구조를 가질 수 있다.
스위치부(300)는 다음과 같은 특징을 갖는다. 첫 번째로, 도 7에 도시된 바와 같이, 스위치부(300)에 인가되는 전압이 소정의 범위 내에서 일방향으로만 전류가 흐르고, 역방향으로는 전류가 흐르지 않는 방향성을 갖는다. 두 번째로, 일방향으로 전류가 흐르도록 하는 극성의 전압을 순방향 전압이라고 정의하면, 순방향 전압에 의해 스위치부(300)로 인가되는 전압이 순방향 문턱전압(Vth_ON) 이상에서 전류 전도도가 급격히 증가되는 특성을 갖는다. 따라서 스위치부(300)는 순방향으로 인가되는 전압이 순방향 문턱전압(Vth_ON) 이하에서 커패시터와 같이 동작하고, 순방향 문턱전압(Vth_ON) 이상에서 전류 전도도가 증가되여 저항과 같이 동작하게 된다. 스위치부(300)는 순방향 문턱전압(Vth_ON) 이상에서 저항과 같이 동작하기 때문에 온(On) 상태가 되어 워드라인(210)과 비트라인(220)을 통해 인가되는 전압이 메모리부(100)에 인가될 수 있도록 한다. 한편, 스위치부(300)는 순방향 전압에 대해 역방향으로 인가되는 전압의 범위 내에서 전류가 거의 흐르지 않는 커패시터와 같이 동작한다. 온 상태의 스위치부(300)를 다시 오프 시키기 위해서는 역방향 문턱전압(Vth_Off)보다 큰 전압이 인가되어야 한다. 역방향 문턱전압(Vth_Off)보다 작은 크기의 전압이 스위치부(300)에 인가되는 경우에는 어떠한 순방향 전압이 인가되더라도 스위치부(300)는 온 상태를 그대로 유지하게 된다. 마지막으로, 스위치부(300)의 온 상태와 오프 상태의 변환 시간은 메모리부(100)에 포함된 강유전체 또는 일렉트렛 물질의 분극 반전시간 보다 짧은 특성을 갖는다.
도8은 메모리부(100)와 스위치부(300) 사이에 형성된 탈분극 방지부(400)를 나타낸 도면이다. 탈분극 방지부(400)는 강유전체 또는 일렉트렛 물질로 구성된 메모리부(100)와 스위치부(300)의 계면에서의 낮은 전자농도로 부터 발생하는 탈분극장을 최소화 시켜 메모리 상태를 최적화시키는 역할을 한다. 탈분극 방지부(400)는 금속물질 또는 전기전도성 고분자물질이 도 8a에 도시된 바와 같이 스위치부(300)와 메모리부(100) 사이에 일부 패터닝 된 구조 또는 도 8b에 도시된 바와 같이 스위치부(300)와 메모리부(100) 사이의 전면에 증착된 구조로 형성될 수 있다.
도 9는 메모리 셀의 구조와 그 구동방식을 나타내는 등가회로를 나타낸 도면이다.
메모리 셀의 구동방식에 대한 설명에 앞서 도 9a에 도시된 메모리 셀의 워드라인(210)이 비트라인(220)보다 전압이 높은 상태를 스위치부(300)의 순방향이고, 메모리부(100)에 순방향 전압이 인가된 것으로 정의하여 설명하도록 한다. 또한, 스위치부(300)의 초기상태는 오프 상태이고, 메모리부(100)의 분극의 벡터방향은 비트라인(220)에서 워드라인(210)의 방향이라 가정한다. 메모리부(100)에는 음의 방향으로 잔류 분극 상태가 저장되어 있는 것과 같으며, 이러한 경우의 논리상태가 '0'인지 '1'인지 정의하는 것은 중요하지 않다. 도 9b 내지 도 9e에 도시된 VS는 워드라인(210)과 비트라인(220)을 통해 메모리 셀로 인가되는 순방향 전압, VP는 VS에 대한 역방향 전압, VR은 스위치부(300)에 인가되는 전압, VF 는 메모리부(100)에 인가되는 전압, Vth_ON은 스위치부(300)의 순방향 문턱전압, Vth_OFF는 스위치부(300)의 역방향 문턱전압, CR은 스위치부(300)가 순방향 문턱전압(Vth_ON) 이하에서 커패시터로 동작하는 경우에 스위치부(300)의 정전용량, CF는 메모리부(100)의 정전용량, VC는 메모리부(100)의 보자력 전압, tON은 스위치부(300)가 온 되는 시간과 메모리부(100)의 분극 반전 시간의 합 그리고 tOFF는 스위치부(300)가 오프 되는 시간을 나타낸다.
도 9b 내지 도 9d는 도9a에 도시된 메모리 셀이 쓰기동작을 수행할 경우의 등가회로를 나타낸 도면이다.
먼저, 도 9b에 도시된 바와 같이, 메모리 셀에 VS 가 천천히 증가되면서 인가되는 경우, 스위치부(300)는 VR 이 Vth _ON보다 작은 전압 범위 내에서 커패시터와 같이 동작하므로 VS는 VR 와 VF 로 분배된다. 따라서 스위치부(300)는 VR 이 Vth_ON보다 작은 경우에는 메모리부(100)에 VS보다 작은 VF가 인가되게 함으로써, 메모리부(100)에 분극 반전이 일어나지 못하게 한다. 이후, 도 9c에 도시된 바와 같이 VS가 증가하여 VR이 Vth _ON와 같아지는 순간부터는 스위치부(300)가 온 상태가 되므로 저항(R)과 같이 동작하게 된다. 도 9c에 도시된 등가회로와 같이 VS는 전압 손실 없이 거의 대부분 메모리부(300)에 인가되어 VS와 VF 는 같아지게 된다. 이때 VF 는 VC보다 크도록 하여 강유전체 또는 일렉트렛 물질의 분극을 반전시킴으로써 메모리 셀의 쓰기 동작을 수행할 수 있도록 한다. 쓰기 동작 시, 선택되지 않은 메모리 셀에는 1/3 전압 선택 규칙에 의해 간섭전압에 해당하는 VS/3전압이 인가되게 된다. 이러한 경우, 간섭전압(VS/3)은 스위치부(300)의 Vth_ON보다 작기 때문에 스위치부(300)와 메모리부(100)로 각각 분배되어 인가된다. 따라서 선택되지 않은 메모리 셀에는 간섭전압(VS/3)보다 더 작은 전압이 인가될 수 있게 된다.
다음으로, 도 9d에 도시된 바와 같이, VP를 인가하여 도 9b에 도시된 스위치부(300)의 온 상태를 오프 상태로 전환할 수 있다. 스위치부(300)는 역방향의 전압 범위 내에서는 커패시터와 같이 동작하므로 VP를 VR과 VF로 각각 분배하여 인가되도록 할 수 있다. 따라서 VP의 일부가 스위치부(300)에 인가되어 짧은 시간 동안에 오프 상태로 전환된다. 여기서, VF는 보자력 전압(VC)보다 작으며, VP는 10ns 레벨 정도의 짧은 전압 펄스로 인가된다. 도 9e는 쓰기 동작 시 메모리 셀에 인가되는 전압펄스와 전압펄스의 인가시간을 나타낸 도면이다. 역방향의 전압(VP)에 의해 메모리부(300)의 분극 상태가 변화되지 않게 하기 위해서는 도 9e에 도시된 바와 같이, 역방향의 전압(VP)이 10ns 레벨과 같은 정도의 짧은 전압펄스 또는 펄스 시리즈 형태로 인가되고, 스위치부(300)가 오프되는 시간(tOFF)이 스위치부(300)가 온 상태가 되어 메모리부(100)의 분극 반전이 되도록 하는 시간(tON)보다 더 짧게 인가되어야 한다. 선택되지 않은 메모리 셀의 전기적인 간섭 현상은 역방향의 전압(VP)이 인가되는 경우에도 영향을 미칠 수 있다. 그러나 선택되지 않은 메모리 셀에 역방향의 전압(VP)에 대한 간섭전압인VP/3이 인가되더라도, 스위치부(300)가 역방향의 전압에 대하여 커패시터와 같이 동작함으로써 간섭전압(VP/3)을VR과 VF로 분배하여 인가되도록 한다. 이에 따라, 메모리부(100)에는 간섭전압(VP/3)보다 작은 전압이 인가됨으로써, 역방향의 전압(VP)에 의해서도 전기적인 간섭이 최소화 될 수 있게 된다.
앞서 설명한 메모리 셀의 쓰기 동작 시 순방향 전압(VS)이 인가되는 경우 스위치부가 턴 온될 조건은 다음 수식과 같이 나타낼 수 있다.
Figure 112008047428120-pat00003
다음으로, 역방향 전압(VP) 인가 시, 스위치부가 턴 오프 될 조건은 다음 수식과 같이 나타낼 수 있다.
Figure 112008047428120-pat00004
다음으로, 간섭전압(VS/3)이 인가되는 경우, 메모리부에 인가되는 실제 간섭전압은 다음 수식과 같이 나타낼 수 있다.
Figure 112008047428120-pat00005
도 10은 메모리 장치의 소거 동작 나타내는 도면이다.
메모리 장치의 소거 동작은 쓰기 동작과는 달리 실질적으로 파일이나 폴더 단위로 한꺼번에 처리되기 때문에 블록단위로 소거되는 것이 동작속도 면에서 이득이다. 따라서 메모리 블록을 소거할 경우, 도 10에 도시된 바와 같이 비트라인(B/L)에 VS2 전압을 인가하고, 워드라인(W/L)에 0V를 인가한다. 여기서, 쓰기 동작 시 인가되는 전압의 극성과 반대극성의 전압(VS2)을 비트라인(B/L)과 워드라인(W/L)에 인가하는 것이 중요하다. 이에 따라 VS2 전압에 의해 각각의 메모리 셀은 커패시터로 동작하는 스위치부와 메모리부가 직렬로 연결된 형태가 되어 일괄적으로 음의 방향으로 잔류분극(-Pr) 상태를 가질 수 있게 된다. 소거 동작은 전기적인 간섭 문제가 중요하지 않으므로 VS2 전압의 크기를 충분이 증가시켜도 된다. 메모리 장치의 소거 동작은 시스템에 따라 전류 구동 능력에 차이가 있을 수 있으므로 메모리 블록 단위, 특정 어레이, 특정 라인 별로 가능할 수도 있다.
실제 고분자 강유전체인 Poly(vinylidene-difluoride)와 Polytrifluoroethylen의 공중합체인 P(VDF-TrFE)를 적용한 메모리 장치의 경우 순 방향 전압(VS)은 9V이고, 메모리부의 보자력 전압(VC)은 5V이다. 여기서, 간섭전압(VS/3)은 1/3 전압 선택 규칙에 따라 3V가 된다. 스위치부의 순방향 문턱전압이 4V이고, 역방향 문턱전압이 -3V라고 가정하면, 수학식 1에 의해 오프 상태인 스위치부의 정전용량 값은 메모리부의 정전용량 값의 1.25배 이하가 된다. 역방향 전압(VP)는 수학식 1로부터 얻어진 결과와 수학식 2를 이용하면 -6.25V가 된다.
순방향 간섭전압이 인가되는 경우 기존의 메모리 장치의 메모리부에는 3V가 그대로 인가되지만, 수학식 3에 의하면 본 발명의 메모리부에는 1.67V가 인가됨을 알 수 있다. 따라서 본 발명의 메모리 셀은 기존의 메모리 셀과 비교하여 간섭전압으로부터 영향이 훨씬 줄어들게 된다. 본 발명의 메모리 장치에서 간섭전압은 대략 50% 정도 감소될 수 있으나, 데이터 에러율은 지수적으로 감소될 수 있다. 따라서 인가되는 전기장의 세기가 약해질수록 강유전체 또는 일렉트렛 물질의 분극 반전 시간이 지수적으로 증가하기 때문에 메모리 장치의 데이터 에러율은 훨씬 감소될 수가 있다.
본 발명에 따른 수동 매트릭스 어드레스 가능한 메모리 장치는 필연적으로 발생하는 간섭전압을 스위치부와 메모리부에 나누어 인가되게 함으로써, 간섭전압에 노출되는 횟수가 증가되더라도 데이터 상태를 지속적으로 유지할 수 있고, 이에 따라 데이터 에러율을 크게 감소시킬 수 있다. 또한, 리프레쉬 횟수도 줄일 수 있으므로 전력소모도 최소화 시킬 수 있게 된다. 또한, 메모리 장치 부분을 여러 개의 세그먼트로 나누지 않더라도 전기적 간섭을 견딜 수 있게 되므로 수동 매트릭스 메모리 구조의 고밀도 저장용량의 장점을 최대한 활용할 수 있게 된다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야한다.
도 1은 강유전체 또는 일렉트렛 물질을 유전체로 하는 커패시터에서 양단의 전압변화에 따른 분극의 이력곡선을 나타낸 도면.
도 2는 기존의 수동 매트릭스 메모리 장치를 나타낸 도면.
도 3은 도 2의 (j,k)셀의 단면을 나타낸 도면.
도 4는 전압 3등분 법칙에서 특정 메모리 셀을 선택하는 전압 인가방식을 나타낸 도면.
도 5는 본 발명의 실시예에 따른 메모리 장치를 나타낸 도면.
도 6은 본 발명의 실시예에 따른 스위치부의 특성을 나타낸 도면.
도 7은 도 5에 도시된 (j,k)셀의 단면을 나타낸 도면.
도 8은 도 7의 메모리 셀에서 탈분극 방지부가 추가된 메모리 셀을 나타낸 도면.
도 9는 본 발명의 실시예에 따른 메모리 장치의 구동방식을 나타낸 메모리 셀의 등가회로.
도 10은 본 발명의 실시예에 따른 메모리 장치의 소거동작방식을 나타낸 도면.
******** 도면의 주요부분에 대한 부호의 설명 ********
100: 메모리부
210: 제1 전극라인
220: 제2 전극라인
300: 스위치부
400: 탈분극 방지부

Claims (4)

  1. 하나 이상의 평행한 제1 전극라인;
    상기 제1 전극라인에 대하여 교차하는 방향으로 형성된 하나 이상의 평행한 제2 전극라인;
    상기 제1 및 제2 전극라인 사이에 형성되고, 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부; 및
    상기 메모리부와 상기 제1 전극라인 사이에 형성되어, 소정 범위의 인가되는 전압에 대해서 일 방향으로만 전류가 흐르는 방향성을 갖고,
    순방향 문턱전압 이상에서 전류 전도도가 증가되어 온 상태가 되며, 상기 순방향 문턱전압 이하에서 오프 상태가 되며, 상기 온 상태에서 역방향 문턱전압 이하의 전압이 인가되는 경우 오프 상태가 되는 특성을 갖는 스위치부를 포함하고,
    상기 순방향 문턱전압 이하의 전압이 인가되는 경우 인가된 전압은 상기 메모리부와 상기 스위치부로 분배되고, 상기 순방향 문턱전압 이상의 전압이 인가되는 경우 인가된 전압은 상기 메모리부로 인가되는 수동 매트릭스-어드레스 가능한 메모리 장치.
  2. 제1항에 있어서,
    상기 스위치부 및 상기 메모리부 사이에 형성되어 상기 스위치부 및 상기 메모리부의 계면에서 발생하는 탈분극장을 방지하는 탈분극 방지부를 더 포함하고,
    상기 탈분극 방지부는 금속물질 또는 전기전도성 고분자물질을 포함하는, 수동 매트릭스-어드레스 가능한 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리부는 강유전체 물질 또는 일렉트렛 물질을 포함하는, 수동 매트 릭스-어드레스 가능한 메모리 장치.
  4. 제1항에 있어서,
    상기 스위치부는 두 개 이상의 상기 스위치부를 포함하는 다층구조인, 수동 매트릭스-어드레스 가능한 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100682908B1 (ko) * 2004-12-21 2007-02-15 삼성전자주식회사 두개의 저항체를 지닌 비휘발성 메모리 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504612B1 (ko) * 2000-11-27 2005-08-01 띤 필름 일렉트로닉스 에이에스에이 강유전성 메모리 회로 및 그의 제조 방법
KR100682908B1 (ko) * 2004-12-21 2007-02-15 삼성전자주식회사 두개의 저항체를 지닌 비휘발성 메모리 소자

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