KR101182423B1 - 상변화 메모리 소자를 이용한 필드프로그래머블 게이트 어레이(ｆｐｇａ)의 프로그래머블 논리 블록 - Google Patents

상변화 메모리 소자를 이용한 필드프로그래머블 게이트 어레이(ｆｐｇａ)의 프로그래머블 논리 블록 Download PDF

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Abstract

본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 전원에 연결된 풀업용 액세스 트랜지스터를 포함한다. 풀업용 트랜지스터에는 업 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에는 출력 단자가 위치한다. 다운 상변화 메모리 소자에는 풀다운용 액세스 트랜지스터가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 개별적으로 프로그래밍할 수 있다.

Description

상변화 메모리 소자를 이용한 필드프로그래머블 게이트 어레이(ＦＰＧＡ)의 프로그래머블 논리 블록{Programmable Logic block of FPGA using phase-change memory device}
본 발명은 필드프로그래머블 게이트 어레이(FPGA, Field Programmable Gate Array)에 관한 것으로, 보다 상세하게는 필드프로그래머블(FPGA) 게이트 어레이의 프로그래머블 논리블록에 관한 것이다.
FPGA(field programmable gate array)는 제조시에는 그 기능이 고정되어 있지 않다가 사용자의 프로그래밍에 의하여 특정한 기능을 가지게 되는 전자 부품 (electronic component)으로써 프로그래머블 논리 소자(programmable logic device, PLD)의 일종이다. FPGA는 재구성형 LSI(Large scale integrated) 회로를 대표한다. FPGA의 경우 지속적인 성능 향상 및 제조 단가 하락에 의하여 PDP, LCD TV 등의 디지털 기기 및 캠코더 및 블루레이 디스크 등의 휴대형 어플리케이션으로 그 용도가 매우 넓게 확대되고 있다.
FPGA 내부에는 사용자의 프로그래밍에 의하여 로직 게이트(logic gate) 또는 로직 블록(logic block)을 배선(interconnect wire)을 통하여 프로그래밍할 수 있 는 프로그래머블 논리 블록(회로), 예컨대 프로그래머블 스위치 소자를 포함한다. 즉, FPGA 내부에는 LSI 회로 일부를 재구성하기 위한 프로그래머블 스위치 소자(회로)로써 프로그래머블 논리 블록(회로)이 포함되어 있다. FPGA의 프로그래머블 논리 블록(회로)은 SRAM 또는 플립플롭(flip-flop)과 패스게이트(passgate)로 구성된 스위치 회로를 이용한다.
이러한 프로그래머블 논리 블록, 즉 스위치 회로는 상당히 많은 면적을 차지할 뿐만 아니라, 기생 성분의 증가에 따른 동작 속도의 저하를 초래하기 때문에 높은 개발비용을 부담하면서도 그 적용 범위가 매우 한정적이라는 치명적인 문제를 가지고 있다. 재구성형 LSI 회로의 동작 속도 한계를 극복하고 칩 제조 비용을 줄이기 위해서는 프로그래머블 논리 블록인 스위치 회로(소자)의 개선이 필수적이다.
본 발명은 상술한 문제점을 해결하기 위하여 창안한 것으로써 상변화 메모리 소자를 이용하여 매우 간단한 구조를 가지면서도 높은 온오프(ON/OFF) 마진을 확보하여 재구성형 LSI의 개발 비용을 크게 낮추고, 고속 및 저소비전력 등 동작 성능을 향상시킬 수 있는 필드프로그래머블 게이트 어레이(FPGA)의 프로그래머블 논리블록(논리회로)을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 전원에 연결된 풀업용 액세스 트랜지스터를 포함한다. 풀업용 트랜지스터에는 업 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에는 출력 단자가 위치한다. 다운 상변화 메모리 소자에는 풀다운용 액세스 트랜지스터가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 개별적으로 프로그래밍할 수 있다.
본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 서로 다른 값으로 프로그램하여 전원의 전압 분배를 이용함으로써 상기 업 상변화 메모리 소자 및 상기 다운 상변화 메모리 소자는 논리적으로 0 또는 1을 가질 수 있다. 풀업용 액세스 트랜지스터는 PMOS 트랜지스터이고, 풀다운용 액세스 트랜지스터는 NMOS 트랜지스터일 수 있다.
또한, 본 발명의 다른 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 복수개의 기본 셀들을 포함한다. 하나의 기본 셀은 전원에 연결된 풀업용 액세스 트랜지스터와, 풀업용 트랜지스터에 연결된 업 상변화 메모리 소자와, 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자와, 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에 위치하는 출력 단자와, 다운 상변화 메모리 소자에 연결된 풀다운용 액세스 트랜지스터로 구성된다.
본 발명의 다른 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 서로 다른 값으로 프로그램하여 전원의 전압 분배를 이용하여 상기 기본 셀이 논리적으로 0 또는 1을 가진다.
본 발명의 다른 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 하나의 기본 셀에 있는 두개의 액세스 트랜지스터의 게이트 입력에는 항상 서로 반대되는 논리값을 가지는 전압을 가함으로써 출력 단자를 통한 출력 전압은 상기 하나의 기본 셀에 저장된 논리값을 표시하거나 고임피던스가 되게 할 수 있다.
본 발명의 다른 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 기본 셀들간을 출력단자를 통하여 연결하여 복수개의 기본셀들을 구성하고, 기본셀들중 어느 하나만 활성화되어 논리값이 출력되게 할 수 있다.
본 발명의 다른 예에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 기본 셀 2개를 출력단자를 통해 연결하여 인버터를 구성하거나, 기본 셀 4개를 출력단자를 통해 연결하여 2-입력 낸드 게이트를 구성할 수 있다.
본 발명은 상변화 메모리 소자를 이용하여 매우 간단한 구조를 가지면서도 높은 온오프(ON/OFF) 마진을 확보하여 재구성형 LSI의 개발 비용을 크게 낮추고, 고속 및 저소비전력 등 동작 성능을 성공적으로 향상시킬 수 있다. 이렇게 되면, 적용 범위가 매우 한정적인 필드프로그래머블 게이트 어레이 등 재구성형 LSI 시장을 비약적으로 성장시킬 수 있을 뿐만 아니라, 관련 신규 응용 시장을 창출하여 차세대 전자 부품 분야의 새로운 패러다임을 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
필드프로그래머블 게이트 어레이(FPGA)는 논리블럭, 메모리블럭, 입출력블럭 및 배선채널로 구성된다. 본 발명은 2가지의 저항값을 프로그램할 수 있는 상변화(상변화형) 메모리 소자를 이용하여 필드프로그래머블 게이트 어레이의 프로그래머블 논리블럭 및 그 구현 방법을 제공한다. 본 발명은 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록에 관한 것이다. 필드프로그래머블 게이트 어레이의 다른 구성은 일반적인 것이므로 여기서는 생략한다. 또한, 본 발명에서 필드논리소자로써 필드프로그래머블 게이트 어레이를 한정하여 설명하지만, 필드프로그래머블 게이트 어레이 이외의 필드논리소자에도 이용할 수 있다.
도 1은 본 발명에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀을 나타낸 도면이다.
구체적으로, Ru와 Rd는 각각 업 상변화(상변화형) 메모리 소자 및 다운 상변화 메모리 소자이며, 기본 셀의 동작의 이해를 돕기 위해 Ru와 Rd를 프로그램하는 회로는 생략하였다. Mu와 Md는 Ru와 Rd에 연결되는 액세스 트랜지스터로써, 각각 풀업용 액세스 트랜지스터 및 풀다운용 액세스 트랜지스터이다. Mu는 PMOS 트랜지스터이며, Md는 NMOS 트랜지스터이다. Mu와 Md가 꺼져있으면 전류경로가 형성되지 않아 출력전압(Vout)은 고임피던스(high impedance)상태가 된다.
반면에 Mu와 Md가 모두 켜져 있으면 전원(미도시)에 연결된 전원 전압(Vdd)에서 접지까지 전류경로가 형성되어 출력전압(Vout)은 전체 전원전압 Vdd에서 저항 Rd에 분배되는 일정한 전압을 가진다. 이때 분배되어 출력으로 나타나는 전압의 크기는 다음 수학식 1과 같이 표현된다.
Vout = Vdd * Rd / (Ru + Rd)
Ru와 Rd는 상변화형 메모리 소자로 리셋(RESET) 상태에서는 700Kohm, 셋(SET) 상태에서는 700ohm의 저항값을 가진다. 리셋 상태의 저항값과 셋 상태의 저항값은 약 1000배 정도 차이가 있으므로 Ru와 Rd의 상태에 따라 거의 완벽한 풀 업과 풀다운 동작을 할 수 있다.
도 2 및 도 3은 각각 도 1의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀의 풀다운 및 풀업 동작을 설명하기 위한 도면이다.
구체적으로, 도 2 및 도 3은 도 1의 프로그래머블 게이트 어레이의 프로그래머블 논리블록의 기본 셀에서 Ru와 Rd이 구체적인 저항값을 갖도록 프로그램하여 각각 풀다운과 풀업 동작을 하도록 했을 때의 예를 도시한 것이다. 도 2 및 도 3에서, 액세스 트랜지스터 Mu의 게이트 단자에 가해지는 전압(Vu)은 항상 Md의 게이트에 가해지는 전압(Vd)을 반전한 값을 가한다. 따라서, 도면에서 Vu = /Vd로 표시된다. 이렇게 항상 반대의 게이트 전압을 가하는 것은, 두개의 액세스 트랜지스터가 모두 켜져서 완전한 전류경로가 형성되든지, 모두 꺼져서 전류경로가 완전히 없어져서 출력전압(Vout)이 고임피던스 상태가 되든지, 두 가지 경우만 발생하도록 하기 위해서이다.
도 2는 Ru가 리셋(RESET) 상태, Rd는 셋(SET) 상태로 프로그램했을 때의 회로이다. 이렇게 프로그램했을 때 위의 식 수학식 1에 저항값을 대입하면 다음과 같이 거의 0V에 가깝게 되어 풀다운 동작을 한다.
Vout = Vdd * 700 / (700k + 700)= 0.001 Vdd ≒ 0V
반면, 도 3은 Ru가 셋(SET), Rd는 리셋(RESET) 상태로 프로그램했을 때의 회로이다. 이렇게 프로그램했을 때 위의 수학식 1에 저항값을 대입하면 다음과 같이 거의 전원전압(Vdd)에 가깝게 되어 풀업 동작을 한다.
Vout = Vdd * 700k / (700k + 700)=0.999Vdd ≒ Vdd
도 1 내지 도 3에서 설명한 바와 같이, 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀은 독창적인 회로 구성으로 인해 다음과 같은 중요한 특성을 가진다.
첫째로, 두 개의 상변화형 메모리 소자의 저항이 서로 다른 값을 갖도록 프로그램함으로써 논리적으로 0 또는 1 값을 저장하는 메모리셀의 역할을 한다.
둘째로, 두개의 액세스 트랜지스터의 게이트 입력에는 항상 서로 반대되는 논리값을 가지는 전압을 가함으로써 출력 전압은 기본 셀에 저장된 논리값을 표시하던지 고임피던스가 되도록 한다. 이로 인해 여러 개의 기본 셀을 묶어서 하나의 프로그래머블 논리 블록을 구성할 때 하나의 메모리셀만 활성화되어 그 값만 출력으로 나타난다.
셋째로, 상변화형 메모리 소자를 이용한 필드프로그래머블 게이트 어레이의 프로그래머블 논리블럭의 정상 동작은 상변화형 메모리 소자를 읽는 동작으로 구성되고, 상변화형 메모리 소자를 이용한 필드프로그래머블 게이트 어레이의 프로그래머블 논리블럭의 프로그래밍하는 동작은 결국 상변화형 메모리 소자에 값을 쓰는 동작으로 구성된다.
도 4a 및 도 4b는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀 2개를 이용하여 인버터를 구성한 도면이고, 도 5는 도 4의 어드레스/입력 디코더의 동작을 나타내는 진리표를 도시한 도면이다.
구체적으로, 도 4a는 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록의 기본 셀 2개를 이용하여 인버터를 구성한 회로이다. 도 4b는 도 4a에 대한 등가 논리 회로이다. 프로그래머블 논리블록이 논리회로 블럭으로써 동작한다는 것은 기본 셀의 메모리 데이터를 읽는 동작에 해당된다. 메모리 데이터를 읽기 위해서는 메모리 어드레스 입력을 디코딩하여 해당되는 메모리셀을 선택해야 한다. 논리회로의 입력신호가 메모리에 대한 어드레스 입력신호가 된다.
도 4a에서 어드레스/입력 디코더(address/input decoder)는 입력신호를 디코딩하여 메모리 셀을 선택하는 디코더이다. 이 회로에서 첫번째 셀은 논리 1, 두번째 셀은 논리 0으로 프로그램되어 있다. 입력 신호는 어드레스/입력 디코더에서 디코딩되어 4개의 선택신호로 변환되어 2개의 기본 셀에 가해진다. 도 5는 도 4의 어드레스/입력 디코더의 동작을 나타내는 진리표이다. 이 표에서 /selx는 selx 값을 반전한 값이다.
입력 In1에 논리값 0을 입력하면 도 5와 같이 sel0 = 1, /sel0 = 0, sel1 = 0, /sel1 = 1 이 되어 첫번째 셀이 활성화되어 저장된 값 1이 출력에 나타난다. 입력 In1에 논리값 1을 입력하면 도 5와 같이 sel0 = 0, /sel0 = 1, sel1 = 1, /sel1 = 0 이 되어 두번째 셀이 활성화되어 저장된 값 0이 출력된다. 즉, 입력이 0이면, 출력은 1, 입력이 1이면, 출력은 0이 되어 인버터의 동작을 하게된다.
도 6a 및 도 6b는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀 4개를 이용하여 2-입력 NAND 게이트를 구성한 도면이고, 도 7은 도 6의 어드레스/입력 디코더의 동작을 나타내는 진리표를 도시한 도면이다.
구체적으로, 도 6a는 기본 셀 4개를 이용하여 2-입력 NAND 게이트를 구성한 예를 나타낸다. 도 6b는 도 6a의 등가 논리 회로이다. 도 6의 회로에서 네번째 셀만 논리 0이며 나머지 셀들은 모두 논리 1로 프로그램되어 있다. 입력 신호는 어드레스/입력 디코더(address/input decoder)에서 디코딩되어 8개의 선택신호로 변환되어 4개의 기본 셀에 가해진다. 도 7은 도 6의 어드레스/입력 디코더의 동작을 나타내는 진리표이다. 이 표에서 /selx는 selx 값을 반전한 값이다.
입력 In2와 In1에 논리값 11을 입력하면 sel3,/sel3, sel2,/sel2, sel1,/sel1, sel0,/sel0 = 10010101이 되어 네번째 셀이 활성화되어 저장된 값 0이 출력에 나타난다. 나머지 입력값(00, 01, 10)에 대해서는 첫번째~세번째 셀이 활성화되어 저장된 값 1이 출력된다. 즉, 입력이 11일때만 출력은 0이 되므로 2-입력 낸드(NAND) 동작을 하게 된다.
도 8은 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 일반적인 예를 도시한 도면이고, 도 9는 도 8의 입력의 개수에 따른 회로의 크기를 정량적으로 나타내는 도면이다.
구체적으로, 도 8은 프로그래머블 논리 블록의 일반적인 형태를 나타내는 것이다. 입력 신호외에도 제어신호들(ctrl신호로 표시됨)도 추가할 수 있다. 회로의 크기는 입력 신호의 개수를 k라고 할 때 2k에 비례한다. 도 9에 입력의 개수에 따른 회로의 크기를 정량적으로 나타낸다.
이상에서는 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록의 기능을 설명하기 위해 메모리셀의 프로그래밍에 필요한 쓰기 회로를 생략하고 설명하였다. 이하에서는, 쓰기 회로를 포함하는 필드프로그래머블 게이트 어레이의 프로 그래머블 논리블록을 설명한다.
도 10a는 본 발명에 따라 쓰기 회로가 포함된 완전한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 구성을 나타내는 회로도이고, 도 10b는 도 10a의 배열을 도시한 도면이다.
구체적으로, 도 10a에서 쓰기 회로를 점선 안에 표시한다. 도 10b는 완전한 프로그래머블 논리 블록의 동작, 즉 쓰기 및 읽기 전부를 제어하기 위한 읽기/쓰기 제어기이다. 도 10b의 프로그래머블 논리 블록 읽기/쓰기 제어기는 지금까지 언급된 입력/어드레스 디코더의 기능을 포함하면서도 다음과 같은 신호들과 해당되는 기능이 추가된다.
추가된 기능은 쓰기에 필요한 데이터 비트 정보, 즉 data_bit 입력과, 프로그래밍할 상변화형 메모리 소자의 위치, 즉 up/down 입력과, 쓰기/읽기 여부, 즉 write 입력과, 기타 클럭신호에 의존적인 신호에 따라 적합한 타이밍을 생성, 즉 clock_depend 입력과, 쓰기 회로 구동 신호들, 즉 selpx, selpd, selpu, 리셋(RESET), 셋(SET) 출력 등이다.
도 11 및 도 12는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 쓰기 동작을 설명하기 위한 회로도이다.
구체적으로, 도 11은 프로그래머블 논리 블록에서 쓰기 동작의 예로 Ru에 리셋 상태로 쓰기 동작을 나타내는 도면이다. 도 11에서, Ruj를 쓰기 위해서는 짧은 점선으로 표시한 전류경로가 형성되어 리셋 상태가 가능한 전류량을 필요한 시간동안 흘려보내야 한다. 전류경로 밖에 있는 트랜지스터들은 모두 꺼져있어야 한다.
도 12는 프로그래머블 논리 블록에서 쓰기 동작의 예로 Rd에 셋 상태로 쓰기 동작을 나타내는 도면이다. 도 12에서, Rdj를 쓰기 위해서는 짧은 점선으로 표시한 전류경로가 형성되어 셋 상태가 가능한 전류량을 필요한 시간동안 흘려보내야 한다. 전류경로 밖에 있는 트랜지스터들은 모두 꺼져있어야 한다.
도 1은 본 발명에 의한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀을 나타낸 도면이다.
도 2 및 도 3은 각각 도 1의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀의 풀다운 및 풀업 동작을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀 2개를 이용하여 인버터를 구성한 도면이다.
도 5는 도 4의 어드레스/입력 디코더의 동작을 나타내는 진리표를 도시한 도면이다.
도 6a 및 도 6b는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 기본 셀 4개를 이용하여 2-입력 NAND 게이트를 구성한 도면이다.
도 7은 도 6의 어드레스/입력 디코더의 동작을 나타내는 진리표를 도시한 도면이다.
도 8은 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 일반적인 예를 도시한 도면이다.
도 9는 도 8의 입력의 개수에 따른 회로의 크기를 정량적으로 나타내는 도면이다.
도 10a는 본 발명에 따라 쓰기 회로가 포함된 완전한 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 구성을 나타내는 회로도이다.
도 10b는 도 10a의 배열을 도시한 도면이다.
도 11 및 도 12는 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록의 쓰기 동작을 설명하기 위한 회로도이다.

Claims (8)

  1. 전원에 연결된 풀업용 액세스 트랜지스터;
    상기 풀업용 트랜지스터에 연결된 업 상변화 메모리 소자;
    상기 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자;
    상기 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에 위치하는 출력 단자; 및
    상기 다운 상변화 메모리 소자에 연결된 풀다운용 액세스 트랜지스터로 구성되고,
    상기 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 개별적으로 프로그래밍하는 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록.
  2. 제1항에 있어서, 상기 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 서로 다른 값으로 프로그램하여 상기 전원의 전압 분배를 이용함으로써 상기 업 상변화 메모리 소자 및 상기 다운 상변화 메모리 소자는 논리적으로 0 또는 1을 갖는 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록.
  3. 제1항에 있어서, 상기 풀업용 액세스 트랜지스터는 PMOS 트랜지스터이고, 풀다운용 액세스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록.
  4. 복수개의 기본 셀들로 구성된 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록에 있어서,
    하나의 기본 셀은,
    전원에 연결된 풀업용 액세스 트랜지스터;
    상기 풀업용 트랜지스터에 연결된 업 상변화 메모리 소자;
    상기 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자;
    상기 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에 위치하는 출력 단자; 및
    상기 다운 상변화 메모리 소자에 연결된 풀다운용 액세스 트랜지스터로 구성되고,
    상기 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 서로 다른 값으로 프로그램하여 상기 전원의 전압 분배를 이용하여 상기 기본 셀이 논리적으로 0 또는 1인 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록.
  5. 제4항에 있어서, 상기 하나의 기본 셀에 있는 두개의 액세스 트랜지스터의 게이트 입력에는 항상 서로 반대되는 논리값을 가지는 전압을 가함으로써 상기 출력 단자를 통한 출력 전압은 상기 하나의 기본 셀에 저장된 논리값을 표시하거나 고임피던스가 되는 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록.
  6. 제4항에 있어서, 상기 기본 셀들간은 출력단자를 통하여 연결되어 복수개의 기본셀들을 구성하고, 기본셀들중 어느 하나만 활성화되어 논리값이 출력되는 것을 특징으로 하는 필드프로그래머블 게이트 어레이의 프로그래머블 논리블록.
  7. 제4항에 있어서, 상기 기본 셀 2개를 출력단자를 통해 연결하여 인버터를 구성하는 것을 특징으로 하는 프로그래머블 게이트 어레이의 프로그래머블 논리블록.
  8. 제4항에 있어서, 상기 기본 셀 4개를 출력단자를 통해 연결하여 2-입력 낸드 게이트를 구성하는 것을 특징으로 하는 프로그래머블 게이트 어레이의 프로그래머블 논리블록.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130538B2 (en) * 2009-01-15 2012-03-06 Altera Corporation Non-volatile memory circuit including voltage divider with phase change memory devices
JP5032611B2 (ja) * 2010-02-19 2012-09-26 株式会社東芝 半導体集積回路
JP5677339B2 (ja) * 2012-02-17 2015-02-25 株式会社東芝 メモリ回路
US10270451B2 (en) * 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
CN113315506B (zh) * 2021-05-07 2024-04-05 中国科学院上海微系统与信息技术研究所 一种相变存储器时序可重构布尔逻辑电路、方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028247A1 (en) 2004-08-03 2006-02-09 Sony Corporation Arithmetic circuit
KR100573380B1 (ko) 2004-12-31 2006-04-26 한국과학기술연구원 간접 가열 방식의 상변화 메모리 및 이의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4475098B2 (ja) * 2004-11-02 2010-06-09 ソニー株式会社 記憶素子及びその駆動方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028247A1 (en) 2004-08-03 2006-02-09 Sony Corporation Arithmetic circuit
KR100573380B1 (ko) 2004-12-31 2006-04-26 한국과학기술연구원 간접 가열 방식의 상변화 메모리 및 이의 제조 방법

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