CN102647180B - 逻辑电路、含逻辑电路的集成电路和操作集成电路的方法 - Google Patents

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Abstract

逻辑电路包括至少一个可变电阻器件，该至少一个可变电阻器件被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化。该选择的值是从输入信号的电压和电流当中选择的，并且该至少一个可变电阻器件被配置成记忆该电阻值。逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据。

Description

逻辑电路、含逻辑电路的集成电路和操作集成电路的方法
技术领域
本公开涉及逻辑电路，更具体地，涉及包括可变电阻器件的逻辑电路、包括该逻辑电路的集成电路、以及操作该逻辑电路的方法。
背景技术
一般说来，逻辑电路包括触发器或锁存器，用于使输入信号与时钟信号同步，由此改善逻辑电路的工作速度，同时降低其功耗。如果供应到逻辑电路的信号是多比特信号，则需要大量的触发器或锁存器来处理包括在多比特信号中的比特。如果在逻辑电路中包括大量触发器或锁存器，则逻辑电路的大小和功耗相对较大。
发明内容
提供了逻辑电路、包括该逻辑电路的集成电路以及操作该逻辑电路的方法，该逻辑电路的结构被简化以便减小逻辑电路的大小和功耗。
其他方面将在下面的描述中部分地阐明，并将从该描述中部分地变得清楚，或者可以通过实践提供的实施例而部分地习得。
根据示例实施例，一种逻辑电路包括：至少一个可变电阻器件，其被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化，该选择的值是从输入信号的电压和电流当中选择的，该至少一个可变电路器件被配置成记忆该电阻值。该逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据(multi-leveldata)。
该输入信号可以是多比特信号。
逻辑电路可以包括：写入单元，该写入单元包括至少一个可变电阻器件，该写入单元被配置成，通过基于至少一个选择的值和写入使能信号设置该至少一个可变电阻器件的电阻值，由此向可变电阻器件写入多电平数据；以及读取单元，被配置成读取与所设置的至少一个可变电阻的电阻值和读取使能信号相对应的多电平数据。
该写入单元可以包括：第一写入开关，其连接在第一电源电压端和第一节点之间，并被配置成根据写入使能信号的反信号而接通；电流源单元，其连接在该第一节点和第二节点之间，并被配置成基于输入信号接通并向第二节点供应写入电流；至少一个可变电阻器件，其连接在第二节点和第三节点之间；以及第二写入开关，其连接在第三节点和地电压端之间，并基于写入使能信号而接通。
读取单元可以被配置成：如果读取使能信号被激活，则读取单元可以通过感测第二节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。读取单元可以包括：第一读取开关，其连接在第二电源电压端和第四节点之间，并被配置成根据读取使能信号的反信号而接通；偏置单元，其连接在第四节点和第二节点之间，并被配置成根据偏置信号而接通并向第二节点供应读取电流；以及第二读取开关，其连接在第三节点和地电压端之间，并被配置成根据读取使能信号而接通。
读取单元可以被配置成：如果读取使能信号被激活，则读取单元可以通过感测第三节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。读取单元可以包括：第一读取开关，其连接在第二电源电压端和第二节点之间，并被配置成根据读取使能信号的反信号而接通；偏置单元，其连接在第三节点和第四节点之间，并被配置成根据偏置信号而接通并向第三节点供应读取电流；以及第二读取开关，其连接在第四节点和地电压端之间，并被配置成根据读取使能信号而接通。
电流源单元可以包括电流源开关，并且偏置单元可以包括偏置开关。电流源开关可以大于偏置开关。偏置单元可以包括偏置开关。可以配置偏置开关的大小，使得偏置开关不影响所设置的至少一个可变电阻器件的电阻值。
写入单元可以包括输入信号接收单元，其连接在第一电源电压端和多个输入节点之间，该输入信号接收单元被配置成根据输入信号激活多个输入节点之一；第一写入开关单元，其连接在多个输入节点和地电压端之间，并且被配置成根据写入使能信号的反信号而接通；电流源单元，其连接在第二电源电压端和第一节点之间，该电流源单元被配置成基于多个输入节点当中激活的输入节点向第一节点供应写入电流；至少一个可变电阻器件，其连接在第一节点和第二节点之间；以及第二写入开关，其连接在第二节点和地电压端之间，并被配置成根据写入使能信号而接通。
电流源单元可以包括多个开关，它们共同连接到第二电源电压端，并被配置成分别根据多个输入节点的电压而接通；以及多个电流调节器件，它们分别串联连接到多个开关，并被配置成根据第一偏置信号而接通。多个电流调节器件的大小可以互不相同。电流源单元可以包括共同连接到第二电源电压端的多个电流调节器件，所述多个电流调节器件被配置成分别根据多个输入节点的电压而接通。多个电流调节器件的大小可以互不相同。
读取单元可以被配置成：如果读取使能信号被激活，则读取单元可以通过感测第一节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。读取单元可以包括：第一读取开关，其连接在第三电源电压端和第三节点之间，并被配置成根据读取使能信号的反信号而接通；偏置单元，其连接在第三节点和第一节点之间，并被配置成根据偏置信号而接通并向第一节点供应读取电流；以及第二读取开关，其连接在第二节点和地电压端之间，并被配置成根据读取使能信号而接通。
如果读取使能信号被激活，则读取单元可以通过感测第二节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。读取单元可以包括：第一读取开关，其连接在第三电源电压端和第一节点之间，并被配置成根据读取使能信号的反信号而接通；偏置单元，其连接在第二节点和第三节点之间，并被配置成根据偏置信号而接通并向第二节点供应读取电流；以及第二读取开关，其连接在第三节点和地电压端之间，并被配置成根据读取使能信号而接通。
读取单元还可以包括感测放大器，其被配置成基于第二节点的电压和互不相同的多个参考电压来生成一确定，以便基于所述确定来读取多电平数据。偏置单元可以包括偏置开关。可以配置偏置开关的大小，使得偏置开关不影响所设置的至少一个可变电阻器件的电阻值。
写入使能信号和读取使能信号可以与时钟信号同步。
至少一个可变电阻器件可以包括从由忆阻器(memristor)和电阻式存储器件组成的组中选择的至少一个。
根据示例实施例，一种集成电路包括：控制器，其被配置成产生写入使能信号和读取使能信号；写入单元，其被配置成接收写入使能信号；以及读取单元，其被配置成接收读取使能信号。写入单元包括至少一个可变电阻器件，其被配置成使得该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化，该选择的值是从输入信号的电压和电流当中选择的，该至少一个可变电阻器件被配置成存储该电阻值，该写入单元被配置成，通过基于写入使能信号来设置该电阻值从而向至少一个可变电阻器件写入多电平数据。读取单元可以被配置成，其基于读取使能信号，读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。
控制器可以被配置成产生与时钟信号同步的写入使能信号和读取使能信号。
根据示例实施例，提供一种操作逻辑电路的方法，该逻辑电路包括记忆电阻值的可变电阻器件，该电阻值根据至少一个选择的值而变化，该选择的值是从输入信号的电压和电流当中选择的，该方法包括：如果写入使能信号被激活，则基于所述至少一个选择的值设置至少一个可变电阻器件的电阻值；以及如果读取使能信号被激活，则通过感测所设置的至少一个可变电阻器件的电阻值来读取与所述电阻值相对应的多电平数据。
为至少一个可变电阻器件设置电阻值可以包括向至少一个可变电阻器件供应写入电流。写入电流可以基于所述至少一个选择的值来确定。
读取与电阻值相对应的多电平数据可以包括向所述至少一个可变电阻器件供应读取电流，其中，选择该读取电流以使得该读取电流不影响所设置的至少一个可变电阻器件的电阻值。
附图说明
从以下结合附图的对实施例的描述，这些和/或其他方面将变得更加清楚和更容易理解。通过参照附图详细描述示例实施例，示例实施例的上述及其他特征和优点将变得更加容易理解。附图意图描绘示例实施例，不应被解释成限制权利要求的预定范围。除非有明确说明，否则不应将附图看作是按比例绘制的。在附图中：
图1是根据示例实施例的集成电路的示意框图；
图2是图示根据示例实施例的图1的集成电路中包括的控制器的操作的时序图；
图3是根据示例实施例的图1的集成电路中包括的触发器的电路图；
图4是根据示例实施例的图1的集成电路中包括的触发器的电路图；
图5是根据示例实施例的集成电路的示意框图；
图6是具体图示根据示例实施例的图5的集成电路中包括的触发器的电路图；
图7是图示根据示例实施例的图6的触发器中包括的感测放大器单元中所使用的参考电压的曲线图；
图8是具体图示根据示例实施例的图5的集成电路中包括的触发器的电路图；
图9是具体图示根据示例实施例的图5的集成电路中包括的触发器的电路图；以及
图10是图示根据示例实施例的操作逻辑电路的方法的流程图。
具体实施方式
下面公开详细的示例实施例。然而，此处公开的特定结构细节和功能细节仅仅是代表性的，目的在于描述示例实施例。然而，示例实施例可以用很多替代形式来具体实现，不应被看作仅仅局限于此处描述的实施例。
因此，尽管示例实施例能够具有不同的修改和替换形式，但在附图中以举例的方式示出了示例实施例，并且将在此处详细描述示例实施例。然而，应当理解，并非意图将示例实施例局限于公开的具体形式，而是相反地，示例实施例应覆盖落入示例实施例范围内的所有修改、等效物以及替换物。在对附图的描述中，相同的附图标记始终指代相同的元件。
将会理解，尽管此处可能使用词语第一、第二等等来描述不同的元件，但这些元件不应受到这些词语的限制。这些词语仅仅用于将一个元件与另一个元件区分开来。例如，第一元件可以被称为第二元件，类似地，第二元件也可以被称为第一元件，这样不会偏离示例实施例的范围。此处使用的术语“和/或”包括相关列出项目中的任意一个以及相关列出项目中的一个或多个的所有组合。
将会理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件，或者也可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不均在居间的元件。其他用于描述元件之间关系的词语应以类似方式解释(例如，“在...之间”与“直接在...之间”，“邻近”与“直接紧邻”等等)。
此处使用的术语仅仅是为了描述特定实施例，并非意图限制示例实施例。此处使用的单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在此处使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
还应注意到，在一些替换实现方式中，所提到的功能/动作可以不按附图中描述的顺序进行。例如，取决于所涉及的功能/动作，两个相继示出的图可能实际上是基本并发地执行的，或者有时可能以相反的次序执行。
图1是根据示例实施例的集成电路的示意框图。参照图1，集成电路1可以包括多个电路块110a、110b、110c、120a和120b以及控制器130。集成电路1可以被具体实现为一个电子系统中的单个芯片。供应到集成电路1的输入信号IN可以是多比特信号，即，N比特信号，因此多个电路块110a、110b、110c、120a和120b中的每一个可以包括多值逻辑电路。根据至少一个示例实施例，多值逻辑电路可以连接到一个信号线而非多个信号线来处理N个信号。
根据相关技术，当输入信号IN为3比特信号时，每个电路块不仅需要三个锁存器，而且还需要转换输入信号的模数转换器和提供输出信号的数模转换器。因此，每个电路块的大小和功耗相对很大。然而，根据本实施例，当输入信号IN是3比特信号时，多个电路块110a、110b、110c、120a和120b中的每一个可以包括至少一个可变电阻器件(图1中未示出)来处理多比特信号，如3比特信号。因此，可以简化多个电路块110a、110b、110c、120a和120b中的每一个的结构，由此减小了电路块的大小和功耗。
可以将多个电路块110a、110b、110c、120a、120b分类成第一到第三触发器110a、110b和110c以及第一逻辑电路块120a和第二逻辑电路块120b。第一到第三触发器110a、110b和110c可以对应于顺序逻辑电路，并且第一逻辑电路块120a和第二逻辑电路块120b可以对应于组合逻辑电路。尽管为了方便解释，图1图示了三个触发器110a、110b和110c以及两个逻辑电路块120a和120b，但是根据至少一个示例实施例，集成电路1可以包括多于三个的触发器和多于两个的逻辑电路块。
第一触发器110a可以从外部接收输入信号IN，并且锁存该输入信号IN以将输入信号IN与时钟信号CLK同步。第一逻辑电路块120a可以对第一触发器110a的输出信号执行预定操作或参考操作。第二触发器110b可以锁存第一逻辑电路块120a的输出信号，以将该输出信号与时钟信号CLK同步。第二逻辑电路块120b可以对第二触发器110b的输出信号执行预定操作或参考操作。第三触发器110c可以锁存第二逻辑电路块120b的输出信号，以将该输出信号与时钟信号CLK同步。
图2是图示根据示例实施例的图1的集成电路1中包括的控制器130的操作的时序图。参照图1和图2，控制器130可以基于从外部接收的命令CMD激活写入使能信号Wen或读取使能信号Ren。在这种情况下，可以将控制器130激活的写入使能信号Wen或读取使能信号Ren供应到第一到第三触发器110a、110b、和110c。然后，第一到第三触发器110a、110b、和110c中的每一个可以根据激活的读取使能信号Ren对其中的至少一个可变电阻器件执行读取操作，或者可以根据激活的写入使能信号Wen对其中的至少一个可变电阻器件执行写入操作。
再次参考图1，第一到第三触发器110a、110b、110c中的每一个可以包括至少一个可变电阻器件。具体地说，该至少一个可变电阻器件可以具有记忆在其中的电阻值，该电阻值根据从输入信号的电压和电流所组成的组中选择的至少一个而变化。根据示例实施例，该至少一个可变电阻器件可以是忆阻器。根据示例实施例，该至少一个可变电阻器件可以是电阻式存储器件，如电阻式随机存取存储器(RRAM)或相变随机存取存储器(PRAM)。
第一到第三触发器110a、110b、和110c中的每一个可以根据写入使能信号Wen或读取使能信号Ren对其中的至少一个可变电阻器件执行读取或写入操作。因此，当写入使能信号Wen或读取使能信号Ren被激活时，第一到第三触发器110a、110b、和110c中的每一个可以对其中的至少一个可变电阻器件执行读取或写入操作，并且当写入使能信号Wen或读取使能信号Ren被去激活时，第一到第三触发器110a、110b、和110c中的每一个可以执行一般的锁存操作。
在本实施例中，包括在第一到第三触发器110a、110b、和110c中的每一个中的至少一个可变电阻器件可以具有电阻值，该电阻值根据从向其输入的信号的电压和电流所组成的组中选择的至少一个而变化。因此，第一到第三触发器110a、110b、和110c中的每一个可以锁存与其中的至少一个可变电阻器件的电阻值相对应的多比特数据。
并且，在本实施例中，即便发生断电，包括在第一到第三触发器110a、110b、和110c中的每一个中的至少一个可变电阻器件也可以保持所述电阻值。因此，第一到第三触发器110a、110b、和110c可以用作非易失性触发器。现在将详细描述作为根据示例实施例的逻辑电路的例子的非易失性触发器。
图3是根据示例实施例的图1的集成电路1中包括的触发器110a的电路图。参照图3，第一触发器110a可以包括写入单元111和读取单元112a。尽管图3具体图示了第一触发器110a的结构，但是第二触发器110b和第三触发器110c可以具有例如与第一触发器110a相同的结构。因此，本实施例也可以应用于第二触发器110b和第三触发器110c。
写入单元111可以包括第一写入开关1111、电流源单元1112、至少一个可变电阻器件R、以及第二写入开关1113。现在将详细描述写入单元111的元件。
第一写入开关1111可以连接在第一电源电压Vdd1端和第一节点N1之间，并且可以根据反相的写入使能信号Wen’，即，写入使能信号Wen的反信号而接通。例如，第一写入开关1111可以包括PMOS晶体管PM1，其源极连接到第一电源电压Vdd1端，漏极连接到第一节点N1，并且向其栅极供应反相的写入使能信号Wen’。
电流源单元1112可以连接在第一节点N1和第二节点N2之间，并且可以根据输入信号IN而接通，以向第二节点N2提供写入电流。例如，电流源单元1112可以包括电流源开关PM2，该电流源开关PM2的源极连接到第一节点N1，漏极连接到第二节点N2，并且向其栅极供应输入信号IN。电流源开关PM2可以具体实现为PMOS晶体管。电流源开关PM2的大小不受限制并且是可变的，因此，供应到第二节点N2的写入电流是可变的。例如，电流源开关PM2的大小可以是第一写入开关1111的四倍(例如，四倍面积)。
至少一个可变电阻器件R可以连接在第二节点N2和第三节点N3之间。流过至少一个可变电阻器件R的电流可以根据供应到第二节点N2的写入电流而变化，例如增加。
第二写入开关1113可以连接在第三节点N3和地电压Vss端之间，并且可以根据写入使能信号Wen而接通。例如，第二写入开关1113可以包括NMOS晶体管NM1，其漏极连接到第三节点N3，其源极连接到地电压Vss端，并且向其栅极供应写入使能信号Wen。
当写入使能信号Wen被激活时，第一写入开关1111和第二写入开关1113可以被接通，并且电流源单元1112可以向至少一个可变电阻器件R供应与输入信号IN的电压相对应的写入电流。在这种情况下，至少一个可变电阻器件R的电阻值可以根据供应给至少一个可变电阻器件R的写入电流而变化。因此，可以如上所述将期望的电阻值写入到至少一个可变电阻器件R中。
读取单元112a可以包括第一读取开关1121、偏置单元1122和第二读取开关1123。现在将详细描述读取单元112a的元件。
第一读取开关1121可以连接在第二电源电压Vdd2端和第四节点N4之间，并且可以根据反相的读取使能信号Ren’，即，读取使能信号Ren的反信号而接通。例如，第一读取开关1121可以包括PMOS晶体管PM3，该PMOS晶体管PM3的源极连接到第二电源电压Vdd2端，漏极连接到第四节点N4，并且向其栅极供应反相的读取使能信号Ren’。根据示例实施例，第二电源电压Vdd2端的电压可以等于第一电源电压Vdd1端的电压。根据示例实施例，第二电源电压Vdd2端的电压可以不同于第一电源电压Vdd1端的电压。
偏置单元1122可以连接在第四节点N4和第二节点N2之间，并且可以根据偏置信号Vbias而接通，以向第二节点N2提供读取电流。例如，偏置单元1122可以包括偏置开关PM4，该偏置开关PM4的源极连接到第四节点N4，漏极连接到第二节点N2，并且向其栅极供应偏置信号Vbias。偏置开关PM4可以具体实现为PMOS晶体管。在这种情况下，可以将偏置开关PM4的大小确定为较小，以便不影响写入至少一个可变电阻器件R的电阻值。例如，偏置开关PM4的大小或面积可以是第一写入开关1111的大小或面积的0.3倍。
第二读取开关1123可以连接在第三节点N3和地电压Vss端之间，并且可以根据读取使能信号Ren而接通。例如，第二读取开关1123可以包括NMOS晶体管NM2，其漏极连接到第三节点N3，源极连接到地电压Vss端，并且向其栅极供应读取使能信号Ren。
当读取使能信号Ren被激活时，第一读取开关1121和第二读取开关1123可以被导通，并且偏置单元1122可以向至少一个可变电阻器件R供应读取电流。当读取使能信号Ren被激活时，读取单元112a可以通过感测第二节点N2的电压来读取与写入至少一个可变电阻器件R的电阻值相对应的多电平数据。
根据本实施例，如果写入使能信号Wen被激活，则输入信号IN的电压增大会导致流过至少一个可变电阻器件R的电流增大，从而增大第二节点N2的电压。因此，第一触发器110a的输出信号OUT的电压可以与输入信号IN的电压成比例。
图4是根据示例实施例的图1的集成电路1中包括的触发器110a’的电路图。参照图4，第一触发器110a’可以包括写入单元111和读取单元112b。第一触发器110a’是图3中图示的第一触发器110a的修改的例子。具体来说，在读取单元112b的结构方面，第一触发器110a’不同于图3的第一触发器110a，但是例如在写入单元111方面，第一触发器110a’可以与图3的第一触发器110a相同。因此，对根据本实施例的第一触发器110a’的详细描述将集中在读取单元112b的结构上。
读取单元112b可以包括第一读取开关1121’、偏置单元1122’和第二读取开关1123’。现在将描述读取单元112b的元件。
第一读取开关1121’可以连接在第二电源电压Vdd2端和第二节点N2之间，并且可以根据反相的读取使能信号Ren’，即，读取使能信号Ren的反信号而接通。例如，第一读取开关1121’可以包括PMOS晶体管PM3，该PMOS晶体管PM3的源极连接到第二电源电压Vdd2端，漏极连接到第二节点N2，并且向其栅极供应反相的读取使能信号Ren’。根据示例实施例，第二电源电压Vdd2端的电压可以等于第一电源电压Vdd1端的电压。根据示例实施例，第二电源电压Vdd2端的电压可以不同于第一电源电压Vdd1端的电压。
偏置单元1122’可以连接在第三节点N3和第四节点N4之间，并且可以根据偏置信号Vbias而接通，以向第三节点N3供应读取电流。例如，偏置单元1122’可以包括偏置开关NM3，该偏置开关NM3的漏极连接到第三节点N3，源极连接到第四节点N4，并且向其栅极供应偏置信号Vbias。偏置开关NM3可以具体实现为NMOS晶体管。在这种情况下，可以将偏置开关NM3的大小或面积确定为较小，以便不会影响写入至少一个可变电阻器件R的电阻值。例如，偏置开关NM3的大小或面积可以是第一写入开关1111，例如PMOS晶体管PM1的大小或面积的0.3倍。
第二读取开关1123’可以连接在第四节点N4和地电压Vss端之间，并且可以根据读取使能信号Ren而接通。例如，第二读取开关1123’可以包括NMOS晶体管NM2，其漏极连接到第四节点N4，源极连接到地电压Vss端，并且向其栅极供应读取使能信号Ren。
当读取使能信号Ren被激活时，第一读取开关1121’和第二读取开关1123’可以导通，并且偏置单元1122’可以向至少一个可变电阻器件R提供读取电流。当读取使能信号Ren被激活时，读取单元112b可以通过感测第三节点N3的电压来读取与写入至少一个可变电阻器件R的电阻值相对应的多电平数据。
根据本实施例，当写入使能信号Wen被激活时，则输入信号IN的电压增大会导致流过至少一个可变电阻器件R的电流增大，从而减小第三节点N3的电压。因此，第一触发器110a’的输出信号OUT的电压可以与输入信号IN的电压成反比。
图5是根据示例实施例的集成电路2的示意框图。参照图5，集成电路2可以包括多个电路块210a到210f和220a到220d以及控制器230。集成电路2可以被具体实现为一个电子系统中的单个芯片。供应到集成电路2的输入信号IN可以是多比特信号，即，N比特信号。在本实施例中，输入信号IN可以是4比特信号。
根据相关技术，当输入信号IN是4比特信号时，需要至少四个二进制电路块来分别处理包括在4比特信号中的比特信号。然而，根据本实施例，当输入信号IN是4比特信号时，仅仅需要两个二进制电路块来处理4比特信号中包括的比特信号，因为所述两个二进制电路块中的每一个可以处理2比特信号。根据示例实施例，至少一个电路块可以被用来处理4比特信号。
可以将多个电路块210a到210f和220a到220d分类为第一到第六触发器210a到210f以及第一到第四逻辑电路块220a到220d。第一到第六触发器210a到210f可以对应于顺序逻辑电路，并且第一到第四逻辑电路块220a到220d可以对应于组合逻辑电路。尽管为了方便解释，图5图示了六个触发器210a到210f和四个逻辑电路块220a到220d，但是根据至少一个示例实施例，集成电路2可以包括多于六个的触发器和多于四个的逻辑电路块。
第一触发器210a可以从外部接收输入信号IN0和IN1，并锁存输入信号IN0和IN1以将输入信号IN0和IN1与时钟信号CLK同步。第一逻辑电路块220a可以对第一触发器210a的输出信号执行预定逻辑运算或参考逻辑运算。第二触发器210b可以锁存第一逻辑电路块220a的输出信号，以将该输出信号与时钟信号CLK同步。第二逻辑电路块220b可以对第二触发器210b的输出信号执行预定逻辑运算或参考逻辑运算。第三触发器210c可以通过锁存第二逻辑电路块220b的输出信号、以便使该输出信号与时钟信号CLK同步，来提供输出信号OUT0和OUT1。
第四触发器210d可以从外部接收输入信号IN2和IN3，并锁存输入信号IN2和IN3，以便将输入信号IN2和IN3与时钟信号CLK同步。第三逻辑电路块220c可以对第四触发器210d的输出信号执行预定逻辑运算或参考逻辑运算。第五触发器210e可以锁存第三逻辑电路块220c的输出信号，以便将该输出信号与时钟信号CLK同步。第四逻辑电路块220d可以对第五触发器210e的输出信号执行预定逻辑运算或参考逻辑运算。第六触发器210f可以通过锁存第四逻辑电路块220d的输出信号、以便将该输出信号与时钟信号CLK同步，来提供输出信号OUT2和OUT3。
控制器230可以基于从外部接收的命令CMD来激活写入使能信号Wen或读取使能信号Ren。可以将控制器230激活的写入使能信号Wen或读取使能信号Ren传送到第一到第六触发器210a到210f。然后，第一到第六触发器210a到210f中的每一个可以根据激活的读取使能信号Ren对其中的至少一个可变电阻器件执行读取操作，或者可以根据激活的写入使能信号Wen对其中的至少一个可变电阻器件执行写入操作。
第一到第六触发器210a到210f中的每一个可以包括至少一个可变电阻器件。该至少一个可变电阻器件可以具有记忆在其中的电阻值，该电阻值根据从向其输入的信号的电压和电流所组成的组中选择的至少一个而变化。根据示例实施例，该至少一个可变电阻器件可以是忆阻器。根据示例实施例，该至少一个可变电阻器件可以是电阻式存储器件，如RRAM或PRAM。
第一到第六触发器210a到210f中的每一个可以根据写入使能信号Wen或读取使能信号Ren对其中的可变电阻器件执行读取或写入操作。也就是说，当写入使能信号Wen或读取使能信号Ren被激活时，第一到第六触发器210a到210f中的每一个可以对其中的可变电阻器件执行读取或写入操作，并且当写入使能信号Wen或读取使能信号Ren被去激活时，第一到第六触发器210a到210f中的每一个可以执行一般的锁存操作。
在本实施例中，包括在第一到第六触发器210a到210f中的每一个中的至少一个可变电阻器件可以具有电阻值，该电阻值根据从向其输入的信号的电压和电流所组成的组中选择的至少一个而变化。因此，第一到第六触发器210a到210f中的每一个可以锁存与其中的至少一个可变电阻器件的电阻值相对应的多比特数据。
并且，在本实施例中，即便发生断电，包括在第一到第六触发器210a到210f中的每一个中的至少一个可变电阻器件也可以保持所述电阻值。因此，第一到第六触发器210a到210f可以用作非易失性触发器。现在将详细描述作为根据示例实施例的逻辑电路的例子的非易失性触发器。
图6是具体图示根据示例实施例的图5的集成电路2中包括的触发器210a的电路图。参照图6，第一触发器210a可以包括写入单元211和读取单元212a。尽管图6具体图示了第一触发器210a的结构，但是第二到第六触发器210b到210f可以具有例如与第一触发器210a相同的结构。因此，本实施例也可以应用于第二到第六触发器210b到210f。
写入单元211可以包括输入信号接收单元2111、第一写入开关单元2112、电流源单元2113、至少一个可变电阻器件R和第二写入开关2114。现在将描述写入单元211的元件。
输入信号接收单元2111可以连接在第一电源电压Vdd1端和第一到第四输入节点Nin1、Nin2、Nin3和Nin4之间，并且可以根据第一输入信号X0和第二输入信号X1激活第一到第四输入节点Nin1、Nin2、Nin3和Nin4之一。具体来说，如果供应到输入信号接收单元2111的输入信号的总数量是N，则输入节点的总数量可以是2N，并且输入信号接收单元2111可以包括2N个输入节点激活单元，例如当N是‘2’时，包括四个输入节点激活单元2111a到2111d。
在本实施例中，输入信号接收单元2111可以接收两个输入信号X0和X1，并且第一输入信号X0和第二输入信号X1可以分别对应于图5的输入信号IN0和IN1。因此，输入信号接收单元2111可以包括第一到第四输入节点激活单元2111a到2111d。
第一输入节点激活单元2111a可以包括串联连接在第一电源电压Vdd1端和第一输入节点Nin1之间的第一PMOS晶体管PM11和第二PMOS晶体管PM12。第一PMOS晶体管PM11的源极可以连接到第一电源电压Vdd1端，并且可以向其栅极供应第一输入信号X0。第二PMOS晶体管PM12的源极可以连接到第一PMOS晶体管PM11的漏极，第二PMOS晶体管PM12的漏极可以连接到第一输入节点Nin1，并且可以向第二PMOS晶体管PM12的栅极供应第二输入信号X1。如果第一输入信号X0和第二输入信号X1是逻辑“低’，则第一PMOS晶体管PM11和第二PMOS晶体管PM12可以导通。然后，第一输入节点激活单元2111a可以激活第一输入节点Nin1，以便向第一输入节点Nin1施加第一电源电压Vdd1。
第二输入节点激活单元2111b可以包括串联连接在第一电源电压Vdd1端和第二输入节点Nin2之间的第三PMOS晶体管PM13和第一NMOS晶体管NM11。第三PMOS晶体管PM13的源极可以连接到第一电源电压Vdd1端，并且可以向其栅极施加第一输入信号X0。第一NMOS晶体管NM11的漏极可以连接到第三PMOS晶体管PM13的漏极，第一NMOS晶体管NM11的源极可以连接到第二输入节点Nin2，并且可以向第一NMOS晶体管NM11的栅极供应第二输入信号X1。如果第一输入信号X0是逻辑‘低’并且第二输入信号X1是逻辑‘高’，则第三PMOS晶体管PM13和第一NMOS晶体管NM11可以导通。因此，第二输入节点激活单元2111b可以激活第二输入节点Nin2，以便向第二输入节点Nin2施加第一电源电压Vdd1。
第三输入节点激活单元2111c可以具有串联连接在第一电源电压Vdd1端和第三输入节点Nin3之间的第二NMOS晶体管NM12和第四NMOS晶体管NM14。第二NMOS晶体管NM12的漏极可以连接到第一电源电压Vdd1端，并且可以向其栅极供应第一输入信号X0。第四PMOS晶体管PM14的源极可以连接到第二NMOS晶体管NM12的源极，第四PMOS晶体管PM14的漏极可以连接到第三输入节点Nin3，并且可以向第四PMOS晶体管PM14的栅极供应第二输入信号X1。如果第一输入信号X0是逻辑‘高’并且第二输入信号X1是逻辑‘低’，则第二NMOS晶体管NM12和第四PMOS晶体管PM14可以导通。因此，第三输入节点激活单元2111c可以激活第三输入节点Nin3，以便向第三输入节点Nin3施加第一电源电压Vdd1。
第四输入节点激活单元2111d可以具有串联连接在第一电源电压Vdd1端和第四输入节点Nin4之间的第三NMOS晶体管NM13和第四NMOS晶体管NM14。第三NMOS晶体管NM13的漏极可以连接到第一电源电压Vdd1端，并且可以向其栅极供应第一输入信号X0。第四PMOS晶体管PM14的漏极可以连接到第三NMOS晶体管NM13的源极，其源极可以连接到第四输入节点Nin4，并且可以向其栅极供应第二输入信号X1。如果第一输入信号X0和第二输入信号X1是逻辑‘高’，则第三NMOS晶体管NM13和第四NMOS晶体管NM14可以导通。因此，第四输入节点激活单元2111d可以激活第四输入节点Nin4，以便向第四输入节点Nin4施加第一电源电压Vdd1。
第一写入开关单元2112可以连接在第一到第四输入节点Nin1、Nin2、Nin3和Nin4与地电压Vss端之间，并且可以根据反相的写入使能信号Wen’，即，写入使能信号Wen的反信号而接通。在本实施例中，由于输入信号的总数量是‘2’并且输入节点的总数量是‘4’，所以第一写入开关单元2112可以包括四个开关，例如第五到第八NMOS晶体管NM15、NM16、NM17和NM18。
第五到第八NMOS晶体管NM15、NM16、NM17和NM18的漏极可以分别连接到第一到第四输入节点Nin1、Nin2、Nin3和Nin4，它们的源极可以共同连接到地电压Vss端，并且可以向它们的栅极共同供应反相的写入使能信号Wen’。因此，当写入使能信号Wen被激活时，反相的写入使能信号Wen’被去激活，并且第五到第八NMOS晶体管NM15、NM16、NM17和NM18截止。
电流源单元2113可以连接在第二电源电压Vdd2端和第一节点N1之间，并且可以基于第一到第四输入节点Nin1、Nin2、Nin3和Nin4当中激活的输入节点向第一节点N1供应写入电流。根据示例实施例，第二电源电压Vdd2端的电压可以等于第一电源电压Vdd1端的电压。根据示例实施例，第二电源电压Vdd2端的电压可以不同于第一电源电压Vdd1端的电压。
在本实施例中，电流源单元2113可以包括第一到第四开关NM19、NM21、NM23和NM25以及第一到第四电流调节器件NM20、NM22、NM24和NM26。第一到第四开关NM19、NM21、NM23和NM25以及第一到第四电流调节器件NM20、NM22、NM24和NM26可以具体实现为NMOS晶体管，但是根据至少一个示例实施例，它们也可以具体实现为PMOS晶体管。
第一到第四开关NM19、NM21、NM23和NM25的漏极可以共同连接到第二电源电压Vdd2端，并且它们的栅极可以分别连接到第一到第四输入节点Nin1、Nin2、Nin3和Nin4。因此，在第一到第四开关NM19、NM21、NM23和NM25当中，连接到第一到第四输入节点Nin1、Nin2、Nin3和Nin4当中的激活的节点的开关可以导通，而其他开关可以截止。例如，如果第一输入信号X0和第二输入信号X1是逻辑‘低’，则第一输入节点Nin1可以被激活。在这种情况下，只有连接到第一输入节点Nin1的第一开关NM19可以导通，而其他的第二到第四开关NM21、NM23和NM25可以截止。
第一到第四电流调节器件NM20、NM22、NM24和NM26的漏极可以分别连接到第一到第四开关NM19、NM21、NM23和NM25的源极，它们的源极可以共同连接到第一节点N1，并且可以向它们的栅极共同供应第一偏置信号Vbias1。
第一到第四电流调节器件NM20、NM22、NM24和NM26的大小或面积不受限制并且是可变的，因此供应到第一节点N1的写入电流是可变的。例如，第一电流调节器件NM20的大小或面积可以是第四电流调节器件NM26的大小或面积的四倍，第二电流调节器件NM22的大小或面积可以是第四电流调节器件NM26的大小或面积的三倍，并且第三电流调节器件NM24的大小或面积可以是第四电流调节器件NM26大小或面积的两倍。
如果第一开关NM19导通，则第一电流调节器件NM20可以将写入电流供应到第一节点N1。如果第二开关NM21导通，则第二电流调节器件NM22可以将写入电流供应到第一节点N1。如果第三开关NM23导通，则第三电流调节器件NM24可以将写入电流供应到第一节点N1。如果第四开关NM25导通，则第四电流调节器件NM26可以将写入电流供应到第一节点N1。
至少一个可变电阻器件R可以连接在第一节点N1和第二节点N2之间。流过至少一个可变电阻器件R的电流可以根据供应到第一节点N1的写入电流而变化，例如增加。
第二写入开关2114可以连接在第二节点N2和地电压Vss端之间，并且可以根据写入使能信号Wen而接通。例如，第二写入开关2114可以包括NMOS晶体管NM27，其漏极连接到第二节点N2，源极连接到地电压Vss端，并且向其栅极供应写入使能信号Wen。
如果写入使能信号Wen被激活，则第一写入开关单元2112中包括的第五到第八NMOS晶体管NM15、NM16、NM17和NM18截止，第二写入开关2114中包括的NMOS晶体管NM27导通，并且电流源单元2113可以根据第一输入信号X0和第二输入信号X1的电压向至少一个可变电阻器件R供应写入电流。在这种情况下，至少一个可变电阻器件R的电阻值可以根据流过至少一个可变电阻器件R的写入电流而变化，从而向至少一个可变电阻器件R写入预定电阻值或参考电阻值。
读取单元212a可以包括第一读取开关2121、偏置单元2122、第二读取开关2123和感测放大器单元2124。现在将详细描述读取单元212a的元件。
第一读取开关2121可以连接在第三电源电压Vdd3端和第三节点N3之间，并且可以根据反相的读取使能信号Ren’，即，读取使能信号Ren的反信号而接通。例如，第一读取开关2121可以包括PMOS晶体管PM15，该PMOS晶体管PM15的源极连接到第三电源电压Vdd3端，漏极连接到第三节点N3，并且向其栅极供应反相的读取使能信号Ren’。根据示例实施例，第三电源电压Vdd3端的电压可以等于第一电源电压Vdd1端的电压或第二电源电压Vdd2端的电压。根据示例实施例，第三电源电压Vdd3端的电压可以不同于第一电源电压Vdd1端的电压或第二电源电压Vdd2端的电压。
偏置单元2122可以连接在第三节点N3和第一节点N1之间，并且可以根据第二偏置信号Vbias2而接通，以向第一节点N1供应读取电流。例如，偏置单元2122可以包括偏置开关PM16，该偏置开关PM16的源极连接到第三节点N3，漏极连接到第一节点N1，并且向其栅极供应第二偏置信号Vbias2。偏置开关PM16可以具体实现为PMOS晶体管。在这种情况下，可以将偏置开关PM16的大小或面积确定为较小，以便不影响写入至少一个可变电阻器件R的电阻值。例如，偏置开关PM16的大小或面积可以是第四电流调节器件NM26的大小或面积的0.3倍。
第二读取开关2123可以连接在第二节点N2和地电压Vss端之间，并且可以根据读取使能信号Ren而接通。例如，第二读取开关2123可以包括NMOS晶体管NM28，NMOS晶体管NM28的漏极连接到第二节点N2，源极连接到地电压Vss端，并且向其栅极供应读取使能信号Ren。
当读取使能信号Ren被激活时，第一读取开关2121和第二读取开关2123可以导通，并且偏置单元2122可以向至少一个可变电阻器件R供应读取电流。如上所述，读取单元212a可以通过感测第一节点N1的电压，来读取与写入至少一个可变电阻器件R的电阻值相对应的多电平数据。
此外，读取单元212a还可以包括感测放大器单元2124。感测放大器单元2124可以包括第一到第三感测放大器2124a、2124b和2124c。第一感测放大器2124a可以比较第一节点N1的电压与第一参考电压VREF0，第二感测放大器2124b可以比较第一节点N1的电压与第二参考电压VREF1，并且第三感测放大器2124c可以比较第一节点N1的电压与第三参考电压VREF2。
图7是图示根据示例实施例的、在图6的触发器210a中包括的感测放大器单元2124所使用的参考电压的曲线图。在图7中，X轴表示电阻值，Y轴表示单元的总数量。如果输入信号是2比特信号，则图6的至少一个可变电阻器件R可以具有与四个不同的电阻值相对应的四个状态。具体来说，至少一个可变电阻器件R可以在输入信号为‘11’时具有擦除状态E，可以在输入信号为‘01’时具有第一编程状态P0，可以在输入信号为‘10’时具有第二编程状态P1，并且可以在输入信号为‘00’时具有第三编程状态P2。
在图7中，第一参考电压VREF0可以对应于在擦除状态E和第一编程状态P0之间的电阻值。第二参考电压VREF1可以对应于在第一编程状态P0和第二编程状态P1之间的电阻值。第三参考电压VREF2可以对应于在第二编程状态P1和第三编程状态P2之间的电阻值。
再次参考图6，第一触发器210a还可以包括逻辑电路块(未示出)，其基于读取单元212a的输出信号Y0、Y1和Y2产生2比特输出信号。
图8是具体图示根据示例实施例的图5的集成电路2中包括的触发器210a’的电路图。参照图8，第一触发器210a’可以包括写入单元211’和读取单元212a。第一触发器210a’是图6中图示的第一触发器210a的修改的例子。具体来说，在写入单元211’的结构方面，第一触发器210a’不同于图6的第一触发器210a，但是在读取单元212a方面，第一触发器210a’可以与图6的第一触发器210a相同。因此，对根据本实施例的第一触发器210a’的详细描述将集中在写入单元211’的结构上。
写入单元211’可以包括输入信号接收单元2111、第一写入开关单元2112、电流源单元2113’、至少一个可变电阻器件R和第二写入开关2114。图8的输入信号接收单元2111、第一写入开关单元2112、至少一个可变电阻器件R和第二写入开关2114可以分别与图6的第一触发器210a中包括的输入信号接收单元2111、第一写入开关单元2112、至少一个可变电阻器件R和第二写入开关2114相同。现在将详细描述图8的电流源单元2113’。
电流源单元2113’可以连接在第二电源电压Vdd2端和第一节点N1之间，并且可以向第一节点N1供应与第一到第四输入节点Nin1、Nin2、Nin3和Nin4当中激活的输入节点的电压相对应的写入电流。根据示例实施例，第二电源电压Vdd2端的电压可以等于第一电源电压Vdd1端的电压。根据示例实施例，第二电源电压Vdd2端的电压可以不同于第一电源电压Vdd1端的电压。
在本实施例中，电流源单元2113’可以包括第一到第四电流调节器件NM20、NM22、NM24和NM26。第一到第四电流调节器件NM20、NM22、NM24和NM26可以具体实现为NMOS晶体管，但是根据至少一个示例实施例，它们也可以具体实现为PMOS晶体管。
第一到第四电流调节器件NM20、NM22、NM24和NM26的漏极可以共同连接到第二电源电压Vdd2端，源极可以共同连接到第一节点N1，栅极可以分别连接到第一到第四输入节点Nin1、Nin2、Nin3和Nin4。
第一到第四电流调节器件NM20、NM22、NM24和NM26的大小或面积不受限制并且是可变的，因此供应到第一节点N1的写入电流是可变的。例如，第一电流调节器件NM20的大小或面积可以是第四电流调节器件NM26的大小或面积的四倍，第二电流调节器件NM22的大小或面积可以是第四电流调节器件NM26的大小或面积的三倍，并且第三电流调节器件NM24的大小或面积可以是第四电流调节器件NM26的大小或面积的两倍。
当第一输入节点Nin1被激活时，第一电流调节器件NM20可以导通，以便向第一节点N1供应写入电流。当第二输入节点Nin2被激活时，第二电流调节器件NM22可以导通，以便向第一节点N1供应写入电流。当第三输入节点Nin3被激活时，第三电流调节器件NM24可以导通，以便向第一节点N1供应写入电流。当第四输入节点Nin4被激活时，第四电流调节器件NM26可以导通，以便向第一节点N1供应写入电流。
根据本实施例，在第二电源电压Vdd2端与第一到第四电流调节器件NM20、NM22、NM24和NM26之间可以不安装开关。在这种情况下，通过将第一到第四电流调节器件NM20、NM22、NM24和NM26的栅极分别连接到第一到第四输入节点Nin1、Nin2、Nin3和Nin4，第一到第四电流调节器件NM20、NM22、NM24和NM26可以被用作开关。并且，通过将第一到第四电流调节器件NM20、NM22、NM24和NM26的大小或面积设置为互不相同，第一到第四电流调节器件NM20、NM22、NM24和NM26可以被用来调整电流。
图9是具体图示根据示例实施例的图5的集成电路2中包括的触发器210a”的电路图。参照图9，第一触发器210a”可以包括写入单元211和读取单元212b。第一触发器210a”是图6的第一触发器210a的修改的例子。具体来说，在读取单元212b的结构方面，第一触发器210a”不同于图6的第一触发器210a，但是例如在写入单元211的结构方面，第一触发器210a”可以与图6的第一触发器210a相同。因此，现在将详细描述图9的读取单元212b的结构。
读取单元212b可以包括第一读取开关2121’、偏置单元2122’、第二读取开关2123’和感测放大器单元2124’。现在将描述读取单元212b的元件。
第一读取开关2121’可以连接在第三电源电压Vdd3端和第一节点N1之间，并且可以根据反相的读取使能信号Ren’，即，读取使能信号Ren的反信号而接通。例如，第一读取开关2121’可以包括PMOS晶体管PM15，该PMOS晶体管PM15的源极连接到第三电源电压Vdd3端，漏极连接到第一节点N1，并且向其栅极供应该反相的读取使能信号Ren’。根据示例实施例，第三电源电压Vdd3端的电压可以等于第一电源电压Vdd1端的电压或第二电源电压Vdd2端的电压。根据示例实施例，第三电源电压Vdd3端的电压可以不同于第一电源电压Vdd1端的电压或第二电源电压Vdd2端的电压。
偏置单元2122’可以连接在第二节点N2和第三节点N3之间，并且可以根据第二偏置信号Vbias2而接通，以向第二节点N2供应读取电流。例如，偏置单元2122’可以包括偏置开关NM29，该偏置开关NM29的漏极连接到第二节点N2，源极连接到第三节点N3，并且向其栅极供应第二偏置信号Vbias2。偏置开关NM29可以具体实现为NMOS晶体管。在这种情况下，可以将偏置开关NM29的大小或面积确定为较小，以便不影响写入至少一个可变电阻器件R的电阻值。例如，偏置开关NM29的大小或面积可以是第四电流调节器件NM26的大小或面积的0.3倍。
第二读取开关2123’可以连接在第三节点N3和地电压Vss端之间，并且可以根据读取使能信号Ren而接通。例如，第二读取开关2123’可以包括NMOS晶体管NM28，NMOS晶体管NM28的漏极连接到第三节点N3，源极连接到地电压Vss端，并且向其栅极供应读取使能信号Ren。
当读取使能信号Ren被激活时，第一读取开关2121’和第二读取开关2123’可以导通，并且偏置单元2122’可以向至少一个可变电阻器件R供应读取电流。如上所述，当读取使能信号Ren被激活时，读取单元212b可以通过感测第二节点N2的电压，来读取与写入至少一个可变电阻器件R的电阻值相对应的多电平数据。
读取单元212b还可以包括感测放大器单元2124。感测放大器单元2124可以包括第一到第三感测放大器2124a’、2124b’和2124c’。第一感测放大器单元2124a’可以比较第二节点N2的电压与第一参考电压VREF0。第二感测放大器单元2124b’可以比较第二节点N2的电压与第二参考电压VREF1。第三感测放大器单元2124c’可以比较第三节点N2的电压与第三参考电压VREF2。
图10是图示根据示例实施例的操作逻辑电路的方法的流程图。图10的方法是操作如图1到图9中图示的逻辑电路和集成电路的方法。因此，上面参照图1到图9描述的实施例可以应用于图10的方法。
在操作S110，当写入使能信号被激活时，将根据从输入信号的电压和电流组成的组中选择的至少一个而变化的电阻值写入至少一个可变电阻器件。具体来说，将电阻值写入至少一个可变电阻器件可以包括，将写入电流供应到至少一个可变电阻器件，其中，该写入电流是由从输入信号的电压和电流所组成的组中选择的至少一个所确定的。
在操作S120，当读取使能信号被激活时，通过感测写入至少一个可变电阻器件的电阻值来读取与该电阻值相对应的多电平数据。具体来说，读取多电平数据可以包括向至少一个可变电阻器件供应读取电流，该读取电流被确定为不影响写入至少一个可变电阻器件的电阻值。
如上所述，根据一个或多个示例实施例，逻辑电路可以包括可变电阻器件，该可变电阻器件的电阻值根据从输入信号的电压和电流所组成的组中选择的至少一个而变化，并且该逻辑电路锁存与存储在可变电阻器件中的电阻值相对应的多电平数据。如上所述，通过使用可变电阻器件，可以用简单的方式来制造该逻辑电路。因此，即使当输入信号是多比特信号时，也不会附加地需要用于分别处理包括在多比特数据中的比特的锁存器、用于处理输入信号的模数转换器和用于提供输出信号的数模转换器。因此，可以减小逻辑电路的大小和功耗。
并且，根据一个或多个示例实施例，即使发生断电，包括在逻辑电路中的可变电阻器件也可以记忆写入其中的电阻值。因此，逻辑电路可以被用作非易失性逻辑电路。因此，当再次供电时，可以迅速地从逻辑电路读取数据，从而大大提高了逻辑电路的工作速度。
已经对示例实施例进行了描述，很显然，可以以许多方式对示例实施例进行改变。这样的改变不应被看作脱离示例实施例的预定精神和范围，并且所有这样的对本领域技术人员而言显而易见的修改都意图包括在权利要求的范围之内。

Claims (32)

1.一种逻辑电路，包括：
至少一个可变电阻器件，其被配置成所述至少一个可变电阻器件的电阻值根据至少一个选择的值而变化，所选择的值是从输入信号的电压和电流当中选择的，并且所述至少一个可变电阻器件被配置成记忆所述电阻值，
所述逻辑电路被配置成，通过设置记忆的电阻值来存储多电平数据；以及
写入单元，其包括所述至少一个可变电阻器件、第一写入开关和第二写入开关，所述写入单元被配置成通过基于所述至少一个选择的值和写入使能信号设置所述至少一个可变电阻器件的电阻值，来向可变电阻器件写入所述多电平数据，
其中，可变电阻器件包括第一端和第二端，第一写入开关经由第一端连接到可变电阻器件，第二写入开关经由第二端连接到可变电阻器件，第一写入开关被配置以使得基于所述写入使能信号的反信号来控制第一写入开关的传导性，而且第二写入开关被配置以使得基于所述写入使能信号来控制第二写入开关的传导性。
2.如权利要求1所述的逻辑电路，其中，所述输入信号是多比特信号。
3.如权利要求1所述的逻辑电路，还包括：
读取单元，其被配置成，读取与所设置的至少一个可变电阻器件的电阻值和读取使能信号相对应的多电平数据。
4.如权利要求3所述的逻辑电路，其中，所述写入单元被配置成，如果所述写入使能信号被激活，则使得流过所述至少一个可变电阻器件的电流根据所述至少一个选择的值而变化。
5.如权利要求3所述的逻辑电路，其中，所述写入单元还包括：
电流源单元，其连接在第一节点和第二节点之间，并且被配置成基于所述输入信号而接通并向第二节点供应写入电流；
其中，第一写入开关连接在第一电源电压端和第一节点之间，并且被配置成基于所述写入使能信号的反信号而接通，所述至少一个可变电阻器件连接在第二节点和第三节点之间，以及第二写入开关连接在第三节点和地电压端之间，并且被配置成基于响应于所述写入使能信号而接通。
6.如权利要求5所述的逻辑电路，其中，所述读取单元被配置成，如果所述读取使能信号被激活，则所述读取单元通过感测第二节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。
7.如权利要求6所述的逻辑电路，其中，所述读取单元包括：
第一读取开关，其连接在第二电源电压端和第四节点之间，并且被配置成根据所述读取使能信号的反信号而接通；
偏置单元，其连接在第四节点和第二节点之间，并且被配置成根据偏置信号而接通并向第二节点供应读取电流；以及
第二读取开关，其连接在第三节点和所述地电压端之间，并且被配置成根据所述读取使能信号而接通。
8.如权利要求7所述的逻辑电路，其中，所述电流源单元包括电流源开关，所述偏置单元包括偏置开关，并且所述电流源开关的大小大于所述偏置开关的大小。
9.如权利要求7所述的逻辑电路，其中，所述偏置单元包括偏置开关，
其中，所述偏置开关的大小被配置成，使得所述偏置开关不影响所设置的至少一个可变电阻器件的电阻值。
10.如权利要求5所述的逻辑电路，其中，所述读取单元被配置成，如果所述读取使能信号被激活，则所述读取单元通过感测第三节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。
11.如权利要求10所述的逻辑电路，其中，所述读取单元包括：
第一读取开关，其连接在第二电源电压端和第二节点之间，并且被配置成基于所述读取使能信号的反信号而接通；
偏置单元，其连接在第三节点和第四节点之间，并且被配置成基于偏置信号而接通并向第三节点供应读取电流；以及
第二读取开关，其连接在第四节点和所述地电压端之间，并且被配置成基于所述读取使能信号而接通。
12.如权利要求11所述的逻辑电路，其中，所述电流源单元包括电流源开关，所述偏置单元包括偏置开关，并且所述电流源开关的大小大于所述偏置开关的大小。
13.如权利要求11所述的逻辑电路，其中，所述偏置单元包括偏置开关，并且所述偏置开关的大小被确定，以使得所述偏置开关不影响写入所述至少一个可变电阻器件的电阻值。
14.如权利要求3所述的逻辑电路，其中，所述写入使能信号和所述读取使能信号与时钟信号同步。
15.如权利要求1所述的逻辑电路，其中，所述至少一个可变电阻器件包括忆阻器和电阻式存储器件中的至少一个。
16.一种逻辑电路，包括：
至少一个可变电阻器件，其被配置成所述至少一个可变电阻器件的电阻值根据至少一个选择的值而变化，所选择的值是从输入信号的电压和电流当中选择的，并且所述至少一个可变电阻器件被配置成记忆所述电阻值，所述逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据；
写入单元，其包括所述至少一个可变电阻器件，所述写入单元被配置成，通过基于所述至少一个选择的值和写入使能信号设置所述至少一个可变电阻器件的电阻值，由此向可变电阻器件写入所述多电平数据；以及
读取单元，其被配置成，读取与所设置的至少一个可变电阻器件的电阻值和读取使能信号相对应的多电平数据，
其中，所述写入单元包括：
输入信号接收单元，其连接在第一电源电压端和多个输入节点之间，所述输入信号接收单元被配置成根据输入信号来激活所述多个输入节点之一；
第一写入开关单元，其连接在所述多个输入节点和地电压端之间，并且被配置成基于所述写入使能信号的反信号而接通；
电流源单元，其连接在第二电源电压端和第一节点之间，所述电流源单元被配置成基于所述多个输入节点当中的激活的输入节点而向第一节点供应写入电流；
所述至少一个可变电阻器件，其连接在第一节点和第二节点之间；以及
第二写入开关，其连接在第二节点和所述地电压端之间，并且被配置成基于所述写入使能信号而接通，
其中，所述电流源单元包括：
多个电流调节器件，其共同连接到第二电源电压端，并且被配置成分别根据所述多个输入节点的电压而接通，所述多个电流调节器件的大小互不相同。
17.如权利要求16所述的逻辑电路，其中，所述电流源单元包括：
多个开关，其共同连接到第二电源电压端，并且被配置成分别基于所述多个输入节点的电压而接通；
其中，所述多个电流调节器件分别串联连接到所述多个开关，并且被配置成基于第一偏置信号而接通。
18.如权利要求16所述的逻辑电路，其中，所述读取单元被配置成，如果所述读取使能信号被激活，则所述读取单元通过感测第一节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。
19.如权利要求18所述的逻辑电路，其中，所述读取单元包括：
第一读取开关，其连接在第三电源电压端和第三节点之间，并且被配置成基于所述读取使能信号的反信号而接通；
偏置单元，其连接在第三节点和第一节点之间，并且被配置成基于偏置信号而接通并向第一节点供应读取电流；以及
第二读取开关，其连接在第二节点和所述地电压端之间，并且被配置成基于所述读取使能信号而接通。
20.如权利要求19所述的逻辑电路，其中，所述读取单元还包括感测放大器，其被配置成基于第一节点的电压和互不相同的多个参考电压生成一确定，并基于所述确定来读取所述多电平数据。
21.如权利要求19所述的逻辑电路，其中，所述偏置单元包括：
偏置开关，所述偏置开关的大小被配置成使得所述偏置开关不影响所设置的至少一个可变电阻器件的电阻值。
22.如权利要求16所述的逻辑电路，其中，所述读取单元被配置成，如果所述读取使能信号被激活，则所述读取单元通过感测第二节点的电压来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据。
23.如权利要求22所述的逻辑电路，其中，所述读取单元包括：
第一读取开关，其连接在第三电源电压端和第一节点之间，并且被配置成基于所述读取使能信号的反信号而接通；
偏置单元，其连接在第二节点和第三节点之间，并且被配置成基于偏置信号而接通，以向第二节点供应读取电流；以及
第二读取开关，其连接在第三节点和所述地电压端之间，并且被配置成基于所述读取使能信号而接通。
24.如权利要求23所述的逻辑电路，其中，所述读取单元还包括：
感测放大器，其被配置成基于第二节点的电压和互不相同的多个参考电压生成一确定，以便基于所述确定来读取所述多电平数据。
25.如权利要求23所述的逻辑电路，其中，所述偏置单元包括：
偏置开关，所述偏置开关的大小被配置成使得所述偏置开关不影响所设置的至少一个可变电阻器件的电阻值。
26.如权利要求16所述的逻辑电路，其中，所述写入使能信号和所述读取使能信号与时钟信号同步。
27.如权利要求16所述的逻辑电路，其中，所述至少一个可变电阻器件包括忆阻器和电阻式存储器件中的至少一个。
28.一种集成电路，包括：
控制器，其被配置成产生写入使能信号和读取使能信号；
写入单元，其被配置成接收所述写入使能信号；以及
读取单元，其被配置成接收所述读取使能信号，
其中，所述写入单元包括至少一个可变电阻器件，其被配置成使得所述至少一个可变电阻器件的电阻值根据至少一个选择的值而变化，所述选择的值是从输入信号的电压和电流当中选择的，所述至少一个可变电阻器件被配置成记忆所述电阻值，所述写入单元被配置成通过基于所述写入使能信号来设置所述电阻值，从而向所述至少一个可变电阻器件写入多电平数据，并且
其中，所述读取单元可以被配置成，基于所述读取使能信号来读取与所设置的至少一个可变电阻器件的电阻值相对应的多电平数据，所述读取单元包括：
第一读取开关，连接在第一电源电压端和第一节点之间，并且被配置为基于读取使能信号的反信号而接通；
偏置单元，连接在第一节点和第二节点之间，并且被配置为根据偏执信号接通并且将读取电流提供给第二节点；以及
第二读取开关，连接在第三节点和地电压端之间，并且被配置为基于读取使能信号而接通，以及
其中，所述至少一个可变电阻器件连接在第二节点和第三节点之间。
29.如权利要求28所述的集成电路，其中，所述控制器被配置成产生与时钟信号同步的写入使能信号和读取使能信号。
30.一种操作逻辑电路的方法，所述逻辑电路包括记忆电阻值的至少一个可变电阻器件，所述电阻值根据至少一个选择的值而变化，所述选择的值是从输入信号的电压和电流当中选择的，所述方法包括：
如果写入使能信号被激活，则基于所述至少一个选择的值来设置所述至少一个可变电阻器件的电阻值；以及
如果读取使能信号被激活，则通过感测所设置的至少一个可变电阻器件的电阻值来读取与所述电阻值相对应的多电平数据，
其中，所述至少一个可变电阻器件包括第一端和第二端，第一写入开关经由第一端连接到可变电阻器件，而且第二写入开关经由第二端连接到可变电阻器件，以及
其中，设置电阻值包括基于所述写入使能信号的反信号来改变第一写入开关的传导性，而且基于所述写入使能信号来改变第二写入开关的传导性，以使得电流在可变电阻器件的第一端和第二端之间流动。
31.如权利要求30所述的方法，其中，向所述至少一个可变电阻器件设置电阻值包括：
向所述至少一个可变电阻器件供应写入电流，
其中，所述写入电流基于所述至少一个选择的值来确定。
32.如权利要求30所述的方法，其中，读取与所述电阻值相对应的多电平数据包括：
向所述至少一个可变电阻器件供应读取电流，
其中，选择所述读取电流，以使得所述读取电流不影响所设置的至少一个可变电阻器件的电阻值。
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