JP2012059321A - 抵抗変化メモリ装置 - Google Patents
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Abstract
【課題】メモリセル毎に応じたなコンプライアンス電流を設定可能な抵抗変化メモリ装置を提供する。
【解決手段】電流制限回路は、第1電流生成回路、第2電流生成回路、及び判定回路を備える。第1電流生成回路は、第1時刻のセル電流を記憶電流として記憶し、記憶電流の電流値をα倍した電流値を有する第1電流を生成する。第2電流生成回路は、第1時刻後の第2時刻のセル電流の電流値を(β/α)倍(α>β)した電流値を有する第2電流を生成する。判定回路は、第2電流の電流値が記憶電流の電流値を超えたと判定した際に制御信号を出力する。第1電流生成回路は、制御信号に基づくタイミングで新たに記憶電流を記憶する。
【選択図】図3
【解決手段】電流制限回路は、第1電流生成回路、第2電流生成回路、及び判定回路を備える。第1電流生成回路は、第1時刻のセル電流を記憶電流として記憶し、記憶電流の電流値をα倍した電流値を有する第1電流を生成する。第2電流生成回路は、第1時刻後の第2時刻のセル電流の電流値を(β/α)倍(α>β)した電流値を有する第2電流を生成する。判定回路は、第2電流の電流値が記憶電流の電流値を超えたと判定した際に制御信号を出力する。第1電流生成回路は、制御信号に基づくタイミングで新たに記憶電流を記憶する。
【選択図】図3
Description
本発明は、抵抗変化メモリ装置に関する。
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
抵抗変化メモリ装置は、バイポーラ型とユニポーラ型に分類される。バイポーラ型の抵抗変化メモリ装置は、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定する。一方で、ユニポーラ型の抵抗変化メモリ装置は、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態とを設定する。
実施形態は、メモリセル毎に応じたコンプライアンス電流を設定可能な抵抗変化メモリ装置を提供する。
一態様に係る抵抗変化メモリ装置は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、制御回路、及び電流制限回路を備える。メモリセルアレイは、複数の第1配線及び複数の第2配線の間に配置された可変抵抗素子を含むメモリセルを備える。カラムデコーダは、第1配線を選択する。ロウデコーダは、第2配線を選択する。制御回路は、カラムデコーダに選択された第1配線及びロウデコーダに選択された第2配線の間に配置された選択メモリセルに所定の電位差がかかるよう、選択された第1配線に第1電圧を印加し、選択された第2配線に第1電圧よりも小さい電圧値の第2電圧を印加する。電流制限回路は、選択メモリセルを流れるセル電流が第1電流を超えないように制御する。電流制限回路は、第1電流生成回路、第2電流生成回路、及び判定回路を備える。第1電流生成回路は、第1時刻のセル電流を記憶電流として記憶し、記憶電流の電流値をα倍した電流値を有する第1電流を生成する。第2電流生成回路は、第1時刻後の第2時刻のセル電流の電流値を(β/α)倍(α>β)した電流値を有する第2電流を生成する。判定回路は、第2電流の電流値が記憶電流の電流値を超えたと判定した際に制御信号を出力する。第1電流生成回路は、制御信号に基づくタイミングで新たに記憶電流を記憶する。
以下、図面を参照して実施の形態に係る抵抗変化メモリ装置を説明する。
[第1の実施の形態]
[構成]
図1は、第1の実施の形態に係る抵抗変化メモリ装置のブロック図である。この抵抗変化メモリ装置は、データを記憶可能なメモリセルを含むメモリセルアレイ101、ロウデコーダ102、カラムデコーダ103、抵抗変化メモリ装置全体を制御する制御回路104、電圧生成回路105、及び電流制限回路106を備える。
[構成]
図1は、第1の実施の形態に係る抵抗変化メモリ装置のブロック図である。この抵抗変化メモリ装置は、データを記憶可能なメモリセルを含むメモリセルアレイ101、ロウデコーダ102、カラムデコーダ103、抵抗変化メモリ装置全体を制御する制御回路104、電圧生成回路105、及び電流制限回路106を備える。
メモリセルアレイ101は、複数本のワード線3と、これらワード線3と交差する複数本のビット線4と、それらの間に配置されたメモリセルMCを有する。ロウデコーダ102は、後述する制御回路からロウアドレスを受けて、ロウアドレスに対応するワード線3を選択する。一方で、カラムデコーダ103は、後述する制御回路からカラムアドレスを受けて、カラムアドレスに対応するビット線4を選択する。これにより、メモリセルアレイ101中の読み書きを行うメモリセルMCを選択する。
制御回路104は、ロウデコーダ102、カラムデコーダ103にそれぞれロウアドレス、カラムアドレスを与え、メモリセルアレイ101中の読み書きを行うメモリセルMCを選択する。
制御回路104は、選択されたメモリセル(以下、選択メモリセルともいう)MCの状態に基づき、選択メモリセルMCに対する動作を制御する。電圧生成回路105は、フォーミング、書き込み、消去、読み出しのそれぞれの動作に対応した、所定の電圧の組み合わせを生成し、ロウデコーダ102、カラムデコーダ103、及び制御回路104に供給する。
ここで、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
また、可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧を印加するフォーミング動作を実行し、これにより可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、メモリセルとして動作し得る状態を作り出す。
このような抵抗変化メモリ装置においては、メモリセルを低抵抗状態に変化させた直後、そのメモリセルには過度の電流が流れる可能性がある。このような過度の電流は、一旦セット動作が完了したメモリセルが再び誤ってリセット状態に戻ってしまう誤リセット動作や、メモリセルの破壊等を引き起こす虞がある。また、フォーミング動作においても同様に問題が生じる。
そこで、電流制限回路106は、セット動作時においてカラムデコーダ103を介してセット電圧VSETが印加される場合に、セット動作中にメモリセルMCに流れるセル電流Icellが所定の上限の電流(コンプライアンス電流Icomp)を超えないように制御する機能を有する。
図2は、図1に示したメモリセルアレイ101の一部を示す斜視図である。メモリセルアレイ101は、平行に配置された複数本のワード線3と、このワード線3と交差するように配置された複数本のビット線4と、上面視したときのワード線3及びビット線4の間に、ワード線3及びビット線4に挟まれるように配置されたユニポーラ型のメモリセルMCとを備える。
メモリセルMCは、低抵抗状態と高抵抗状態の少なくとも2つの抵抗状態を遷移する可変抵抗素子1と、非オーミック素子からなる選択素子、例えばダイオード2とからなる。なお、本発明はユニポーラ型のメモリセルMCに限定されるものではなく、バイポーラ型のメモリセルMCを有する抵抗変化メモリ装置にも適用可能である。図2に示す本実施の形態の抵抗変化メモリ装置は、いわゆるクロスポイント型の構成となっている。
図2に示すようなこの構成のメモリセルアレイでは、ワード線3及びビット線4は単なるラインアンドスペースのパターンとなり、ワード線3とビット線4とは直交する位置関係で足りるため、ワード線3の延びる方向及びビット線4の延びる方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ101内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。
可変抵抗素子1としては、以下に示す、PCRAM、CBRAM、及びReRAM等を用いることができる。PCRAMは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。CBRAMは、金属陽イオンを析出させて電極間に架橋(コンタクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ReRAMは、電圧あるいは電流印加により抵抗値を変化させる。このReRAMは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ReRAMの場合、その材料にZnMn2O4、NiO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3等を用いることができる。
可変抵抗素子1は、製造直後においては非常に抵抗値の高い状態にあり、その抵抗値は容易には変化しない状態にある。よって、可変抵抗素子1にメモリセルMCとしての各種動作を可能とさせるため、可変抵抗素子1に対して、フォーミング動作を実行する。フォーミング動作では、可変抵抗素子1にフォーミング電圧Vform(4V以上)を印加し、可変抵抗素子1に大電流を流す。この大電流によって、可変抵抗素子1内にフィラメントパス(電流経路)が形成される。所定電圧をメモリセルMCに印加することで、フィラメントパスは伸縮する。これにより、可変抵抗素子1は、低抵抗状態と高抵抗状態との間で遷移可能となる。
ユニポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、可変抵抗素子1に例えば3.5V(ダイオード2の電圧降下分を含めると実際には4.5V程度)のセット電圧VSETを印加し、10nA程度の電流を10ns−100ns程度の時間流すことにより行う。これにより、可変抵抗素子1が高抵抗状態から低抵抗状態へと変化する(セット動作)。
一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子1に対し、0.8V(ダイオード2の電圧降下分を含めると実際には2.0V程度)のリセット電圧VRESETを印加し、1μA−10μA程度の電流を500ns−2μs程度の時間流すすることにより行う。これにより、可変抵抗素子1が低抵抗状態から高抵抗状態へと変化する(リセット動作)。
メモリセルMCのリード動作は、可変抵抗素子1に0.4V(ダイオード2の電圧降下分を含めると実際には1.4V程度)のリード電圧VREADを与え、可変抵抗素子1を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子1が低抵抗状態にあるか高抵抗状態にあるかを判定する。
図1に示すメモリセルアレイ101のビット線4には、制御回路104から送られたアドレスに基づき、カラムデコーダ103を介して上述の各動作に対応した電圧(Vform、VSET、VRESET、VREAD)が印加される。
メモリセルMCに対しセット動作を実行する場合、可変抵抗素子1の抵抗値が複数のメモリセルMC間でばらつくため、全メモリセルMCに対し同一のコンプライアンス電流Icompを固定的に設定したのでは、誤リセット動作が生じたり、又はメモリセルMCが破壊されたり、逆にセット動作が行われなくなったりするなど、適切にセット動作を実行することが困難になる。
これに対して、第1の実施の形態では、電流制限回路106は、各メモリセルMCを流れるセル電流Icellが当該メモリセルMC毎に個別に設定されたコンプライアンス電流Icompを超えないように制御し、適切にセット動作を行う。コンプライアンス電流Icompは、ある時点におけるセル電流Icell_previous(記憶電流)のα倍の電流値をもつ電流α*Icell_previous(第1電流)に設定される。ここで、αは後述するβよりも大きく(α>β)、βは1よりも大きい(β>1)。すなわち、β/αは、1よりも小さい。
図3は、第1の実施の形態に係る抵抗変化メモリ装置の電流制限回路106の回路図である。
図3に示す電流制限回路106は、前述のようにセル電流Icellがコンプライアンス電流Icompを超えないように制御する機能を有する。加えて、電流制限回路106は、セル電流Icellがコンプライアンス電流Icompの近傍に達する毎に、コンプライアンス電流Icompを段階的に切り上げ、これによりセル電流Icellを適切に制御するように構成されている。この場合、コンプライアンス電流Icompを切り上げるタイミングの制御方法が問題となる。電流制限回路106は、コンプライアンス電流Icomp(=α*Icell_previous)とセル電流Icellのβ倍(β>1)の電流値を持つ電流β*Icellとの比較により、上記のタイミングを判定するように構成されている。電流制限回路106によるタイミングの具体的な制御方法は、後述する。
図3に示すように、電流制限回路106の入力ノードINは、メモリセルMCのセット動作に必要なセット電圧VSET等をカラムデコーダ103から供給される。出力ノードOUTは、ビット線4に接続されている。電流制限回路106は、電流ミラー回路10〜30、及び判定回路40を備える。
電流ミラー回路10は、セル電流Icellの電流値に所定の定数β/αを乗じた電流値を有する判定電流Id(=β/α*Icell)(第2電流)を生成する。電流ミラー回路10は、PMOSトランジスタ11〜13を有する。
PMOSトランジスタ11は、入力ノードINと出力ノードOUTとの間に電流経路50を形成するように接続されていると共に、ダイオード接続されている。PMOSトランジスタ12、13は、PMOSトランジスタ11とゲートを共有している。PMOSトランジスタ12はPMOSトランジスタ11と同一のサイズを有しており、PMOSトランジスタ13はPMOSトランジスタ11のβ/α倍のサイズを有している。これにより、PMOSトランジスタ11を流れるセル電流Icellは、PMOSトランジスタ12、13にミラーされ、PMOSトランジスタ12にはセル電流Icellが流れ、PMOSトランジスタ13にはセル電流Icellのβ/α倍の電流値を有する判定電流Id(=β/α*Icell)が流れる。
電流ミラー回路20は、あるタイミングにおけるセル電流Icell_previousを記憶する。また、電流ミラー回路20は、記憶したセル電流Icell_previousの電流値に所定の定数αを乗じた電流値を有するコンプライアンス電流Icomp(=α*Icell_previous)を生成する。このような機能を有する電流ミラー回路20は、NMOSトランジスタ21、22、キャパシタ23、及びスイッチ24を備えている。
NMOSトランジスタ21は、そのドレインをPMOSトランジスタ12のドレインに接続され、ソースを接地端子に接続されている。NMOSトランジスタ22のゲートはNMOSトランジスタ21のゲート(ノードN1)に接続され、ソースは接地されている。NMOSトランジスタ22は、NMOSトランジスタ21に比べα倍(α>1)のサイズを有している。キャパシタ23の一端はノードN1に接続され、他端は接地端子に接続されている。スイッチ24は、PMOSトランジスタ21のゲートとドレインとの間に接続され、後述するスイッチング信号SWにより短絡状態と切断状態との間で切り替えられる。
“H”のスイッチング信号SWに基づき、ある時間においてスイッチ24は導通状態とされ、電流ミラー回路20のミラー動作が実行される。トランジスタ21に電流Icellが流れ、キャパシタ23はセル電流Icellに基づき充電される。一方、スイッチ24が導通状態の間、後述するスイッチ35は相補的に非導通状態とされる。その後、スイッチ24は非導通状態に切り替わり、スイッチ35が導通状態に切り替わる。しかし、キャパシタ23が与える両端の電圧により、一定のコンプライアンス電流Icomp(=α*Icell_previous)がNMOSトランジスタ22に流れる。このようなコンプライアンス電流Icompが、電流ミラー回路30により電流経路50にミラーされてメモリセルMCに流れるセル電流Icellが制限される。このコンプライアンス電流Icompは、選択メモリセルMCのあるタイミングにおけるセル電流Icell_previousに比例する値を有しており、これにより、メモリセルMC毎の特性の違いが反映された電流制御が可能になっている。
電流ミラー回路30は、セット電圧Vsetをビット線BLに供給する電流経路50に、コンプライアンス電流Icomp以下に制限された電流を供給し、メモリセルMCに流れるセル電流Icellの上限値をコンプライアンス電流Icompの電流値以下に制限する。このような機能を有する電流ミラー回路30は、PMOSトランジスタ31〜34、スイッチ35、及びキャパシタ36を備えている。
PMOSトランジスタ31〜34のソースは、入力ノードINに接続されている。PMOSトランジスタ31のゲートはスイッチ35を介してノードN2に接続可能に構成され、PMOSトランジスタ32〜34のゲートはノードN2に共通接続されている。PMOSトランジスタ31のドレインは、ノードN3において前述のトランジスタ22のドレインに接続され、且つそのゲートに接続されている。PMOSトランジスタ32、33のドレインは、各々、ノードN4a、N4bにおいてPMOSトランジスタ12、11のソースに接続されている。PMOSトランジスタ34のドレインは、ノードN5においてPMOSトランジスタ13のソースに接続されている。スイッチ35は、PMOSトランジスタ31のゲートとノードN2との間に接続され、スイッチング信号SWにより短絡状態と切断状態との間で切り替えられる。換言すると、スイッチ35は、電流ミラー回路30のミラー接続を切断するように構成されている。キャパシタ36は、共通接続されたPMOSトランジスタ32、33のゲートと接地端子との間に設けられている。
スイッチ35は、スイッチ24が導通状態とされている期間を除き導通状態とされ、PMOSトランジスタ31〜34は互いにカレントミラー接続された状態とされ、このとき、電流ミラー回路30ではミラー動作がなされている。よって、キャパシタ23の両端の電圧に基づくコンプライアンス電流Icompが電流経路50に流れ得る状態となり、同時にキャパシタ36は充電される。一方、スイッチ35が導通状態の間、スイッチ24は相補的に非導通状態とされる。“H”のスイッチング信号SWに基づき、ある時間においてスイッチ35は非導通状態に切り替わるが、キャパシタ36が与える両端の電圧により、一定の電流が電流経路50に流れ得る状態となる。
判定回路40は、判定電流Id(=β/α*Icell)の電流値がキャパシタ23に記憶されたセル電流Icell_previousの電流値を超えたと判定した際(即ち、コンプライアンス電流Icomp(=α*Icell_previous)をセル電流Icellのβ倍の電流β*Icellが超えたと判定した際)、スイッチ24、35の導通状態を切り替えるために、“H”のスイッチング信号SWを出力する。このような機能を有する判定回路40は、NMOSトランジスタ41、オペアンプ(差動増幅器)42、ラッチ回路43、及びインバータ43aを有する。
NMOSトランジスタ41は、PMOSトランジスタ13のドレインと接地端子との間に、ダイオード接続された状態で設けられている。NMOSトランジスタ41は、NMOSトランジスタ21と同じサイズを有する。オペアンプ42の非反転入力端子はNMOSトランジスタ41のゲートに接続され、その反転入力端子はノードN1に接続されている。すなわち、オペアンプ42は、キャパシタ23が与える両端の電圧(記憶されたセル電流Icellに基づく電圧)と判定電流Idに基づく電圧とを比較する。ラッチ回路43の入力端子はオペアンプ42の出力端子に接続されている。また、ラッチ回路43は、リセット信号Resetを入力される。ラッチ回路43は、オペアンプ42の出力信号に基づくデータを記憶し、インバータ43aを介して供給されたリセット信号Resetにより記憶したデータを消去する。
[動作]
次に、図4を参照して、スイッチング信号SW、及びその信号に伴うスイッチ24、35の導通状態について説明する。
次に、図4を参照して、スイッチング信号SW、及びその信号に伴うスイッチ24、35の導通状態について説明する。
図4に示すように、スイッチング信号SWは、通常“L”にあり、スイッチ24は非導通状態、スイッチ35は導通状態にある。そして、判定電流Idがキャパシタ23に記憶されたセル電流Icell_previousを超えたと判定された際、スイッチング信号SWは、“L”から“H”となる。続いて、リセット信号Resetにより、スイッチング信号SWは再び“H”から“L”となる。すなわち、スイッチング信号SWは、時間Tだけパルス状に立ち上がる。これにより、時間Tの間だけスイッチ24は非導通状態から導通状態となると共に、スイッチ35は導通状態から非導通状態となり、この時間T内のあるタイミングにおけるセル電流Icell_previousがキャパシタ23により新たに記憶される。
次に、図5及び図6を参照して、スイッチング信号SWの制御について説明する。図5に示すように、第1の実施の形態において、電流制限回路106は、先ず、時刻t0にてスイッチング信号SWを時間Tだけ立ち上げ、これによりセル電流Icell_previousを記憶し、そのセル電流に基づきコンプライアンス電流Icomp(=α*Icell_previous)を生成する。時刻t0の後、可変抵抗素子1の抵抗値が低抵抗化して、セル電流Icellの電流値は図5に示すように増加する。
そして時刻t0の後、電流制限回路106は、セル電流Icellのβ倍の電流値を有する電流β*Icellがコンプライアンス電流Icomp(=α*Icell_previous)を超えるか否かを判定する(図6、ステップS101)。具体的に、ステップS101において、電流制限回路106は、図1に示した判定回路40により、判定電流Id(=(β/α)*Icell)が記憶したセル電流Icell_previousを超えるか否かを判定する。
例えば、図5に示す時刻t1となる前まで、電流制限回路106は、判定電流Idが記憶したセル電流Icell_previous以下である(電流β*Icellが電流α*Icell_previous以下である)と判定し(図6、ステップS101、N)、繰り返しステップS101の処理を実行する。そして、図5に示す時刻t1で、電流制限回路106は、判定電流Idが記憶したセル電流Icell_previousより大きい(電流β*Icellが電流α*Icell_previousより大きい)と判定し(図6、ステップS101、Y)、以下に示すステップS102の処理を実行する。
電流制限回路106は、ステップS102において、図4に示したようにスイッチング信号SWを時間Tに亘ってパルス状に変化させる。これにより、時間T内のあるタイミングにおけるセル電流Icell_previousが新たに記憶される。そして、ステップS102の後、新たに記憶されたセル電流Icell_previousに基づくコンプライアンス電流Icompによりセル電流Icellが制限される。以上、第1の実施の形態は、判定電流Idの電流値が記憶したセル電流Icell_previousの電流値を超えたと判定した際に“H”のスイッチング信号SWを出力する工程を1回のみ実行する。
[効果]
第1の実施の形態は、電流制限回路106によって、セット動作時においてカラムデコーダ103を介してセット電圧VSETが印加される場合に、セット動作中にメモリセルMCに流れるセル電流Icellが所定の上限の電流(コンプライアンス電流Icomp)を超えないように制御することができる。これにより、第1の実施の形態は、誤リセット動作や、メモリセルの破壊等を抑制することができる。
第1の実施の形態は、電流制限回路106によって、セット動作時においてカラムデコーダ103を介してセット電圧VSETが印加される場合に、セット動作中にメモリセルMCに流れるセル電流Icellが所定の上限の電流(コンプライアンス電流Icomp)を超えないように制御することができる。これにより、第1の実施の形態は、誤リセット動作や、メモリセルの破壊等を抑制することができる。
ここで、可変抵抗素子を用いたメモリセルでは、可変抵抗素子の特性を均一にすることが難しく、例えば、セット動作の完了前、完了後の可変抵抗素子の抵抗値がメモリセル毎にばらつく。従って、全メモリセルに対し同一のコンプライアンス電流を設定したのでは、誤リセット動作やメモリセルの破壊を防止しつつ適切にセット動作を行うことができない。
そこで、第1の実施の形態は、あるタイミングにおいてセル電流Icell_previousを記憶し、その記憶されたセル電流Icell_previousの電流値をα倍した電流値を有するコンプライアンス電流Icomp(=α*Icell_previous)を設定することができる。これにより、第1の実施の形態は、セル毎に適切なタイミングでセット動作を正確に実行することができる。
ここで、複数のメモリセル間で共通のクロック信号に基づきセル電流Icell_previousを記憶するタイミングを制御する比較例について考える。このような比較例であれば、メモリセルMC毎にコンプライアンス電流Icompを設定するタイミングが異なるように制御することができない。よって、クロック信号の入力前に既にコンプライアンス電流Icompに達したメモリセルMCについては、クロック信号の入力までの無駄な待ち時間が生じる。また、このような比較例であれば、クロック信号の入力時にコンプライアンス電流Icompに達していないメモリセルMCについては、新たに設定されるコンプライアンス電流Icompの電流値は、そのメモリセルMCについて適切な値ではない。すなわち、誤動作が生ずるおそれがある。また、このような比較例であれば、クロック信号は、複数ある電流制限回路106のそれぞれに供給する必要があるため、その配線レイアウトが煩雑となると共に消費電力が増大する。
これに対して、第1の実施の形態の電源制限回路は、セル電流Icellの電流値をβ/α倍した電流値を有する判定電流Id(=β/α*Icell)を生成する。そして、第1の実施の形態の電源制限回路は、判定電流Idの電流値が記憶されたセル電流Icell_previousの電流値を超えた際にスイッチング信号SWをパルス状に変化させる。スイッチング信号SWに基づくあるタイミングで、新たにセル電流Icell_previousを記憶し且つ新たにコンプライアンス電流Icompを設定する。
上記構成により、第1の実施の形態は、メモリセルMC毎に適切なタイミングで再びコンプライアンス電流Icompを設定することができ、比較例のような問題を解消することができる。また、上記構成により第1の実施の形態は、比較例よりも配線レイアウトを簡素化すると共に消費電力を抑制することができる。
[第2の実施の形態]
[構成]
次に、図7を参照して、第2の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図7は、第2の実施の形態に係る電流制限回路106を示す回路図である。
[構成]
次に、図7を参照して、第2の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図7は、第2の実施の形態に係る電流制限回路106を示す回路図である。
第2の実施の形態に係るミラー回路20は、検知電流Idの電流値が記憶したセル電流Icellの電流値を超えたと判定した際に“H”のスイッチング信号SWを出力する工程を複数回に亘って実行し、この点で、上記工程を1回のみ実行する第1の実施の形態と異なる。なお、第2の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
第2の実施の形態に係る抵抗変化メモリ装置においては、図7に示すように、判定回路40の構成のみが第1の実施の形態と異なる。判定回路40は、図7に示すように、第1の実施の形態の構成に加えて、更に、オペアンプ42aを有する。
オペアンプ42aの反転入力端子はノードN1に接続され、非反転入力端子は、ターゲット信号Icell_targetを供給されている。オペアンプ42aは、充電されたキャパシタ23が与える両端の電圧(記憶されたセル電流Icell_previousに基づく電圧)と、ターゲット信号Icell_targetの電圧とを比較してスイッチング信号SW’を出力する。ターゲット信号Icell_targetは、セル電流Icell_previousの電流値の上限値を規定する。スイッチング信号SW’が“L”から“H”に切り替わることにより、電流制限回路106は、メモリセルMCへの電圧供給を停止する。
[動作]
次に、図8を参照して、第2の実施の形態に係る抵抗変化メモリ装置の動作について説明する。電流制限回路106は、図8に示すように、第1の実施の形態のステップS101の処理の前に、ステップS201を実行する。電流制限回路106は、ステップS201において、記憶されたセル電流Icell_previousがターゲット電流Icell_targetよりも大きいか否かを判定する。ここで、電流制限回路106は、セル電流Icell_previousがターゲット電流Icell_target以下であると判定すると(ステップS201、N)、ステップS101の処理を実行する。一方、電流制限回路106は、セル電流Icell_previousがターゲット電流Icell_targetよりも大きいと判定すると(ステップS201、Y)、スイッチング信号SW’は“L”から“H”に切り替えられて、セット動作は終了する。なお、電流制限回路106は、ステップS102の後、再びステップS201の処理を実行する。
次に、図8を参照して、第2の実施の形態に係る抵抗変化メモリ装置の動作について説明する。電流制限回路106は、図8に示すように、第1の実施の形態のステップS101の処理の前に、ステップS201を実行する。電流制限回路106は、ステップS201において、記憶されたセル電流Icell_previousがターゲット電流Icell_targetよりも大きいか否かを判定する。ここで、電流制限回路106は、セル電流Icell_previousがターゲット電流Icell_target以下であると判定すると(ステップS201、N)、ステップS101の処理を実行する。一方、電流制限回路106は、セル電流Icell_previousがターゲット電流Icell_targetよりも大きいと判定すると(ステップS201、Y)、スイッチング信号SW’は“L”から“H”に切り替えられて、セット動作は終了する。なお、電流制限回路106は、ステップS102の後、再びステップS201の処理を実行する。
[第3の実施の形態]
[構成]
次に、図9を参照して、第3の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図9は、第3の実施の形態に係る判定回路40を示す回路図である。なお、第3の実施の形態において、第1及び第2の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
[構成]
次に、図9を参照して、第3の実施の形態に係る抵抗変化メモリ装置の構成について説明する。図9は、第3の実施の形態に係る判定回路40を示す回路図である。なお、第3の実施の形態において、第1及び第2の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
上記第1及び第2の実施の形態は、判定回路40の外部から供給されるリセット信号Resetをラッチ回路43に入力して、スイッチング信号SWを“H”から“L”に切り替え、スイッチング信号SWをパルス状に変化させる。これに対して、第3の実施の形態は、第1及び第2の実施の形態と異なり、外部から供給されるリセット信号Resetによらず、スイッチング信号SWをパルス状に変化させる。
第3の実施の形態に係る抵抗変化メモリ装置においては、図9に示すように、判定回路40の構成のみが第1及び第2の実施の形態と異なる。判定回路40は、図9に示すように、第1の実施の形態の構成に加えて、更に、パルス信号生成回路44、及び遅延回路45を有する。
パルス信号生成回路44は、ラッチ回路43の出力信号に基づき、パルス状のスイッチング信号SWを生成する。パルス信号生成回路44は、インバータ441a、441b、442a〜442e、及びAND回路443を有する。
インバータ441a、441bは直列接続され、インバータ441aの入力端子はラッチ回路43の出力端子に接続されている。また同様に、インバータ442a〜442eは直列接続され、インバータ442aの入力端子はラッチ回路43の出力端子に接続されている。AND回路443の一方の入力端子はインバータ441bの出力端子に接続され、AND回路443の他方の入力端子はインバータ442eの出力端子に接続されている。よって、AND回路443は、インバータ441a、441bを介して入力される信号と、その信号よりも遅延するようにインバータ442a〜442eを介して入力される信号との論理積に基づき、パルス状に変化するスイッチング信号SWを出力する。
遅延回路45の入力端子はインバータ441bの出力端子(AND回路443の一方の入力端子)に接続され、遅延回路45の出力端子はインバータ43aを介してラッチ回路43に接続されている。遅延回路45は、インバータ441bの出力信号を遅延させて、リセット信号Reset’としてラッチ回路43に供給する。リセット信号Reset’により、ラッチ回路43のデータは消去される。
[その他の実施の形態]
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
電流ミラー回路20は、あるタイミングでのセル電流Icell_previousのα倍の電流を生成できるものであればよく、図3等に示すものに限定されない。例えば、電流をα倍に増幅する増幅回路であってもよい。
例えば、判定回路40は、セル電流β*Icell_previousとコンプライアンス電流Icell(=α*Icell_previous)とを比較するものであってもよい。
例えば、上記第1乃至第3の実施の形態に係る電流制限回路106の動作は、セット動作時のメモリセルMCへの電流供給のみを対象としている。しかしながら、電流制限回路106及びその動作は、フォーミング動作時のメモリセルMCへの電流供給についても適応可能である。
MC…メモリセル、 1…可変抵抗素子、 2…ダイオード、 3…ワード線、 4…ビット線、 10、20、30…電流ミラー回路、 40…判定回路、 101…メモリセルアレイ、 102…ロウデコーダ、 103…カラムデコーダ、 104…制御回路、 105…電源、 106…電流制限回路。
Claims (5)
- 複数の第1配線及び複数の第2配線の間に配置された可変抵抗素子を含むメモリセルを備えるメモリセルアレイと、
前記第1配線を選択するカラムデコーダと、
前記第2配線を選択するロウデコーダと、
前記カラムデコーダに選択された前記第1配線及び前記ロウデコーダに選択された前記第2配線の間に配置された選択メモリセルに所定の電位差がかかるよう、前記選択された第1配線に第1電圧を印加し、前記選択された第2配線に前記第1電圧よりも小さい電圧値の第2電圧を印加する制御回路と、
前記選択メモリセルを流れるセル電流が第1電流を超えないように制御する電流制限回路とを備え、
前記電流制限回路は、
第1時刻の前記セル電流を記憶電流として記憶し、前記記憶電流の電流値をα倍した電流値を有する前記第1電流を生成する第1電流生成回路と、
第1時刻後の第2時刻の前記セル電流の電流値を(β/α)倍(α>β)した電流値を有する第2電流を生成する第2電流生成回路と、
前記第2電流の電流値が前記記憶電流の電流値を超えたと判定した際に制御信号を出力する判定回路とを備え、
前記第1電流生成回路は、前記制御信号に基づくタイミングで新たに記憶電流を記憶することを特徴とする抵抗変化メモリ装置。 - 前記電流制限回路は、前記セル電流の電流値が所定の上限値に達した場合に、前記メモリセルへの電圧供給を停止する
ことを特徴とする請求項1記載の抵抗変化メモリ装置。 - 前記第1電流生成回路は、
前記セル電流を流す第1トランジスタと、
前記第1トランジスタとミラー接続され前記第1トランジスタのサイズをα倍したサイズを有する第2トランジスタと、
前記第1トランジスタ及び前記第2トランジスタのゲートに一端を接続され固定電位の端子に他端を接続される第1キャパシタと、
前記第1トランジスタのドレインとゲートとの間を短絡させるか切断するかを切り替える第1スイッチとを備え、
前記第1スイッチは、前記制御信号に基づき導通状態となり、前記ドレインとゲートとの間を短絡させる
ことを特徴とする請求項1又は請求項2記載の抵抗変化メモリ装置。 - 前記第1電流を流す第3トランジスタと、
前記第3トランジスタとミラー接続されて前記セル電流を流す第4トランジスタと、
前記第3トランジスタ及び前記第4トランジスタのゲートに一端を接続され固定電位の端子に他端を接続される第2キャパシタと、
前記第3トランジスタと前記第4トランジスタとの間のミラー接続を切断可能に接続された第2スイッチとを備え、
前記第2スイッチは、前記制御信号に基づき動作する
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の抵抗変化メモリ装置。 - 前記第2電流生成回路は、
前記セル電流を流す第5トランジスタと、
前記第5トランジスタとミラー接続され前記第5トランジスタのサイズを(β/α)倍したサイズを有する第6トランジスタとを備える
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の抵抗変化メモリ装置。
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