JP5300798B2 - 半導体記憶装置 - Google Patents

Description

本明細書に記載の実施形態は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリは、セット動作により可変抵抗素子を低抵抗状態し、リセット動作により可変抵抗素子を高抵抗状態として、データを記憶する。また、抵抗変化メモリの可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧を印加するフォーミング動作を実行し、これにより可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、メモリセルとして動作し得る状態を作り出している。

しかしながら、従来の抵抗変化メモリでは、セット動作、フォーミング動作後における複数の可変抵抗素子間での抵抗値のバラツキが大きいという問題がある。バラツキが大きい場合には、その後の各種動作が困難となる。

特開２００８−２２７２６７号公報

本発明は、適切なセット動作、及びフォーミング動作を実行可能な半導体記憶装置を提供することを目的とする。

一態様に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の第１配線、この第１配線と交差する複数の第２配線、及びこれら第１配線及び第２配線の交差部に配置され可変抵抗素子を含むメモリセルを有する。制御回路は、選択された第１配線に第１電圧を印加すると共に、選択された第２配線に第２電圧を印加することにより、選択された第１配線及び第２配線の交差部に配置されたメモリセルに所定のセル電圧を印加して可変抵抗素子の抵抗値を制御する。制御回路は、第１電圧として第１初期電圧から徐々に増加又は減少する電圧を選択された第１配線に印加すると共に、第２電圧としてパルス状に変化する電圧を選択された第２配線に印加する。第２電圧は、メモリセルが非選択状態となる第２初期電圧からメモリセルが選択状態となる電圧まで立ち上がり、その電圧を維持することによりメモリセルにセル電流を流し、第１電圧の変化に伴ってセル電圧が増加していく過程で増加するセル電流が所定のコンプライアンス電流に達したら、第２初期電圧に立ち下がる電圧パルスを含む。

第１の実施形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。 第１の実施形態におけるセット／リセット動作時のメモリセルアレイのバイアス状態を示す図である。 第１の実施形態におけるセット／リセット動作時のメモリセルアレイのバイアス状態を示す図である。 第１の実施形態におけるメインロウデコーダ１２０の回路図である。 第１の実施形態におけるロウドライバ１３０の回路図である。 第１の実施形態における書き込み駆動線ドライバ１４０の回路図である。 第１の実施形態における放電スイッチ回路１５１の回路図である。 第１の実施形態における放電回路１５２の回路図である。 第１の実施形態におけるレギュレータ回路４０の具体的配置を示す図である。 第１の実施形態におけるレギュレータ回路５０を示す回路図である。 第１の実施形態におけるカラムデコーダ１６０の回路図である。 第１の実施形態におけるカラムドライバ１７０の回路図である。 第１の実施形態におけるセンスアンプ／書き込みバッファ１８０の回路図である。 第１の実施形態における電圧印加／検知回路１８２ａの回路図である。 第１の実施形態における選択ビット線電圧発生回路（チャージポンプ）２１０の回路図である。 第１の実施形態における非選択ワード線電圧発生回路２２０の回路図である。 第１の実施形態における非選択ビット線電圧発生回路２３０の回路図である。 第１の実施形態に係る半導体記憶装置のセット動作を示す波形図である。 第２の実施形態における放電回路１５２の回路図である。 第２の実施形態に係る半導体記憶装置のセット動作を示す波形図である。

以下、図面を参照して実施形態に係る半導体記憶装置を説明する。

［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置（不揮発性メモリ）のブロック図である。実施形態に係る半導体記憶装置は、図１中の点線で囲まれたメモリセルアレイコア部１００、及びメモリセルアレイコア部１００に用いる電圧を生成し且つ供給する電源回路２００を含む。

メモリセルアレイコア部１００は、メモリセルアレイ１１０とロウ系制御回路及びカラム系制御回路とを備える。メモリセルアレイ１１０は、ロウ方向に延びる複数のワード線ＷＬと、これらワード線ＷＬに交差するカラム方向に延びる複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣとを有する。ワード線ＷＬは、メインワード線によって所定数ずつの複数のグループに分かれる。同様に、ビット線ＢＬも、カラム選択線によって所定数ずつの複数のグループに分かれる。

また、メモリセルアレイコア部１００のロウ系制御回路及びカラム系制御回路は、外部から供給されるアドレス信号（Address）及び制御信号（Control）に基づいてメモリセルアレイ１１０内の所定のメモリセルＭＣを選択し、セット／リセット／リード／フォーミングの各動作を実行する。

ロウ系制御回路は、メインロウデコーダ１２０、ロウドライバ１３０、書き込み駆動線（ＷＤＲＶ）ドライバ１４０、及びロウ系周辺回路１５０を含む。メインロウデコーダ１２０は、アドレス信号に基づいて所定のメインワード線を選択する。ロウドライバ１３０は、メインワード線毎に設けられており、メインワード線の選択／非選択の状態に応じて、このメインワード線に対応する所定数のワード線ＷＬに対してセット動作等に必要な電圧を供給する。書き込み駆動線ドライバ１４０は、アドレス信号に基づいてワード線ドライバ１３０がワード線ＷＬに供給する電圧を準備する。ロウ系周辺回路１５０は、その他の必要なロウ系の回路を有する。ロウ系周辺回路１５０は、ワード線ＷＬに与える電圧ＶＳＳＲＯＷを固定値ＶＳＳとするかスロープ状に変化する電圧ＲＥＧ＿ＶＳＳＲＯＷとするかを選択するＶＳＳＲＯＷスイッチ回路１５１、及びワード線ＷＬに供給される電圧ＲＥＧ＿ＶＳＳＲＯＷを生成する放電回路１５２を有する。

一方、カラム系制御回路は、カラムデコーダ１６０、カラムドライバ１７０、センスアンプ／書き込みバッファ１８０、及びカラム系周辺回路１９０を備える。カラムデコーダ１６０は、アドレス信号に基づいて所定のカラム選択線を選択する。カラムドライバ１７０は、カラム選択線毎の設けられており、カラム選択線の選択／非選択の状態に応じて、このカラム選択線に対応する所定数のビット線ＢＬに対するデータ入出力を行う。センスアンプ／書き込みバッファ１８０は、データ入出力信号（Ｉ／Ｏ）を介して入力されたデータをカラムドライバ１７０に出力したり、カラムドライバ１７０から受信したビット線ＢＬに現れたデータをデータ入出力信号として外部に送信したりする。カラム系周辺回路１９０は、後述するレギュレータ回路５０、その他の必要なカラム系の回路を有する。

電源回路２００は、選択ビット線電圧発生回路２１０、非選択ワード線電圧発生回路２２０、及び非選択ビット線電圧発生回路２３０を有する。選択ビット線電圧発生回路２１０は、外部電源電圧ＶＣＣを昇圧し、選択ビット線電圧ＶＷＲを生成する。非選択ワード線電圧発生回路２２０は、外部電源電圧ＶＣＣを調整し、非選択ワード線電圧ＶＵＸを生成する。選択ビット線電圧発生回路２３０は、電源電圧ＶＤＤを調整し、非選択ビット線電圧ＶＵＢを生成する。なお、選択ビット線電圧ＶＷＲ、非選択ワード線電圧ＶＵＸ、非選択ビット線電圧ＶＵＢの詳細については、後述する。

図２は、メモリセルアレイ１１０の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。

図２に示すように、メモリセルアレイ１１０においては、複数本のワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させる。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置されている。電極ＥＬ１、ＥＬ２は、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrO_x、 PtRhO_x、Rh/TaAlN等により形成されている。

可変抵抗素子ＶＲは、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭのいずれかにて構成されている。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。また、このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。

図４及び図５は、本実施形態に係るセット／リセット動作時のメモリセルアレイ１１０におけるバイアス状態を示す図である。ここでは、図４中の点線で囲まれたメモリセルＭＣ´に対してセット／リセットする場合を例に説明する。

図４に示す通り、選択メモリセルＭＣ´に接続されたビット線ＢＬ´（以下、「選択ビット線」と呼ぶ）に、選択ビット線電圧ＶＷＲが印加される。選択メモリセルＭＣ´に接続されていないワード線ＷＬ（以下、「非選択ワード線」と呼ぶ）に、非選択ワード線電圧ＶＵＸが印加される。選択メモリセルＭＣ´に接続されていないビット線ＢＬ（以下、「非選択ビット線」と呼ぶ）に、非選択ビット線電圧ＶＵＢが印加される。選択メモリセルＭＣ´に接続されたワード線ＷＬ´（以下、「選択ワード線」と呼ぶ）に、選択ワード線電圧ＶＳＳＲＯＷが印加される。

ここで、選択ビット線電圧ＶＷＲは、選択ワード線電圧ＶＳＳＲＯＷに対して、例えば、４．０Ｖだけ高い電圧となる。これによって、図５に示すように、選択メモリセルＭＣ´には、ダイオードＤｉの順方向に書き込み電圧が印加されるためセット／リセットされる。非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢよりも高い電圧である。これによって、図５に示すように、非選択ワード線ＷＬ及び非選択ビット線ＢＬに接続されたメモリセルＭＣ（以下、「非選択メモリセル」と呼ぶ）には、ダイオードＤｉの逆方向に電圧「ＶＵＸ−ＶＵＢ」が印加されるため、セット／リセットは生じない。また、非選択ワード線電圧ＶＵＸは、選択ビット線電圧ＶＷＲよりもメモリセルＭＣのダイオードＤｉのＶＦ（例えば、０．８Ｖ）以下の電圧だけ低い電圧となる。同様に、非選択ビット線ＢＬは、選択ワード線電圧ＶＳＳＲＯＷよりもメモリセルＭＣのダイオードＤｉのＶＦ以下の電圧だけ高い電圧となる。これによって、図５に示すように、非選択ワード線ＷＬ及び選択ビット線ＢＬ´に接続されたメモリセルＭＣ或いは選択ワード線ＷＬ´及び非選択ビット線ＢＬに接続されたメモリセルＭＣ（以下、「半選択メモリセル」と呼ぶ）には、ダイオードＤｉの順方向にＶＦを超えるバイアスが掛からないため、セット／リセットは生じない。選択ワード線電圧ＶＳＳＲＯＷは、接地電圧ＶＳＳである。

以下、図４及び図５に示すようなバイアス関係を実現するロウ系制御回路、カラム系制御回路、及び電源回路について説明する。なお、メモリセルアレイ１１０が、ワード線方向に２Ｋビット（＝２０４８ビット）、ビット線方向に５１２ビットのメモリセルＭＣからなる場合を例として説明する。

ロウ系制御回路の具体的構成について説明する。

図６は、メインロウデコーダ１２０の回路図である。メインロウデコーダ１２０はプリデコーダであり、ロウアドレスを入力し、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）の１つを選択する。なお、メインロウデコーダ１２０は、図６に示す回路を、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘのそれぞれについて有している。図６に示すように、１つのメインロウデコーダ１２０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１２１、このＮＡＮＤゲートＧ１２１の出力をレベルシフトするレベルシフタＬ／Ｓ、レベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１２１、及びこのインバータＩＶ１２１の出力を入力とするインバータＩＶ１２２によって構成される。ここで、インバータＩＶ１２１、ＩＶ１２２の出力は、それぞれメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されている。

メインロウデコーダ１２０は、アドレス信号（Address）に基づいて所定のｘを選択し、メインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＷＲ、ＶＳＳＲＯＷを供給する。

続いて、ロウドライバ１３０について説明をする。

図７は、ロウドライバ１３０の回路図である。ロウドライバ１３０は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか１対を入力とする。ロウドライバ１３０は、１つのメインロウデコーダ１２０に対して８つ設けられている。ロウドライバ１３０は、書き込み駆動線ＷＤＲＶ＜７：０＞及びワード線ＷＬｘ＜７：０＞間に設けられ、それぞれメインワード線ＭＷＬｂｘ、ＭＷＬｘで制御される２つのトランジスタＱＰ１３１、ＱＮ１３１と、非選択ワード線電圧ＶＵＸの電源線及びワード線ＷＬｘ＜７：０＞間に設けられメインワード線ＭＷＬｘで制御されるトランジスタＱＰ１３２とを備える。

ロウドライバ１３０は、メインワード線ＭＷＬｘの選択／非選択の状態に応じて、書き込み駆動線ＷＤＲＶ＜７：０＞又は非選択ワード線電圧ＶＵＸの電源線のいずれか一方とワード線ＷＬｘ＜７：０＞とを接続する。これによって、ワード線ＷＬｘ＜７：０＞には、選択ワード線電圧ＶＳＳＲＯＷ、非選択ワード線電圧ＶＵＸのいずれかが供給される。

続いて、書き込み駆動線ドライバ１４０について説明する。

図８は、書き込み駆動線ドライバ１４０の回路図である。書き込み駆動線ドライバ１４０はプリデコーダである。この書き込み駆動線回路１４０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１４１、このＮＡＮＤゲートＧ１４１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１４１によって構成される。このインバータＩＶ１４１は非選択ワード線電圧ＶＵＸ及び選択ワード線電圧ＶＳＳＲＯＷ間に設けられ、その出力が書き込み駆動線ＷＤＲＶに接続されている。

この書き込み駆動線回路１４０は、入力されたアドレス信号に対応する書き込み駆動線ＷＤＲＶ＜１２７：０＞に選択ワード線電圧ＶＳＳＲＯＷを供給し、その他の書き込み駆動線ＷＤＲＶ＜１２７：０＞に非選択ワード線電圧ＶＵＸを供給する。この書き込み駆動線ＷＤＲＶの電圧は、ロウドライバ１３０を介して、ワード線ＷＬｘに供給される。

以上の構成によるメインロウデコーダ１２０、ロウドライバ１３０、及び書き込み駆動線ドライバ１４０によって、アドレス信号で選択されたワード線ＷＬｘにのみ選択ワード線電圧ＶＳＳＲＯＷが供給され、その他のワード線ＷＬには非選択ワード線電圧ＶＵＸが供給されることになる。

続いて、ＶＳＳＲＯＷスイッチ回路１５１について説明する。

従来、電圧ＶＳＳＲＯＷは、電圧ＶＳＳに設定されていたが、本実施形態では、ワード線ＷＬに印加する電圧をゆっくりと引き落としていくため、新たに発生させるスロープ状電圧ＲＥＧ＿ＶＳＳＲＯＷを電圧ＶＳＳＲＯＷとして供給するための回路として、ＶＳＳＲＯＷスイッチ回路１５１を設けている。

図９は、ＶＳＳＲＯＷスイッチ回路１５１の回路図である。ＶＳＳＲＯＷスイッチ回路１５１は、ＮＭＯＳトランジスタＱＮ１５１ａ、ＱＮ１５１ｂを有する。ＮＭＯＳトランジスタＱＮ１５１ａ、ＱＮ１５１ｂは、そのゲートに各々、信号ＳＷＯＮ＿１、ＳＷＯＮ＿２を供給され、それら信号に基づき接地電圧ＶＳＳ、及びスロープ状電圧ＲＥＧ＿ＶＳＳＲＯＷのいずれか一方を選択ワード線電圧ＶＳＳＲＯＷとして選択出力する。

続いて、放電回路１５２について説明する。

図１０は、放電回路１５２の回路図である。放電回路１５２は、ワード線ＷＬに与えるスロープ状電圧ＲＥＧ＿ＶＳＳＲＯＷを生成しワード線ＷＬを駆動する。放電回路１５２は、電圧生成回路２０、及びレギュレータ回路４０を備えている。電圧生成回路２０は、フォーミング動作、セット動作、リセット動作時において、時間の経過に従って連続的に低下する電圧ＶＲＥＦ＿ＳＬＯＰＥを生成し、レギュレータ回路４０に供給する。

電圧生成回路２０は、直列に接続されたＮＭＯＳトランジスタ２１、２２、２３、及びＮＭＯＳトランジスタ２１、２２の接続ノードＮ１に接続されたキャパシタ２４を備えている。ＮＭＯＳトランジスタ２１は、そのドレインに電圧ＶＵＸ（５Ｖ程度）が印加され、プリチャージ信号ＰＲＥがゲートに与えられると、ノードＮ１に接続されたキャパシタ２４をプリチャージする。ＮＭＯＳトランジスタ２２は、そのゲートにディスチャージ信号ＤＩＳが与えられると、キャパシタ２４にチャージされた電荷を放電する。その際、ＮＭＯＳトランジスタ２３のゲートには、ゲート信号ＩＲＥＦが供給され、ＮＭＯＳトランジスタ２２，２３からなる放電経路には定電流が流れるようになっている。この放電電流値によって出力電圧ＶＲＥＦ＿ＳＬＯＰＥの電圧低下速度が決定される。

なお、キャパシタ２４を複数接続して、図示しないスイッチ回路によって何個のキャパシタ２４をオンにするかにより、キャパシタ２４の容量を変化させるようにすることもできる。また、電圧ＩＲＥＦを変えることにより、電圧ＶＲＥＦ＿ＳＬＯＰＥの低下の速さを変化させることもできる。

レギュレータ回路４０は、電圧生成回路２０から出力される電圧ＶＲＥＦ＿ＳＬＯＰＥに応じた電圧ＲＥＧ＿ＶＳＳＲＯＷを生成する。レギュレータ回路４０を使用するのは、ワード線ＷＬに流れ込む電流値が変動しても所定の電圧ＲＥＧ＿ＶＳＳＲＯＷを安定に供給するためである。レギュレータ回路４０は、出力ノードＮ２を介して直列に接続されたＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ（最終段ドライバ）４３と、非反転入力端子に電圧ＶＲＥＦ＿ＳＬＯＰＥが入力され、反転入力端子がノードＮ２に接続され、出力端子がＮＭＯＳトランジスタ４３のゲートに接続されたオペアンプ４２とを備えて構成されている。オペアンプ４２は、電圧生成回路２０から出力される電圧ＶＲＥＦ＿ＳＬＯＰＥを非反転入力端子に入力し、この電圧と同様の電圧ＲＥＧ＿ＶＳＳＲＯＷを、反転入力端子が接続されたノードＮ２に出力するようにＮＭＯＳトランジスタ４３を制御する。ＰＭＯＳトランジスタ４１は、ソースに電圧ＶＵＸを供給され、ゲートに制御信号ＬＯＡＤを与えられてワード線ＷＬを流れる出力電流を制限する。ＮＭＯＳトランジスタ４３はワード線ＷＬを駆動する最終段ドライバとして機能する。

次に、図１１を参照して、レギュレータ回路４０の具体的配置について説明する。メモリセルアレイ１１０は、半導体基板の上に行方向及び列方向にマトリクス状に配置されている。一方、レギュレータ回路４０内のＰＭＯＳトランジスタ４１、及びオペアンプ４２は、各々、ロウ方向に１列に並ぶ複数のメモリセルアレイ１１０に対して１つ設けられている。そして、レギュレータ回路４０内のＮＭＯＳトランジスタ（最終段ドライバ）４３は、各メモリセルアレイ１１０の下方の半導体基板に配置されている。１列に並ぶＮＭＯＳトランジスタ４３のゲートは、各々共通に接続され、１列に並ぶＮＭＯＳトランジスタ４３のドレインは、各々共通に接続されている。このような配置により、第１の実施形態は、その占有面積を縮小化することができる。

続いて、カラム系制御回路の具体的構成について説明する。まず、カラム系制御回路に配置されるビット線ＢＬ駆動用のレギュレータ回路５０について説明する。

図１２は、レギュレータ回路５０を示す回路図である。レギュレータ回路５０は、電圧生成回路２０から出力される電圧ＶＲＥＦ＿ＳＬＯＰＥに基づき、パルス状の電圧ＶＳＥＴをビット線ＢＬに出力する。このパルス状の電圧ＶＳＥＴは、立ち上がり時の電圧がレギュレータ回路４０から出力される電圧ＲＥＧ＿ＶＳＳＲＯＷよりも所定値（Ｖα）だけ高い電圧となるものである。この電圧Ｖαは、例えばダイオードＤｉの順方向電圧Ｖｆにほぼ等しい値に設定されると良い。レギュレータ回路５０は、レベルシフタ５１、スイッチ回路５２、キャパシタ５３、ＰＭＯＳトランジスタ５４、オペアンプ（差動増幅回路）５５、及びＮＭＯＳトランジスタ（最終段ドライバ）５６を備える。

レベルシフタ５１は、入力端子５１１ａ、５１１ｂからそれぞれ電圧ＶＲＥＦ＿ＳＬＯＰＥ、ＶＷＲを供給され、それら電圧に基づき、電圧ＶＲＥＦ＿ＳＬＯＰＥよりも所定電圧（Ｖα）だけ高い電圧ＶＳＥＴＩＮを生成し出力する。このレベルシフタ５１は、ダイオード接続されたＮＭＯＳトランジスタ５１４ａ（又は抵抗でも良い。）に定電流源５１３から定電流を流してＮＭＯＳトランジスタ５１４ａ（又は抵抗）の電圧降下分（Ｖα）のシフト電圧を生成する回路を用いることが出来る。レベルシフタ５１の出力電圧ＶＳＥＴＩＮは、スイッチング回路５２がオン状態のときにキャパシタ５３に保持される。

レギュレータ５０の出力段の回路は、レギュレータ４０と同様の構成となっている。すなわち、レギュレータ回路５０は、出力ノードＮ３を介して直列に接続されたＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ（最終段ドライバ）５６と、非反転入力端子に電圧ＶＳＥＴＩＮが入力され、反転入力端子がノードＮ３に接続され、出力端子がＮＭＯＳトランジスタ５６のゲートに接続されたオペアンプ５５とを備えて構成されている。オペアンプ５５は、電圧ＶＳＥＴＩＮを非反転入力端子に入力し、この電圧と同様の電圧ＶＳＥＴを、反転入力端子が接続されたノードＮ３に出力するようにＮＭＯＳトランジスタ５６を制御する。

次に、カラムデコーダ１６０について説明する。

図１３は、カラムデコーダ１６０の回路図である。カラムデコーダ１６０は、カラムアドレスを入力し、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）の１つを選択する。なお、カラムデコーダ１６０は、図１３に示すような回路を、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのそれぞれについて有している。１つのカラムデコーダ１６０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１６１、このＮＡＮＤゲートＧ１６１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１６１、及びこのインバータＩＶ１６１の出力を入力とするインバータＩＶ１６２によって構成される。ここで、インバータＩＶ１６１、ＩＶ１６２の出力は、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙとなっている。選択されたカラム選択線ＣＳＬｙ、ＣＬＬｂｙには、電圧ＶＳＳ、ＶＷＲが供給される。

続いて、カラムドライバ１７０について説明する。

図１４は、カラムドライバ１７０の回路図である。カラムドライバ１７０には１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか１対が入力される。カラムドライバ１７０は、１つのカラムデコーダ１６０に対して８つ設けられている。カラムドライバ１７０は、ローカルデータ線ＬＤＱ＜７：０＞及びビット線ＢＬｙ＜７：０＞間に設けられ、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙで制御される２つのトランジスタＱＰ１７１、ＱＮ１７１と、非選択ビット線電圧ＶＵＢの電源線及びビット線ＢＬｙ＜７：０＞間に設けられ、カラム選択線ＣＳＬｂｙで制御されるトランジスタＱＮ１７２とを備える。

このカラムドライバ１７０は、カラム選択線ＣＳＣｙの選択／非選択の状態に応じて、ローカルデータ線ＬＤＱ＜７：０＞／非選択ビット線電圧ＶＵＢの電源線とビット線ＢＬｙとを接続する。ここで、ローカルデータ線ＬＤＱ＜７：０＞の電圧は、センスアンプ／書き込みバッファ１８０から供給される選択ビット線電圧ＶＷＲ或いは非選択ビット線電圧ＶＵＢに相当する電圧ＶＳＳである。これによって、ビット線ＢＬｙ＜７：０＞には、選択ビット線電圧ＶＷＲ、非選択ビット線電圧ＶＵＢのいずれかが供給される。

続いて、センスアンプ／書き込みバッファ１８０について説明する。

図１５は、センスアンプ／書き込みバッファ１８０の回路図である。センスアンプ／書き込みバッファ１８０は、センスアンプ１８１、書き込みバッファ１８２、及びラッチ回路１８３を有する。

センスアンプ１８１は、ローカルデータ線ＬＤＱ＜７：０＞に現れるメモリセルＭＣのデータをラッチ回路ＬＡＴ及びデータ入出力線Ｉ／Ｏ＜７：０＞を介して外部に送信するために検知・増幅する回路である。センスアンプ回路１８１は、ＮＭＯＳトランジスタＱＮ１８１１、ＱＮ１８１２、ＱＮ１８１３、ＰＭＯＳトランジスタＱＰ１８１１、ＱＰ１８１２、キャパシタＣ１８１、オペアンプＯＰ１８１、及びインバータＩＶ１８１を有する。

オペアンプＯＰ１８１の非反転入力端子に接続されたセンスノードＮＳＥＮの電圧は、ＰＭＯＳトランジスタＱＰ１８１１がオンすることにより、キャパシタＣ１８１をプリチャージして上昇し、クランプ用のＮＭＯＳトランジスタＱＮ１８１２がオンすることにより、ビット線ＢＬに接続された選択メモリセルの抵抗値に応じた速度で放電されることにより低下する。このセンスノードＮＳＥＮの電圧をオペアンプＯＰ１８１が基準電圧ＶＲＥＦと比較することで選択メモリセルがセット状態であるかリセット状態であるかを判定する。ＮＭＯＳトランジスタＱＮ１８１１はセンス動作に先立ち、センスノードＮＳＥＮを放電する。オペアンプＯＰ１８１の出力は、リードイネーブル信号ＲＥ、ＲＥｂにより活性化されるインバータＩＶ１８１を介してラッチ回路１８３にラッチされる。

また、書き込みバッファ１８２は、電圧印加／検知回路１８２ａ〜１８２ｃを有する。電圧印加／検知回路１８２ａ〜１８２ｃは、ビット線ＢＬにパルス電圧を印加し、且つそのビット線ＢＬに流れる電流を検知する。そして、電圧印加／検知回路１８２ａ〜１８２ｃは、ビット線ＢＬに流れる電流に基づき、ビット線ＢＬへのパルス電圧の印加を停止する。電圧印加／検知回路１８２ａはセット動作時に駆動し、電圧印加／検知回路１８２ｂはリセット動作時に駆動し、電圧印加／検知回路１８２ｃはフォーミング動作時に駆動する。

次に、電圧印加／検知回路１８２ａについて説明する。

図１６は、電圧印加／検知回路１８２ａの回路図である。電圧印加／検知回路１８２ａは、メモリセルＭＣに流れる電流Ｉｃｅｌｌが所定のコンプライアンス電流Ｉｃｏｍｐに達したか否かを判断して、ビット線ＢＬに供給する電圧を制御する。電圧印加／検知回路１８２ａは、コンプライアンス電流Ｉｃｏｍｐを監視ノードＭＯＮに供給する電流供給回路１８４と、監視ノードＭＯＮの電圧によりセル電流Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐを超えたことを検知する検知回路１８５と、検知回路１８５の検知結果に基づいてビット線ＢＬに印加する電圧ＶＳＥＴを制御する電圧制御回路１８６とを有する。

電流供給回路１８４は、電流源１８４Ｄより出力されるコンプライアンス電流Ｉｃｏｍｐを、カレントミラー対を構成するＰＭＯＳトランジスタ１８４Ｂ，１８４Ｃを介して監視ノードＭＯＮに供給する。カレントミラー対と電圧ＶＷＲ端子との間には、検知回路１８５からの検知信号ＤＥＴＥＣＴに基づいて電流供給路を遮断するＰＭＯＳトランジスタ１８４Ａが接続されている。

検知回路１８５は、監視ノードＭＯＮの電圧と参照電圧ＶＲＥＦとを比較して、監視ノードＭＯＮの電圧が参照電圧ＶＲＥＦを下回ったときに検知信号ＤＥＴＥＣＴを出力するオペアンプ１８５Ａにより構成されている。

電圧制御回路１８６は、次のように構成されている。監視ノードＭＯＮをプリチャージするＰＭＯＳトランジスタ１８６Ａが監視ノードＭＯＮとＶＷＲ供給端との間に接続されている。ビット線ＢＬに所定の電圧ＶＳＥＴを印加するために、監視ノードＭＯＮとビット線ＢＬとの間を接続するＮＭＯＳトランジスタ１８６Ｃが設けられている。このＮＭＯＳトランジスタ１８６Ｃは、ＮＭＯＳトランジスタ１８６Ｄとカレントミラー対を構成し、ＮＭＯＳトランジスタ１８６Ｄは、オペアンプ１８６Ｅによって駆動される。オペアンプ１８６Ｅは、レギュレータ回路５０からの出力電圧ＶＳＥＴを非反転入力端子に入力し、ＮＭＯＳトランジスタ１８６Ｄのソースの電圧を反転入力端子に入力し、その出力でＮＭＯＳトランジスタ１８６Ｄのゲートを制御するソースフォロワー回路を構成する。これにより、ＮＭＯＳトランジスタ１８６Ｃ、１８６Ｄのソースには電圧ＶＳＥＴが出力される。ＮＭＯＳトランジスタ１８６Ｂは、検知回路１８５の検知信号ＤＥＴＥＣＴがアクティブになると導通し、ビット線ＢＬを“Ｌ”レベルに引き下げる。

次に、電源回路２００の具体的構成について説明する。

図１７は、選択ビット線電圧発生回路（チャージポンプ）２１０の回路図である。選択ビット線電圧発生回路２１０は、入力（外部電源電圧ＶＣＣ）及び出力端子（選択ビット線電圧ＶＷＲ）間に直列接続された３つのトランジスタＱＮ２１１〜ＱＮ２１３を備える。これら３つのトランジスタＱＮ２１１〜ＱＮ２１３は、それぞれ入力側をアノード、出力側をカソードとするダイオード接続となっている。また、選択ビット線電圧発生回路２１０は、一端が、トランジスタＱＮ２１１、ＱＮ２１２、及びＱＮ２１３のドレイン側に接続され、他端が共通に接続されたキャパシタＣ２１１、Ｃ２１２、及びリミッタ回路（Limiter）を有する。

選択ビット線電圧発生回路２１０は、外部電源電圧ＶＣＣから供給される電荷をキャパシタＣ２１１に蓄積し、さらに、この電荷と外部電源電圧ＶＣＣから供給される電荷とを重畳的にキャパシタＣ２４１に蓄積する。このキャパシタＣ２１２に蓄積された電荷を放電することで、外部電源電圧ＶＣＣよりも高い選択ビット線電圧ＶＷＲを得ることができる。なお、この選択ビット線電圧発生回路２１０の出力は、リミッタ回路によって選択ビット線電圧ＶＷＲ以上にならないように制限される。

続いて、非選択ワード線電圧発生回路２２０について説明する。

図１８は、非選択ワード線電圧発生回路２２０の回路図である。非選択ワード線電圧発生回路２２０は、外部電源電圧ＶＣＣと接地線との間に直列接続されたＰＭＯＳトランジスタＱＰ２２１、可変抵抗Ｒ２２１及び固定抵抗Ｒ２２２を備える。また、非選択ワード線電圧発生回路２２０は、抵抗Ｒ２２１及びＲ２２２の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力されるオペアンプＯＰ２２１を備える。このオペアンプＯＰ２２１の出力がトランジスタＱＰ２２１のゲートに入力される。非選択ワード線電圧発生回路２２０には、以上によって定電圧回路が構成されており、この回路のトランジスタＱＰ２２１及び抵抗２２１の接続点に非選択ワード線電圧ＶＵＸが生成される。

続いて非選択ビット線電圧発生回路２３０について説明する。

図１９は、非選択ビット線電圧発生回路２３０の回路図である。非選択ワード線電圧発生回路２３０は、電源電圧ＶＤＤと接地線との間に直列接続されたＰＭＯＳトランジスタＱＰ２３１、可変抵抗Ｒ２３１及び固定抵抗Ｒ２３２を備える。また、非選択ビット線電圧発生回路２３０は、抵抗Ｒ２３１及びＲ２３２の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力されるオペアンプＯＰ２３１を備える。このオペアンプＯＰ２３１の出力がトランジスタＱＰ２３１のゲートに入力される。非選択ビット線電圧発生回路２３０には、以上によって定電圧回路が構成されており、この回路のトランジスタＱＰ２３１及び抵抗２３１の接続点に非選択ビット線電圧ＶＵＢが生成される。

［動作］
次に、図２０を参照して、第１の実施形態に係るセット動作について説明する。図２０に示す例では、ワード線ＷＬ１を選択して、そのワード線ＷＬ１に共通接続されたメモリセルＭＣ（１、１）、ＭＣ（１、２）に対してセット動作が実行されるものとする。ワード線ＷＬ１には、周期的に電圧がスロープ状に変化する電圧ＲＥＧ＿ＶＳＳＲＯＷが印加されるが、ビット線ＢＬ１、ＢＬ２には、接続されたメモリセルＭＣ（１、１）、ＭＣ（１、２）の特性に応じて、それぞれ独立した電圧ＶＳＥＴ（１，１），ＶＳＥＴ（１，２）が印加される。図２０において、ビット線ＢＬ１からワード線ＷＬ１にメモリセルＭＣ（１、１）を介して流れる電流を、電流Ｉｃｅｌｌ（１，１）と表記し、ビット線ＢＬ２からワード線ＷＬ１にメモリセルＭＣ（１、２）を介して流れる電流を、電流Ｉｃｅｌｌ（１，２）と表記する。また、図２０において、メモリセルＭＣ（１、１）、ＭＣ（１、２）の可変抵抗素子ＶＲ（１，１），ＶＲ（１，２）に印加される電圧を、各々電圧Ｖｓｅｔ（１、１）、Ｖｓｅｔ（１、２）と表記する。この電圧Ｖｓｅｔ（１，ｉ）は、ＶＳＥＴ（１，ｉ）−ＲＥＧ＿ＶＳＳＲＯＷ−Ｖｆに相当する。また、図２０において、印加電圧に伴う抵抗値の変化する速度は、メモリセルＭＣ（１、２）よりもメモリセル（１、１）の方が速いものとする。なお、図２０に示すセット動作は、図１に示したメモリセルアレイコア部（制御回路）１００により実行される。

図２０に示すように、時刻ｔ１１にて、ワード線ＷＬ１の電圧ＲＥＧ＿ＶＳＳＲＯＷ、及びビット線ＢＬ１，ＢＬ２の電圧ＶＳＥＴ（１，１），ＶＳＥＴ（１，２）は、最大値まで立ち上がり、以後、電圧ＲＥＧ＿ＶＳＳＲＯＷは、スロープ状に徐々に下げられる。一方、ビット線ＢＬ１，ＢＬ２の電圧ＶＳＥＴ（１，１），ＶＳＥＴ（１，２）は、立ち上がり時の電圧を維持する。このため、可変抵抗素子ＶＲ（１，１），ＶＲ（１，２）に印加される電圧Ｖｓｅｔ（１、１）、Ｖｓｅｔ（１、２）は徐々に増加し、メモリセルＭＣ（１，１），ＭＣ（１，２）に印加される流れるセル電流Ｉｃｅｌｌ（１，１），Ｉｃｅｌｌ（１，２）も徐々に増加していく。

時刻ｔ１２になると、メモリセルＭＣ（１、１）に流れるセル電流Ｉｃｅｌｌ（１、１）がコンプライアンス電流Ｉｃｏｍｐに達するので、検知回路１８５がこれを検出してビット線ＢＬ１をＶｓｓレベルに低下させる。ビット線ＢＬ１を一旦Ｖｓｓレベルに低下させるのは、ディスターブを防止するためである。これにより、可変抵抗素子ＶＲ（１，１）に印加される電圧Ｖｓｅｔ（１、１）がゼロになる。しかし、メモリセルＭＣ（１，２）に流れるセル電流Ｉｃｅｌｌ（１，２）はまだコンプライアンス電流Ｉｃｏｍｐに達していないため、電圧Ｖｓｅｔ（１，２）の印加は継続される。セル電流Ｉｃｅｌｌ（１、１）がコンプライアンス電流Ｉｃｏｍｐに達する毎に、コンプライアンス電流Ｉｃｏｍｐは上げられる。コンプライアンス電流Ｉｃｏｍｐは、例えば、コンプライアンス電流の初期値Ｉｃｏｍｐｉｎｉに一定値ΔＩｃｏｍｐが順次加算されるように上げられる。また、コンプライアンス電流Ｉｃｏｍｐは、そのコンプライアンス電流Ｉｃｏｍｐの電流値を定数倍するように上げられても良い。

ビット線ＢＬ１の電圧ＶＳＥＴ（１，１）は、セル電流Ｉｃｅｌｌ（１、１）がコンプライアンス電流Ｉｃｏｍｐに達したと判断された場合（時刻ｔ１２）の他、ワード線ＷＬ１の電圧が下限値（電圧Ｖｓｓ）まで下がったと判断された場合（時刻ｔ１６）にも、電圧Ｖｓｓまでたち下がる。ビット線ＢＬ１の電圧は、電圧Ｖｓｓに下げられた後、再びワード線ＷＬ１の電圧よりも電圧Ｖαだけ高くなるように上げられる（時刻ｔ１３、ｔ２１）。これにより電圧Ｖｓｅｔ（１、１）は再びゼロから徐々に増加していく。電圧Ｖｓｅｔ（１、１）を再びゼロから上げていくのは、先のコンプライアンス電流Ｉｃｏｍｐを超えたとき、コンプライアンス電流相当の抵抗値を超えてどの程度の抵抗値になったか分からないためであり、もし印加電圧を元に戻さないで続けて同電圧のパルスを与えると、一挙に抵抗値が変化して誤書込みや特性変化の原因になるからである。なお、ビット線ＢＬ２の電圧は、時刻ｔ１１〜ｔ１６におけるビット線ＢＬ１の電圧と同様の条件によって個々に制御される。

ワード線ＷＬ１の電圧が電圧Ｖｓｓまで下がったと判断された場合（時刻ｔ１６）、ワード線ＷＬ１の電圧は、再び時刻ｔ２１にて電圧ＲＥＧ＿ＶＳＳＲＯＷの最大値まで上げられた後、時刻ｔ２６までスロープ状に徐々に下げられる。なお、この時刻ｔ２１〜ｔ２６においても、ビット線ＢＬ１、ＢＬ２の電圧は、時刻ｔ１１〜ｔ１６と同様に制御される。

また、各ビット線ＢＬ１、ＢＬ２を流れるコンプライアンス電流Ｉｃｏｍｐが両者共に上限値Ｉｃｏｍｐｍａｘ（例えばＩｃｏｍｐｉｎｉ＋４×ΔＩｃｏｍｐ）を超えると、上記ｔ１１〜ｔ２６に示したような一連のセット動作は終了する（時刻ｔ３１）。そして、ベリファイ動作が実行される。ベリファイ動作では、メモリセルＭＣ（１、１）、ＭＣ（１、２）の可変抵抗素子ＶＲに一定のベリファイ電圧Ｖｖｆを印加して流れるセル電流Ｉｃｅｌｌ（１、１）、Ｉｃｅｌｌ（１、２）が基準値を超えたか否かが判断される。

［効果］
ワード線ＷＬの電圧ＶＳＳＲＯＷを一定にしたまま、ビット線ＢＬに印加するパルスの電圧をパルス印加毎に増加させていく方法では、１回のパルスでセル電流Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐに達する保証が無い。この点、第１の実施形態においては、ビット線ＢＬ１の電圧が一定に保持されたまま、ワード線ＷＬ１の電圧がスロープ状に下げられることにより、セット電圧Ｖｓｅｔ（１、１）は初期値よりコンプライアンス電流Ｉｃｏｍｐに達するまで徐々に上げられる。これにより、第１の実施形態では、１回のビット線ＢＬに印加されるパルスＶＳＥＴで、必ずコンプライアンス電流Ｉｃｏｍｐに達し、セット動作の高速化が可能である。

また、第１の実施形態において、ワード線ＷＬ１の電圧がスロープ状に下げられる周期内に複数のビット線ＢＬへのパルスＶＳＥＴを発生させることができるので、これによる高速化も期待できる。更に、一本のワード線ＷＬに接続された複数のメモリセルＭＣに対して個々に制御が可能であるため、複数のメモリセルＭＣの一括セット、一括フォーミングが可能である。

［第２の実施形態］
［構成］
次に、第２の実施形態に係る半導体記憶装置について説明する。図２１は、第２の実施形態に係る放電回路１５２の回路図である。なお、第２の実施形態において、第１の実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第２の実施形態が第１の実施形態と異なる点は、電圧生成回路３０の構成である。この実施形態において、電圧生成回路３０は、ステップ状に低下する電圧ＶＲＥＦ＿ＳＬＯＰＥを出力する。

電圧生成回路３０は、ＰＭＯＳトランジスタ３１と、分割抵抗回路を構成する複数の抵抗３２（１）〜３２（ｎ）、３３（１）〜３３（ｎ）、複数のスイッチング回路３４（１）〜３４（ｎ＋１）、３５（１）〜３５（ｎ）、３６、３７、及びオペアンプ（差動増幅回路）３８を備える。

ＰＭＯＳトランジスタ３１のソースには、電圧ＶＳＥＴＨが印加され、そのドレインは、抵抗３２（１）の一端（ノードＮ１ａ）に接続されている。

抵抗３２（１）〜３２（ｎ）、３３（１）〜３３（ｎ）は、各々、直列に接続されている。抵抗３３（１）は、スイッチング回路３４（１）〜３４（ｎ）の一端（ノードＮ１ｂ）に共通接続され、抵抗３３（ｎ）は、接地されている。

スイッチング回路３４（１）〜３４（ｎ）の他端は、各々、抵抗３２（１）〜３２（ｎ）の一端に接続され、スイッチング回路３４（ｎ＋１）の他端は、抵抗３２（ｎ）の他端に接続されている。スイッチング回路３５（１）〜３５（ｎ）の一端は、各々、抵抗３３（１）〜３３（ｎ）の他端に接続され、スイッチング回路３５（１）〜３５（ｎ）の他端は、ノードＮ１ｃで共通接続されている。

スイッチング回路３６の一端は、ノードＮ１ａに接続され、その他端は、ノードＮ１ｄに接続されている。スイッチング回路３７の一端はノードＮ１ｃに共通接続され、その他端はノードＮ１ｄに接続されている。なお、電圧ＶＲＥＦ＿ＳＬＯＰＥは、ノードＮ１ｄからレギュレータ回路４０に供給される。

オペアンプ３８の反転入力端子は、基準電圧ＶＲＥＦを与えられ、その非反転入力端子は、ノードＮ１ｂに接続されている。そして、オペアンプ３８は、この２つの電圧を差動増幅し、その差動増幅信号をＰＭＯＳトランジスタ３１のゲートに供給する。

上記構成より、スイッチ３４（１）〜３４（ｎ＋１）、３５（１）〜３５（ｎ）で決まる抵抗分圧比に応じてノードＮ１ａ、Ｎ１ｃの電圧が決定される。ノードＮ１ａ、Ｎ１ｃの電圧がステップ状にその電圧レベルを低下させるように、スイッチング回路３４（１）〜３４（ｎ＋１）、３５（１）〜３５（ｎ）は所定クロック毎に導通／非導通状態に制御される。スイッチング回路３６、３７を切り換えて制御することにより、ノードＮ１ａ、Ｎ１ｃの電圧は、電圧ＶＲＥＦ＿ＳＬＯＰＥとして供給される。

［動作］
次に、図２２を参照して、第２の実施形態に係るセット動作について説明する。第２の実施形態は、図２２に示すように、上述した電圧生成回路３０により、ワード線ＷＬ１の電圧をステップ状に低下するように変化させる。これにより、セット電圧Ｖｓｅｔ（１、１）、Ｖｓｅｔ（１、２）は、ステップ状に増加する。その他の第２の実施形態に係る動作は、第１の実施形態と同様である。

［その他の実施形態］
以上、半導体記憶装置の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、図２０、図２２に示す例は、セット動作について説明するものであるが、フォーミング動作においても図２０、図２２と同様の動作が実行される。

また、図２０、図２２に示す第１及び第２実施形態は、ワード線ＷＬ１の電圧を電圧ＲＥＧ＿ＶＳＳＲＯＷの最大値から徐々に下げ、ビット線ＢＬ１、ＢＬ２の電圧をパルス状に変化させるものである。この他、第１及び第２の実施形態は、ワード線ＷＬ１の電圧をパルス状に変化させ、ビット線ＢＬ１、ＢＬ２の電圧を所定電圧から徐々に上げるものであってもよい。

１００…メモリセルアレイコア部、 １１０…メモリセルアレイ、 １２０…メインロウデコーダ、 １３０…ロウドライバ、 １４０…書き込み駆動線ドライバ、 １５０…ロウ系周辺回路、 １６０…カラムデコーダ、 １７０…カラムドライバ、 １８０…センスアンプ／書き込みバッファ、 １９０…カラム系周辺回路、 ２００…電源回路。

Claims (5)

1. 複数の第１配線、この第１配線と交差する複数の第２配線、及びこれら第１配線及び第２配線の交差部に配置され可変抵抗素子を含むメモリセルを有するメモリセルアレイと、
   選択された前記第１配線に第１電圧を印加すると共に、選択された前記第２配線に第２電圧を印加することにより、前記選択された第１配線及び第２配線の交差部に配置された前記メモリセルに所定のセル電圧を印加して前記可変抵抗素子の抵抗値を制御する制御回路とを備え、
   前記制御回路は、前記第１電圧として第１初期電圧から徐々に増加又は減少する電圧を前記選択された第１配線に印加すると共に、前記第２電圧としてパルス状に変化する電圧を前記選択された第２配線に印加し、
   前記第２電圧は、前記メモリセルが非選択状態となる第２初期電圧から前記メモリセルが選択状態となる電圧まで立ち上がり、その電圧を維持することにより前記メモリセルにセル電流を流し、前記第１電圧の変化に伴って前記セル電圧が増加していく過程で増加する前記セル電流が所定のコンプライアンス電流に達したら、前記第２初期電圧に立ち下がる電圧パルスを含む
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、前記第２電圧の電圧パルスを繰り返し発生させ、前記セル電流が前記コンプライアンス電流に達する毎に前記コンプライアンス電流を増加させる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルアレイは、半導体基板の上にマトリクス状に配置され、
   前記制御回路は、前記第１電圧を発生させると共に最終段ドライバを有するレギュレータ回路を有し、
   前記最終段ドライバは、前記各メモリセルアレイの下方の前記半導体基板に配置されている
   ことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 前記制御回路は、前記第１電圧が所定電圧に達したら、前記第１電圧を前記第１初期電圧に戻して徐々に増加又は減少させる動作を繰り返し、前記コンプライアンス電流が所定の上限値を超えると一連の動作を終了させる
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記制御回路は、複数の前記第１配線間に共通に接続された前記メモリセルに対し、前記第２配線毎に異なる前記第２電圧を印加する
   ことを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体記憶装置。

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