JP5300798B2 - 半導体記憶装置 - Google Patents

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Description

本明細書に記載の実施形態は、半導体記憶装置に関する。
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
抵抗変化メモリは、セット動作により可変抵抗素子を低抵抗状態し、リセット動作により可変抵抗素子を高抵抗状態として、データを記憶する。また、抵抗変化メモリの可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧を印加するフォーミング動作を実行し、これにより可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、メモリセルとして動作し得る状態を作り出している。
しかしながら、従来の抵抗変化メモリでは、セット動作、フォーミング動作後における複数の可変抵抗素子間での抵抗値のバラツキが大きいという問題がある。バラツキが大きい場合には、その後の各種動作が困難となる。
特開2008−227267号公報
本発明は、適切なセット動作、及びフォーミング動作を実行可能な半導体記憶装置を提供することを目的とする。
一態様に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の第1配線、この第1配線と交差する複数の第2配線、及びこれら第1配線及び第2配線の交差部に配置され可変抵抗素子を含むメモリセルを有する。制御回路は、選択された第1配線に第1電圧を印加すると共に、選択された第2配線に第2電圧を印加することにより、選択された第1配線及び第2配線の交差部に配置されたメモリセルに所定のセル電圧を印加して可変抵抗素子の抵抗値を制御する。制御回路は、第1電圧として第1初期電圧から徐々に増加又は減少する電圧を選択された第1配線に印加すると共に、第2電圧としてパルス状に変化する電圧を選択された第2配線に印加する。第2電圧は、メモリセルが非選択状態となる第2初期電圧からメモリセルが選択状態となる電圧まで立ち上がり、その電圧を維持することによりメモリセルにセル電流を流し、第1電圧の変化に伴ってセル電圧が増加していく過程で増加するセル電流が所定のコンプライアンス電流に達したら、第2初期電圧に立ち下がる電圧パルスを含む。
第1の実施形態に係る半導体記憶装置(不揮発性メモリ)のブロック図である。 第1の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 図2におけるI-I´線で切断して矢印方向に見たメモリセル1つ分の断面図である。 第1の実施形態におけるセット/リセット動作時のメモリセルアレイのバイアス状態を示す図である。 第1の実施形態におけるセット/リセット動作時のメモリセルアレイのバイアス状態を示す図である。 第1の実施形態におけるメインロウデコーダ120の回路図である。 第1の実施形態におけるロウドライバ130の回路図である。 第1の実施形態における書き込み駆動線ドライバ140の回路図である。 第1の実施形態における放電スイッチ回路151の回路図である。 第1の実施形態における放電回路152の回路図である。 第1の実施形態におけるレギュレータ回路40の具体的配置を示す図である。 第1の実施形態におけるレギュレータ回路50を示す回路図である。 第1の実施形態におけるカラムデコーダ160の回路図である。 第1の実施形態におけるカラムドライバ170の回路図である。 第1の実施形態におけるセンスアンプ/書き込みバッファ180の回路図である。 第1の実施形態における電圧印加/検知回路182aの回路図である。 第1の実施形態における選択ビット線電圧発生回路(チャージポンプ)210の回路図である。 第1の実施形態における非選択ワード線電圧発生回路220の回路図である。 第1の実施形態における非選択ビット線電圧発生回路230の回路図である。 第1の実施形態に係る半導体記憶装置のセット動作を示す波形図である。 第2の実施形態における放電回路152の回路図である。 第2の実施形態に係る半導体記憶装置のセット動作を示す波形図である。
以下、図面を参照して実施形態に係る半導体記憶装置を説明する。
[第1の実施形態]
[構成]
図1は、第1の実施形態に係る半導体記憶装置(不揮発性メモリ)のブロック図である。実施形態に係る半導体記憶装置は、図1中の点線で囲まれたメモリセルアレイコア部100、及びメモリセルアレイコア部100に用いる電圧を生成し且つ供給する電源回路200を含む。
メモリセルアレイコア部100は、メモリセルアレイ110とロウ系制御回路及びカラム系制御回路とを備える。メモリセルアレイ110は、ロウ方向に延びる複数のワード線WLと、これらワード線WLに交差するカラム方向に延びる複数のビット線BLと、これらワード線WL及びビット線BLの各交差部に設けられた複数のメモリセルMCとを有する。ワード線WLは、メインワード線によって所定数ずつの複数のグループに分かれる。同様に、ビット線BLも、カラム選択線によって所定数ずつの複数のグループに分かれる。
また、メモリセルアレイコア部100のロウ系制御回路及びカラム系制御回路は、外部から供給されるアドレス信号(Address)及び制御信号(Control)に基づいてメモリセルアレイ110内の所定のメモリセルMCを選択し、セット/リセット/リード/フォーミングの各動作を実行する。
ロウ系制御回路は、メインロウデコーダ120、ロウドライバ130、書き込み駆動線(WDRV)ドライバ140、及びロウ系周辺回路150を含む。メインロウデコーダ120は、アドレス信号に基づいて所定のメインワード線を選択する。ロウドライバ130は、メインワード線毎に設けられており、メインワード線の選択/非選択の状態に応じて、このメインワード線に対応する所定数のワード線WLに対してセット動作等に必要な電圧を供給する。書き込み駆動線ドライバ140は、アドレス信号に基づいてワード線ドライバ130がワード線WLに供給する電圧を準備する。ロウ系周辺回路150は、その他の必要なロウ系の回路を有する。ロウ系周辺回路150は、ワード線WLに与える電圧VSSROWを固定値VSSとするかスロープ状に変化する電圧REG_VSSROWとするかを選択するVSSROWスイッチ回路151、及びワード線WLに供給される電圧REG_VSSROWを生成する放電回路152を有する。
一方、カラム系制御回路は、カラムデコーダ160、カラムドライバ170、センスアンプ/書き込みバッファ180、及びカラム系周辺回路190を備える。カラムデコーダ160は、アドレス信号に基づいて所定のカラム選択線を選択する。カラムドライバ170は、カラム選択線毎の設けられており、カラム選択線の選択/非選択の状態に応じて、このカラム選択線に対応する所定数のビット線BLに対するデータ入出力を行う。センスアンプ/書き込みバッファ180は、データ入出力信号(I/O)を介して入力されたデータをカラムドライバ170に出力したり、カラムドライバ170から受信したビット線BLに現れたデータをデータ入出力信号として外部に送信したりする。カラム系周辺回路190は、後述するレギュレータ回路50、その他の必要なカラム系の回路を有する。
電源回路200は、選択ビット線電圧発生回路210、非選択ワード線電圧発生回路220、及び非選択ビット線電圧発生回路230を有する。選択ビット線電圧発生回路210は、外部電源電圧VCCを昇圧し、選択ビット線電圧VWRを生成する。非選択ワード線電圧発生回路220は、外部電源電圧VCCを調整し、非選択ワード線電圧VUXを生成する。選択ビット線電圧発生回路230は、電源電圧VDDを調整し、非選択ビット線電圧VUBを生成する。なお、選択ビット線電圧VWR、非選択ワード線電圧VUX、非選択ビット線電圧VUBの詳細については、後述する。
図2は、メモリセルアレイ110の一部の斜視図、図3は、図2におけるI-I´線で切断して矢印方向に見たメモリセル1つ分の断面図である。
図2に示すように、メモリセルアレイ110においては、複数本のワード線WL0〜WL2が平行に配設され、これと交差して複数本のビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。
可変抵抗素子VRは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させる。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極EL1、EL2が配置されている。電極EL1、EL2は、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、 PtRhOx、Rh/TaAlN等により形成されている。
可変抵抗素子VRは、PCRAM、CBRAM、及びReRAMのいずれかにて構成されている。PCRAMは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。CBRAMは、金属陽イオンを析出させて電極間に架橋(コンダクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させる。ReRAMは、電圧あるいは電流印加により抵抗値を変化させる。また、このReRAMは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
図4及び図5は、本実施形態に係るセット/リセット動作時のメモリセルアレイ110におけるバイアス状態を示す図である。ここでは、図4中の点線で囲まれたメモリセルMC´に対してセット/リセットする場合を例に説明する。
図4に示す通り、選択メモリセルMC´に接続されたビット線BL´(以下、「選択ビット線」と呼ぶ)に、選択ビット線電圧VWRが印加される。選択メモリセルMC´に接続されていないワード線WL(以下、「非選択ワード線」と呼ぶ)に、非選択ワード線電圧VUXが印加される。選択メモリセルMC´に接続されていないビット線BL(以下、「非選択ビット線」と呼ぶ)に、非選択ビット線電圧VUBが印加される。選択メモリセルMC´に接続されたワード線WL´(以下、「選択ワード線」と呼ぶ)に、選択ワード線電圧VSSROWが印加される。
ここで、選択ビット線電圧VWRは、選択ワード線電圧VSSROWに対して、例えば、4.0Vだけ高い電圧となる。これによって、図5に示すように、選択メモリセルMC´には、ダイオードDiの順方向に書き込み電圧が印加されるためセット/リセットされる。非選択ワード線電圧VUXは、非選択ビット線電圧VUBよりも高い電圧である。これによって、図5に示すように、非選択ワード線WL及び非選択ビット線BLに接続されたメモリセルMC(以下、「非選択メモリセル」と呼ぶ)には、ダイオードDiの逆方向に電圧「VUX−VUB」が印加されるため、セット/リセットは生じない。また、非選択ワード線電圧VUXは、選択ビット線電圧VWRよりもメモリセルMCのダイオードDiのVF(例えば、0.8V)以下の電圧だけ低い電圧となる。同様に、非選択ビット線BLは、選択ワード線電圧VSSROWよりもメモリセルMCのダイオードDiのVF以下の電圧だけ高い電圧となる。これによって、図5に示すように、非選択ワード線WL及び選択ビット線BL´に接続されたメモリセルMC或いは選択ワード線WL´及び非選択ビット線BLに接続されたメモリセルMC(以下、「半選択メモリセル」と呼ぶ)には、ダイオードDiの順方向にVFを超えるバイアスが掛からないため、セット/リセットは生じない。選択ワード線電圧VSSROWは、接地電圧VSSである。
以下、図4及び図5に示すようなバイアス関係を実現するロウ系制御回路、カラム系制御回路、及び電源回路について説明する。なお、メモリセルアレイ110が、ワード線方向に2Kビット(=2048ビット)、ビット線方向に512ビットのメモリセルMCからなる場合を例として説明する。
ロウ系制御回路の具体的構成について説明する。
図6は、メインロウデコーダ120の回路図である。メインロウデコーダ120はプリデコーダであり、ロウアドレスを入力し、256対のメインワード線MWLx、MWLbx(x=<255:0>)の1つを選択する。なお、メインロウデコーダ120は、図6に示す回路を、256対のメインワード線MWLx、MWLbxのそれぞれについて有している。図6に示すように、1つのメインロウデコーダ120は、アドレス信号(Address)を入力とするNANDゲートG121、このNANDゲートG121の出力をレベルシフトするレベルシフタL/S、レベルシフタL/Sの出力を入力とするインバータIV121、及びこのインバータIV121の出力を入力とするインバータIV122によって構成される。ここで、インバータIV121、IV122の出力は、それぞれメインワード線MWLx、MWLbxに接続されている。
メインロウデコーダ120は、アドレス信号(Address)に基づいて所定のxを選択し、メインワード線MWLx、MWLbxにそれぞれ電圧VWR、VSSROWを供給する。
続いて、ロウドライバ130について説明をする。
図7は、ロウドライバ130の回路図である。ロウドライバ130は、256対のメインワード線MWLx、MWLbx(x=<255:0>)のいずれか1対を入力とする。ロウドライバ130は、1つのメインロウデコーダ120に対して8つ設けられている。ロウドライバ130は、書き込み駆動線WDRV<7:0>及びワード線WLx<7:0>間に設けられ、それぞれメインワード線MWLbx、MWLxで制御される2つのトランジスタQP131、QN131と、非選択ワード線電圧VUXの電源線及びワード線WLx<7:0>間に設けられメインワード線MWLxで制御されるトランジスタQP132とを備える。
ロウドライバ130は、メインワード線MWLxの選択/非選択の状態に応じて、書き込み駆動線WDRV<7:0>又は非選択ワード線電圧VUXの電源線のいずれか一方とワード線WLx<7:0>とを接続する。これによって、ワード線WLx<7:0>には、選択ワード線電圧VSSROW、非選択ワード線電圧VUXのいずれかが供給される。
続いて、書き込み駆動線ドライバ140について説明する。
図8は、書き込み駆動線ドライバ140の回路図である。書き込み駆動線ドライバ140はプリデコーダである。この書き込み駆動線回路140は、アドレス信号(Address)を入力とするNANDゲートG141、このNANDゲートG141の出力をレベルシフトするレベルシフタL/S、このレベルシフタL/Sの出力を入力とするインバータIV141によって構成される。このインバータIV141は非選択ワード線電圧VUX及び選択ワード線電圧VSSROW間に設けられ、その出力が書き込み駆動線WDRVに接続されている。
この書き込み駆動線回路140は、入力されたアドレス信号に対応する書き込み駆動線WDRV<127:0>に選択ワード線電圧VSSROWを供給し、その他の書き込み駆動線WDRV<127:0>に非選択ワード線電圧VUXを供給する。この書き込み駆動線WDRVの電圧は、ロウドライバ130を介して、ワード線WLxに供給される。
以上の構成によるメインロウデコーダ120、ロウドライバ130、及び書き込み駆動線ドライバ140によって、アドレス信号で選択されたワード線WLxにのみ選択ワード線電圧VSSROWが供給され、その他のワード線WLには非選択ワード線電圧VUXが供給されることになる。
続いて、VSSROWスイッチ回路151について説明する。
従来、電圧VSSROWは、電圧VSSに設定されていたが、本実施形態では、ワード線WLに印加する電圧をゆっくりと引き落としていくため、新たに発生させるスロープ状電圧REG_VSSROWを電圧VSSROWとして供給するための回路として、VSSROWスイッチ回路151を設けている。
図9は、VSSROWスイッチ回路151の回路図である。VSSROWスイッチ回路151は、NMOSトランジスタQN151a、QN151bを有する。NMOSトランジスタQN151a、QN151bは、そのゲートに各々、信号SWON_1、SWON_2を供給され、それら信号に基づき接地電圧VSS、及びスロープ状電圧REG_VSSROWのいずれか一方を選択ワード線電圧VSSROWとして選択出力する。
続いて、放電回路152について説明する。
図10は、放電回路152の回路図である。放電回路152は、ワード線WLに与えるスロープ状電圧REG_VSSROWを生成しワード線WLを駆動する。放電回路152は、電圧生成回路20、及びレギュレータ回路40を備えている。電圧生成回路20は、フォーミング動作、セット動作、リセット動作時において、時間の経過に従って連続的に低下する電圧VREF_SLOPEを生成し、レギュレータ回路40に供給する。
電圧生成回路20は、直列に接続されたNMOSトランジスタ21、22、23、及びNMOSトランジスタ21、22の接続ノードN1に接続されたキャパシタ24を備えている。NMOSトランジスタ21は、そのドレインに電圧VUX(5V程度)が印加され、プリチャージ信号PREがゲートに与えられると、ノードN1に接続されたキャパシタ24をプリチャージする。NMOSトランジスタ22は、そのゲートにディスチャージ信号DISが与えられると、キャパシタ24にチャージされた電荷を放電する。その際、NMOSトランジスタ23のゲートには、ゲート信号IREFが供給され、NMOSトランジスタ22,23からなる放電経路には定電流が流れるようになっている。この放電電流値によって出力電圧VREF_SLOPEの電圧低下速度が決定される。
なお、キャパシタ24を複数接続して、図示しないスイッチ回路によって何個のキャパシタ24をオンにするかにより、キャパシタ24の容量を変化させるようにすることもできる。また、電圧IREFを変えることにより、電圧VREF_SLOPEの低下の速さを変化させることもできる。
レギュレータ回路40は、電圧生成回路20から出力される電圧VREF_SLOPEに応じた電圧REG_VSSROWを生成する。レギュレータ回路40を使用するのは、ワード線WLに流れ込む電流値が変動しても所定の電圧REG_VSSROWを安定に供給するためである。レギュレータ回路40は、出力ノードN2を介して直列に接続されたPMOSトランジスタ41及びNMOSトランジスタ(最終段ドライバ)43と、非反転入力端子に電圧VREF_SLOPEが入力され、反転入力端子がノードN2に接続され、出力端子がNMOSトランジスタ43のゲートに接続されたオペアンプ42とを備えて構成されている。オペアンプ42は、電圧生成回路20から出力される電圧VREF_SLOPEを非反転入力端子に入力し、この電圧と同様の電圧REG_VSSROWを、反転入力端子が接続されたノードN2に出力するようにNMOSトランジスタ43を制御する。PMOSトランジスタ41は、ソースに電圧VUXを供給され、ゲートに制御信号LOADを与えられてワード線WLを流れる出力電流を制限する。NMOSトランジスタ43はワード線WLを駆動する最終段ドライバとして機能する。
次に、図11を参照して、レギュレータ回路40の具体的配置について説明する。メモリセルアレイ110は、半導体基板の上に行方向及び列方向にマトリクス状に配置されている。一方、レギュレータ回路40内のPMOSトランジスタ41、及びオペアンプ42は、各々、ロウ方向に1列に並ぶ複数のメモリセルアレイ110に対して1つ設けられている。そして、レギュレータ回路40内のNMOSトランジスタ(最終段ドライバ)43は、各メモリセルアレイ110の下方の半導体基板に配置されている。1列に並ぶNMOSトランジスタ43のゲートは、各々共通に接続され、1列に並ぶNMOSトランジスタ43のドレインは、各々共通に接続されている。このような配置により、第1の実施形態は、その占有面積を縮小化することができる。
続いて、カラム系制御回路の具体的構成について説明する。まず、カラム系制御回路に配置されるビット線BL駆動用のレギュレータ回路50について説明する。
図12は、レギュレータ回路50を示す回路図である。レギュレータ回路50は、電圧生成回路20から出力される電圧VREF_SLOPEに基づき、パルス状の電圧VSETをビット線BLに出力する。このパルス状の電圧VSETは、立ち上がり時の電圧がレギュレータ回路40から出力される電圧REG_VSSROWよりも所定値(Vα)だけ高い電圧となるものである。この電圧Vαは、例えばダイオードDiの順方向電圧Vfにほぼ等しい値に設定されると良い。レギュレータ回路50は、レベルシフタ51、スイッチ回路52、キャパシタ53、PMOSトランジスタ54、オペアンプ(差動増幅回路)55、及びNMOSトランジスタ(最終段ドライバ)56を備える。
レベルシフタ51は、入力端子511a、511bからそれぞれ電圧VREF_SLOPE、VWRを供給され、それら電圧に基づき、電圧VREF_SLOPEよりも所定電圧(Vα)だけ高い電圧VSETINを生成し出力する。このレベルシフタ51は、ダイオード接続されたNMOSトランジスタ514a(又は抵抗でも良い。)に定電流源513から定電流を流してNMOSトランジスタ514a(又は抵抗)の電圧降下分(Vα)のシフト電圧を生成する回路を用いることが出来る。レベルシフタ51の出力電圧VSETINは、スイッチング回路52がオン状態のときにキャパシタ53に保持される。
レギュレータ50の出力段の回路は、レギュレータ40と同様の構成となっている。すなわち、レギュレータ回路50は、出力ノードN3を介して直列に接続されたPMOSトランジスタ54及びNMOSトランジスタ(最終段ドライバ)56と、非反転入力端子に電圧VSETINが入力され、反転入力端子がノードN3に接続され、出力端子がNMOSトランジスタ56のゲートに接続されたオペアンプ55とを備えて構成されている。オペアンプ55は、電圧VSETINを非反転入力端子に入力し、この電圧と同様の電圧VSETを、反転入力端子が接続されたノードN3に出力するようにNMOSトランジスタ56を制御する。
次に、カラムデコーダ160について説明する。
図13は、カラムデコーダ160の回路図である。カラムデコーダ160は、カラムアドレスを入力し、128対のカラム選択線CSLy、CSLby(y=<127:0>)の1つを選択する。なお、カラムデコーダ160は、図13に示すような回路を、128対のカラム選択線CSLy、CSLbyのそれぞれについて有している。1つのカラムデコーダ160は、アドレス信号(Address)を入力とするNANDゲートG161、このNANDゲートG161の出力をレベルシフトするレベルシフタL/S、このレベルシフタL/Sの出力を入力とするインバータIV161、及びこのインバータIV161の出力を入力とするインバータIV162によって構成される。ここで、インバータIV161、IV162の出力は、それぞれカラム選択線CSLy、CSLbyとなっている。選択されたカラム選択線CSLy、CLLbyには、電圧VSS、VWRが供給される。
続いて、カラムドライバ170について説明する。
図14は、カラムドライバ170の回路図である。カラムドライバ170には128対のカラム選択線CSLy、CSLby(y=<127:0>)のいずれか1対が入力される。カラムドライバ170は、1つのカラムデコーダ160に対して8つ設けられている。カラムドライバ170は、ローカルデータ線LDQ<7:0>及びビット線BLy<7:0>間に設けられ、それぞれカラム選択線CSLy、CSLbyで制御される2つのトランジスタQP171、QN171と、非選択ビット線電圧VUBの電源線及びビット線BLy<7:0>間に設けられ、カラム選択線CSLbyで制御されるトランジスタQN172とを備える。
このカラムドライバ170は、カラム選択線CSCyの選択/非選択の状態に応じて、ローカルデータ線LDQ<7:0>/非選択ビット線電圧VUBの電源線とビット線BLyとを接続する。ここで、ローカルデータ線LDQ<7:0>の電圧は、センスアンプ/書き込みバッファ180から供給される選択ビット線電圧VWR或いは非選択ビット線電圧VUBに相当する電圧VSSである。これによって、ビット線BLy<7:0>には、選択ビット線電圧VWR、非選択ビット線電圧VUBのいずれかが供給される。
続いて、センスアンプ/書き込みバッファ180について説明する。
図15は、センスアンプ/書き込みバッファ180の回路図である。センスアンプ/書き込みバッファ180は、センスアンプ181、書き込みバッファ182、及びラッチ回路183を有する。
センスアンプ181は、ローカルデータ線LDQ<7:0>に現れるメモリセルMCのデータをラッチ回路LAT及びデータ入出力線I/O<7:0>を介して外部に送信するために検知・増幅する回路である。センスアンプ回路181は、NMOSトランジスタQN1811、QN1812、QN1813、PMOSトランジスタQP1811、QP1812、キャパシタC181、オペアンプOP181、及びインバータIV181を有する。
オペアンプOP181の非反転入力端子に接続されたセンスノードNSENの電圧は、PMOSトランジスタQP1811がオンすることにより、キャパシタC181をプリチャージして上昇し、クランプ用のNMOSトランジスタQN1812がオンすることにより、ビット線BLに接続された選択メモリセルの抵抗値に応じた速度で放電されることにより低下する。このセンスノードNSENの電圧をオペアンプOP181が基準電圧VREFと比較することで選択メモリセルがセット状態であるかリセット状態であるかを判定する。NMOSトランジスタQN1811はセンス動作に先立ち、センスノードNSENを放電する。オペアンプOP181の出力は、リードイネーブル信号RE、REbにより活性化されるインバータIV181を介してラッチ回路183にラッチされる。
また、書き込みバッファ182は、電圧印加/検知回路182a〜182cを有する。電圧印加/検知回路182a〜182cは、ビット線BLにパルス電圧を印加し、且つそのビット線BLに流れる電流を検知する。そして、電圧印加/検知回路182a〜182cは、ビット線BLに流れる電流に基づき、ビット線BLへのパルス電圧の印加を停止する。電圧印加/検知回路182aはセット動作時に駆動し、電圧印加/検知回路182bはリセット動作時に駆動し、電圧印加/検知回路182cはフォーミング動作時に駆動する。
次に、電圧印加/検知回路182aについて説明する。
図16は、電圧印加/検知回路182aの回路図である。電圧印加/検知回路182aは、メモリセルMCに流れる電流Icellが所定のコンプライアンス電流Icompに達したか否かを判断して、ビット線BLに供給する電圧を制御する。電圧印加/検知回路182aは、コンプライアンス電流Icompを監視ノードMONに供給する電流供給回路184と、監視ノードMONの電圧によりセル電流Icellがコンプライアンス電流Icompを超えたことを検知する検知回路185と、検知回路185の検知結果に基づいてビット線BLに印加する電圧VSETを制御する電圧制御回路186とを有する。
電流供給回路184は、電流源184Dより出力されるコンプライアンス電流Icompを、カレントミラー対を構成するPMOSトランジスタ184B,184Cを介して監視ノードMONに供給する。カレントミラー対と電圧VWR端子との間には、検知回路185からの検知信号DETECTに基づいて電流供給路を遮断するPMOSトランジスタ184Aが接続されている。
検知回路185は、監視ノードMONの電圧と参照電圧VREFとを比較して、監視ノードMONの電圧が参照電圧VREFを下回ったときに検知信号DETECTを出力するオペアンプ185Aにより構成されている。
電圧制御回路186は、次のように構成されている。監視ノードMONをプリチャージするPMOSトランジスタ186Aが監視ノードMONとVWR供給端との間に接続されている。ビット線BLに所定の電圧VSETを印加するために、監視ノードMONとビット線BLとの間を接続するNMOSトランジスタ186Cが設けられている。このNMOSトランジスタ186Cは、NMOSトランジスタ186Dとカレントミラー対を構成し、NMOSトランジスタ186Dは、オペアンプ186Eによって駆動される。オペアンプ186Eは、レギュレータ回路50からの出力電圧VSETを非反転入力端子に入力し、NMOSトランジスタ186Dのソースの電圧を反転入力端子に入力し、その出力でNMOSトランジスタ186Dのゲートを制御するソースフォロワー回路を構成する。これにより、NMOSトランジスタ186C、186Dのソースには電圧VSETが出力される。NMOSトランジスタ186Bは、検知回路185の検知信号DETECTがアクティブになると導通し、ビット線BLを“L”レベルに引き下げる。
次に、電源回路200の具体的構成について説明する。
図17は、選択ビット線電圧発生回路(チャージポンプ)210の回路図である。選択ビット線電圧発生回路210は、入力(外部電源電圧VCC)及び出力端子(選択ビット線電圧VWR)間に直列接続された3つのトランジスタQN211〜QN213を備える。これら3つのトランジスタQN211〜QN213は、それぞれ入力側をアノード、出力側をカソードとするダイオード接続となっている。また、選択ビット線電圧発生回路210は、一端が、トランジスタQN211、QN212、及びQN213のドレイン側に接続され、他端が共通に接続されたキャパシタC211、C212、及びリミッタ回路(Limiter)を有する。
選択ビット線電圧発生回路210は、外部電源電圧VCCから供給される電荷をキャパシタC211に蓄積し、さらに、この電荷と外部電源電圧VCCから供給される電荷とを重畳的にキャパシタC241に蓄積する。このキャパシタC212に蓄積された電荷を放電することで、外部電源電圧VCCよりも高い選択ビット線電圧VWRを得ることができる。なお、この選択ビット線電圧発生回路210の出力は、リミッタ回路によって選択ビット線電圧VWR以上にならないように制限される。
続いて、非選択ワード線電圧発生回路220について説明する。
図18は、非選択ワード線電圧発生回路220の回路図である。非選択ワード線電圧発生回路220は、外部電源電圧VCCと接地線との間に直列接続されたPMOSトランジスタQP221、可変抵抗R221及び固定抵抗R222を備える。また、非選択ワード線電圧発生回路220は、抵抗R221及びR222の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧VUXを生成するための所定の基準電圧VREFが反転入力端子に入力されるオペアンプOP221を備える。このオペアンプOP221の出力がトランジスタQP221のゲートに入力される。非選択ワード線電圧発生回路220には、以上によって定電圧回路が構成されており、この回路のトランジスタQP221及び抵抗221の接続点に非選択ワード線電圧VUXが生成される。
続いて非選択ビット線電圧発生回路230について説明する。
図19は、非選択ビット線電圧発生回路230の回路図である。非選択ワード線電圧発生回路230は、電源電圧VDDと接地線との間に直列接続されたPMOSトランジスタQP231、可変抵抗R231及び固定抵抗R232を備える。また、非選択ビット線電圧発生回路230は、抵抗R231及びR232の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧VUXを生成するための所定の基準電圧VREFが反転入力端子に入力されるオペアンプOP231を備える。このオペアンプOP231の出力がトランジスタQP231のゲートに入力される。非選択ビット線電圧発生回路230には、以上によって定電圧回路が構成されており、この回路のトランジスタQP231及び抵抗231の接続点に非選択ビット線電圧VUBが生成される。
[動作]
次に、図20を参照して、第1の実施形態に係るセット動作について説明する。図20に示す例では、ワード線WL1を選択して、そのワード線WL1に共通接続されたメモリセルMC(1、1)、MC(1、2)に対してセット動作が実行されるものとする。ワード線WL1には、周期的に電圧がスロープ状に変化する電圧REG_VSSROWが印加されるが、ビット線BL1、BL2には、接続されたメモリセルMC(1、1)、MC(1、2)の特性に応じて、それぞれ独立した電圧VSET(1,1),VSET(1,2)が印加される。図20において、ビット線BL1からワード線WL1にメモリセルMC(1、1)を介して流れる電流を、電流Icell(1,1)と表記し、ビット線BL2からワード線WL1にメモリセルMC(1、2)を介して流れる電流を、電流Icell(1,2)と表記する。また、図20において、メモリセルMC(1、1)、MC(1、2)の可変抵抗素子VR(1,1),VR(1,2)に印加される電圧を、各々電圧Vset(1、1)、Vset(1、2)と表記する。この電圧Vset(1,i)は、VSET(1,i)−REG_VSSROW−Vfに相当する。また、図20において、印加電圧に伴う抵抗値の変化する速度は、メモリセルMC(1、2)よりもメモリセル(1、1)の方が速いものとする。なお、図20に示すセット動作は、図1に示したメモリセルアレイコア部(制御回路)100により実行される。
図20に示すように、時刻t11にて、ワード線WL1の電圧REG_VSSROW、及びビット線BL1,BL2の電圧VSET(1,1),VSET(1,2)は、最大値まで立ち上がり、以後、電圧REG_VSSROWは、スロープ状に徐々に下げられる。一方、ビット線BL1,BL2の電圧VSET(1,1),VSET(1,2)は、立ち上がり時の電圧を維持する。このため、可変抵抗素子VR(1,1),VR(1,2)に印加される電圧Vset(1、1)、Vset(1、2)は徐々に増加し、メモリセルMC(1,1),MC(1,2)に印加される流れるセル電流Icell(1,1),Icell(1,2)も徐々に増加していく。
時刻t12になると、メモリセルMC(1、1)に流れるセル電流Icell(1、1)がコンプライアンス電流Icompに達するので、検知回路185がこれを検出してビット線BL1をVssレベルに低下させる。ビット線BL1を一旦Vssレベルに低下させるのは、ディスターブを防止するためである。これにより、可変抵抗素子VR(1,1)に印加される電圧Vset(1、1)がゼロになる。しかし、メモリセルMC(1,2)に流れるセル電流Icell(1,2)はまだコンプライアンス電流Icompに達していないため、電圧Vset(1,2)の印加は継続される。セル電流Icell(1、1)がコンプライアンス電流Icompに達する毎に、コンプライアンス電流Icompは上げられる。コンプライアンス電流Icompは、例えば、コンプライアンス電流の初期値Icompiniに一定値ΔIcompが順次加算されるように上げられる。また、コンプライアンス電流Icompは、そのコンプライアンス電流Icompの電流値を定数倍するように上げられても良い。
ビット線BL1の電圧VSET(1,1)は、セル電流Icell(1、1)がコンプライアンス電流Icompに達したと判断された場合(時刻t12)の他、ワード線WL1の電圧が下限値(電圧Vss)まで下がったと判断された場合(時刻t16)にも、電圧Vssまでたち下がる。ビット線BL1の電圧は、電圧Vssに下げられた後、再びワード線WL1の電圧よりも電圧Vαだけ高くなるように上げられる(時刻t13、t21)。これにより電圧Vset(1、1)は再びゼロから徐々に増加していく。電圧Vset(1、1)を再びゼロから上げていくのは、先のコンプライアンス電流Icompを超えたとき、コンプライアンス電流相当の抵抗値を超えてどの程度の抵抗値になったか分からないためであり、もし印加電圧を元に戻さないで続けて同電圧のパルスを与えると、一挙に抵抗値が変化して誤書込みや特性変化の原因になるからである。なお、ビット線BL2の電圧は、時刻t11〜t16におけるビット線BL1の電圧と同様の条件によって個々に制御される。
ワード線WL1の電圧が電圧Vssまで下がったと判断された場合(時刻t16)、ワード線WL1の電圧は、再び時刻t21にて電圧REG_VSSROWの最大値まで上げられた後、時刻t26までスロープ状に徐々に下げられる。なお、この時刻t21〜t26においても、ビット線BL1、BL2の電圧は、時刻t11〜t16と同様に制御される。
また、各ビット線BL1、BL2を流れるコンプライアンス電流Icompが両者共に上限値Icompmax(例えばIcompini+4×ΔIcomp)を超えると、上記t11〜t26に示したような一連のセット動作は終了する(時刻t31)。そして、ベリファイ動作が実行される。ベリファイ動作では、メモリセルMC(1、1)、MC(1、2)の可変抵抗素子VRに一定のベリファイ電圧Vvfを印加して流れるセル電流Icell(1、1)、Icell(1、2)が基準値を超えたか否かが判断される。
[効果]
ワード線WLの電圧VSSROWを一定にしたまま、ビット線BLに印加するパルスの電圧をパルス印加毎に増加させていく方法では、1回のパルスでセル電流Icellがコンプライアンス電流Icompに達する保証が無い。この点、第1の実施形態においては、ビット線BL1の電圧が一定に保持されたまま、ワード線WL1の電圧がスロープ状に下げられることにより、セット電圧Vset(1、1)は初期値よりコンプライアンス電流Icompに達するまで徐々に上げられる。これにより、第1の実施形態では、1回のビット線BLに印加されるパルスVSETで、必ずコンプライアンス電流Icompに達し、セット動作の高速化が可能である。
また、第1の実施形態において、ワード線WL1の電圧がスロープ状に下げられる周期内に複数のビット線BLへのパルスVSETを発生させることができるので、これによる高速化も期待できる。更に、一本のワード線WLに接続された複数のメモリセルMCに対して個々に制御が可能であるため、複数のメモリセルMCの一括セット、一括フォーミングが可能である。
[第2の実施形態]
[構成]
次に、第2の実施形態に係る半導体記憶装置について説明する。図21は、第2の実施形態に係る放電回路152の回路図である。なお、第2の実施形態において、第1の実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第2の実施形態が第1の実施形態と異なる点は、電圧生成回路30の構成である。この実施形態において、電圧生成回路30は、ステップ状に低下する電圧VREF_SLOPEを出力する。
電圧生成回路30は、PMOSトランジスタ31と、分割抵抗回路を構成する複数の抵抗32(1)〜32(n)、33(1)〜33(n)、複数のスイッチング回路34(1)〜34(n+1)、35(1)〜35(n)、36、37、及びオペアンプ(差動増幅回路)38を備える。
PMOSトランジスタ31のソースには、電圧VSETHが印加され、そのドレインは、抵抗32(1)の一端(ノードN1a)に接続されている。
抵抗32(1)〜32(n)、33(1)〜33(n)は、各々、直列に接続されている。抵抗33(1)は、スイッチング回路34(1)〜34(n)の一端(ノードN1b)に共通接続され、抵抗33(n)は、接地されている。
スイッチング回路34(1)〜34(n)の他端は、各々、抵抗32(1)〜32(n)の一端に接続され、スイッチング回路34(n+1)の他端は、抵抗32(n)の他端に接続されている。スイッチング回路35(1)〜35(n)の一端は、各々、抵抗33(1)〜33(n)の他端に接続され、スイッチング回路35(1)〜35(n)の他端は、ノードN1cで共通接続されている。
スイッチング回路36の一端は、ノードN1aに接続され、その他端は、ノードN1dに接続されている。スイッチング回路37の一端はノードN1cに共通接続され、その他端はノードN1dに接続されている。なお、電圧VREF_SLOPEは、ノードN1dからレギュレータ回路40に供給される。
オペアンプ38の反転入力端子は、基準電圧VREFを与えられ、その非反転入力端子は、ノードN1bに接続されている。そして、オペアンプ38は、この2つの電圧を差動増幅し、その差動増幅信号をPMOSトランジスタ31のゲートに供給する。
上記構成より、スイッチ34(1)〜34(n+1)、35(1)〜35(n)で決まる抵抗分圧比に応じてノードN1a、N1cの電圧が決定される。ノードN1a、N1cの電圧がステップ状にその電圧レベルを低下させるように、スイッチング回路34(1)〜34(n+1)、35(1)〜35(n)は所定クロック毎に導通/非導通状態に制御される。スイッチング回路36、37を切り換えて制御することにより、ノードN1a、N1cの電圧は、電圧VREF_SLOPEとして供給される。
[動作]
次に、図22を参照して、第2の実施形態に係るセット動作について説明する。第2の実施形態は、図22に示すように、上述した電圧生成回路30により、ワード線WL1の電圧をステップ状に低下するように変化させる。これにより、セット電圧Vset(1、1)、Vset(1、2)は、ステップ状に増加する。その他の第2の実施形態に係る動作は、第1の実施形態と同様である。
[その他の実施形態]
以上、半導体記憶装置の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、図20、図22に示す例は、セット動作について説明するものであるが、フォーミング動作においても図20、図22と同様の動作が実行される。
また、図20、図22に示す第1及び第2実施形態は、ワード線WL1の電圧を電圧REG_VSSROWの最大値から徐々に下げ、ビット線BL1、BL2の電圧をパルス状に変化させるものである。この他、第1及び第2の実施形態は、ワード線WL1の電圧をパルス状に変化させ、ビット線BL1、BL2の電圧を所定電圧から徐々に上げるものであってもよい。
100…メモリセルアレイコア部、 110…メモリセルアレイ、 120…メインロウデコーダ、 130…ロウドライバ、 140…書き込み駆動線ドライバ、 150…ロウ系周辺回路、 160…カラムデコーダ、 170…カラムドライバ、 180…センスアンプ/書き込みバッファ、 190…カラム系周辺回路、 200…電源回路。

Claims (5)

  1. 複数の第1配線、この第1配線と交差する複数の第2配線、及びこれら第1配線及び第2配線の交差部に配置され可変抵抗素子を含むメモリセルを有するメモリセルアレイと、
    選択された前記第1配線に第1電圧を印加すると共に、選択された前記第2配線に第2電圧を印加することにより、前記選択された第1配線及び第2配線の交差部に配置された前記メモリセルに所定のセル電圧を印加して前記可変抵抗素子の抵抗値を制御する制御回路とを備え、
    前記制御回路は、前記第1電圧として第1初期電圧から徐々に増加又は減少する電圧を前記選択された第1配線に印加すると共に、前記第2電圧としてパルス状に変化する電圧を前記選択された第2配線に印加し、
    前記第2電圧は、前記メモリセルが非選択状態となる第2初期電圧から前記メモリセルが選択状態となる電圧まで立ち上がり、その電圧を維持することにより前記メモリセルにセル電流を流し、前記第1電圧の変化に伴って前記セル電圧が増加していく過程で増加する前記セル電流が所定のコンプライアンス電流に達したら、前記第2初期電圧に立ち下がる電圧パルスを含む
    ことを特徴とする半導体記憶装置。
  2. 前記制御回路は、前記第2電圧の電圧パルスを繰り返し発生させ、前記セル電流が前記コンプライアンス電流に達する毎に前記コンプライアンス電流を増加させる
    ことを特徴とする請求項1記載の半導体記憶装置。
  3. 前記メモリセルアレイは、半導体基板の上にマトリクス状に配置され、
    前記制御回路は、前記第1電圧を発生させると共に最終段ドライバを有するレギュレータ回路を有し、
    前記最終段ドライバは、前記各メモリセルアレイの下方の前記半導体基板に配置されている
    ことを特徴とする請求項1又は請求項2記載の半導体記憶装置。
  4. 前記制御回路は、前記第1電圧が所定電圧に達したら、前記第1電圧を前記第1初期電圧に戻して徐々に増加又は減少させる動作を繰り返し、前記コンプライアンス電流が所定の上限値を超えると一連の動作を終了させる
    ことを特徴とする請求項2記載の半導体記憶装置。
  5. 前記制御回路は、複数の前記第1配線間に共通に接続された前記メモリセルに対し、前記第2配線毎に異なる前記第2電圧を印加する
    ことを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体記憶装置。
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