JP5300798B2 - 半導体記憶装置 - Google Patents
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Description
[構成]
図1は、第1の実施形態に係る半導体記憶装置(不揮発性メモリ)のブロック図である。実施形態に係る半導体記憶装置は、図1中の点線で囲まれたメモリセルアレイコア部100、及びメモリセルアレイコア部100に用いる電圧を生成し且つ供給する電源回路200を含む。
次に、図20を参照して、第1の実施形態に係るセット動作について説明する。図20に示す例では、ワード線WL1を選択して、そのワード線WL1に共通接続されたメモリセルMC(1、1)、MC(1、2)に対してセット動作が実行されるものとする。ワード線WL1には、周期的に電圧がスロープ状に変化する電圧REG_VSSROWが印加されるが、ビット線BL1、BL2には、接続されたメモリセルMC(1、1)、MC(1、2)の特性に応じて、それぞれ独立した電圧VSET(1,1),VSET(1,2)が印加される。図20において、ビット線BL1からワード線WL1にメモリセルMC(1、1)を介して流れる電流を、電流Icell(1,1)と表記し、ビット線BL2からワード線WL1にメモリセルMC(1、2)を介して流れる電流を、電流Icell(1,2)と表記する。また、図20において、メモリセルMC(1、1)、MC(1、2)の可変抵抗素子VR(1,1),VR(1,2)に印加される電圧を、各々電圧Vset(1、1)、Vset(1、2)と表記する。この電圧Vset(1,i)は、VSET(1,i)−REG_VSSROW−Vfに相当する。また、図20において、印加電圧に伴う抵抗値の変化する速度は、メモリセルMC(1、2)よりもメモリセル(1、1)の方が速いものとする。なお、図20に示すセット動作は、図1に示したメモリセルアレイコア部(制御回路)100により実行される。
ワード線WLの電圧VSSROWを一定にしたまま、ビット線BLに印加するパルスの電圧をパルス印加毎に増加させていく方法では、1回のパルスでセル電流Icellがコンプライアンス電流Icompに達する保証が無い。この点、第1の実施形態においては、ビット線BL1の電圧が一定に保持されたまま、ワード線WL1の電圧がスロープ状に下げられることにより、セット電圧Vset(1、1)は初期値よりコンプライアンス電流Icompに達するまで徐々に上げられる。これにより、第1の実施形態では、1回のビット線BLに印加されるパルスVSETで、必ずコンプライアンス電流Icompに達し、セット動作の高速化が可能である。
[構成]
次に、第2の実施形態に係る半導体記憶装置について説明する。図21は、第2の実施形態に係る放電回路152の回路図である。なお、第2の実施形態において、第1の実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図22を参照して、第2の実施形態に係るセット動作について説明する。第2の実施形態は、図22に示すように、上述した電圧生成回路30により、ワード線WL1の電圧をステップ状に低下するように変化させる。これにより、セット電圧Vset(1、1)、Vset(1、2)は、ステップ状に増加する。その他の第2の実施形態に係る動作は、第1の実施形態と同様である。
以上、半導体記憶装置の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、図20、図22に示す例は、セット動作について説明するものであるが、フォーミング動作においても図20、図22と同様の動作が実行される。
Claims (5)
- 複数の第1配線、この第1配線と交差する複数の第2配線、及びこれら第1配線及び第2配線の交差部に配置され可変抵抗素子を含むメモリセルを有するメモリセルアレイと、
選択された前記第1配線に第1電圧を印加すると共に、選択された前記第2配線に第2電圧を印加することにより、前記選択された第1配線及び第2配線の交差部に配置された前記メモリセルに所定のセル電圧を印加して前記可変抵抗素子の抵抗値を制御する制御回路とを備え、
前記制御回路は、前記第1電圧として第1初期電圧から徐々に増加又は減少する電圧を前記選択された第1配線に印加すると共に、前記第2電圧としてパルス状に変化する電圧を前記選択された第2配線に印加し、
前記第2電圧は、前記メモリセルが非選択状態となる第2初期電圧から前記メモリセルが選択状態となる電圧まで立ち上がり、その電圧を維持することにより前記メモリセルにセル電流を流し、前記第1電圧の変化に伴って前記セル電圧が増加していく過程で増加する前記セル電流が所定のコンプライアンス電流に達したら、前記第2初期電圧に立ち下がる電圧パルスを含む
ことを特徴とする半導体記憶装置。 - 前記制御回路は、前記第2電圧の電圧パルスを繰り返し発生させ、前記セル電流が前記コンプライアンス電流に達する毎に前記コンプライアンス電流を増加させる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルアレイは、半導体基板の上にマトリクス状に配置され、
前記制御回路は、前記第1電圧を発生させると共に最終段ドライバを有するレギュレータ回路を有し、
前記最終段ドライバは、前記各メモリセルアレイの下方の前記半導体基板に配置されている
ことを特徴とする請求項1又は請求項2記載の半導体記憶装置。 - 前記制御回路は、前記第1電圧が所定電圧に達したら、前記第1電圧を前記第1初期電圧に戻して徐々に増加又は減少させる動作を繰り返し、前記コンプライアンス電流が所定の上限値を超えると一連の動作を終了させる
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記制御回路は、複数の前記第1配線間に共通に接続された前記メモリセルに対し、前記第2配線毎に異なる前記第2電圧を印加する
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体記憶装置。
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