JP5337115B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電圧パルス供給によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。

しかし、例えば、ＲｅＲＡＭ素子を用いたメモリセルの場合、メモリセルの有する不安定性のため、単純に電圧パルスを供給しただけでは、抵抗変化が生じないばかりでなく、意図とは逆方向の抵抗変化を引き起こす場合もある。このような逆方向の抵抗変化を放置した場合、メモリセルの寿命が短くなる等の悪影響が懸念される。

特開２００６−３４４３４９号

実施形態は、メモリセルのセット動作／リセット動作時の信頼性を向上させた半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルに対してデータのセット及び／又はリセットに必要な電圧パルスを印加するデータ書き込み部と、データのセット及び／又はリセット時に前記電圧パルスの印加によって前記メモリセルに流れるセル電流とこのセル電流の初期値から生成された基準電流とを比較し、比較結果に応じて前記データ書き込み部を制御する検知部とを備えたことを特徴とする。

実施形態に係る半導体記憶装置のメモリセルアレイを示す図である。 本実施形態に係る半導体記憶装置のメモリセルアレイの構成例を示す斜視図である。 本実施形態に係る半導体記憶装置のメモリセルに印加する電圧及び電流を示す表である。 本実施形態に係る半導体記憶装置のメモリセルアレイに対して印加される電圧を示す図である。 図４Ａにおけるメモリセルのバイアス状態を説明する図である。 本実施形態に係る半導体記憶装置のブロック図である。 本実施形態に係る半導体記憶装置のロウ系回路の回路図である。 本実施形態に係る半導体記憶装置のロウ系回路の回路図である。 本実施形態に係る半導体記憶装置のロウ系回路の回路図である。 本実施形態に係る半導体記憶装置のロウ系回路の回路図である。 本実施形態に係る半導体記憶装置のロウ系回路の回路図である。 本実施形態に係る半導体記憶装置のカラム系回路の回路図である。 本実施形態に係る半導体記憶装置のカラム系回路の回路図である。 本実施形態に係る半導体記憶装置のカラム系回路の回路図である。 本実施形態に係る半導体記憶装置のカラム系回路の回路図である。 本実施形態に係る半導体記憶装置のリセット動作時の逆方向動作検知の概念図である。 本実施形態に係る半導体記憶装置のセット動作時の逆方向動作検知の概念図である。 本実施形態に係る半導体記憶装置のリセット動作用書き込みバッファの回路図である。 本実施形態に係る半導体記憶装置のリセット動作のフローチャートである。 本実施形態に係る半導体記憶装置のリセット動作時の動作波形図である。 本実施形態に係る半導体記憶装置のセット動作用書き込みバッファの回路図である。 比較例に係る半導体記憶装置のリセット動作時の逆方向動作検知の概念図である。 比較例に係る半導体記憶装置のセット動作時の逆方向動作検知の概念図である。 比較例に係る半導体記憶装置のリセット動作用書き込みバッファの回路図である。 比較例に係る半導体記憶装置のリセット動作時の動作波形図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［実施形態］
＜メモリセルの概要＞
先ず、実施形態に係る半導体記憶装置に用いるメモリセルの概要について説明する。

図１は、メモリセルアレイＭＡの一部を示す図である。メモリセルアレイＭＡは、図１に示すように、互いに交差する複数の第１の配線であるワード線ＷＬ（図１の場合、ＷＬ０、ＷＬ１）及び複数の第２の配線であるビット線ＢＬ（図１の場合、ＢＬ０、ＢＬ１）と、これらワード線ＷＬ及びビット線ＢＬの各交差部に接続された可変抵抗素子ＶＲを有するメモリセルＭＣとを備えている。

可変抵抗素子ＶＲは、例えば、電極／二元系や三元系等の金属酸化物／電極からなるＲｅＲＡＭを用いることができる。この可変抵抗素子ＶＲを用いたメモリセルは動作の違いから２つのタイプに大別することができる。

１つ目は、バイポーラ型のメモリセルＭＣである。これは、メモリセルＭＣに対して印加する電圧の極性を変えることで、可変抵抗素子ＶＲを高抵抗状態と低抵抗状態を遷移させるものであり、可変抵抗素子ＶＲとトランジスタによって構成される。

２つ目は、ユニポーラ型のメモリセルＭＣである。これは、メモリセルＭＣに対して印加する電圧の大きさと印加時間を制御することによって高抵抗状態と低抵抗状態とを遷移させるもので、図１に示すように、可変抵抗素子ＶＲとダイオードＤｉ等の整流素子によって構成される。

以上、２つのタイプのメモリセルＭＣのうち、ユニポーラ型のメモリセルＭＣは、半導体記憶装置の集積度に関し、バイポーラ型のメモリセルＭＣよりも望ましい。これは、ユニポーラ型の場合、ワード線ＷＬ及びビット線ＢＬの交差部に可変抵抗素子ＶＲとダイオードＤｉ等の整流素子とを積層してメモリセルＭＣを形成でき、１セル当たり４Ｆ^２の最小寸法でメモリセルアレイＭＡを実現できるためである。

また、図２に示すように複数のメモリセルアレイＭＡを積層して三次元構造にすることで、メモリセルアレイ部分の面積の増大を招くことなく更なる高集積化を図ることができる。

次に、ユニポーラ型のメモリセルＭＣに対するデータの書き込み動作及びメモリセルＭＣからのデータの読み出し動作について説明する。

データの書き込み動作には、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させるセット動作と、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させるリセット動作がある。

始めに、セット動作では、図３中の上段に示すように、可変抵抗素子ＶＲに電圧にして４Ｖ程度、電流にして数１００ｎＡ〜数１０ｎＡ程度（例えば、０．３μＡ未満）の電圧パルス（以下、「セットパルス」と呼ぶこともある）を数１０ｎｓ〜１μｓ程度の期間印加する。これによって、可変抵抗素子ＶＲは高抵抗状態から低抵抗状態へと遷移する。この要因は、可変抵抗素子ＶＲの物質によって様々であるが、例えば、高電圧が印加されることで可変抵抗素子ＶＲに内部の正電荷イオンの移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化するためと考えられる。

続いて、リセット動作では、図３中の中段に示すように、可変抵抗素子ＶＲに電圧にして３Ｖ程度、電流にして１μＡ〜１０μＡ程度（例えば、３μＡ未満）の電圧パルス（以下、「リセットパルス」と呼ぶこともある）を数μｓ程度の期間印加する。これによって、可変抵抗素子ＶＲは低抵抗状態から高抵抗状態へと遷移する。この要因は、例えば、電圧パルスの印加によって可変抵抗素子ＶＲの内部で発生したジュール熱によって、原子が熱拡散し元の熱平衡状態に変化するためと考えられる。

一方、読み出し動作では、図３中の下段に示すように、可変抵抗素子ＶＲに電圧にして２Ｖ程度の電圧パルスを印加し、抵抗素子を介して流れる電流をモニタすることによって、可変抵抗素子ＶＲが低抵抗状態か高抵抗状態かを判定する。

以下において、可変抵抗素子ＶＲが低抵抗状態であるメモリセルＭＣの状態を「セット状態」、可変抵抗素子ＶＲが高抵抗状態であるメモリセルＭＣの状態を「リセット状態」と呼ぶこともある。また、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移する方向を「セット方向」、逆に可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移する方向を「リセット方向」と呼ぶこともある。したがって、セット動作時においては、セット方向が「順方向」、リセット方向が「逆方向」となり、リセット動作時時においては、リセット方向が「順方向」、セット方向が「逆方向」となる。

次に、書き込み動作時のメモリセルＭＣのバイアス状態について説明する。

図４Ａは、書き込み動作時にワード線ＷＬ及びビット線ＢＬに印加される電圧の一例を示しており、図４Ｂは、図４Ａに示す各メモリセルＭＣのバイアス状態を示している。

ここでは、ワード線ＷＬ１を選択ワード線、ビット線ＢＬ２を選択ビット線、図４Ａの点線円で示すメモリセルＭＣを選択メモリセルとして、この選択メモリセルＭＣに書き込み動作を実行する場合について説明する。

図４Ａ、図４Ｂの例では、書き込み動作時、選択ワード線ＷＬ１に選択ワード線電圧ＶＳＳ（例えば、０Ｖ）、非選択ワード線ＷＬに非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）、選択ビット線ＢＬ２に書き込み動作に必要な書き込み電圧ＶＷＲ（セット動作の場合、例えば、４Ｖ）、非選択ビット線ＢＬに非選択ビット線電圧ＶＵＢ（例えば、０．８Ｖ）がそれぞれ印加される。

つまり、選択メモリセルＭＣには、図４Ｂ中の左に示すように、ダイオードＤｉの順方向のバイアス「ＶＷＲ−ＶＳＳ」が掛る。このバイアスが電圧パルスとして機能し、選択メモリセルＭＣの状態は遷移する。

一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬに接続された非選択メモリセルＭＣには、図４Ｂ中の中ほどに示すように、ダイオードＤｉの逆方向のバイアス「ＶＵＸ−ＶＵＢ」が掛る。そのため、可変抵抗素子ＶＲには、電圧パルスが印加されず、メモリセルＭＣの状態は遷移しない。

また、選択ビット線ＢＬ２及び非選択ワード線ＷＬに接続された非選択メモリセルＭＣ（以下、「半選択メモリセル」と呼ぶ）には、図４Ｂ中の右上に示すように、ダイオードＤｉの順方向のバイアス「ＶＷＲ−ＶＵＸ」が掛る。しかし、このバイアスは、書き込み動作には不十分なバイアスであり、半選択メモリセルＭＣの状態は遷移しない。

同様に、非選択ビット線ＢＬ及び選択ワード線ＷＬ１に接続された半選択メモリセルＭＣにも、図４Ｂ中の右下に示すように、ダイオードＤｉの順方向のバイアス「ＶＵＢ−ＶＳＳ」が掛るが、書き込み動作には不十分なバイアスであり、半選択メモリセルＭＣの状態は遷移しない。

このようなメモリセルＭＣのバイアス状態を作り出すことで、書き込み動作が実行できると考えられる。しかし、実際には、メモリセルＭＣの状態がうまく遷移しない場合がある。

すなわち、メモリセルＭＣがセット状態か否かを判定する閾値レベルより高いセル電流が流れる場合、メモリセルＭＣはセット状態となり、メモリセルＭＣがリセット状態か否かを判定する閾値レベルより低いセル電流が流れる場合、メモリセルＭＣはリセット状態となる。

しかし、セット状態のメモリセルＭＣにリセットパルスを印加し、リセット動作させようとしても、メモリセルＭＣの状態が、なかなかリセット状態に遷移しないばかりでなく、セット方向に遷移してしまう場合もある（以下において、リセット動作時にメモリセルＭＣの状態がセット方向に遷移することを「過セット動作」と呼ぶこともある）。

また、リセット状態のメモリセルＭＣにセットパルスを印加し、セット動作させようとしても、なかなかセット状態に遷移しないばかりでなく、リセット方向に遷移してしまう場合もある（以下において、セット動作時にメモリセルＭＣの状態がリセット方向に遷移することを「過リセット動作」と呼ぶこともある）。

特に、過セット動作、過リセット動作が進行し過ぎて、メモリセルＭＣの状態が危険領域に入った場合、これ以上のセット動作／リセット動作が困難になり、メモリセルＭＣが壊れてしまうおそれがある。

そこで、実施形態に係る半導体記憶装置では、過セット動作、過リセット動作を検知することで、メモリセルＭＣの状態が危険領域に入ることを防止する。

＜半導体記憶装置の構成＞
図５は、本実施形態に係る半導体記憶装置のブロック図である。

この半導体記憶装置は、図５中の点線で囲まれたメモリセルアレイコア部１００と、このメモリセルアレイコア部１００に用いる電圧を生成し、供給する電圧生成回路２００を備える。

メモリセルアレイコア部１００は、メモリセルアレイ１１０と、外部から供給されるアドレス信号（Ａｄｄｒｅｓｓ）及び制御信号（Ｃｏｎｔｒｏｌ）に基づいて所定のメモリセルＭＣを選択し、書き込み動作、読み出し動作を実行するロウ系制御回路１００Ｒ及びカラム系制御回路１００Ｃを有する。電圧生成回路２００は、ロウ系制御回路１００Ｒに用いる電圧を生成するロウ系電圧生成回路及びカラム系制御回路１００Ｃに用いる電圧を生成するカラム系電圧生成回路を有する。なお、ロウ系制御回路１００Ｒ及びカラム系制御回路１００Ｃは、書き込み動作時においてはデータ書き込み部として機能する。

先ず、ロウ系制御回路１００Ｒ及びロウ系電圧生成回路からなるロウ系回路について説明する。ここで、説明する例は、メインワード線ＭＷＬ、及びワード線ＷＬによってロウ方向のメモリセルＭＣを選択する階層ワード線方式の回路となる。

ロウ系制御回路１００Ｒには、ロウアドレスに基づいてメインワード線ＭＷＬを選択するメインロウデコーダ１２０、メインロウデコーダ１２０によって選択されたメインワード線ＭＷＬによって選択された複数のワード線ＷＬの中から所定のワード線ＷＬを選択する書き込み駆動線（ＷＤＲＶ）ドライバ１４０、メインロウデコーダ１２０及び書き込み駆動線ドライバ１４０の選択に基づいてワード線ＷＬに選択ワード線電圧ＶＳＳ或いは非選択ワード線電圧ＶＵＸを供給するロウドライバ１３０、並びに、その他のロウ系の制御に必要な回路からなるロウ系周辺回路１５０が含まれる。以下では、これら各構成について説明する。

始めに、メインロウデコーダ１２０について説明する。

図６は、メインロウデコーダ１２０の回路図である。メインロウデコーダ１２０はプリデコーダであり、入力されたロウアドレスに基づいて、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）の１つを選択する。メインロウデコーダ１２０は、図６に示す回路を、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘのそれぞれについて備えている。図６に示すように、１つのメインロウデコーダ１２０は、アドレス信号（Ａｄｄｒｅｓｓ）を入力とするＮＡＮＤゲートＧ１２１、このＮＡＮＤゲートＧ１２１の出力をレベルシフトするレベルシフタＬ／Ｓ、書き込み電圧ＶＷＲが供給されるＶＷＲ端子及び選択ワード線電圧ＶＳＳが供給されるＶＳＳ端子間に設けられたレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１２１、並びに、ＶＷＲ端子及びＶＳＳ端子間に設けられたインバータＩＶ１２１の出力を入力とするインバータＩＶ１２２によって構成される。ここで、インバータＩＶ１２１、ＩＶ１２２の出力は、それぞれメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されている。

このメインロウデコーダ１２０は、アドレス信号（Ａｄｄｒｅｓｓ）に基づいて所定のｘを選択し、選択メインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＳＳ、ＶＷＲを供給し、非選択メインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＷＲ、ＶＳＳを供給する。

続いて、ロウドライバ１３０について説明をする。

図７は、ロウドライバ１３０の回路図である。ロウドライバ１３０には２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか１対を入力とする。ロウドライバ１３０は、１つのメインロウデコーダ１２０に対して８つ備わっている。図７に示すように、ロウドライバ１３０は、書き込み駆動線ＷＤＲＶ＜７：０＞及びワード線ＷＬｘ＜７：０＞間に設けられ、それぞれメインワード線ＭＷＬｂｘ、ＭＷＬｘで制御される２つのトランジスタＱＰ１３１、ＱＮ１３１と、非選択ワード線電圧ＶＵＸが供給されるＶＵＸ線及びワード線ＷＬｘ＜７：０＞間に設けられたメインワード線ＭＷＬｘで制御されるトランジスタＱＰ１３２とを備える。

このロウドライバ１３０は、メインワード線ＭＷＬｘの選択／非選択の状態に応じて、書き込み駆動線ＷＤＲＶ＜７：０＞又はＶＵＸ線のいずれか一方とワード線ＷＬｘ＜７：０＞とを接続する。これによって、ワード線ＷＬｘ＜７：０＞には、電圧ＶＳＳ、ＶＵＸのいずれかが供給される。

続いて、書き込み駆動線ドライバ１４０について説明する。

図８は、書き込み駆動線ドライバ１４０の回路図である。書き込み駆動線ドライバ１４０はプリデコーダである。この書き込み駆動線回路１４０は、アドレス信号（Ａｄｄｒｅｓｓ）を入力とするＡＮＤゲートＧ１４１、このＡＮＤゲートＧ１４１の出力をレベルシフトするレベルシフタＬ／Ｓ、非選択ワード線電圧ＶＵＸが供給されるＶＵＸ端子及びＶＳＳ端子間に設けられたレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１４１によって構成される。このインバータＩＶ１４１の出力は、書き込み駆動線ＷＤＲＶに接続されている。

この書き込み駆動線回路１４０は、入力されたアドレス信号に対応する書き込み駆動線ＷＤＲＶ＜１２７：０＞に選択ワード線電圧ＶＳＳを供給し、その他の書き込み駆動線ＷＤＲＶ＜１２７：０＞に非選択ワード線電圧ＶＵＸを供給する。この書き込み駆動線ＷＤＲＶの電圧は、ロウドライバ１３０を介して、ワード線ＷＬｘに供給される。

続いて、メインロウデコーダ１２０に供給される書き込み電圧ＶＷＲを生成する書き込み電圧生成回路２１０について説明する。この書き込み電圧生成回路２１０は、電圧生成回路２００に含まれている。

図９は、書き込み電圧生成回路２１０の回路図である。書き込み電圧生成回路２１０は、外部電源電圧ＶＣＣが入力されるＶＣＣ端子及び書き込み電圧生成回路２１０で生成された書き込み電圧ＶＷＲが出力されるＶＷＲ端子の間に直列接続された３つのトランジスタＱＮ２１１〜ＱＮ２１３を有する。これら３つのトランジスタＱＮ２１１〜ＱＮ２１３は、それぞれＶＣＣ端子側をアノード、ＶＷＲ端子側をカソードとするダイオード接続となっている。また、書き込み電圧生成回路２１０は、一端が、トランジスタＱＮ２１１、ＱＮ２１２、及びＱＮ２１３のドレイン側に接続され、他端が共通に接続されたキャパシタＣ２１１、Ｃ２１２、及びリミッタ回路（Ｌｉｍｉｔｅｒ）を有する。

この書き込み電圧発生回路２１０は、外部電源電圧ＶＣＣから供給される電荷をキャパシタＣ２１１に蓄積し、さらに、この電荷と外部電源電圧ＶＣＣから供給される電荷とを重畳的にキャパシタＣ２１２に蓄積する。このキャパシタＣ２１２に蓄積された電荷を放電することで、外部電源電圧ＶＣＣよりも高い書き込み電圧ＶＷＲを得ることができる。なお、この書き込み電圧生成回路２１０の出力は、リミッタ回路によって書き込み電圧ＶＷＲ以上にならないように制限される。

続いて、書き込み駆動線ドライバ１４０に供給される非選択ワード線電圧ＶＵＸを生成する非選択ワード線電圧生成回路２２０について説明する。

図１０は、非選択ワード線電圧生成回路２２０の回路図である。非選択ワード線電圧生成回路２２０は、ＶＣＣ端子及びＶＳＳ端子間に直列接続されたＰＭＯＳトランジスタＱＰ２２１、可変抵抗Ｒ２２１及び固定抵抗Ｒ２２２を備える。また、抵抗Ｒ２２１及びＲ２２２の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力される演算増幅器ＯＰ２２１を備える。この演算増幅器ＯＰ２２１の出力がトランジスタＱＰ２２１のゲートに入力される。非選択ワード線電圧生成回路２２０には、以上によって定電圧回路が構成されており、この回路のトランジスタＱＰ２２１及び可変抵抗Ｒ２２１の接続ノードに非選択ワード線電圧ＶＵＸが生成される。

以上の構成によるロウ系回路によって、アドレス信号で選択されたワード線ＷＬｘにのみ選択ワード線電圧ＶＳＳが供給され、その他のワード線ＷＬには非選択ワード線電圧ＶＵＸが供給されることになる。

次に、カラム系制御回路１００Ｃ及びカラム系電圧生成回路からなるカラム系回路について説明する。

カラム系制御回路１００Ｃには、アドレス信号に基づいてカラム選択線ＣＳＬを選択するカラムデコーダ１６０、カラムデコーダ１６０によって選択されたカラム選択線ＣＳＬによってビット線ＢＬに書き込み電圧ＶＷＲ或いは非選択ビット線電圧ＶＵＢを供給するカラムドライバ１７０、このカラムドライバ１７０に書き込み動作に必要な電圧パルスを印加したり、メモリセルＭＣから読み出したデータを検知したりするセンスアンプ／書き込みバッファ１８０、並びに、その他のカラム系の制御に必要な回路からなるカラム系周辺回路１９０が含まれる。以下では、これら各構成について説明する。

始めに、カラムデコーダ１６０について説明する。

図１１は、カラムデコーダ１６０の回路図である。カラムデコーダ１６０は、カラムアドレスを入力し、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）の１つを選択する。なお、カラムデコーダ１６０は、図１１に示すような回路を、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのそれぞれについて有している。図１１に示すように、１つのカラムデコーダ１６０は、アドレス信号（Ａｄｄｒｅｓｓ）を入力とするＮＡＮＤゲートＧ１６１、このＮＡＮＤゲートＧ１６１の出力をレベルシフトするレベルシフタＬ／Ｓ、ＶＷＲ端子及びＶＳＳ端子間に設けられたレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１６１、並びに、ＶＷＲ端子及びＶＳＳ端子間に設けられたインバータＩＶ１６１の出力を入力とするインバータＩＶ１６２によって構成される。ここで、インバータＩＶ１６１、ＩＶ１６２の出力は、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙとなっている。

このカラムデコーダ１６０は、アドレス信号に基づいて所定のｙを選択し、選択したカラム選択線ＣＳＬｙ、ＣＳＬｂｙにそれぞれ電圧ＶＷＲ、ＶＳＳを供給し、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙにそれぞれ電圧ＶＳＳ、ＶＷＲを供給する。

続いて、カラムドライバ１７０について説明する。

図１２は、カラムドライバ１７０の回路図である。カラムドライバ１７０には１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか１対が入力される。カラムドライバ１７０は、１つのカラムデコーダ１６０に対して８つ設けられている。図１２に示すように、カラムドライバ１７０は、ローカルデータ線ＬＤＱ＜７：０＞及びビット線ＢＬｙ＜７：０＞間に設けられ、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙで制御される２つのトランジスタＱＰ１７１、ＱＮ１７１と、非選択ビット線電圧ＶＵＢが供給されるＶＵＢ端子及びビット線ＢＬｙ＜７：０＞間に設けられ、カラム選択線ＣＳＬｂｙで制御されるトランジスタＱＮ１７２とを備える。

このカラムドライバ１７０は、カラム選択線ＣＳＣｙの選択／非選択の状態に応じて、ローカルデータ線ＬＤＱ＜７：０＞／非選択ビット線電圧ＶＵＢの電源線とビット線ＢＬｙとを接続する。ここで、ローカルデータ線ＬＤＱ＜７：０＞の電圧は、センスアンプ／書き込みバッファ１８０から供給される書き込み電圧ＶＷＲ或いは非選択ビット線電圧ＶＵＢのいずれかとなる。これによって、ビット線ＢＬｙ＜７：０＞には、書き込み電圧ＶＷＲ、非選択ビット線電圧ＶＵＢのいずれかが供給される。

以上のカラムデコーダ１６０、カラムドライバ１７０によって、アドレス信号で選択されたビット線ＢＬｙにのみ書き込み電圧ＶＷＲが供給され、その他のビット線ＢＬｙには非選択ビット線電圧ＶＵＢが供給されることになる。

続いて、センスアンプ／書き込みバッファ１８０について説明する。

図１３は、センスアンプ／書き込みバッファ１８０の回路図である。センスアンプ／書き込みバッファ１８０は、大別して、センスアンプ１８１と、書き込みバッファ１８２とからなる。

センスアンプ１８１は、ローカルデータ線ＬＤＱ＜７：０＞に現れるメモリセルＭＣのデータをラッチ回路ＬＡＴ及びデータ入出力線Ｉ／Ｏ＜７：０＞に送信する回路である。

図１３のセンスアンプ１８１は、ローカルデータ線ＬＤＱ及びＶＳＳ端子間に設けられた制御信号ＢＬＤＩＳで制御されるＮＭＯＳトランジスタＱＮ１８１、ローカルデータ線ＬＤＱ及びセンスノードＮＳＥＮ間に設けられた制御信号ＢＬＣＬＡＭＰで制御されるＮＭＯＳトランジスタＱＮ１８２（クランプトランジスタ）、ＶＷＲ端子及びセンスノードＮＳＥＮ間に設けられた制御信号ＢＬＰＲＥｂで制御されるＰＭＯＳトランジスタＱＰ１８１、センスノードＮＳＥＮ及びＶＳＳ端子間に設けられたキャパシタＣ１８１、書き込み電圧ＶＷＲで駆動するセンスノードＮＳＥＮの電圧と基準電圧ＶＲＥＦＳＡとを比較する演算増幅器ＯＰ１８１、演算増幅器ＯＰ１８１の出力端子が入力端子に接続され、ラッチ回路ＬＡＴが出力端子に接続されたインバータＩＶ１８１からなる。

トランジスタＱＮ１８１は、制御信号ＢＬＤＩＳが“Ｈ”の場合にオンし、ローカルデータ線ＬＤＱの電圧を放電する。また、トランジスタＱＮ１８２は、センスノードＮＳＥＮとローカルデータ線ＬＤＱを接続するものであり、制御信号ＢＬＣＬＡＭＰによってローカルデータ線ＬＤＱの電圧を制限する。

トランジスタＱＰ１８１は、制御信号ＢＬＰＲＥｂが活性化（“Ｌ”）するとオンし、センスノードＮＳＥＮをプリチャージする役割を持つ。センスノードＮＳＥＮにチャージされた電荷は、トランジスタＱＮ１８２がオンすることによりローカルデータ線ＬＤＱを介してビット線ＢＬに放電されるが、その際、放電速度はメモリセルＭＣの抵抗値によって決まる。よって、演算増幅器ＯＰ１８１は、このセンスノードＮＳＥＮの電位と基準電圧ＶＲＥＦＳＡを比較して選択メモリセルＭＣのデータを判定する。

インバータＩＶ１８１は、電源Ｖ０端子と接地端子ＶＳＳ間に直列接続されたＰＭＯＳトランジスタＱＰ１８３及びＮＭＯＳトランジスタＱＮ１８３からなる。このインバータＩＶ１８１は、制御信号ＲＥ＝“Ｈ”（ＲＥｂ＝“Ｌ”）の時に活性化し、演算増幅器ＯＰ１８１の出力をデータラッチＬＡＴに送信する。

書き込みバッファ１８２は、メモリセルＭＣにリセットパルスを供給すると共に、リセット動作時のメモリセルＭＣの状態を検知するリセット動作用書き込みバッファ１８３と、メモリセルＭＣにセットパルスを供給すると共に、セット動作時のメモリセルＭＣの状態を検知するセット動作用書き込みバッファ回路１８４とを有する。これらリセット動作用書き込みバッファ１８３及びセット動作用書き込みバッファ１８４については、後で詳述する。

続いて、カラムドライバ１７０に供給する非選択ビット線電圧ＶＵＢを生成する非選択ビット線電圧生成回路２３０について説明する。

図１４は、非選択ビット線電圧生成回路２３０の回路図である。非選択ビット線電圧生成回路２３０は、ＶＣＣ端子及びＶＳＳ端子間に直列接続されたＰＭＯＳトランジスタＱＰ２３１、可変抵抗Ｒ２３１及び固定抵抗Ｒ２３２を備える。また、抵抗Ｒ２３１及びＲ２３２の接続ノードの電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力される演算増幅器ＯＰ２３１を備える。この演算増幅器ＯＰ２３１の出力がトランジスタＱＰ２３１のゲートに入力される。非選択ビット線電圧生成回路２３０には、以上によって定電圧回路が構成されており、この回路のトランジスタＱＰ２３１及び可変抵抗Ｒ２３１の接続ノードに非選択ワード線電圧ＶＵＢが生成される。

＜書き込みバッファ＞
次に、書き込みバッファ１８２について説明するが、その前に、比較例となる書き込みバッファ３８２について説明する。

比較例に係る書き込みバッファ３８２は、セット動作／リセット動作時のメモリセルＭＣの逆方向への状態遷移を検知する機能を持つ。

図２１は、比較例に係る書き込みバッファ３８２のリセット動作時の逆方向動作検知機能の概念図である。

比較例の場合、セットレベルよりも上にある危険領域の手前に、全てのメモリセルＭＣ共通の逆方向検知レベルを設定している。そのため、セット状態のメモリセルＭＣにリセットパルスを印加し、仮にメモリセルＭＣの状態がセット方向に遷移した場合であっても、危険領域に入る手前でメモリセルＭＣが過セット動作していることを検知でき、リセットパルスの印加停止等の処理を行うことができる。

図２２は、比較例に係る書き込みバッファ３８２のセット動作時の逆方向動作検知の概念図である。

この場合も同様に、リセットレベルよりも下にある危険領域の手前に、全てのメモリセルＭＣ共通の逆方向検知レベルを設定している。そのため、セットパルス印加によってメモリセルＭＣが過リセット動作した場合であっても、危険領域に入る手前で検知でき、セットパルスの印加停止等の処理を行うことができる。

図２３は、図２１に示す逆方向動作検知機能を実現する比較例に係るリセット動作用書き込みバッファ３８３の回路図である。なお、ここでは、リセット動作用書き込みバッファ３８３についてのみ説明するが、セット動作用書き込みバッファについても、リセット動作用書き込みバッファ３８３と同様の構成によって実現できる。

リセット動作用書き込みバッファ３８３は、ビット線ＢＬに対してリセット動作に必要なリセット電圧を供給するリセット電圧供給回路３８３ａ、セット状態のメモリセルＭＣがリセット状態に遷移したことを検知する順方向動作検知回路３８３ｂ、及びセット状態のメモリセルＭＣがセット方向に遷移したことを検知する逆方向動作検知回路３８３ｃからなる。

リセット電圧供給回路３８３ａは、所定の電圧ＶＳＥＬが供給されるＶＳＥＬ端子及びノードＮ１８１間に直列接続されたトランジスタＱＰ１８４、ＱＰ１８５と、ＶＳＥＬ端子及び接地線間に直列接続されたトランジスタＱＰ１８６、ＱＰ１８７、ＱＮ１８５とを有する。

トランジスタＱＰ１８４、ＱＰ１８６のゲートには、演算増幅器ＯＰ１８２の出力端子が接続されている。演算増幅器ＯＰ１８２は、リセット電圧の基準となる電圧ＶＲＥＳＥＴと、ノードＮ１８１の電圧との差に応じてトランジスタＱＰ１８４、ＱＰ１８６を制御する。これによって、リセット電圧供給回路３８３ａは、リセット電圧を安定的にカラムデコーダ１６０を介してビット線ＢＬに供給することができる。

トランジスタＱＰ１８５及びＱＰ１８７は、トランジスタＱＰ１８５側を入力とし、トランジスタＱＰ１８７側を出力とするカレントミラー回路ＣＭ１８１を構成する。カレントミラー回路ＣＭ１８１の入力は、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌになる。

順方向動作検知回路３８３ｂは、所定の電圧Ｖ１が供給されるＶ１端子及び接地線間に、直列接続されたトランジスタＱＰ１８８及びＱＮ１８６と、同じく直列接続されたトランジスタＱＰ１８９及びＱＮ１８７とを有する。また、トランジスタＱＰ１８８及びＱＮ１８６間にあるノードＮ１８２が非反転入力端子に接続され、トランジスタＱＰ１８９及びＱＮ１８７間にあるノードＮ１８３が反転入力端子に接続された演算増幅器ＯＰ１８３を有する。演算増幅器ＯＰ１８３の出力は、メモリセルＭＣが正常にセット状態に遷移したことを示すフラグＦＬＧ＿ＲＳＴになる。

トランジスタＱＮ１８６は、リセット電圧供給回路３８３ａのトランジスタＱＮ１８５と共に、トランジスタＱＮ１８５側を入力とし、トランジスタＱＮ１８６側を出力とするカレントミラー回路ＣＭ１８２を構成する。これによって、カレントミラー回路ＣＭ１８１を介してセル電流Ｉｃｅｌｌが順方向動作検知回路３８３ｂに流れる。

トランジスタＱＮ１８７は、ゲートに基準電圧ＩＲＥＦ＿ＲＳＴが供給されることによって、基準電流Ｉ＿ｒｓｔｗｄの電流源として働く。この基準電流Ｉ＿ｒｓｔｗｄは、リセット状態のメモリセルＭＣに流れるセル電流Ｉｃｅｌｌ以上の大きさの電流であり、セット状態のメモリセルＭＣが正常にリセット状態に遷移したことの基準となる電流である。

トランジスタＱＰ１８８及びＱＰ１８９は、トランジスタＱＰ１８９側を入力とし、トランジスタＱＰ１８８側を出力とするカレントミラー回路ＣＭ１８３を構成する。これによって、ノードＮ１８２は、基準電流Ｉ＿ｒｓｔｗｄとセル電流Ｉｃｅｌｌの大小関係によって決まる電圧値となる。その結果、演算増幅器ＯＰ１８３の出力であるフラグＦＬＧ＿ＲＳＴは、Ｉ＿ｒｓｔｗｄ＞Ｉｃｅｌｌを条件として“Ｈ”になる。

逆方向動作検知回路３８３ｃは、Ｖ１端子及び接地線間に、直列接続されたトランジスタＱＰ１８Ａ及びＱＮ１８８と、同じく直列接続されたトランジスタＱＰ１８Ｂ及びＱＮ１８９とを有する。また、トランジスタＱＰ１８Ａ及びＱＮ１８８間にあるノードＮ１８４が非反転入力端子に接続され、トランジスタＱＰ１８Ｂ及びＱＮ１８９間にあるノードＮ１８５が反転入力端子に接続された演算増幅器ＯＰ３８４を有する。演算増幅器ＯＰ３８４の出力は、メモリセルＭＣの状態がセット方向に遷移したことを示すフラグＦＬＧ＿ＯＶＥＲＳＥＴになる。

トランジスタＱＮ１８８は、リセット電圧供給回路３８３ａのトランジスタＱＮ１８５と共に、トランジスタＱＮ１８５側を入力とし、トランジスタＱＮ１８８側を出力とするカレントミラー回路ＣＭ１８４を構成する。これによって、カレントミラー回路ＣＭ１８１を介してセル電流Ｉｃｅｌｌが逆方向動作検知回路３８３ｃに流れる。

トランジスタＱＮ１８９は、ゲートに基準電圧ＩＲＥＦ＿ＬＩＭＩＴが供給されることにより、基準電流Ｉ＿ｓｅｔｗｄの電流源として働く。この基準電流Ｉ＿ｓｅｔｗｄは、メモリセルＭＣの状態が逆方向検知レベルまで遷移した場合のセル電流Ｉｃｅｌｌであり、セット状態のメモリセルＭＣが過セット動作していることの基準となる電流である。

トランジスタＱＰ１８Ａ及びＱＰ１８Ｂは、トランジスタＱＰ１８Ｂ側を入力とし、トランジスタＱＰ１８Ａ側を出力とするカレントミラー回路ＣＭ１８５を構成する。これによって、ノードＮ１８４は、基準電流Ｉ＿ｓｅｔｗｄとセル電流Ｉｃｅｌｌの大小関係によって決まる電圧値となる。その結果、演算増幅器ＯＰ１８３の出力であるフラグＦＬＧ＿ＯＶＥＲＳＥＴは、Ｉ＿ｓｅｔｗｄ＜Ｉｃｅｌｌを条件として“Ｈ”になる。

図２４は、このリセット動作用書き込みバッファ３８３を備える比較例に係る半導体記憶装置のリセット動作時の動作波形である。

リセット動作前、予め、選択ワード線ＷＬには非選択ワード線電圧ＶＵＸが印加されている。

始めに、タイミングｔ３０１で、選択ビット線ＢＬに書き込み電圧ＶＷＲが印加される。

続いて、タイミングｔ３０２で、選択ワード線ＷＬの電圧が非選択ワード線電圧ＶＵＸから選択ワード線電圧ＶＳＳに降圧される。これによって、選択メモリセルＭＣには、ＶＷＲ−ＶＳＳの順方向バイアスが生じる。リセット電圧供給回路３８３ａは、ノードＮ１８１を一定の電圧に制御しながら、選択ビット線ＢＬに流れるセル電流Ｉｃｅｌｌを取り込む。

続いて、タイミングｔ３０３において、セット状態の選択メモリセルＭＣの状態が遷移し始める。

例えば、選択メモリセルＭＣの状態が正常にリセット方向に遷移した場合、セル電流Ｉｃｅｌｌは、やがて基準電流Ｉ＿ｒｓｔｗｄよりも低くなり、順方向動作検知回路３８３ｂのフラグＦＬＧ＿ＲＳＴは“Ｈ”になる。これは、選択メモリセルＭＣがリセット状態に遷移したことを意味する。

一方、選択メモリセルＭＣの状態がリセット方向に遷移した場合、セル電流Ｉｃｅｌｌは、やがて基準電流Ｉ＿ｓｅｔｗｄよりも高くなり、逆方向動作検知回路３８３ｃのフラグＦＬＧ＿ＯＶＥＲＳＥＴが“Ｈ”になる（タイミングｔ３０４）。これは、選択メモリセルＭＣが過セット動作したことを意味する。この場合、選択ビット線ＢＬは、センスアンプＱＮ１８１によって放電されてリセットパルスの印加が中断される。

以上のように、比較例に係るリセット動作用書き込みバッファ３８３を用いることで、セット状態のメモリセルＭＣが過セット動作によって危険領域に入ることを防止することができる。

しかしながら、同じセット状態のメモリセルＭＣであっても、可変抵抗素子の抵抗値にはバラツキがある。そのため、比較例のように、全てのメモリセルＭＣに対して共通の逆方向検知レベルを用いると、同じだけ逆方向に状態遷移しても、メモリセルＭＣ毎に検知ができたりできなかったりする場合が生じる。

そこで、本実施形態では、メモリセルＭＣ毎に適切な逆方向検知レベルを用いて逆方向動作の検知を行う。

具体的には、電圧パルスの印加前のセル電流Ｉｃｅｌｌを初期セル電流Ｉｃｅｌｌ０として予め記憶し（以下、「ストア動作」と呼ぶ）、この初期セル電流Ｉｃｅｌｌ０のＭ倍（Ｍは正の実数）の電流を基準電流Ｉ＿ｓｅｔｗｄ、Ｉ＿ｒｓｔｗｄとして用いる。この場合、比較例に比べて以下のような有利な点がある。

例えば、図１５に示すように、初期セル電流Ｉｃｅｌｌ０にバラツキがあるメモリセルＭＣ１、ＭＣ２が過セット動作した場合について考える。

比較例の場合、メモリセルＭＣ１、ＭＣ２に共通の逆方向検知レベルを用いる
ため、過セット動作によって状態が逆方向検知レベルに達したメモリセルＭＣ２については逆方向動作の検知が可能であるが、図１５中の点線円で示すように、メモリセルＭＣ１については過セット動作しているにも拘わらず状態が逆方向検知レベルに達していないため過セット動作を検知することができない。

一方、本実施形態の場合、各メモリセルＭＣ１、ＭＣ２の初期セル電流Ｉｃｅｌｌ０（１）、Ｉｃｅｌｌ０（２）のＭ倍（例えば、１．１倍）の電流を基準電流Ｉ＿ｓｅｔｗｄ（１）、Ｉ＿ｓｅｔｗｄ（２）（逆方向検知レベル）として用いるため、メモリセルＭＣ１、ＭＣ２のバラツキに依らず過セット動作を検知することができる。

また、図１６に示すように、初期セル電流Ｉｃｅｌｌ０にバラツキがあるメモリセルＭＣ１、ＭＣ２が過リセット動作した場合について考える。

この場合も、図１６に示す場合と同様、図中の点線円で示すように、比較例では、検知できなかったメモリセルＭＣ１の過リセット動作も、本実施形態によれば、初期セル電流Ｉｃｅｌｌ０（１）のＭ倍（例えば０．９倍）の電流を基準電流Ｉ＿ｒｓｔｗｄ（１）（逆方向検知レベル）とすることで検知することができる。

以上のように、本実施形態のように各メモリセルＭＣの初期セル電流に基づいて逆方向検知レベルを設定することで、メモリセルＭＣの初期状態のバラツキに依らず逆方向動作の検知が可能になる。また、上記の定数Ｍを１に近づけることで、逆方向動作の検知を迅速に行うことができ、電圧パルスの供給を即座に中止することが可能にある。

次に、このような逆方向動作検知を実現する本実施形態に係る書き込みバッファ１８２について説明する。

図１７は、本実施形態に係るリセット動作用書き込みバッファ１８３の回路図である。なお、図２３の比較例に係るリセット動作用書き込みバッファ３８３と同じ構成については、同じ符号を付している。

リセット動作用書き込みバッファ１８３は、リセット動作に必要なリセット電圧を供給するリセット電圧供給回路１８３ａ、セット状態のメモリセルＭＣがリセット状態に遷移したことを検知する順方向動作検知回路１８３ｂ、及びセット状態のメモリセルＭＣが過セット動作したことを検知する逆方向動作検知回路１８３ｃからなる。なお、これら順方向動作検知回路１８３ｂ及び逆方向動作検知回路１８３ｃは、検知部を構成するものである。

このうち、リセット電圧供給回路１８３ａ、順方向動作検知回路１８３ｂについては、それぞれ比較例に係るリセット動作用書き込みバッファ３８３のリセット電圧供給回路３８３ａ、順方向動作検知回路３８３ｂと同じ構成となっている。

逆方向動作検知回路１８３ｃは、比較例に係る逆方向動作検知回路３８３の構成に対し、更に、初期セル電流記憶回路１８３ｄを有する。

初期セル電流記憶回路１８３ｄは、Ｖ１端子及び接地線間に直列接続されたトランジスタＱＰ１８Ｃ及びＱＮ１８Ａと、同様に直列接続されたトランジスタＱＰ１８Ｄ及びＱＮ１８Ｂとを有する。トランジスタＱＮ１８Ａは、トランジスタＱＮ１８９と共に、トランジスタＱＮ１８９側を入力とし、トランジスタＱＮ１８Ａ側を出力とするカレントミラー回路ＣＭ１８６を構成する。トランジスタＱＰ１８Ｃ及びＱＰ１８Ｄは、トランジスタＱＰ１８Ｄ側を入力とし、トランジスタＱＰ１８Ｃ側を出力とするカレントミラー回路ＣＭ１８７を構成する。トランジスタＱＮ１８Ｂは、スイッチＳＷ１８１を介してトランジスタＱＮ１８Ａとゲートを共通接続し、トランジスタＱＮ１８９と共にカレントミラー回路を構成する。但し、トランジスタＱＮ１８９とトランジスタＱＮ１８Ｂとはミラー比が１：Ｍ（Ｍは例えば１．１）となっており、トランジスタＱＮ１８Ｂには、Ｍ×Ｉｃｅｌｌが流れるようになっている。

また、初期セル電流記憶回路１８３ｄは、トランジスタＱＮ１８Ｂのゲート及びスイッチＳＷ１８１の接続点と接地線との間に設けられた初期セル電流の記憶に用いるキャパシタＣ１８２を有する。

なお、逆方向動作検知回路１８３ｃは、比較例に係る逆方向動作検知回路３８３ｃの演算増幅器ＯＰ３８４に替えて、ノードＮ１８４が非反転入力端子に接続され、トランジスタＱＰ１８Ｃ及びトランジスタＱＮ１８Ａ間にあるノードＮ１８６に反転入力端子が接続された演算増幅器ＯＰ１８４を有する。この演算増幅器ＯＰ１８４の出力は、メモリセルＭＣが過セット動作したことを示すフラグＦＬＧ＿ＯＶＥＲＳＥＴとなる。

次に、リセット動作用書き込みバッファ１８３を用いた半導体記憶装置のリセット動作について説明する。

図１８は、本実施形態に係る半導体記憶装置のリセット動作のフローチャートであり、図１９は、リセット動作時の動作波形図である。

始めに、ステップｓ１０１において、ストア動作を行う。このストア動作は、（Ｉ）リセットパルスの印加直後の初期セル電流Ｉｃｅｌｌ０が流れている時のノードＮ１８５の電圧をスイッチＳＷ１８１を介してキャパシタＣ１８２にサンプリングする、（ＩＩ）直前のリセットパルス印加サイクルにおける最終セル電流Ｉｃｅｌｌが流れている時のノードＮ１８５の電圧を次のリセットパルス印加サイクルにおける初期セル電流Ｉｃｅｌｌ０としてスイッチＳＷ１８１を介してキャパシタＣ１８２にサンプリングする、という２つの動作が考えられる。サンプリングが終了したら、スイッチＳＷ１８１はオフにする。これによって、トランジスタＱＰ１８Ｄ及びＱＮ１８Ｂには、Ｍ×Ｉｃｅｌｌ０で示す電流が流れる。

続いて、ステップｓ１０２において、メモリセルＭＣに対してリセットパルスを印加すると共に、順方向動作検知回路１８３ｃ、及び逆方向動作検知回路１８３ｄでメモリセルＭＣの状態検知を実行する。リセットパルスは、予め、全てのワード線ＷＬを非選択ワード線電圧ＶＵＸに昇圧させた上で（図１９中のタイミングｔ１０１）、選択ビット線ＢＬを書き込み電圧ＶＷＲに昇圧し、選択ワード線ＷＬのみを選択ワード線電圧ＶＳＳに降圧することで印加される（図１９中のタイミングｔ１０２）。

また、逆方向動作検知の際は、スイッチＳＷ１８１はオフにしておく。この場合、トランジスタＱＮ１８Ｂのゲートには、キャパシタＣ１８２に蓄積された電荷、つまり、初期セル電流Ｉｃｅｌｌ０に応じた電圧が印加される。その結果、トランジスタＱＮ１８Ｂには、初期セル電流Ｉｃｅｌｌ０に応じた基準電流Ｉ＿ｓｅｔｗｄが流れる。ここで、基準電流は、Ｉ＿ｓｅｔｗｄ＝Ｍ×Ｉｃｅｌｌ０となる。定数Ｍは、トランジスタＱＮ１８９及びＱＮ１８Ｂのゲート幅、ゲート長によって設定することができる。この基準電流Ｉ＿ｓｅｔｗｄは、カレントミラーＣＭ１８７を介してトランジスタＱＰ１８Ｃに流れる。また、トランジスタＱＮ１８Ａには、カレントミラー回路ＣＭ１８１、及びＣＭ１８４〜ＣＭ１８６を介してセル電流Ｉｃｅｌｌが流れる。

続いて、ステップｓ１０３（図１９中のタイミングｔ１０３）において、メモリセルＭＣがセット方向に遷移し、基準電流Ｉ＿ｓｅｔｗｄ（＝Ｍ×Ｉｃｅｌｌ０）を超えた場合（図１９中のタイミングｔ１０４）、フラグＦＬＧ＿ＯＶＥＲＳＥＴが“Ｈ”になる。これは、メモリセルＭＣが過セット動作していることを意味する。したがって、直ちにリセットパルスの印加を停止する（ステップｓ１０６）。

但し、上記（ＩＩ）の場合、リセットパルスの印加停止（ステップｓ１０６）に先立ち、ステップｓ１０４において、ストア動作を実行し、初期セル電流Ｉｃｅｌｌ０を現在のセル電流Ｉｃｅｌｌに更新しておく。これによって、次のリセットパルス印加の際、最適な逆方向検知レベルを用いて過セット動作を検知することができる。

なお、セル電流Ｉｃｅｌｌがこの時点で既に危険領域に入っている場合、あるいは近い場合などには、次のリセットパルス印加をせずにリセット動作を中止しても良い。

また、メモリセルＭＣの状態が次第にリセット方向に遷移し、セル電流Ｉｃｅｌｌが基準電流Ｉ＿ｒｓｔｗｄよりも低下した場合、フラグＦＬＧ＿ＲＳＴが“Ｈ”になる。これは、メモリセルＭＣが正常にリセット状態に遷移したことを意味するため、リセットパルスの印加を停止する（ステップｓ１０６）。

また、フラグＦＬＧ＿ＲＳＴ及びＦＬＧ＿ＯＶＥＲＳＥＴがいずれも“Ｈ”にならなかった場合、所定のリセットパルスの印加時間が経過したかを判断し（ステップｓ１０５）、経過していない場合、ステップｓ１０２、ｓ１０３の処理を繰り返す。一方、所定のリセットパルスの印加時間が経過した場合、リセットパルスの印加を一旦停止する（ステップｓ１０６）。

続いて、ステップｓ１０７において、メモリセルＭＣに対してベリファイ動作を実行する。

最後に、ステップｓ１０８において、ステップｓ１０７におけるベリファイ結果を参照し、メモリセルＭＣに正常にデータが書き込まれていれば、リセット動作を終了する。一方、メモリセルＭＣにデータが書き込まれていなかった場合、ステップｓ１０２に戻り、以上の処理を繰り返し実行する。

次に、セット動作用書き込みバッファ１８４について説明する。

図２０は、セット動作用書き込みバッファ１８４の回路図である。なお、図１７に示すリセット動作用書き込みバッファ１８３と同じ構成については、同じ符号を付している。

セット動作用書き込みバッファ１８４は、セット動作に必要なセット電圧を供給するセット電圧供給回路１８４ａ、リセット状態のメモリセルＭＣがセット状態に遷移したことを検知する順方向動作検知回路１８４ｂ、及びリセット状態のメモリセルＭＣが過リセット動作したことを検知する逆方向動作検知回路１８４ｃからなる。

セット電圧供給回路１８４ａは、演算増幅器ＯＰ１８２´（リセット動作用書き込みバッファ１８３の演算増幅器ＯＰ１８２に相当）の反転入力端子にセット電圧の基準となる基準電圧ＶＳＥＴが入力されている点を除き、リセット電圧供給回路１８３ａと同様である。

順方向動作検知回路１８４ｂは、演算増幅器ＯＰ１８３´（リセット動作用書き込みバッファ１８３の演算増幅器ＯＰ１８３に相当）の非反転入力端子にノードＮ１８３が接続され、反転入力端子にノードＮ１８２が接続されている点と、トランジスタＱＮ１８７にセットレベルの基準電流Ｉ＿ｓｅｔｗｄが流れるように、トランジスタＱＮ１８７のゲートに所定の基準電圧ＩＲＥＦ＿ＳＥＴが印加されている点を除き、順方向動作検知回路１８３ｂと同様である。この回路構成によって、演算増幅器ＯＰ１８３´の出力は、リセット状態のメモリセルＭＣがセット状態に遷移したことを示すフラグＦＬＧ＿ＳＥＴとなる。

逆方向動作検知回路１８４ｃは、演算増幅器ＯＰ１８４´（リセット動作用書き込みバッファ１８３の演算増幅器ＯＰ１８４に相当）の非反転入力端子にノードＮ１８６が接続され、反転入力端子にノードＮ１８４が接続されている点と、トランジスタＱＮ１８Ｂ´（セット動作用書き込みバッファ１８３のトランジスタＱＮ１８Ｂに相当）に逆方向検知レベルの基準電流Ｉ＿ｒｓｔｗｄが流れるような定数Ｍを設定する点を除き、逆方向動作検知回路１８３ｃと同様である。この回路構成によって、演算増幅器ＯＰ１８４´の出力は、リセット状態のメモリセルＭＣが過リセット動作したことを示すフラグＦＬＧ＿ＯＶＥＲＲＳＴとなる。

以上のようなセット動作用書き込みバッファ１８４によって、セル電流ＩｃｅｌｌがＭ×Ｉｃｅｌｌ０よりも低下した時点で、メモリセルＭＣの過リセット動作を検知することができる。

以上、本実施形態によれば、メモリセルＭＣの初期セル電流に基づいて逆方向検レベルが設定されるため、過セット動作、過リセット動作時のメモリセルＭＣの制御をメモリセルＭＣ毎に最適に行うことが可能である。その結果、メモリセルＭＣの状態のバラツキに依らず、逆方向動作の検知を即座に行うことができるため、メモリセルＭＣの信頼性を向上させることができる。また、メモリセルＭＣの逆方向動作の長期化を抑制することができるため、書き込み動作に伴う処理時間の短縮を図ることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

１００・・・メモリセルアレイコア部、１１０・・・メモリセルアレイ、１２０・・・メインロウデコーダ、１３０・・・ロウドライバ、１４０・・・書き込み駆動線ドライバ、１５０・・・ロウ系周辺回路、１６０・・・カラムデコーダ、１７０・・・カラムドライバ、１８０・・・センスアンプ／書き込みバッファ、１８１・・・センスアンプ、１８２・・・書き込みバッファ、１８３・・・リセット動作用書き込みバッファ、１８４・・・セット動作用書き込みバッファ、１９０・・・カラム系周辺回路、２００・・・電圧生成回路、２１０・・・書き込み電圧生成回路、２２０・・・非選択ワード線電圧生成回路、２３０・・・非選択ビット線電圧生成回路。

Claims (5)

1. 第１の配線、前記第１の配線に交差する第２の配線、並びに、前記第１及び第２の配線の交差部に設けられた可変抵抗素子からなるメモリセルを有するメモリセルアレイと、
   前記第１及び第２の配線を介して前記メモリセルに対してデータのセット及び／又はリセットに必要な電圧パルスを印加するデータ書き込み部と、
   データのセット及び／又はリセット時に前記電圧パルスの印加によって前記メモリセルに流れるセル電流とこのセル電流の初期値から生成された基準電流とを比較し、比較結果に応じて前記データ書き込み部を制御する検知部と
   を備え、
   前記データ書き込み部は、前記メモリセルに対して、データのセット及び／又はリセットが行われるまで繰り返して前記電圧パルスを印加し、
   所定の前記電圧パルス印加時に用いる前記基準電流は、この電圧パルス印加直前の電圧パルス印加時に前記メモリセルに流れるセル電流から生成される
   ことを特徴とする半導体記憶装置。
2. 前記検知部は、前記セル電流と前記基準電流との比較結果に応じて、前記データ書き込み部からの前記電圧パルスの印加を制限する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記検知部は、
   前記メモリセルに繋がる電流経路を入力とするカレントミラー回路からなるセル電流入力部と、
   前記セル電流入力部から入力された前記セル電流の初期値を記憶する電流記憶回路と、
   前記セル電流入力部から入力された前記セル電流と前記電流記憶回路で記憶されているセル電流の初期値に応じた前記基準電流とを比較する電流比較回路と
   を有することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記セル電流記憶回路は、前記セル電流の初期値として前記セル電流を流す前記カレントミラー回路のゲート電圧を保持するキャパシタを有する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記検知部は、
   前記データのセット時において、前記セル電流よりも前記基準電流が多いとの前記比較結果を得た場合、前記電圧パルスの印加を制限し、
   前記データのリセット時において、前記セル電流よりも前記基準電流が少ないとの前記比較結果を得た場合、前記電圧パルスの印加を制限する
   ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
   

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