JP2019164874A - 記憶装置 - Google Patents

Abstract

【課題】 抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子１１と、抵抗変化記憶素子に直列に接続された第１の整流素子１２とを含む第１の回路１０と、電流源２１と、電流源に直列に接続された第２の整流素子２２とを含み、第１の回路に対してミラー関係を構成する第２の回路２０とを備える。【選択図】図１

Description

本発明の実施形態は、記憶装置に関する。

半導体基板上にＭＯＳトランジスタ、ダイオード及び相変化記憶素子等の抵抗変化記憶素子等が集積化された記憶装置（半導体集積回路装置）が提案されている。抵抗変化記憶素子は、印加電圧の立ち下り速度（低立ち下り速度及び高立ち下り速度）に応じて低抵抗状態及び高抵抗状態を設定することが可能である。

しかしながら、上述した抵抗変化記憶素子を用いた記憶装置では、低立ち下り速度において適切な立ち下り電圧制御を行うことが必ずしも容易ではない。特に、選択素子としてダイオード等の整流素子を用いた場合の制御は、従来より提案されてこなかった。

したがって、特に選択素子としてダイオード等の整流素子を用いた場合の抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置が望まれている。

米国特許第９４９６０３５号明細書

抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置を提供する。

実施形態に係る記憶装置は、印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された第１の整流素子とを含む第１の回路と、電流源と、前記電流源に直列に接続された第２の整流素子とを含み、前記第１の回路に対してミラー関係を構成する第２の回路と、を備える。

第１の実施形態に係る記憶装置の構成を示した回路図である。 第１の実施形態に係る記憶装置における抵抗変化記憶素子の抵抗状態を設定するときの印加電圧を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域の構成を示した回路図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第１の位置関係の第１の例を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第１の位置関係の第２の例を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第１の位置関係の第３の例を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第１の位置関係の第４の例を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第２の位置関係の第１の例を模式的に示した図である。 第１の実施形態に係る記憶装置におけるメモリセルアレイ領域及び周辺回路領域の第２の位置関係の第２の例を模式的に示した図である。 第１の実施形態に係る記憶装置における抵抗変化記憶素子を低抵抗状態に設定するときの動作を示したタイミング図である。 第２の実施形態に係る記憶装置の構成を示した回路図である。 第３の実施形態に係る記憶装置の構成を示した回路図である。 第３の実施形態に係る記憶装置における抵抗変化記憶素子を低抵抗状態に設定するときの動作を示したタイミング図である。

以下、図面を参照して実施形態を説明する。

（実施形態１）
図１は、第１の実施形態に係る記憶装置の構成を示した回路図である。

図１に示した記憶装置は、第１の回路１０と、第２の回路２０とを備えている。第１の回路１０は第２の回路２０に対してミラー関係になっている（第１の回路１０のｃ点の電位が第２の回路２０のｂ点の電位と一致するように、演算増幅器２５を通してトランジスタ２６が制御される）。また、第１の回路１０及び第２の回路２０は、同一の半導体基板上に形成されている。

第１の回路１０は、抵抗変化記憶素子１１と、抵抗変化記憶素子１１に直列に接続された第１の整流素子１２とを含んでいる。

抵抗変化記憶素子１１は、印加電圧の立ち下り速度に応じて低抵抗状態及び高抵抗状態（低抵抗状態の抵抗よりも高い抵抗を有する抵抗状態）の一方を選択的に設定することが可能な素子である。例えば、抵抗変化記憶素子１１には、ＰＣＭ（phase change memory）素子やｉＰＣＭ（interfacial phase change memory）素子を用いる。具体的には、抵抗変化記憶素子１１は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する場合もある。

図１において、特に注意すべきことは、第１の整流素子１２と第２の整流素子２２との組み合わせである。すなわち、第１の整流素子１２及び第２の整流素子２２が共にダイオードである場合、第１の整流素子１２及び第２の整流素子２２が共にＯＴＳ（Ovonic Threshold Switch）である場合、第１の整流素子１２がＯＴＳで第２の整流素子２２がダイオードである場合の、３通りがある。第１の回路１０のメモリセルアレイが３次元構成の場合に、第２の回路２０の周辺回路も３次元構成にすることが困難な場合もある。そのような場合には、第１の回路（３次元構成）１０をＯＴＳで形成し、第２の回路（２次元構成）２０をダイオードで形成する。

図２は、抵抗変化記憶素子１１の抵抗状態を設定するときの印加電圧を模式的に示した図である。図２（ａ）は高抵抗状態を設定するときの印加電圧を示した図であり、図２（ｂ）は低抵抗状態を設定するときの印加電圧を示した図である。高抵抗状態を設定するときには、図２（ａ）に示すように、抵抗変化記憶素子１１に電圧を印加して（電流を流して）抵抗変化記憶素子１１を高温にした後、印加電圧を急激に下げる。これにより、抵抗変化記憶素子１１は急冷されるため、抵抗変化記憶素子１１の材料はアモルファス状態となり、抵抗変化記憶素子１１は相対的に高い抵抗値を有することになる。低抵抗状態を設定するときには、図２（ｂ）に示すように、抵抗変化記憶素子１１に電圧を印加して（電流を流して）抵抗変化記憶素子１１を高温にした後、印加電圧を緩やかに下げる。これにより、抵抗変化記憶素子１１は徐冷されるため、抵抗変化記憶素子１１の材料は結晶状態となり、抵抗変化記憶素子１１は相対的に低い抵抗値を有することになる。

セレクタとして用いる整流素子は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、そのスイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群より選択された少なくとも１種以上の元素を含んでいてもよい。

第２の回路２０は、電流源（定電流源）２１と、第２の整流素子２２と、キャパシタ２３と、トランジスタ２４と、演算増幅器２５と、トランジスタ２６とを含んでいる。

第２の整流素子２２は、電流源２１に直列に接続されている。電流源２１の最も簡単な構成は１つの抵抗である。キャパシタ２３は、電流源２１及び第２の整流素子２２の直列接続に対して並列に接続されており、充放電動作を行う。トランジスタ２４は、電流源２１及び第２の整流素子２２の直列接続に対して直列に接続されており、キャパシタ１３の充放電動作を制御する。演算増幅器２５の反転入力にはキャパシタ２３の電圧が印加され、演算増幅器２５の非反転入力端子にはトランジスタ２６のドレインが接続されている。また、演算増幅器２５の非反転入力端子は、第１の回路１０にも接続されている。演算増幅器２５の出力は、トランジスタ２６のゲートに接続されている。

第１の回路１０と第２の回路２０とは、ビット線（配線）３１によって接続されている。ビット線３１はキャパシタンス成分を有しているため、ビット線３１には等価的にキャパシタ３２が接続されている。

第１の回路１０はメモリセルアレイ領域１００に設けられ、第２の回路２０は周辺回路領域２００に設けられている。

図３は、メモリセルアレイ領域１００の構成を示した回路図である。抵抗変化記憶素子１１及び整流素子１２の直列接続によってメモリセルＭＣが構成され、複数のメモリセルＭＣがアレイ状に配列されている。メモリセルＭＣの一端はワード線ＷＬに接続され、メモリセルＭＣの他端はビット線ＢＬに接続されている。

図４Ａ〜図４Ｄは、メモリセルアレイ領域１００及び周辺回路領域２００の第１の位置関係例を模式的に示した平面図である。図４Ａに示すように、メモリセルアレイ領域１００と周辺回路領域２００とは互いに隣接して設けられている。図４Ｂでは、メモリセルアレイ領域１００が周辺回路領域２００に挟まれている。図４Ｃでは、メモリセルアレイ領域１００が周辺回路領域２００を挟んでいる。図４Ｄでは、電流源２１及び第２の整流素子２２を含む領域１０１がメモリセルアレイ領域１００に含まれ、周辺回路領域２００からは電流源２１及び第２の整流素子２２が除かれている。

図５Ａ及び図５Ｂは、メモリセルアレイ領域１００及び周辺回路領域２００の第２の位置関係例を模式的に示した断面図である。図５Ａに示すように、メモリセルアレイ領域１００は３次元構成（立体構成）であり、周辺回路領域２００は２次元構成（平面構成）である。図５Ｂでは、電流源２１及び第２の整流素子２２を含む領域１０１が３次元構成のメモリセルアレイ領域１００に含まれ、２次元構成の周辺回路領域２００からは電流源２１及び第２の整流素子２２が除かれている。

図６は、抵抗変化記憶素子１１を低抵抗状態に設定するときの動作を示したタイミング図である。図６（ａ）はトランジスタ２４のゲートに印加される電圧（図１のａ点の電圧）、図６（ｂ）は演算増幅器２５の反転入力の電圧（図１のｂ点の電圧）、図６（ｃ）はビット線３１の電圧（図１のｃ点の電圧）である。

時刻ｔ１まではトランジスタ２４がオン状態であり、キャパシタ２３に所定の電圧Ｖ１が充電されている。時刻ｔ１でトランジスタ２４がオフ状態になると、キャパシタ２３は放電を開始する。すなわち、電流源２１に基づく電流での放電が開始される。その結果、演算増幅器２５の反転入力の電圧（図１のｂ点の電圧）は緩やかに低下する。時刻ｔ２になると、キャパシタ２３の電圧が整流素子（ダイオード）２２のビルトイン電圧Ｖ２に達する。そのため、時刻ｔ２以降では、演算増幅器２５の反転入力の電圧（図１のｂ点の電圧）は一定電圧Ｖ２に維持される。

（実施形態２）
図７は、第２の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。

本実施形態では、第１の実施形態の構成に加えて、さらにブリーダー回路３３を設けている。ブリーダー回路３３は、ＮＭＯＳトランジスタによって構成されており、第１の回路１０と第２の回路２０とを接続しているビット線３１に接続されている、このような構成により、ブリーダー回路３３を介してブリーダー電流が流れるため、第２の回路２０のフィードバックループを安定化させることができる。

本実施形態の記憶装置も、第１の実施形態と同様の構成を有しており、第１の実施形態と同様の効果を得ることが可能である。また、本実施形態では、ブリーダー回路３３を設けることで、フィードバックループを安定化させることが可能である。

（実施形態３）
図８は、第３の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。

本実施形態では、電流源２１と第２の整流素子２２との直列接続とキャパシタ２３との接続点の電圧を電流に変換する電圧電流変換回路が設けられている。具体的には、電圧電流変換回路は、演算増幅器２５、トランジスタ２７及びトランジスタ２８によって構成されている。演算増幅器２５の反転入力には、上記接続点の電圧が印加されている。演算増幅器２５の非反転入力には、トランジスタ２７と抵抗２９との接続点の電圧が印加されている。演算増幅器２５の出力は、トランジスタ２７及び２８のゲートに接続されている。また、トランジスタ２８のドレインは、ビット線３１に接続されている。

図９は、抵抗変化記憶素子１１を低抵抗状態に設定するときの動作を示したタイミング図である。図９（ａ）はトランジスタ２４のゲート電圧に印加される電圧（図８のａ点の電圧）、図９（ｂ）は演算増幅器２５の反転入力の電圧（図８のｂ点の電圧）、図９（ｃ）はトランジスタ２７と抵抗２９との直列接続を流れる電流（図８のｃ点の電流）、図９（ｄ）は第１の回路１０を流れる電流（図１のｄ点の電流）である。

時刻ｔ１まではトランジスタ２４がオン状態であり、キャパシタ２３に所定の電圧Ｖ１が充電されている。また、時刻ｔ１までは、トランジスタ２７と抵抗２９との直列接続を流れる電流（図８のｃ点の電流）は一定電流Ｉ１である。時刻ｔ１でトランジスタ２４がオフ状態になると、キャパシタ２３は放電を開始する。すなわち、電流源２１に基づく電流での放電が開始される。その結果、演算増幅器２５の反転入力の電圧（図１のｂ点の電圧）は緩やかに低下する。時刻ｔ２になると、キャパシタ２３の電圧が整流素子（ダイオード）２２のビルトイン電圧Ｖ２に達する。そのため、時刻ｔ２以降では、演算増幅器２５の非反転入力の電圧は一定電圧に維持される。また、トランジスタ２７と抵抗２９との直列接続を流れる電流（図８のｃ点の電流）は一定電流Ｉ２に維持される。

すでに述べたように、第１の回路１０は第２の回路２０に対してミラー関係になっている。そのため、図９（ｃ）及び図９（ｄ）に示すように、抵抗２９を流れる電流と同じ電流が第１の回路１０の抵抗変化記憶素子１１に流れる。

本実施形態においても、基本的には第１の実施形態と同様の効果を得ることが可能である。また、本実施形態では、電圧電流変換回路を設けることで、第１の回路の電流と第２の回路の電流とを等しくすることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１の回路 １１…抵抗変化記憶素子 １２…第１の整流素子
２０…第２の回路 ２１…電流源 ２２…第２の整流素子
２３…キャパシタ ２４…トランジスタ ２５…演算増幅器
２６、２７、２８…トランジスタ ２９…抵抗
３１…ビット線（配線） ３２…キャパシタ ３３…ブリーダー回路
１００…メモリセルアレイ領域 ２００…周辺回路領域
３００…半導体基板

Claims (16)

1. 印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された第１の整流素子とを含む第１の回路と、
   電流源と、前記電流源に直列に接続された第２の整流素子とを含み、前記第１の回路に対してミラー関係を構成する第２の回路と、
   を備えることを特徴とする記憶装置。
2. 前記第２の回路は、前記電流源と前記第２の整流素子との直列接続に対して並列に接続されたキャパシタと、前記直列接続と前記キャパシタとの接続点に一方の入力が接続され且つ他方の入力が前記第１の回路に接続された演算増幅器をさらに備える
   ことを特徴とする請求項１に記載の記憶装置。
3. 前記第１の回路と前記第２の回路とを接続する配線に接続されたブリーダー回路をさらに備える
   ことを特徴とする請求項１に記載の記憶装置。
4. 前記第２の回路は、前記電流源と前記第２の整流素子との直列接続に対して並列に接続されたキャパシタと、前記直列接続と前記キャパシタとの接続点の電圧を電流に変換する電圧電流変換回路さらに備える
   ことを特徴とする請求項１に記載の記憶装置。
5. 前記電流源は抵抗素子である
   ことを特徴とする請求項１に記載の記憶装置。
6. 前記電流源は、抵抗変化記憶素子である
   ことを特徴とする請求項１に記載の記憶装置。
7. 前記第１の回路はメモリセルアレイ領域に設けられ、前記第２の回路は周辺回路領域に設けられている
   ことを特徴とする請求項１に記載の記憶装置。
8. 前記第１の回路に含まれる抵抗変化記憶素子と第１の整流素子との直列接続の構成と、
   前記第２の回路に含まれる抵抗変化記憶素子と第２の整流素子との直列接続の構成とは等価である
   ことを特徴とする請求項６に記載の記憶装置。
9. 前記第１の整流素子はダイオードであり、前記第２の整流素子はダイオードである
   ことを特徴とする請求項１に記載の記憶装置。
10. 前記第１の整流素子は、ＯＴＳ（Ovonic Threshold Switch）である
    ことを特徴とする請求項１に記載の記憶装置。
11. 前記第１の整流素子はＯＴＳ（Ovonic Threshold Switch）であり、前記第２の整流素子はダイオードである
    ことを特徴とする請求項１に記載の記憶装置。
12. 前記第１の整流素子はＯＴＳ（Ovonic Threshold Switch）であり、前記第２の整流素子はＯＴＳ（Ovonic Threshold Switch）である
    ことを特徴とする請求項１に記載の記憶装置。
13. 前記第２の整流素子は、ｐｎ接合ダイオードである
    ことを特徴とする請求項１に記載の記憶装置。
14. 前記抵抗変化記憶素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する
    ことを特徴とする請求項１に記載の記憶装置。
15. 前記第１の整流素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含有する
    ことを特徴とする請求項１に記載の記憶装置。
16. 前記第２の整流素子は、シリコン（Ｓｉ）を含有する
    ことを特徴とする請求項１に記載の記憶装置。

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