JP2019164874A - 記憶装置 - Google Patents
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Abstract
【課題】 抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子11と、抵抗変化記憶素子に直列に接続された第1の整流素子12とを含む第1の回路10と、電流源21と、電流源に直列に接続された第2の整流素子22とを含み、第1の回路に対してミラー関係を構成する第2の回路20とを備える。【選択図】図1
Description
本発明の実施形態は、記憶装置に関する。
半導体基板上にMOSトランジスタ、ダイオード及び相変化記憶素子等の抵抗変化記憶素子等が集積化された記憶装置(半導体集積回路装置)が提案されている。抵抗変化記憶素子は、印加電圧の立ち下り速度(低立ち下り速度及び高立ち下り速度)に応じて低抵抗状態及び高抵抗状態を設定することが可能である。
しかしながら、上述した抵抗変化記憶素子を用いた記憶装置では、低立ち下り速度において適切な立ち下り電圧制御を行うことが必ずしも容易ではない。特に、選択素子としてダイオード等の整流素子を用いた場合の制御は、従来より提案されてこなかった。
したがって、特に選択素子としてダイオード等の整流素子を用いた場合の抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置が望まれている。
抵抗変化記憶素子に対して適切な立ち下り電圧制御を行うことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された第1の整流素子とを含む第1の回路と、電流源と、前記電流源に直列に接続された第2の整流素子とを含み、前記第1の回路に対してミラー関係を構成する第2の回路と、を備える。
以下、図面を参照して実施形態を説明する。
(実施形態1)
図1は、第1の実施形態に係る記憶装置の構成を示した回路図である。
図1は、第1の実施形態に係る記憶装置の構成を示した回路図である。
図1に示した記憶装置は、第1の回路10と、第2の回路20とを備えている。第1の回路10は第2の回路20に対してミラー関係になっている(第1の回路10のc点の電位が第2の回路20のb点の電位と一致するように、演算増幅器25を通してトランジスタ26が制御される)。また、第1の回路10及び第2の回路20は、同一の半導体基板上に形成されている。
第1の回路10は、抵抗変化記憶素子11と、抵抗変化記憶素子11に直列に接続された第1の整流素子12とを含んでいる。
抵抗変化記憶素子11は、印加電圧の立ち下り速度に応じて低抵抗状態及び高抵抗状態(低抵抗状態の抵抗よりも高い抵抗を有する抵抗状態)の一方を選択的に設定することが可能な素子である。例えば、抵抗変化記憶素子11には、PCM(phase change memory)素子やiPCM(interfacial phase change memory)素子を用いる。具体的には、抵抗変化記憶素子11は、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)を含有する場合もある。
図1において、特に注意すべきことは、第1の整流素子12と第2の整流素子22との組み合わせである。すなわち、第1の整流素子12及び第2の整流素子22が共にダイオードである場合、第1の整流素子12及び第2の整流素子22が共にOTS(Ovonic Threshold Switch)である場合、第1の整流素子12がOTSで第2の整流素子22がダイオードである場合の、3通りがある。第1の回路10のメモリセルアレイが3次元構成の場合に、第2の回路20の周辺回路も3次元構成にすることが困難な場合もある。そのような場合には、第1の回路(3次元構成)10をOTSで形成し、第2の回路(2次元構成)20をダイオードで形成する。
図2は、抵抗変化記憶素子11の抵抗状態を設定するときの印加電圧を模式的に示した図である。図2(a)は高抵抗状態を設定するときの印加電圧を示した図であり、図2(b)は低抵抗状態を設定するときの印加電圧を示した図である。高抵抗状態を設定するときには、図2(a)に示すように、抵抗変化記憶素子11に電圧を印加して(電流を流して)抵抗変化記憶素子11を高温にした後、印加電圧を急激に下げる。これにより、抵抗変化記憶素子11は急冷されるため、抵抗変化記憶素子11の材料はアモルファス状態となり、抵抗変化記憶素子11は相対的に高い抵抗値を有することになる。低抵抗状態を設定するときには、図2(b)に示すように、抵抗変化記憶素子11に電圧を印加して(電流を流して)抵抗変化記憶素子11を高温にした後、印加電圧を緩やかに下げる。これにより、抵抗変化記憶素子11は徐冷されるため、抵抗変化記憶素子11の材料は結晶状態となり、抵抗変化記憶素子11は相対的に低い抵抗値を有することになる。
セレクタとして用いる整流素子は、例えば2端子間スイッチ素子であってもよい。2端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。2端子間に印加する電圧が閾値以上の場合、そのスイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Te、Se及びSからなる群より選択された少なくとも1種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、B、Al、Ga、In、C、Si、Ge、Sn、As、P及びSbからなる群より選択された少なくとも1種以上の元素を含んでいてもよい。
第2の回路20は、電流源(定電流源)21と、第2の整流素子22と、キャパシタ23と、トランジスタ24と、演算増幅器25と、トランジスタ26とを含んでいる。
第2の整流素子22は、電流源21に直列に接続されている。電流源21の最も簡単な構成は1つの抵抗である。キャパシタ23は、電流源21及び第2の整流素子22の直列接続に対して並列に接続されており、充放電動作を行う。トランジスタ24は、電流源21及び第2の整流素子22の直列接続に対して直列に接続されており、キャパシタ13の充放電動作を制御する。演算増幅器25の反転入力にはキャパシタ23の電圧が印加され、演算増幅器25の非反転入力端子にはトランジスタ26のドレインが接続されている。また、演算増幅器25の非反転入力端子は、第1の回路10にも接続されている。演算増幅器25の出力は、トランジスタ26のゲートに接続されている。
第1の回路10と第2の回路20とは、ビット線(配線)31によって接続されている。ビット線31はキャパシタンス成分を有しているため、ビット線31には等価的にキャパシタ32が接続されている。
第1の回路10はメモリセルアレイ領域100に設けられ、第2の回路20は周辺回路領域200に設けられている。
図3は、メモリセルアレイ領域100の構成を示した回路図である。抵抗変化記憶素子11及び整流素子12の直列接続によってメモリセルMCが構成され、複数のメモリセルMCがアレイ状に配列されている。メモリセルMCの一端はワード線WLに接続され、メモリセルMCの他端はビット線BLに接続されている。
図4A〜図4Dは、メモリセルアレイ領域100及び周辺回路領域200の第1の位置関係例を模式的に示した平面図である。図4Aに示すように、メモリセルアレイ領域100と周辺回路領域200とは互いに隣接して設けられている。図4Bでは、メモリセルアレイ領域100が周辺回路領域200に挟まれている。図4Cでは、メモリセルアレイ領域100が周辺回路領域200を挟んでいる。図4Dでは、電流源21及び第2の整流素子22を含む領域101がメモリセルアレイ領域100に含まれ、周辺回路領域200からは電流源21及び第2の整流素子22が除かれている。
図5A及び図5Bは、メモリセルアレイ領域100及び周辺回路領域200の第2の位置関係例を模式的に示した断面図である。図5Aに示すように、メモリセルアレイ領域100は3次元構成(立体構成)であり、周辺回路領域200は2次元構成(平面構成)である。図5Bでは、電流源21及び第2の整流素子22を含む領域101が3次元構成のメモリセルアレイ領域100に含まれ、2次元構成の周辺回路領域200からは電流源21及び第2の整流素子22が除かれている。
図6は、抵抗変化記憶素子11を低抵抗状態に設定するときの動作を示したタイミング図である。図6(a)はトランジスタ24のゲートに印加される電圧(図1のa点の電圧)、図6(b)は演算増幅器25の反転入力の電圧(図1のb点の電圧)、図6(c)はビット線31の電圧(図1のc点の電圧)である。
時刻t1まではトランジスタ24がオン状態であり、キャパシタ23に所定の電圧V1が充電されている。時刻t1でトランジスタ24がオフ状態になると、キャパシタ23は放電を開始する。すなわち、電流源21に基づく電流での放電が開始される。その結果、演算増幅器25の反転入力の電圧(図1のb点の電圧)は緩やかに低下する。時刻t2になると、キャパシタ23の電圧が整流素子(ダイオード)22のビルトイン電圧V2に達する。そのため、時刻t2以降では、演算増幅器25の反転入力の電圧(図1のb点の電圧)は一定電圧V2に維持される。
(実施形態2)
図7は、第2の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
図7は、第2の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
本実施形態では、第1の実施形態の構成に加えて、さらにブリーダー回路33を設けている。ブリーダー回路33は、NMOSトランジスタによって構成されており、第1の回路10と第2の回路20とを接続しているビット線31に接続されている、このような構成により、ブリーダー回路33を介してブリーダー電流が流れるため、第2の回路20のフィードバックループを安定化させることができる。
本実施形態の記憶装置も、第1の実施形態と同様の構成を有しており、第1の実施形態と同様の効果を得ることが可能である。また、本実施形態では、ブリーダー回路33を設けることで、フィードバックループを安定化させることが可能である。
(実施形態3)
図8は、第3の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
図8は、第3の実施形態に係る記憶装置の構成を示した回路図である。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
本実施形態では、電流源21と第2の整流素子22との直列接続とキャパシタ23との接続点の電圧を電流に変換する電圧電流変換回路が設けられている。具体的には、電圧電流変換回路は、演算増幅器25、トランジスタ27及びトランジスタ28によって構成されている。演算増幅器25の反転入力には、上記接続点の電圧が印加されている。演算増幅器25の非反転入力には、トランジスタ27と抵抗29との接続点の電圧が印加されている。演算増幅器25の出力は、トランジスタ27及び28のゲートに接続されている。また、トランジスタ28のドレインは、ビット線31に接続されている。
図9は、抵抗変化記憶素子11を低抵抗状態に設定するときの動作を示したタイミング図である。図9(a)はトランジスタ24のゲート電圧に印加される電圧(図8のa点の電圧)、図9(b)は演算増幅器25の反転入力の電圧(図8のb点の電圧)、図9(c)はトランジスタ27と抵抗29との直列接続を流れる電流(図8のc点の電流)、図9(d)は第1の回路10を流れる電流(図1のd点の電流)である。
時刻t1まではトランジスタ24がオン状態であり、キャパシタ23に所定の電圧V1が充電されている。また、時刻t1までは、トランジスタ27と抵抗29との直列接続を流れる電流(図8のc点の電流)は一定電流I1である。時刻t1でトランジスタ24がオフ状態になると、キャパシタ23は放電を開始する。すなわち、電流源21に基づく電流での放電が開始される。その結果、演算増幅器25の反転入力の電圧(図1のb点の電圧)は緩やかに低下する。時刻t2になると、キャパシタ23の電圧が整流素子(ダイオード)22のビルトイン電圧V2に達する。そのため、時刻t2以降では、演算増幅器25の非反転入力の電圧は一定電圧に維持される。また、トランジスタ27と抵抗29との直列接続を流れる電流(図8のc点の電流)は一定電流I2に維持される。
すでに述べたように、第1の回路10は第2の回路20に対してミラー関係になっている。そのため、図9(c)及び図9(d)に示すように、抵抗29を流れる電流と同じ電流が第1の回路10の抵抗変化記憶素子11に流れる。
本実施形態においても、基本的には第1の実施形態と同様の効果を得ることが可能である。また、本実施形態では、電圧電流変換回路を設けることで、第1の回路の電流と第2の回路の電流とを等しくすることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…第1の回路 11…抵抗変化記憶素子 12…第1の整流素子
20…第2の回路 21…電流源 22…第2の整流素子
23…キャパシタ 24…トランジスタ 25…演算増幅器
26、27、28…トランジスタ 29…抵抗
31…ビット線(配線) 32…キャパシタ 33…ブリーダー回路
100…メモリセルアレイ領域 200…周辺回路領域
300…半導体基板
20…第2の回路 21…電流源 22…第2の整流素子
23…キャパシタ 24…トランジスタ 25…演算増幅器
26、27、28…トランジスタ 29…抵抗
31…ビット線(配線) 32…キャパシタ 33…ブリーダー回路
100…メモリセルアレイ領域 200…周辺回路領域
300…半導体基板
Claims (16)
- 印加電圧の立ち下り速度に応じて低抵抗状態又は高抵抗状態を設定することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に直列に接続された第1の整流素子とを含む第1の回路と、
電流源と、前記電流源に直列に接続された第2の整流素子とを含み、前記第1の回路に対してミラー関係を構成する第2の回路と、
を備えることを特徴とする記憶装置。 - 前記第2の回路は、前記電流源と前記第2の整流素子との直列接続に対して並列に接続されたキャパシタと、前記直列接続と前記キャパシタとの接続点に一方の入力が接続され且つ他方の入力が前記第1の回路に接続された演算増幅器をさらに備える
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の回路と前記第2の回路とを接続する配線に接続されたブリーダー回路をさらに備える
ことを特徴とする請求項1に記載の記憶装置。 - 前記第2の回路は、前記電流源と前記第2の整流素子との直列接続に対して並列に接続されたキャパシタと、前記直列接続と前記キャパシタとの接続点の電圧を電流に変換する電圧電流変換回路さらに備える
ことを特徴とする請求項1に記載の記憶装置。 - 前記電流源は抵抗素子である
ことを特徴とする請求項1に記載の記憶装置。 - 前記電流源は、抵抗変化記憶素子である
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の回路はメモリセルアレイ領域に設けられ、前記第2の回路は周辺回路領域に設けられている
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の回路に含まれる抵抗変化記憶素子と第1の整流素子との直列接続の構成と、
前記第2の回路に含まれる抵抗変化記憶素子と第2の整流素子との直列接続の構成とは等価である
ことを特徴とする請求項6に記載の記憶装置。 - 前記第1の整流素子はダイオードであり、前記第2の整流素子はダイオードである
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の整流素子は、OTS(Ovonic Threshold Switch)である
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の整流素子はOTS(Ovonic Threshold Switch)であり、前記第2の整流素子はダイオードである
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の整流素子はOTS(Ovonic Threshold Switch)であり、前記第2の整流素子はOTS(Ovonic Threshold Switch)である
ことを特徴とする請求項1に記載の記憶装置。 - 前記第2の整流素子は、pn接合ダイオードである
ことを特徴とする請求項1に記載の記憶装置。 - 前記抵抗変化記憶素子は、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)を含有する
ことを特徴とする請求項1に記載の記憶装置。 - 前記第1の整流素子は、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)を含有する
ことを特徴とする請求項1に記載の記憶装置。 - 前記第2の整流素子は、シリコン(Si)を含有する
ことを特徴とする請求項1に記載の記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018053303A JP2019164874A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置 |
US16/353,292 US10672468B2 (en) | 2018-03-20 | 2019-03-14 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018053303A JP2019164874A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019164874A true JP2019164874A (ja) | 2019-09-26 |
Family
ID=67985580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018053303A Pending JP2019164874A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10672468B2 (ja) |
JP (1) | JP2019164874A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10923189B2 (en) | 2018-09-20 | 2021-02-16 | Toshiba Memory Corporation | Memory device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019164874A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 記憶装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1333454A (en) | 1970-09-10 | 1973-10-10 | Dayco Corp | Reinforced polyurethane compositions and products made therefrom |
JP3749847B2 (ja) | 2001-09-27 | 2006-03-01 | 株式会社東芝 | 相変化型不揮発性記憶装置及びその駆動回路 |
US6778420B2 (en) * | 2002-09-25 | 2004-08-17 | Ovonyx, Inc. | Method of operating programmable resistant element |
US7729163B2 (en) | 2008-03-26 | 2010-06-01 | Micron Technology, Inc. | Phase change memory |
JP5106297B2 (ja) * | 2008-07-30 | 2012-12-26 | 株式会社東芝 | 半導体記憶装置 |
WO2010125805A1 (ja) * | 2009-04-27 | 2010-11-04 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置 |
JP5337115B2 (ja) * | 2010-08-11 | 2013-11-06 | 株式会社東芝 | 半導体記憶装置 |
JP2012069217A (ja) * | 2010-09-24 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
WO2012058324A2 (en) * | 2010-10-29 | 2012-05-03 | Rambus Inc. | Resistance change memory cell circuits and methods |
WO2012123973A1 (en) | 2011-03-11 | 2012-09-20 | Micron Technology, Inc. | Devices and methods to program a memory cell |
US8861255B2 (en) * | 2012-05-15 | 2014-10-14 | Micron Technology, Inc. | Apparatuses including current compliance circuits and methods |
KR20140075365A (ko) | 2012-12-11 | 2014-06-19 | 에스케이하이닉스 주식회사 | 전압 생성회로, 이를 포함하는 라이트 드라이버 및 반도체 메모리 장치 |
JP2019164874A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 記憶装置 |
-
2018
- 2018-03-20 JP JP2018053303A patent/JP2019164874A/ja active Pending
-
2019
- 2019-03-14 US US16/353,292 patent/US10672468B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10923189B2 (en) | 2018-09-20 | 2021-02-16 | Toshiba Memory Corporation | Memory device |
Also Published As
Publication number | Publication date |
---|---|
US10672468B2 (en) | 2020-06-02 |
US20190295637A1 (en) | 2019-09-26 |
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