CN108122576B - 具有用于高速驱动字线的电路的相变存储器装置 - Google Patents

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Abstract

本公开涉及具有用于高速驱动字线的电路的相变存储器装置。例如，该存储器装置包括驱动电路(34)，该驱动电路(34)具有：控制电路(42，44，46)；第一上拉MOSFET和第二上拉MOSFET，该第一上拉MOSFET和该第二上拉MOSFET串联连接在被设置成第一电源电压的第一电源节点和该字线之间；第一下拉MOSFET和第二下拉MOSFET，该第一下拉MOSFET和该第二下拉MOSFET串联连接在该字线与被设置成参考电势的第二电源节点之间；以及偏置MOSFET，该偏置MOSFET连接在该字线与被设置成比该第一电源电压高的第二电源电压的第三电源节点之间。该第一上拉MOSFET和该第二上拉MOSFET以及该第一下拉MOSFET和该第二下拉MOSFET具有比该偏置MOSFET的击穿电压低的击穿电压。

Description

具有用于高速驱动字线的电路的相变存储器装置
技术领域
本发明涉及一种包括用于高速驱动字线的电路的相变存储器(PCM)装置。
背景技术
如已知的，相变存储器是新一代的非易失性存储器，在这些存储器中，为了存储信息，利用性质在具有不同电特性的相之间切换的材料的特性。这些材料可在无序/非晶相和晶体或多晶有序相之间切换；不同相是用不同电阻值表征的，并且因此与所存储数据条目的不同值相关联。例如，也被称为硫属或硫族材料的周期表的VI族元素(诸如，碲(Te)、硒(Se)或锑(Sb))可用于制造相变存储器单元。特别地，被称为GST(具有化学组分Ge2Sb2Te5)的由锗(Ge)、锑(Sb)和碲(Te)形成的合金当前被广泛用于这些存储器单元中。
通过布置成与硫族材料的对应区域相接触的电阻电极(一般已知用作加热器)，局部增加硫族材料的单元的温度，从而可得到相变。
接入(或选择)装置(例如，MOSFET)连接到加热器并且选择性地使电编程电流能够经过它们。此电流因焦耳效应而产生相变所需的温度。
具体地，当硫族材料处于非晶态并因此具有高电阻(所谓的重置(RESET)状态)时，必须施加一定持续时间和幅值的电流/电压脉冲(或合适数量的电流/电压脉冲)，以便使硫族材料能够缓慢冷却下来。经受此处理后，硫族材料改变其状态，并且从高电阻状态切换成低电阻状态(所谓的设置(SET)状态)。相反，当硫族材料处于设置状态时，必须施加具有合适持续时间和高幅值的电流/电压脉冲，以致使硫族材料返回到高电阻非晶重置状态。
在读取期间，通过施加充足够低而不至于引起其可感测到的升温的电压，并且通过随后通过感测放大器读取在存储器单元中流动的电流值来检测硫族材料的状态。假定电流与硫族材料的导电性成正比，可以确定材料被设置成哪种状态，并因此确定存储在存储器单元中的数据条目。
图1示出包括存储阵列2的PCM装置1，该存储阵列由按行或字线以及列或位线布置的多个存储器单元3形成。仅仅举例来说，图1中示出的存储阵列2具有用WL标示的三条字线和用BL标示的三条位线，这三条字线和三条位线使得能够对九个存储器单元3进行寻址。
每个存储器单元3由存储元件4a和接入元件4b形成，存储元件和接入元件串联连接在相应的位线BL与处于参考电势(例如，接地)处的端子之间。
存储元件4a包括相变材料(例如，诸如GST的硫族)元素，并且因此能够将数据以与材料本身所呈现的不同相关联的电阻大小的形式进行存储。
接入元件4b由其漏极端子与存储元件4a的第一端子连接的N沟道MOSFET形成，存储元件4a的第二端子与对应位线BL连接。MOSFET的源极端子与地连接，而栅极端子连接到对应的字虚线WL。就这方面而言，由沿着同一行对准的接入元件4b的栅极端子的集合来限定字线WL；替代地，由沿着同一列对准的存储元件4a的第二端子的集合来限定位线BL。
实际上，在给定存储器单元3的情况下，存储元件4a的第二端子和接入元件4b的栅极端子分别地形成该存储器单元3的位线端子和字线端子。
PCM装置1还包括列解码器8和行解码器10，该列解码器和行解码器使得能够基于在输入端处接收到的地址信号(整体用AS标示)来选择存储器单元3。可由控制逻辑11来生成地址信号AS，控制逻辑还控制列解码器8和行解码器10，以使得能够对通过地址信号AS寻址的存储器单元3进行读取和写入(也被称为编程)。虽然未示出，但为了控制以上提到的读取/写入操作，控制逻辑11还向列解码器8和行解码器10供应控制信号。
列解码器8和行解码器10使得字线WL和位线BL每当被寻址时能够偏置并进而被选择，以便选择与其连接的存储器单元3。以这种方式，使得能够对该存储器单元3进行读取和写入。
更详细地，行解码器10被设计成基于地址信号AS来选择对应的字线WL。解除对其他字线WL的选择。为此目的，行解码器10包括解码级12和多个驱动电路14。
解码级12接收地址信号AS并且基于地址信号AS来控制驱动电路14。每个驱动电路14进而具有与解码级12连接的输入端。每个驱动电路14还具有与对应字线WL连接的输出端。另外，每个驱动电路14由对应数量的MOSFET(图1中不可见)形成。例如，每个驱动电路14可由对应的反相器电路形成。
实际上，驱动电路14偏置并因此控制与对应字线WL连接的接入元件4b的栅极端子，从而基于地址信号AS来选择/解除选择该字线WL。
至于列解码器8，应该注意，可对包含Nb多个位(Nb是高于或等于1的整数)的“字”(即，对与同一字线WL连接的Nb多个存储器单元3)执行对设置和重置状态进行编程的操作。列解码器8因此被设计成用于基于地址信号AS来同时选择Nb条位线BL的集合，该集合也将被称为“待编程的位线集”。
实际上，列解码器8与行解码器10协作，使得在对所选择的任何存储器单元3进行读取或编程的步骤期间，读电流或编程电流分别流过此存储器单元3的存储元件4a。为此目的，列解码器8被配置成用于在内部设置两条朝向(每当被选择时的)存储阵列2的位线BL的不同路径：读路径，在读步骤期间，读路径将所选择的每条位线BL电连接到感测放大器级17；以及编程路径，在编程步骤期间，编程路径将所选择的每条位线BL电连接到写入级18。
感测放大器级17被配置成用于将在所选择的存储器单元3中循环的读电流与参考电流进行比较，以确定所选择的存储器单元3中存储的数据条目。写入级18被配置成用于供应编程电流，编程电流进而取决于在所选择的存储器单元3中是编程了设置状态还是重置状态。
至于对存储器单元3的编程，应该注意的是，在写操作期间，既在设置状态的编程情况下又在重置状态的编程情况下，必须向存储元件4a供应高值电流脉冲。
例如，可通过具有例如介于100μA至200μA之间的幅值的梯形电流来获得设置状态的编程，而可通过具有例如在200μA至700μA之间的较高幅值的矩形电流脉冲来获得重置状态的编程。
替代地，至于读电流，其具有比写电流低的值(例如，30μA)，从而不会损坏已编程的状态。
这就是说，PCM装置提供了众多优点，其中包括高可伸缩性。然而，由于高编程电流，形成驱动电路14的MOSFET必须能够耐受不是特别低的耐电压(例如，1.8V)。为此目的，用所谓的150nm技术来制造这些MOSFET；然而，由此制造的驱动电路14相对较慢。
实际上，为了执行编程操作，对以上提到的驱动电路14进行优化，这设想到字线WL的选择可在不是特别短的时间(例如，比50ns长)内出现并且需要生成相对高的电压。然而，在一些应用背景下(例如，在汽车业)，觉得需要能够在读步骤期间以快速方式(例如，在比3ns短的时间内)选择字线WL。此结果看似只使用以上提到的MOSFET来获得是有问题的，没有招致占据面积相当大的增加，以及因此成本的增加。
发明内容
因此，本发明的目的是提供一种将至少部分地解决已知领域的问题的相变存储器装置。
根据本发明，提供了一种相变存储器装置，该存储器装置包括包含相变材料的存储器单元(3)的阵列(2)以及至少一条字线(WL)，所述存储器装置进一步包括驱动电路(34)，所述驱动电路包括：-控制电路(42，44，46)，所述控制电路可以被控制以在读模式或在写模式下操作；-具有第一类型(P)沟道的第一上拉MOSFET(PM1)和第二上拉MOSFET(PM2)，所述第一上拉MOSFET和所述第二上拉MOSFET串联连接在被配置成被设置成第一电源电压(VDD_LV)的第一电源节点和所述字线之间，所述第二上拉MOSFET布置在所述第一上拉MOSFET与所述字线之间；-具有第二类型(N)沟道的第一下拉MOSFET(NM1)和第二下拉MOSFET(NM2)，所述第一下拉MOSFET和所述第二下拉MOSFET串联连接在所述字线与被配置成被设置成参考电势的第二电源节点之间，所述第二下拉MOSFET布置在所述第一下拉MOSFET与所述字线之间；以及-偏置MOSFET(PM3)，所述偏置MOSFET连接在所述字线与被配置成被设置成比所述第一电源电压高的第二电源电压(VDD_HV)的第三电源节点之间；其中，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和所述第二下拉MOSFET具有比所述偏置MOSFET的击穿电压低的击穿电压；并且其中，所述控制电路被配置成用于控制所述第一上拉MOSFET和所述第一下拉MOSFET，从而使得它们将根据指示将选择所述字线或对所述字线解除选择的输入信号(sin)，以相对于彼此交替的方式在允许接通的状态下和在禁止接通的状态下操作；并且其中，i)当在读模式下操作时和ii)当在写模式下操作时并且在所述输入信号指示将要解除对所述字线的选择的情况下，所述控制电路被配置成用于控制所述偏置MOSFET，以便将所述字线从所述第三电源节点电解耦，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第一上拉MOSFET和所述第一下拉MOSFET与所述字线电耦合；并且其中，当在写模式下操作时并且在所述输入信号指示将要选择所述字线的情况下，所述控制电路被配置成用于控制所述偏置MOSFET，以便将所述字线与所述第三电源节点电耦合，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第二上拉MOSFET处于禁止接通状态并且所述第二下拉MOSFET处于允许接通状态。
在一个实施例中，所述控制电路(42，44，46)被配置成用于将所述第二下拉MOSFET(NM2)的栅极端子设置成级联电压(V级联)，所述级联电压高于所述第二下拉MOSFET的阈值电压(Vth_NM2)；并且其中，当在写模式下操作时并且在所述输入信号(sin)指示将要选择所述字线的情况下，所述控制电路被进一步配置成用于将所述第二上拉MOSFET(PM2)的栅极端子设置成大于或等于所述第二电源电压(VDD_HV)与所述第二上拉MOSFET的阈值电压(Vth_PM2)的模量之差的电压。
在一个实施例中，所述控制电路(42，44，46)被配置成用于在所述第一上拉MOSFET(PM1)和所述第一下拉MOSFET(NM1)的栅极端子上生成第一控制信号(s控制1)，并且在所述第二上拉MOSFET(PM2)的栅极端子上生成第二控制信号(s控制2)，所述第一控制信号和所述第二控制信号分别属于所述第一电源电压(VDD_LV)的域和所述第二电源电压(VDD_HV)的域。
在一个实施例中，所述控制电路(42，44，46)被进一步配置成用于在所述偏置MOSFET(PM3)的栅极端子上生成第三控制信号(ns控制2)，所述第三控制信号属于所述第二电源电压(VDD_HV)的域并且是所述第二控制信号(s控制2)的逻辑非。
在一个实施例中，所述第一和第二上拉MOSFET(PM1，PM2)、所述第一和第二下拉MOSFET(NM1，NM2)、以及所述偏置MOSFET(PM3)中的每一个属于全耗尽绝缘体上硅(FDSOI)型。
在一个实施例中，所述第一和第二下拉MOSFET(NM1，NM2)以及所述第一和第二上拉MOSFET(PM1，PM2)具有相应的具有相同第一厚度的栅电介质区；并且其中，所述偏置MOSFET(PM3)具有相应的厚度大于所述第一厚度的栅电介质区。
在一个实施例中，所述偏置MOSFET(PM3)具有所述第一类型(P)的沟道。
在一个实施例中，所述第一和第二上拉MOSFET(PM1，PM2)、所述第一和第二下拉MOSFET(NM1，NM2)、以及所述偏置MOSFET(PM3)中的每一个属于增强型。
在一个实施例中，所述第一和第二上拉MOSFET(PM1，PM2)以及所述偏置MOSFET(PM3)具有P导电型沟道；并且其中，所述第一和第二下拉MOSFET(NM1，NM2)具有N导电型沟道。
在一个实施例中，每个存储器单元(3)包括电耦合在一起的相应存储元件(4a)和相应接入元件(4b)；并且其中，所述存储元件(4a)由所述相变材料形成；并且其中，所述接入元件(4b)由对应的MOSFET形成。
此外，还提供了一种电子设备，包括：-根据以上权利要求中的任一项所述的存储器装置(40)；-控制器(71)；以及-总线(76)，所述总线被配置成将所述控制器与所述存储器装置电耦合。
此外，还提供了一种用于对存储器装置(40)的字线(WL)进行偏置的方法，所述存储器装置(40)包括包含相变材料的存储器单元(3)的阵列(2)，所述存储器装置进一步包括：-具有第一类型(P)沟道的第一上拉MOSFET(PM1)和第二上拉MOSFET(PM2)，所述第一上拉MOSFET和所述第二上拉MOSFET串联连接在被配置成被设置成第一电源电压(VDD_LV)的第一电源节点和所述字线之间，所述第二上拉MOSFET布置在所述第一上拉MOSFET与所述字线之间；-具有第二类型(N)沟道的第一下拉MOSFET(NM1)和第二下拉MOSFET(NM2)，所述第一下拉MOSFET和所述第二下拉MOSFET串联连接在所述字线与被配置成被设置成参考电势的第二电源节点之间，所述第二下拉MOSFET布置在所述第一下拉MOSFET与所述字线之间；以及-偏置MOSFET(PM3)，所述偏置MOSFET连接在所述字线与被配置成被设置成比所述第一电源电压高的第二电源电压(VDD_HV)的第三电源节点之间，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和所述第二下拉MOSFET具有比所述偏置MOSFET的击穿电压低的击穿电压；所述方法包括以下步骤：-通过指示将选择所述字线还是对所述字线解除选择的输入信号(sin)，控制所述第一上拉MOSFET和所述第一下拉MOSFET，使得它们将根据所述输入信号，以相对于彼此交替的方式在允许接通的状态下和在禁止接通的状态下操作；所述方法进一步包括，在读步骤期间以及在写步骤期间，在所述输入信号指示将要解除对所述字线的选择的情况下，执行以下步骤：-控制所述偏置MOSFET，以将所述字线从所述第三电源节点电解耦；以及-控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第一上拉MOSFET和所述第一下拉MOSFET与所述字线电耦合；所述方法进一步包括，在写步骤期间，在所述输入信号指示将要选择所述字线的情况下，执行以下步骤：-控制所述偏置MOSFET，以将所述字线与所述第三电源节点电耦合；以及-控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第二上拉MOSFET处于被禁止接通的状态并且所述第二下拉MOSFET处于被允许接通的状态。
在一个实施例中，进一步包括执行将所述第二下拉MOSFET(NM2)的栅极端子设置成级联电压(V级联)的步骤，所述级联电压高于所述第二下拉MOSFET的阈值电压(Vth_NM2)；所述方法进一步包括，在所述写步骤期间，在所述输入信号指示将要选择所述字线的情况下，执行将所述第二上拉MOSFET(PM2)的栅极端子设置成高于或等于所述第二电源电压(VDD_HV)与所述第二上拉MOSFET的阈值电压(Vth_PM2)的模量之差的电压的步骤。
在一个实施例中，进一步包括以下步骤：-在所述第一上拉MOSFET(PM1)和所述第一下拉MOSFET(NM1)的栅极端子上生成第一控制信号(s控制1)；以及-在所述第二上拉MOSFET(PM2)的栅极端子上生成第二控制信号(s控制2)；其中，所述第一控制信号和所述第二控制信号分别属于所述第一电源电压(VDD_LV)的域和所述第二电源电压(VDD_HV)的域。
在一个实施例中，进一步包括以下步骤：在所述偏置MOSFET(PM3)的栅极端子上生成第三控制信号(ns控制2)，所述第三控制信号属于所述第二电源电压(VDD_HV)的域并且是所述第二控制信号(s控制2)的逻辑非。
附图说明
为了更好地理解本发明，现在将仅通过非限制性示例的方式参照附图描述本发明的优选实施例，在附图中：
-图1示出了PCM装置的框图；
-图2示出了包括用于驱动字线的本电路的PCM装置的一部分的框图；
-图3是用于驱动字线的本电路的一部分的示意性剖视图；以及
-图4是合并包括用于驱动字线的本电路的PCM装置的可能电子设备的示意性框图。
具体实施方式
本PCM装置源自以下事实：本申请人已经注意到PCM装置的优化如何与写步骤和读步骤期间引起的不同要求冲突。
详细地，本申请人已经注意到：为了加速读步骤，如何优选地使形成驱动电路14的MOSFET具有减小厚度的栅氧化物(例如，成为用所谓的28nm技术制造的晶体管)。这些晶体管还通过减小的面积占据来表征。替代地，为了防止写步骤期间驱动电路14受损，形成驱动电路14的MOSFET必须具有大厚度的栅氧化物。因此，可用150nm技术来制造这些晶体管。
这就是说，图2示出被设计成用于在图1中所示类型的非易失性PCM装置中发挥作用的驱动电路(用34标示)。在图2中只示出此PCM装置的一部分，其中，用40标示PCM装置。举例来说，除了存在驱动电路34外，PCM装置40可与图1中示出的PCM装置1相同。为此原因，下文中，将用图1中采用的相同参考号来标示PCM装置40的组件并且不再描述这些组件。
驱动电路34包括已知类型的逻辑反相器42，该逻辑反相器的输入端子形成驱动电路34的第一输入节点IN1，该驱动电路与解码级12(图2中未示出)连接，从而使得事实上由解码级12基于地址信号AS并且按本身已知的方式来控制施加到其上的电压。逻辑反相器42的输出端子形成驱动电路34的控制节点CTRL。
驱动电路34还包括与(AND)型逻辑门44。逻辑门44的第一输入端与第一输入节点IN1连接，而逻辑门44的第二输入端形成驱动电路34的第二输入节点IN2。驱动电路34的第二输入节点IN2(按未示出的方式)与控制逻辑11连接。
虽然在图2中未示出，但向逻辑反相器42和逻辑门44供应例如等于1V的第一电源电压VDD_LV。
驱动电路34还包括电平移位器电路46，该电平移位器电路具有与逻辑门44的输出端连接的输入端以及下文中描述的第一输出端和第二输出端。另外，虽然在图2中未示出，但向电平移位器电路46供应第二电源电压VDD_HV，该第二电源电压VDD_HV比第一电源电压VDD_LV高并且例如等于1.8V。
驱动电路34还包括第一MOSFET PM1和第二MOSFET NM1，该第一MOSFET PM1和该第二MOSFET NM1将在随后被分别称为“第一上拉晶体管PM1”和“第一下拉晶体管NM1”。另外，驱动电路34包括第三MOSFET PM2和第四MOSFET NM2，该第三MOSFET PM2和该第四MOSFETNM2将在随后被分别称为“第二上拉晶体管PM2”和“第二下拉晶体管NM2”。
第一上拉晶体管PM1和第二上拉晶体管PM2属于P沟道增强型，而第一下拉晶体管NM1和第二下拉晶体管NM2属于N沟道增强型。
第一上拉晶体管PM1和第一下拉晶体管NM1的栅极端子与逻辑反相器42的输出端子连接，并且因此与控制节点CTRL连接。第一上拉晶体管PM1的源极端子被设置成第一电源VDD_LV，而第一下拉晶体管NM1的源极端子被设置成地。
第一上拉晶体管PM1的漏极端子与第二上拉晶体管PM2的第一导通端子连接。第二上拉晶体管PM2的第二导通端子与字线WL连接。总体上，在没有指明对应源极/漏极功能的情况下，这些端子将被称为“第二上拉晶体管PM2的第一导通端子和第二导通端子”，因为如在下文中阐明的，这些功能根据PCM装置40的操作模式而变化。
第二上拉晶体管PM2的栅极端子与电平移位器电路46的第一输出端连接。
第一下拉晶体管NM1的漏极端子与第二下拉晶体管NM2的源极端子连接，第二下拉晶体管NM2的漏极端子与字线WL连接。另外，第二下拉晶体管NM2的栅极端子被设置成电压V级联，电压V级联例如为1V(即，它等于第一电源电压VDD_LV)并且可由合适电路系统(未示出)来生成。
虽然在图2中未呈现，但第二上拉晶体管PM2以及可选地第一上拉晶体管PM1的块体被设置成第二电源电压VDD_HV。第一下拉晶体管NM1和第二下拉晶体管NM2的块体被设置成地。
驱动电路34还包括第五MOSFET PM3，出于下文中将阐明的原因，该第五MOSFETPM3将在随后被称为“高电压晶体管PM3”。
高电压晶体管PM3属于P沟道增强型。高电压晶体管PM3的源极端子被设置成第二电源电压VDD_HV，而漏极端子与字线WL连接。高电压晶体管PM3的栅极端子与电平移位器电路46的第二输出端连接。高电压晶体管PM3的块体被设置成第二电源电压VDD_HV。
更详细地，第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2是具有薄栅氧化物的MOSFET，即，它们是相对快的晶体管，但耐受高电压的能力相对有限。例如，可用28nm技术来制造第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2，在这种情况下，它们能够耐受不高于1.1V的栅极-源极、栅极-漏极和漏极-源极电压。替代地，高电压晶体管PM3是其栅氧化物的厚度大于形成第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2的栅氧化物的厚度的晶体管。因此，高电压晶体管PM3相对较慢，但具有耐受高电压的能力。例如，可用150nm技术来制造高电压晶体管PM3，在这种情况下，能够耐受高达1.8V。
不失一般性地，可采用所谓的全耗尽绝缘体上硅(FDSOI)技术将第一上拉晶体管PM1和第二上拉晶体管PM2、第一下拉晶体管NM1和第二下拉晶体管NM2以及高电压晶体管PM3集成在单个裸片中。图3是裸片(用50标示)的一部分的定性表示，并且仅仅举例来说，是第一上拉晶体管PM1的定性表示。
详细地，裸片50包括：半导体材料基底51，该基底的顶部由顶表面Ssup界定并且具有P型掺杂；以及阱49，该阱具有N型掺杂并且从顶表面Ssup开始在衬底51中延伸。沟槽52从顶表面Ssup开始在阱49中延伸。此沟槽52具有例如从顶部平面图看呈环状的形状并且被环状绝缘区53填充，该环状绝缘区进而横向界定阱49的内部区54。
第一上拉晶体管PM1还包括介电材料的掩埋区55，该掩埋区在内部区54中在与顶表面Ssup相距一定距离处延伸，直到它与环状绝缘区53接触。掩埋区55和环状绝缘区53在底部并且横向地界定N型半导体材料56的有源区56。
第一上拉晶体管PM1还包括漏极区57和源极区58，该漏极区和该源极区属于P型，相对于彼此横向交错，并且从顶表面Ssup开始在有源区56中延伸，直到它们与掩埋区55接触。有源区56中没有被漏极区57和源极区58占据的部分形成本体区59。
第一上拉晶体管PM1还包括栅氧化物区60以及源极区57和漏极区58的一些部分，该栅氧化物区在覆盖与其直接接触的本体区59的顶表面Ssup上延伸。在栅氧化物区60上存在导电区61，该导电区被顶部电介质区62横向包围。
虽然未示出，但在裸片50中还形成了第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2以及高电压晶体管PM3。第二上拉晶体管PM2例如与第一上拉晶体管PM1相同。另外，除了不存在阱49(或不同导电类型的阱49)以及本体区、漏极区和源极区的掺杂类型被颠倒的事实外，第一下拉晶体管NM1和第二下拉晶体管NM2与第一上拉晶体管PM1相同。替代地，至于高电压晶体管PM3，它与第一上拉晶体管PM1和第二上拉晶体管PM2在栅氧化物区的尺寸(具体为厚度)方面不同，如之前提到的。
下文中，描述源自采用FDSOI技术的优点。
在不顾及关于MOSFET的可能实现方式的细节的情况下，解码级12在第一输入节点IN1处并因此在逻辑门44的第一输入端处生成信号sin，信号sin指示选择或解除选择字线WL。在控制节点CTRL处，替代地，存在信号s控制1，信号s控制1等于信号sin的逻辑非并且控制第一上拉晶体管PM1和第一下拉晶体管NM1。
在第二输入节点IN2处，存在下文中描述的由控制逻辑11生成的信号s修改；在逻辑门44的输出处，替代地，存在信号sAND。
如之前提到的，逻辑反相器42和逻辑门44在第一电源电压VDD_LV的域内操作。因此，信号sin、s控制1、s修改和sAND中的每一个在它指示逻辑值‘1’时取例如等于1V的值，而当它指示逻辑值‘0’时，它是大致为零。
这就是说，替代地，电平移位器电路46分别在其自身的第一输出端和第二输出端处生成信号s控制2和信号ns控制2。因此，信号s控制2控制第二上拉晶体管PM2，而信号ns控制2控制高电压晶体管PM3。
更详细地，信号s控制2表示在第二电源电压VDD_HV的域内移位的信号sAND的版本；即，它表示与信号sAND的逻辑值相同的逻辑值，但逻辑值‘1’与大致等于1.8V的电压相关联。信号ns控制2是信号s控制2的逻辑非，并且另外，这属于第二电源电压VDD_HV的域。
所有这些是说，假定地址信号AS使得驱动电路34必须选择其自身的字线WL，即，假定信号sin等于‘1’，并且还假定必须执行读操作，即，假定信号s修改等于‘0’，则发生以下情况。
信号s控制1、sAND和s控制2等于‘0’，而信号ns控制2等于‘1’；因此，它具有等于第二电源电压VDD_HV的电压。因此，第一下拉晶体管NM1和第一上拉晶体管PM1和第二上拉晶体管PM2的栅极端子被设置成零电压，而高电压晶体管PM3的栅极端子被设置成1.8V。因此，高电压晶体管PM3和第一上拉晶体管PM1被禁用，而第一下拉晶体管NM1和第二下拉晶体管NM2和第二上拉晶体管PM2被启用。就此而论，在本说明书中，其栅极端子处于使得经过MOSFET本身的电流被先验防止(即，不顾及其他MOSFET的状态)的电压的MOSFET将被称为“启用的MOSFET”。等同地，启用的MOSFET处于允许接通的状态，该状态并不一定隐含着电流经过晶体管，因为以本身已知的方式，此经过的有效开始取决于栅电压的其他状况(特别地，取决于导通端子上的电压)。如下文中描述的，并且在这暗示着不失一般性的情况下，MOSFET被允许接通的状态暗示着用相应的栅极信号(具体地，信号s控制1、V级联、sctr12和ns控制2)来控制对应的栅极端子，其中：
-在N沟道的情况下，等于第一电源电压VDD_LV(或在第二上拉晶体管NM2的情况下，等于V级联)，第一电源电压VDD_LV表示此栅极信号的一种逻辑值‘1’；以及
-在P沟道的情况下，是零，即，它取一种逻辑值‘0’。
同样地，在本说明书中，其栅极端子处于使得电流的经过被先验防止的电压处的MOSFET将被称为“禁用的MOSFET”。等同地，禁用的MOSFET处于禁止接通的状态；不失一般性地，MOSFET被禁止接通的状态暗示着：
-在N沟道的情况下，对应的栅极信号是零；
-在P沟道的情况下，如果MOSFET是第二上拉晶体管PM2或高电压晶体管PM3，则对应的栅极信号等于第二电源电压VDD_HV(在相应的电压域内，表示逻辑值‘1’)，否则，如果MOSFET是第一上拉晶体管PM1，则对应的栅极信号等于第一电源电压VDD_LV。
实际上，由于第二上拉晶体管PM2和第二下拉晶体管NM2是启用的，因此第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2所形成的电路用作受信号s控制1控制的反相器，信号s控制1进而控制字线WL。另外，通过第一上拉晶体管PM1和第二上拉晶体管PM2将字线WL偏置成大致1V。因此，字线WL从第二电源电压VDD_HV解耦合。
替代地，在执行将解除对字线WL的选择的读操作的情况下，即，假定信号sin等于‘0’并且信号s修改也等于‘0’，信号s控制1变成等于‘1’，而其他信号并不改变。因此，高电压晶体管PM3保持禁用，而第二上拉晶体管PM2和第二下拉晶体管NM2保持启用。第一上拉晶体管PM1被禁用，而第一下拉晶体管NM1被启用。因此，第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2所形成的电路再次用作受信号s控制1控制的反相器，信号s控制1解除对字线WL的选择，通过第一下拉晶体管NM1和第二下拉晶体管NM2将其连接到地。
实际上，在读操作期间，只通过快速MOSFET来选择字线WL/解除对字线WL的选择。另外，在选择字线WL的情况下，将它偏置成1V。另外，由于高电压晶体管PM3保持禁用，因此剩余的晶体管不承受高压。
替代地，假定对字线WL执行编程操作(即，假定信号s修改等于逻辑值‘1’并且还假定将选择字线WL(信号sin等于‘1’))，发生以下情况。
信号sAND取逻辑值‘1’，而信号s控制1具有逻辑值‘0’。另外，信号s控制2取逻辑值‘1’，而信号ns控制2取逻辑值‘0’。第一下拉晶体管NM1、第一上拉晶体管PM1和高电压晶体管PM3的栅极端子被设置成地。第二上拉晶体管PM2的栅极端子被设置成1.8V。因此，高电压晶体管PM3被启用，如同第一上拉晶体管PM1和第二下拉晶体管NM2一样，而第二上拉晶体管PM2和第一下拉晶体管NM1被禁用。
实际上，在编程操作期间，通过高压晶体管PM3来选择字线WL，从而将它偏置成1.8V。
虽然字线WL被偏置成1.8V的事实，但第一上拉晶体管PM1和第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2都没有承受使其有风险受损的电压，因为这些中的每个正以不高于第一电源电压VDD_LV的漏极-源极、栅极-源极和栅极-漏极电压进行操作，如在随后解释的，其中，将分别用Vds、Vgs、和Vgd来表示以上提到的三个电压。
详细地，关于第一上拉晶体管PM1，我们得到(模量)：Vgs＝VDD_LV、Vgd＝VDD_LV和Vds＝0。
关于第二上拉晶体管PM2，我们得到(模量)：Vgs＝0、Vgd＝VDD_HV–VDD_LV和Vds＝VDD_HV–VDD_LV。
关于第一下拉晶体管NM1，我们得到(模量)：Vgs＝0、Vgd＝V级联-Vth_NM2和Vds＝V级联-Vth_NM2，其中，Vth_NM2是第二下拉晶体管NM2的阈值电压并且是例如等于0.4V。
关于第二下拉晶体管NM2，我们得到(模量)：Vgs＝Vth_NM2(第二下拉晶体管NM2虽然是启用的，但因为不足够大的Vgs，没有电流从中通过)、Vgd＝VDD_HV-V级联和Vds＝VDD_HV–(V级联-Vth_NM2)(后一电压可时不时超过第一电源电压VDD_LV，因为当前技术使得能够短时间内耐受比VDD_LV高的电压)。
另外，在采用FDSOI型晶体管的情况下，实现随后列出的优点。
参考例如第二上拉晶体管PM2，即使其第二导通端子被设置成第二电源电压VDD_HV，其块体在任何情况下也可偏置成第一电源电压VDD_LV而非第二电源电压VDD_HV，而因为块体绝缘，所以不需要进入由设置成VDD_HV的端子和块体所形成的结的正向偏置。在给定相同占据面积的情况下，相比于体被谨慎地设置成第二电源电压VDD_HV的情况(之前提到)，这样为第二上拉晶体管PM2赋予更大速度。就此而论，在第二上拉晶体管PM2的块体未被绝缘的情况下，将有可能不牺牲速度或占据面积的替代形式将包括：根据执行读操作还是编程操作，预先布置被设计成用于将第二上拉晶体管PM2的块体交替地设置成第一电源电压VDD_LV或第二电源电压VDD_HV的电路系统(未示出)。关于其他晶体管，并且具体地关于第一上拉晶体管PM1和高电压晶体管PM3，应用类似的考虑。
最终，假定执行解除对字线WL的选择的编程操作(即，假定信号s修改等于逻辑值‘1’并且信号sin等于‘0’)，发生以下情况。
信号sAND取逻辑值‘0’，而信号s控制1具有逻辑值‘1’。另外，信号s控制2取逻辑值‘0’，而信号ns控制2取逻辑值‘1’。第一下拉晶体管NM1和第一上拉晶体管PM1的栅极端子被设置成第一电源电压VDD_LV。第二上拉晶体管PM2的栅极端子被设置成地，而高电压晶体管PM3的栅极端子被设置成第二电源电压VDD_HV。因此，高电压晶体管PM3被禁用，第一上拉晶体管PM1同样如此，而第二上拉晶体管PM2以及第一下拉晶体管NM1和第二下拉晶体管NM2被启用。以这种方式，通过第一下拉晶体管NM1和第二下拉晶体管NM2将字线WL设置成地。由于在此操作中高电压晶体管PM3保持被禁用，因此第二电源电压VDD_HV保持从字线WL解耦合，并且因此驱动电路34没有暴露于过电压的风险。
总体上，不顾及关于块体的考虑，第二上拉晶体管PM2和第二下拉晶体管NM2用作级联晶体管，因为它们被启用并且对读步骤没有影响，而它们使得在编程步骤期间能够保护第一上拉晶体管PM1和第一下拉晶体管NM1(具体地，在选择字线的情况下)。事实上，在选择字线WL的编程步骤期间，存在第二下拉晶体管NM2致使电压Vgd和Vds减小至低于第一电源电压VDD_LV，即便字线WL被设置成第二电源电压VDD_HV。另外，存在第二上拉晶体管PM2使得可以保持第一上拉晶体管PM1启用，而它没有承受比第一电源电压VDD_LV高的电压。进而，由于基于信号s控制2的控制，第二上拉晶体管PM2受到保护，信号s控制2属于第二电源电压VDD_HV的电压域。
另外，在字线WL的放电步骤开始时，假设第一下拉晶体管NM1和第二下拉晶体管NM2彼此相同，当第一下拉晶体管NM1接通时，其漏极端子的电压大致等于VDD_HV/2。
所讨论的解决方案的优点从之前的描述中清楚显现。
具体地，由于使用了快速MOSFET，本驱动电路使得可以以非常快速的方式(在短于3ns的时间内)来执行读操作，尽管使得在编程步骤期间能够正确选择字线WL，而没有将MOSFET暴露于过电压。另外，本驱动电路由减小的面积占据来表征。
最后，清楚的是，可以对本文中所描述和展示的内容做出修改和变化，而不会由此脱离如在所附权利要求中限定的本发明的范围。
具体地，本驱动电路独立于存储器单元的特性。
关于电压V级联，它比电压Vth_NM2高并且可具有与上述值不同的值。总体上，为了保护第一下拉晶体管NM1和第二下拉晶体管NM2，我们得到，除了V级联≤VDD_LV之外，|V级联-VDD_HV|≤VDD_LV且VDD_HV-(V级联-Vth_NM2)<VDD_LV。更确切地，考虑以上不等式理想地保证了无限时间的保护。然而，根据针对PCM装置40实际预期的使用寿命，在有限时间段内可不考虑以上提到的不等式。
进一步地，可以按与已经描述的方式不同的方式来生成信号s控制1、s控制2和ns控制2。因此，逻辑反相器42和逻辑门44可被不同电路系统取代。
关于信号s控制2，假若在对字线WL的编程操作期间足以禁用第二上拉晶体管PM2，信号s控制2可在其自身逻辑值是‘1’处取与第二电源电压VDD_HV不同的值。因此，足以使得信号s控制2在其自身逻辑值值‘1’处取高于或等于VDD_HV-|Vth_PM2|的电压，其中，Vth_PM2是第二上拉晶体管PM2的阈值电压。类似的考虑应用于信号ns控制2以及高电压晶体管PM3的断开。
快速晶体管(即，第一下拉晶体管和第二下拉晶体管以及第一上拉晶体管和第二上拉晶体管)可以具有例如厚度彼此不同的栅氧化物；更一般地，快速晶体管可具有彼此不同的击穿电压，在任何情况下，该击穿电压低于高压晶体管的击穿电压。高压晶体管还可以具有厚度与快速晶体管的栅氧化物相同的栅氧化物，尽管继续具有比快速晶体管的击穿电压高的击穿电压。
替代地，关于形成接入元件4b的MOSFET，出于本发明的目的，它们的特性是无关的。例如，可利用用于制造驱动电路34的相同技术来制造它们。
另外，明显的是，PCM装置40可在众多背景中发现用途，诸如，使用具有接触接口的智能卡(诸如，支付TV系统)并且必须满足严格的消费规范的具有高安全要求的应用，或者使用非接触式智能卡(RFID、NFC、银行信用卡等)的应用，其中，存储模块具有受能量采集系统限制的所得到的当前预算。
就此而论，图4展示了电子设备70的一部分，这部分可以例如是PDA(个人数字助理)；便携式或固定式计算机，其可能具有无线数据传送能力；手机；数字音频播放器；摄影机或摄像机；或能够处理、存储、发射和接收信息的另外装置。
详细地，电子设备70包括：控制器71(例如，设置有微处理器、DSP或微控制器)；输入/输出装置72(例如，设置有键盘和显示器)，用于输入和显示数据；PCM装置40，该PCM装置设置有之前描述的相变类型的存储器单元3的阵列2；无线接口74(例如，天线)，该无线接口用于通过射频无线通信网络来发射和接收数据；以及RAM 75。电子设备70的所有组件通过总线76耦合。可以使用电池77作为电子设备70中的电源，电子设备70还可装配有摄影机或摄像机或摄录机78。另外，控制器71可以控制例如与控制逻辑11协作的PCM装置40。

Claims (20)

1.一种存储器装置，包括：
存储器单元的阵列，每个存储器单元包括相变材料；
字线，耦合到所述阵列的存储器单元；
控制电路，被控制以在读模式或在写模式下操作；
具有第一类型的沟道的第一上拉MOSFET和第二上拉MOSFET，所述第一上拉MOSFET和所述第二上拉MOSFET串联连接在被设置成第一电源电压的第一电源节点和所述字线之间，所述第二上拉MOSFET被布置在所述第一上拉MOSFET和所述字线之间；
具有第二类型的沟道的第一下拉MOSFET和第二下拉MOSFET，所述第一下拉MOSFET和所述第二下拉MOSFET串联连接在所述字线和设置在参考电位处的第二电源节点之间，所述第二下拉MOSFET被布置在所述第一下拉MOSFET和所述字线之间；以及
偏置MOSFET，耦合在所述字线和第三电源节点之间，设置在高于所述第一电源电压的第二电源电压，其中所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和第二下拉MOSFET的击穿电压低于所述偏置MOSFET的击穿电压，其中所述控制电路被耦合到所述第一上拉MOSFET和第二上拉MOSFET、所述第一下拉MOSFET和所述偏置MOSFET。
2.根据权利要求1所述的存储器装置，其中，所述第一上拉MOSFET和所述第二上拉MOSFET、所述第一下拉MOSFET和所述第二下拉MOSFET、以及所述偏置MOSFET中的每一个均属于全耗尽绝缘体上硅(FDSOI)晶体管。
3.根据权利要求1所述的存储器装置，其中，所述第一下拉MOSFET和所述第二下拉MOSFET以及所述第一上拉MOSFET和所述第二上拉MOSFET具有相应的具有相同第一厚度的栅电介质区；并且其中，所述偏置MOSFET具有厚度大于所述第一厚度的栅电介质区。
4.根据权利要求1所述的存储器装置，其中，所述第一上拉MOSFET和第二上拉MOSFET、所述第一下拉MOSFET和所述第二下拉MOSFET、以及所述偏置MOSFET中的每一个均是增强型MOSFET。
5.根据权利要求4所述的存储器装置，其中，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述偏置MOSFET具有P导电型沟道；并且其中，所述第一下拉MOSFET和第二下拉MOSFET具有N导电型沟道。
6.一种存储器装置，所述存储器装置包括包含相变材料的存储器单元(3)的阵列(2)以及至少一条字线(WL)，所述存储器装置进一步包括驱动电路(34)，所述驱动电路包括：
-控制电路(42，44，46)，所述控制电路可以被控制以在读模式或在写模式下操作；
-具有第一类型(P)沟道的第一上拉MOSFET(PM1)和第二上拉MOSFET(PM2)，所述第一上拉MOSFET和所述第二上拉MOSFET串联连接在被设置成第一电源电压(VDD_LV)的第一电源节点和所述字线之间，所述第二上拉MOSFET布置在所述第一上拉MOSFET与所述字线之间；
-具有第二类型(N)沟道的第一下拉MOSFET(NM1)和第二下拉MOSFET(NM2)，所述第一下拉MOSFET和所述第二下拉MOSFET串联连接在所述字线与被设置成参考电势的第二电源节点之间，所述第二下拉MOSFET布置在所述第一下拉MOSFET与所述字线之间；以及
-偏置MOSFET(PM3)，所述偏置MOSFET连接在所述字线与被设置成比所述第一电源电压高的第二电源电压(VDD_HV)的第三电源节点之间；
其中，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和所述第二下拉MOSFET具有比所述偏置MOSFET的击穿电压低的击穿电压；并且其中，所述控制电路被配置成用于控制所述第一上拉MOSFET和所述第一下拉MOSFET，从而使得它们将根据指示将选择所述字线或对所述字线解除选择的输入信号(sin)，以相对于彼此交替的方式在允许接通的状态下和在禁止接通的状态下操作；
并且其中，i)当在读模式下操作时和ii)当在写模式下操作时并且在所述输入信号指示将要解除对所述字线的选择的情况下，所述控制电路被配置成用于控制所述偏置MOSFET，以便将所述字线从所述第三电源节点电解耦，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第一上拉MOSFET和所述第一下拉MOSFET与所述字线电耦合；
并且其中，当在写模式下操作时并且在所述输入信号指示将要选择所述字线的情况下，所述控制电路被配置成用于控制所述偏置MOSFET，以便将所述字线与所述第三电源节点电耦合，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第二上拉MOSFET处于禁止接通状态并且所述第二下拉MOSFET处于允许接通状态。
7.根据权利要求6所述的存储器装置，其中，所述控制电路(42，44，46)被配置成用于将所述第二下拉MOSFET(NM2)的栅极端子设置成级联电压(V级联)，所述级联电压高于所述第二下拉MOSFET的阈值电压(Vth_NM2)；并且其中，当在写模式下操作时并且在所述输入信号(sin)指示将要选择所述字线的情况下，所述控制电路被进一步配置成用于将所述第二上拉MOSFET(PM2)的栅极端子设置成大于或等于所述第二电源电压(VDD_HV)与所述第二上拉MOSFET的阈值电压(Vth_PM2)的模量之差的电压。
8.根据权利要求7所述的存储器装置，其中，所述控制电路(42，44，46)被配置成用于在所述第一上拉MOSFET(PM1)和所述第一下拉MOSFET(NM1)的栅极端子上生成第一控制信号(s控制1)，并且在所述第二上拉MOSFET(PM2)的栅极端子上生成第二控制信号(s控制2)，所述第一控制信号和所述第二控制信号分别属于所述第一电源电压(VDD_LV)的域和所述第二电源电压(VDD_HV)的域。
9.根据权利要求8所述的存储器装置，其中，所述控制电路(42，44，46)被进一步配置成用于在所述偏置MOSFET(PM3)的栅极端子上生成第三控制信号(ns控制2)，所述第三控制信号属于所述第二电源电压(VDD_HV)的域并且是所述第二控制信号(s控制2)的逻辑非。
10.根据权利要求6所述的存储器装置，其中，所述第一上拉MOSFET和所述第二上拉MOSFET(PM1，PM2)、所述第一下拉MOSFET和所述第二下拉MOSFET(NM1，NM2)、以及所述偏置MOSFET(PM3)中的每一个属于全耗尽绝缘体上硅(FDSOI)型。
11.根据权利要求6所述的存储器装置，其中，所述第一下拉MOSFET和所述第二下拉MOSFET(NM1，NM2)以及所述第一上拉MOSFET和所述第二上拉MOSFET(PM1，PM2)具有相应的具有相同第一厚度的栅电介质区；并且其中，所述偏置MOSFET(PM3)具有相应的厚度大于所述第一厚度的栅电介质区。
12.根据权利要求6所述的存储器装置，其中，所述偏置MOSFET(PM3)具有所述第一类型(P)的沟道。
13.根据权利要求6所述的存储器装置，其中，所述第一上拉MOSFET和所述第二上拉MOSFET(PM1，PM2)、所述第一下拉MOSFET和所述第二下拉MOSFET(NM1，NM2)、以及所述偏置MOSFET(PM3)中的每一个属于增强型。
14.根据权利要求13所述的存储器装置，其中，所述第一上拉MOSFET和所述第二上拉MOSFET(PM1，PM2)以及所述偏置MOSFET(PM3)具有P导电型沟道；并且其中，所述第一下拉MOSFET和所述第二下拉MOSFET(NM1，NM2)具有N导电型沟道。
15.根据权利要求6所述的存储器装置，其中，每个存储器单元(3)包括电耦合在一起的相应存储元件(4a)和相应接入元件(4b)；并且其中，所述存储元件(4a)由所述相变材料形成；并且其中，所述接入元件(4b)由对应的MOSFET形成。
16.一种电子设备，包括：
-根据权利要求6至15中的任一项所述的存储器装置(40)；
-控制器(71)；以及
-总线(76)，所述总线被配置成将所述控制器与所述存储器装置电耦合。
17.一种用于对存储器装置(40)的字线(WL)进行偏置的方法，所述存储器装置(40)包括包含相变材料的存储器单元(3)的阵列(2)，所述存储器装置进一步包括：
-具有第一类型(P)沟道的第一上拉MOSFET(PM1)和第二上拉MOSFET(PM2)，所述第一上拉MOSFET和所述第二上拉MOSFET串联连接在被设置成第一电源电压(VDD_LV)的第一电源节点和所述字线之间，所述第二上拉MOSFET布置在所述第一上拉MOSFET与所述字线之间；
-具有第二类型(N)沟道的第一下拉MOSFET(NM1)和第二下拉MOSFET(NM2)，所述第一下拉MOSFET和所述第二下拉MOSFET串联连接在所述字线与被设置成参考电势的第二电源节点之间，所述第二下拉MOSFET布置在所述第一下拉MOSFET与所述字线之间；以及
-偏置MOSFET(PM3)，所述偏置MOSFET连接在所述字线与被设置成比所述第一电源电压高的第二电源电压(VDD_HV)的第三电源节点之间，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和所述第二下拉MOSFET具有比所述偏置MOSFET的击穿电压低的击穿电压；
所述方法包括以下步骤：
-通过指示将选择所述字线还是对所述字线解除选择的输入信号(sin)，控制所述第一上拉MOSFET和所述第一下拉MOSFET，使得它们将根据所述输入信号，以相对于彼此交替的方式在允许接通的状态下和在禁止接通的状态下操作；
所述方法进一步包括，在读步骤期间以及在写步骤期间，在所述输入信号指示将要解除对所述字线的选择的情况下，执行以下步骤：
-控制所述偏置MOSFET，以将所述字线从所述第三电源节点电解耦；以及
-控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第一上拉MOSFET和所述第一下拉MOSFET与所述字线电耦合；
所述方法进一步包括，在写步骤期间，在所述输入信号指示将要选择所述字线的情况下，执行以下步骤：
-控制所述偏置MOSFET，以将所述字线与所述第三电源节点电耦合；以及
-控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第二上拉MOSFET处于被禁止接通的状态并且所述第二下拉MOSFET处于被允许接通的状态。
18.根据权利要求17所述的偏置方法，进一步包括执行将所述第二下拉MOSFET(NM2)的栅极端子设置成级联电压(V级联)的步骤，所述级联电压高于所述第二下拉MOSFET的阈值电压(Vth_NM2)；所述方法进一步包括，在所述写步骤期间，在所述输入信号指示将要选择所述字线的情况下，执行将所述第二上拉MOSFET(PM2)的栅极端子设置成高于或等于所述第二电源电压(VDD_HV)与所述第二上拉MOSFET的阈值电压(Vth_PM2)的模量之差的电压的步骤。
19.根据权利要求18所述的偏置方法，进一步包括以下步骤：
-在所述第一上拉MOSFET(PM1)和所述第一下拉MOSFET(NM1)的栅极端子上生成第一控制信号(s控制1)；以及
-在所述第二上拉MOSFET(PM2)的栅极端子上生成第二控制信号(s控制2)；
其中，所述第一控制信号和所述第二控制信号分别属于所述第一电源电压(VDD_LV)的域和所述第二电源电压(VDD_HV)的域。
20.根据权利要求19所述的偏置方法，进一步包括以下步骤：在所述偏置MOSFET(PM3)的栅极端子上生成第三控制信号(ns控制2)，所述第三控制信号属于所述第二电源电压(VDD_HV)的域并且是所述第二控制信号(s控制2)的逻辑非。
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