DE102017113133B4

DE102017113133B4 - Phasenänderungs-Speichervorrichtung mit einer Schaltung zum Ansteuern einer Wortleitung mit hoher Geschwindigkeit

Info

Publication number: DE102017113133B4
Application number: DE102017113133.7A
Authority: DE
Inventors: Cesare TORTI; Fabio Enrico Carlo DISEGNI; Davide Manfre; Massimo Fidone
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2016-11-30
Filing date: 2017-06-14
Publication date: 2020-12-10
Anticipated expiration: 2037-06-15
Also published as: CN108122576B; CN207116004U; US10115460B2; US10658032B2; US20190043574A1; US20180151223A1; DE102017113133A1; CN108122576A; IT201600121631A1

Abstract

Speichervorrichtung, welche ein Feld (2) von Speicherzellen (3), welche ein Phasenänderungsmaterial aufweisen, und wenigstens eine Wortleitung (WL) umfasst, wobei die Speichervorrichtung ferner eine Treiberschaltung (34) umfasst, welche Folgendes umfasst:- eine Steuerschaltung (42, 44, 46), die gesteuert werden kann, um in einem Lesemodus oder in einem Schreibmodus zu arbeiten,- einen ersten Pull-up-MOSFET (PM1) und einen zweiten Pull-up-MOSFET (PM2) mit Kanälen eines ersten Typs (P), wobei der erste und der zweite Pull-up-MOSFET in Reihe zwischen einen ersten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine erste Versorgungsspannung (VDD_LV) gelegt zu werden, und die Wortleitung geschaltet sind, wobei der zweite Pull-up-MOSFET zwischen dem ersten Pull-up-MOSFET und der Wortleitung angeordnet ist,- einen ersten Pull-down-MOSFET (NM1) und einen zweiten Pull-down-MOSFET (NM2) mit Kanälen eines zweiten Typs (N), wobei der erste und der zweite Pull-down-MOSFET in Reihe zwischen die Wortleitung und einen zweiten Stromversorgungsknoten, der dafür ausgelegt ist, auf ein Referenzpotential gelegt zu werden, geschaltet sind, wobei der zweite Pull-down-MOSFET zwischen dem ersten Pull-down-MOSFET und der Wortleitung angeordnet ist, und- einen Vorspannungs-MOSFET (PM3), der zwischen die Wortleitung und einen dritten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine zweite Versorgungsspannung (VDD_HV) gelegt zu werden, die höher als die erste Versorgungsspannung ist, geschaltet ist, dadurch gekennzeichnet, dassder erste und der zweite Pull-up-MOSFET und der erste und der zweite Pull-down-MOSFET Durchbruchspannungen aufweisen, die niedriger sind als die Durchbruchspannung des Vorspannungs-MOSFETs, und wobei die Steuerschaltung dafür ausgelegt ist, den ersten Pull-up-MOSFET und den ersten Pull-down-MOSFET zu steuern, so dass sie als Funktion eines Eingangssignals (sein), das angibt, ob die Wortleitung auszuwählen oder nicht auszuwählen ist, in einem Zustand, in dem ein Einschalten erlaubt ist, und in einem Zustand, in dem ein Einschalten verboten ist, alternierend miteinander arbeiten,und wobei, i) wenn im Lesemodus gearbeitet wird und ii) wenn im Schreibmodus gearbeitet wird und das Eingangssignal angibt, dass die Wortleitung nicht auszuwählen ist, die Steuerschaltung dafür ausgelegt ist, den Vorspannungs-MOSFET zu steuern, so dass er die Wortleitung elektrisch vom dritten Stromversorgungsknoten entkoppelt, und den zweiten Pull-up-MOSFET und den zweiten Pull-down-MOSFET zu steuern, so dass der erste Pull-up-MOSFET und der erste Pull-down-MOSFET elektrisch mit der Wortleitung gekoppelt sind,und wobei, wenn im Schreibmodus gearbeitet wird und das Eingangssignal angibt, dass die Wortleitung auszuwählen ist, die Steuerschaltung dafür ausgelegt ist, den Vorspannungs-MOSFET zu steuern, so dass er die Wortleitung elektrisch mit dem dritten Stromversorgungsknoten koppelt, und den zweiten Pull-up-MOSFET und den zweiten Pull-down-MOSFET zu steuern, so dass der zweite Pull-up-MOSFET in dem Zustand ist, in dem ein Einschalten verboten ist, und der zweite Pull-down-MOSFET im Zustand ist, in dem ein Einschalten erlaubt ist.

Description

Die vorliegende Erfindung betrifft eine Phasenänderungs-Speichervorrichtung (PCM-Vorrichtung), die eine Schaltung zum Ansteuern einer Wortleitung mit hoher Geschwindigkeit aufweist.
Insbesondere betrifft die vorliegende Erfindung eine Speichervorrichtung nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren nach dem Oberbegriff des Anspruchs 12, wie sie z.B. aus der US2003/0206428 A1 bekannt sind.
Phasenänderungsspeicher sind bekanntermaßen nicht flüchtige Speicher der neuen Generation, wobei zum Speichern von Informationen Materialeigenschaften ausgenutzt werden, wobei mit unterschiedlichen elektrischen Eigenschaften zwischen Phasen geschaltet wird. Diese Materialien können zwischen einer ungeordneten/amorphen Phase und einer kristallinen oder polykristallinen geordneten Phase schalten, wobei unterschiedliche Phasen durch unterschiedliche Werte des spezifischen Widerstands gekennzeichnet sind und folglich unterschiedlichen Werten eines gespeicherten Datenelements zugeordnet sind. Beispielsweise können die Elemente der Gruppe VI des Periodensystems wie Tellurium (Te), Selen (Se) oder Antimon (Sb), die auch als Chalcogenide oder chalcogene Materialien bekannt sind, für die Herstellung von Phasenänderungs-Speicherzellen verwendet werden. Insbesondere wird in diesen Speicherzellen gegenwärtig weit verbreitet eine Legierung verwendet, die durch Germanium (Ge), Antimon (Sb) und Tellurium (Te) gebildet ist und als GST bekannt ist (mit der chemischen Zusammensetzung Ge₂Sb₂Te₅) .
Phasenänderungen können durch lokales Erhöhen der Temperatur der Zellen des chalcogenen Materials durch resistive Elektroden (im Allgemeinen als Heizungen bekannt), die in Kontakt mit entsprechenden Gebieten des chalcogenen Materials angeordnet sind, erhalten werden.
Zugriffsvorrichtungen (oder Auswahlvorrichtungen) (beispielsweise MOSFET) sind mit den Heizungen verbunden und ermöglichen selektiv das Fließen eines elektrischen Programmierstroms durch diese. Dieser elektrische Strom erzeugt durch den Joule-Effekt die für die Phasenänderung erforderlichen Temperaturen.
Insbesondere ist es, wenn sich das chalcogene Material im amorphen Zustand befindet und demgemäß einen hohen spezifischen Widerstand aufweist (im so genannten RÜCKSETZ-Zustand), erforderlich, einen Strom-/Spannungspuls (oder eine geeignete Anzahl von Strom-/Spannungspulsen) mit einer solchen Dauer und Amplitude anzulegen, dass ermöglicht wird, dass das chalcogene Material langsam abkühlt. Das dieser Behandlung unterzogene chalcogene Material ändert seinen Zustand und wechselt vom Zustand hohen spezifischen Widerstands in einen Zustand geringen spezifischen Widerstands (den so genannten SETZ-Zustand). Umgekehrt muss, wenn sich das chalcogene Material im SETZ-Zustand befindet, ein Strom-/Spannungspuls mit einer geeigneten Dauer und einer hohen Amplitude angelegt werden, um zu bewirken, dass das chalcogene Material in den amorphen RÜCKSETZ-Zustand hohen spezifischen Widerstands zurückkehrt.
Während des Lesens wird der Zustand des chalcogenen Materials durch Anlegen einer Spannung erkannt, die gering genug ist, um keine erhebliche Erwärmung davon zu bewirken, und indem dann der Wert des in der Speicherzelle fließenden Stroms durch einen Leseverstärker gelesen wird. Angesichts dessen, dass der Strom proportional zur Leitfähigkeit des chalcogenen Materials ist, kann festgestellt werden, in welchen Zustand das Material versetzt ist, und kann folglich das in der Speicherzelle gespeicherte Datenelement bestimmt werden.
1 zeigt eine PCM-Vorrichtung 1, die ein Speicherfeld 2 umfasst, das durch mehrere in Zeilen oder Wortleitungen und Spalten oder Bitleitungen angeordnete Speicherzellen 3 gebildet ist. Nur als Beispiel sei bemerkt, dass das in 1 dargestellte Speicherfeld 2 drei als WL bezeichnete Wortleitungen und drei als BL bezeichnete Bitleitungen aufweist, welche es ermöglichen, neun Speicherzellen 3 zu adressieren.
Jede Speicherzelle 3 ist durch ein Speicherelement 4a und durch ein Zugriffselement 4b gebildet, die in Reihe zwischen eine jeweilige Bitleitung BL und einen Anschluss an einem Referenzpotential (beispielsweise Masse) geschaltet sind.
Das Speicherelement 4a weist ein Element eines Phasenänderungsmaterials (beispielsweise ein Chalcogenid in der Art von GST) auf und ist folglich in der Lage, Daten in Form von Widerstandsniveaus zu speichern, die den verschiedenen vom Material selbst angenommenen Phasen zugeordnet sind.
Das Zugriffselement 4b ist durch einen N-Kanal-MOSFET gebildet, dessen Drain-Anschluss mit einem ersten Anschluss des Speicherelements 4a verbunden ist und dessen zweiter Anschluss mit einer entsprechenden Bitleitung BL verbunden ist. Der Source-Anschluss des MOSFETs ist an Masse gelegt, während der Gate-Anschluss mit einer entsprechenden Wortleitung WL verbunden ist. In dieser Hinsicht ist eine Wortleitung WL durch den Satz der Gate-Anschlüsse der Zugriffselemente 4b, die entlang einer selben Zeile angeordnet sind, definiert, wobei eine Bitleitung BL stattdessen durch den Satz der zweiten Anschlüsse der Speicherelemente 4a, die entlang einer selben Spalte angeordnet sind, definiert ist.
In der Praxis bilden bei einer gegebenen Speicherzelle 3 der zweite Anschluss des Speicherelements 4a und der Gate-Anschluss des Zugriffselements 4b einen Bitleitungsanschluss bzw. einen Wortleitungsanschluss der Speicherzelle 3.
Die PCM-Vorrichtung 1 umfasst ferner einen Spaltendecoder 8 und einen Zeilendecoder 10, welche die Auswahl der Speicherzellen 3 auf der Grundlage am Eingang empfangener Adresssignale (insgesamt durch AS bezeichnet) ermöglichen. Die Adresssignale AS können durch eine Steuerlogik 11 erzeugt werden, welche ferner den Spaltendecoder 8 und den Zeilendecoder 10 steuert, um das Lesen und Schreiben (auch als Programmieren bekannt) der durch die Adresssignale AS adressierten Speicherzellen 3 zu ermöglichen. Wenngleich dies nicht dargestellt ist, führt die Steuerlogik 11 dem Spaltendecoder 8 und dem Zeilendecoder 10 auch Steuersignale zu, um die vorstehend erwähnten Lese-/Schreiboperationen zu steuern.
Der Spaltendecoder 8 und der Zeilendecoder 10 ermöglichen das Vorspannen und demgemäß die Auswahl der Wortleitungen WL und der Bitleitungen BL jedes Mal dann, wenn sie adressiert werden, um die damit verbundenen Speicherzellen 3 auszuwählen. Auf diese Weise werden das Lesen und Schreiben der Speicherzellen 3 ermöglicht.
In weiteren Einzelheiten sei bemerkt, dass der Zeilendecoder 10 dafür ausgelegt ist, auf der Grundlage der Adresssignale AS eine entsprechende Wortleitung WL auszuwählen. Die anderen Wortleitungen WL werden nicht ausgewählt. Zu diesem Zweck umfasst der Zeilendecoder 10 eine Decodierstufe 12 und mehrere Treiberschaltungen 14.
Die Decodierstufe 12 empfängt die Adresssignale AS und steuert die Treiberschaltungen 14 auf der Grundlage der Adresssignale AS. Jede Treiberschaltung 14 hat dann einen Eingang, der mit der Decodierstufe 12 verbunden ist. Jede Treiberschaltung 14 hat ferner einen Ausgang, der mit einer entsprechenden Wortleitung WL verbunden ist. Zusätzlich ist jede Treiberschaltung 14 durch eine entsprechende Anzahl von MOSFET (in 1 nicht sichtbar) gebildet. Beispielsweise kann jede Treiberschaltung 14 durch eine entsprechende Inverterschaltung gebildet sein.
In der Praxis spannt die Treiberschaltung 14 die Gate-Anschlüsse der Zugriffselemente 4b, die mit der entsprechenden Wortleitung WL verbunden sind, vor und steuert sie auf diese Weise, um die Wortleitung WL auf der Grundlage der Adresssignale AS auszuwählen/nicht auszuwählen.
In Bezug auf den Spaltendecoder 8 sei bemerkt, dass die Operationen des Programmierens der SETZ- und RÜCKSETZ-Zustände an „Wörtern“ ausgeführt werden können, die eine Anzahl N_b von Bits tragen (wobei N_b eine ganze Zahl größer oder gleich 1 ist), d.h. an einer Anzahl N_b von Speicherzellen 3, die mit derselben Wortleitung WL verbunden sind. Der Spaltendecoder 8 ist folglich dafür ausgelegt, auf der Grundlage der Adresssignale AS gleichzeitig einen Satz von N_b Bitleitungen BL auszuwählen, der auch als „Satz zu programmierender Bitleitungen“ bezeichnet wird.
In der Praxis arbeitet der Spaltendecoder 8 mit dem Zeilendecoder 10 zusammen, so dass während der Schritte der Lesens oder Programmierens einer ausgewählten Speicherzelle 3 durch das Speicherelement 4a dieser Speicherzelle 3 ein Lesestrom bzw. ein Programmierstrom fließt. Für diesen Zweck ist der Spaltendecoder 8 dafür ausgelegt, jedes Mal dann, wenn ausgewählt wird, intern zwei verschiedene Wege zu den Bitleitungen BL des Speicherfelds 2 bereitzustellen, nämlich einen Leseweg, der während des Leseschritts jede ausgewählte Bitleitung BL elektrisch mit einer Leseverstärkerstufe 17 verbindet, und einen Programmierweg, der während des Programmierschritts jede ausgewählte Bitleitung BL elektrisch mit einer Schreibstufe 18 verbindet.
Die Leseverstärkerstufe 17 ist dafür ausgelegt, den Lesestrom, der in der ausgewählten Speicherzelle 3 zirkuliert, mit einem Referenzstrom zu vergleichen, um das in der ausgewählten Speicherzelle 3 gespeicherte Datenelement zu bestimmen. Die Schreibstufe 18 ist dafür ausgelegt, den Programmierstrom, der wiederum davon abhängt, ob ein SETZ-Zustand oder ein RÜCKSETZ-Zustand in der ausgewählten Speicherzelle 3 programmiert ist, zuzuführen.
In Bezug auf die Programmierung der Speicherzellen 3 sei bemerkt, dass während der Schreiboperationen den Speicherelementen 4a Strompulse mit einem hohen Wert zugeführt werden müssen, und zwar sowohl im Fall einer Programmierung des SETZ-Zustands als auch im Fall einer Programmierung des RÜCKSETZ-Zustands.
Beispielsweise kann die Programmierung des SETZ-Zustands durch einen trapezförmigen Strompuls mit einer Amplitude, die beispielsweise zwischen 100 µA und 200 µA liegt, erhalten werden, während die Programmierung des RÜCKSETZ-Zustands durch einen Rechteckstrompuls mit einer höheren Amplitude, die beispielsweise zwischen 200 µA und 700 µA liegt, erhalten werden kann.
In Bezug auf den Lesestrom sei stattdessen bemerkt, dass er Werte (beispielsweise 30 µA) aufweist, die niedriger sind als der Schreibstrom, um den programmierten Zustand nicht zu beschädigen.
Diesbezüglich sei bemerkt, dass PCM-Vorrichtungen zahlreiche Vorteile bereitstellen, unter ihnen eine hohe Skalierbarkeit. Angesichts der hohen Programmierströme müssen die MOSFET, welche die Treiberschaltungen 14 bilden, jedoch in der Lage sein, Spannungen zu widerstehen, die nicht besonders gering sind (beispielsweise 1,8 V). Für diesen Zweck können diese MOSFET mit der so genannten 150-nm-Technologie hergestellt werden, die Treiberschaltungen 14, die so hergestellt werden, sind jedoch verhältnismäßig langsam.
In der Praxis werden die vorstehend erwähnten Treiberschaltungen 14 für das Ausführen der Programmieroperationen optimiert, welche vorsehen, dass die Auswahl der Wortleitungen WL in nicht besonders kurzen Zeiten (beispielsweise länger als 50 ns) geschehen kann, und die Erzeugung verhältnismäßig hoher Spannungen mit sich bringen. In einigen Anwendungszusammenhängen (beispielsweise im Automobilsektor) tritt jedoch der Bedarf auf, die Wortleitungen WL schnell (beispielsweise in Zeiten unterhalb von 3 ns) während des Leseschritts auswählen zu können. Es scheint problematisch zu sein, dieses Ergebnis lediglich mit der Verwendung der vorstehend erwähnten MOSFET zu erhalten, ohne dass sich eine erhebliche Erhöhung der Flächenbelegung und damit der Kosten ergibt.
Die Aufgabe der vorliegenden Erfindung besteht demgemäß darin, eine Phasenänderungs-Speichervorrichtung bereitzustellen, welche die Probleme aus dem Stand der Technik zumindest teilweise löst.
Gemäß der vorliegenden Erfindung ist eine in den anliegenden Ansprüchen definierte Phasenänderungs-Speichervorrichtung vorgesehen.
Für ein besseres Verständnis der vorliegenden Erfindung werden nun bevorzugte Ausführungsformen ausschließlich anhand eines nicht einschränkenden Beispiels mit Bezug auf die anliegende Zeichnung beschrieben. Es zeigen:

- 1 ein Blockdiagramm einer PCM-Vorrichtung,
- 2 ein Blockdiagramm eines Abschnitts einer PCM-Vorrichtung, welcher die vorliegende Schaltung zum Ansteuern einer Wortleitung aufweist,
- 3 eine schematische Schnittansicht eines Abschnitts der vorliegenden Schaltung zum Ansteuern einer Wortleitung und
- 4 ein schematisches Blockdiagramm einer möglichen elektronischen Vorrichtung, welche eine PCM-Vorrichtung aufweist, welche die vorliegende Schaltung zum Ansteuern einer Wortleitung aufweist.

Die vorliegende PCM-Vorrichtung ergibt sich aus der Tatsache, dass der vorliegende Anmelder erkannt hat, wie die Optimierung einer PCM-Vorrichtung in Konflikt mit den verschiedenen Anforderungen gerät, die während der Schreib- und Leseschritte auftreten.
Im Einzelnen hat der vorliegende Anmelder erkannt, dass es zum Beschleunigen des Leseschritts bevorzugt ist, dass die MOSFET, welche die Treiberschaltungen 14 bilden, eine verringerte Dicke des Gate-Oxids aufweisen (beispielsweise damit sie durch die so genannte 28-nm-Technologie hergestellte Transistoren sind). Diese Transistoren sind auch durch eine verringerte Flächenbelegung gekennzeichnet. Stattdessen ist es zum Verhindern einer Beschädigung der Treiberschaltungen 14 während des Schreibschritts erforderlich, dass die MOSFET, welche die Treiberschaltungen 14 bilden, eine große Dicke des Gate-Oxids aufweisen. Diese Transistoren könnten demgemäß mit der 150-nm-Technologie hergestellt werden.
Diesbezüglich sei bemerkt, dass 2 eine Treiberschaltung (mit 34 bezeichnet) zeigt, die dafür ausgelegt ist, in einer nicht flüchtigen PCM-Vorrichtung des in 1 dargestellten Typs zu arbeiten. Lediglich ein Teil dieser PCM-Vorrichtung ist in 2 dargestellt, wo die PCM-Vorrichtung mit 40 bezeichnet ist. Beispielsweise kann die PCM-Vorrichtung 40 der in 1 dargestellten PCM-Vorrichtung 1, abgesehen vom Vorhandensein der Treiberschaltung 34, gleichen. Deshalb werden nachstehend die Komponenten der PCM-Vorrichtung 40 mit den gleichen Bezugszahlen bezeichnet wie jene, die in 1 verwendet wurden, und nicht erneut beschrieben.
Die Treiberschaltung 34 umfasst einen Logikinverter 42 eines bekannten Typs, dessen Eingangsanschluss einen ersten Eingangsknoten EIN1 der Treiberschaltung 34 bildet, welcher mit der Decodierstufe 12 (in 2 nicht dargestellt) verbunden ist, so dass die daran angelegte Spannung tatsächlich auf der Grundlage der Adresssignale AS und in einer an sich bekannten Weise durch die Decodierstufe 12 gesteuert wird. Der Ausgangsanschluss des Logikinverters 42 bildet einen Steuerknoten CTRL der Treiberschaltung 34.
Die Treiberschaltung 34 umfasst ferner ein Logikgatter 44 eines UND-Typs. Ein erster Eingang des Logikgatters 44 ist mit dem ersten Eingangsknoten EIN1 verbunden, während ein zweiter Eingang des Logikgatters 44 einen zweiten Eingangsknoten EIN2 der Treiberschaltung 34 bildet. Der zweite Eingangsknoten EIN2 der Treiberschaltung 34 ist (in einer nicht dargestellten Weise) mit der Steuerlogik 11 verbunden.
Wenngleich dies in 2 nicht dargestellt ist, werden der Logikinverter 42 und das Logikgatter 44 mit einer ersten Versorgungsspannung VDD _LV versorgt, die beispielsweise gleich 1 V ist.
Die Treiberschaltung 34 umfasst ferner eine Pegelschieberschaltung 46, die einen mit dem Ausgang des Logikgatters 44 verbundenen Eingang und einen ersten Ausgang und einen zweiten Ausgang, die nachstehend beschrieben werden, aufweist. Ferner wird der Pegelschieberschaltung 46, wenngleich dies in 2 nicht dargestellt ist, eine zweite Versorgungsspannung VDD_HV zugeführt, die höher als die erste Versorgungsspannung VDD_LV ist und beispielsweise gleich 1,8 V ist.
Die Treiberschaltung 34 umfasst ferner einen ersten MOSFET PM1 und einen zweiten MOSFET NM1, die nachfolgend als „erster Pull-up-Transistor PM1“ bzw. „erster Pull-down-Transistor NM1“ bezeichnet werden. Ferner umfasst die Treiberschaltung 34 einen dritten MOSFET PM2 und einen vierten MOSFET NM2, die nachfolgend als „zweiter Pull-up-Transistor PM2“ bzw. „zweiter Pull-down-Transistor NM2“ bezeichnet werden.
Der erste und der zweite Pull-up-Transistor PM1, PM2 sind vom P-Kanal-Anreicherungstyp, während der erste und der zweite Pull-down-Transistor NM1, NM2 vom N-Kanal-Anreicherungstyp sind.
Die Gate-Anschlüsse des ersten Pull-up-Transistors PM1 und des ersten Pull-down-Transistors NM1 sind mit dem Ausgangsanschluss des Logikinverters 42 und demgemäß mit dem Steuerknoten CTRL verbunden. Der Source-Anschluss des ersten Pull-up-Transistors PM1 ist auf die erste Versorgungsspannung VDD_LV gelegt, während der Source-Anschluss des ersten Pull-down-Transistors NM1 an Masse gelegt ist.
Der Drain-Anschluss des ersten Pull-up-Transistors PM1 ist mit einem ersten Leitungsanschluss des zweiten Pull-up-Transistors PM2 verbunden. Der zweite Leitungsanschluss des zweiten Pull-up-Transistors PM2 ist mit der Wortleitung WL verbunden. Diese Anschlüsse werden im Allgemeinen als „erster und zweiter Leitungsanschluss des zweiten Pull-up-Transistors PM2“ bezeichnet, ohne die entsprechenden Source/Drain-Funktionen zu spezifizieren, weil, wie nachstehend erklärt wird, diese Funktionen vom Betriebsmodus der PCM-Vorrichtung 40 abhängen.
Der Gate-Anschluss des zweiten Pull-up-Transistors PM2 ist mit dem ersten Ausgang der Pegelschieberschaltung 46 verbunden.
Der Drain-Anschluss des ersten Pull-down-Transistors NM1 ist mit dem Source-Anschluss des zweiten Pull-down-Transistors NM2 verbunden, dessen Drain-Anschluss mit der Wortleitung WL verbunden ist. Ferner ist der Gate-Anschluss des zweiten Pull-down-Transistors NM2 auf eine Spannung Vcasc gelegt, die beispielsweise 1 V beträgt (d.h. gleich der ersten Versorgungsspannung VDD_LV ist) und durch eine geeignete Schaltungsanordnung (nicht dargestellt) erzeugt werden kann.
Wenngleich dies in 2 nicht dargestellt ist, ist der Bulk des zweiten Pull-up-Transistors PM2 und optional des ersten Pull-up-Transistors PM1 auf die zweite Versorgungsspannung VDD_HV gelegt. Der Bulk des ersten und des zweiten Pull-down-Transistors NM1, NM2 ist an Masse gelegt.
Die Treiberschaltung 34 umfasst ferner einen fünften MOSFET PM3, der nachfolgend aus später erklärten Gründen als „Hochspannungstransistor PM3“ bezeichnet wird.
Der Hochspannungstransistor PM3 ist vom P-Kanal-Anreicherungstyp. Der Source-Anschluss des Hochspannungstransistors PM3 ist auf die zweite Versorgungsspannung VDD_HV gelegt, während der Drain-Anschluss mit der Wortleitung WL verbunden ist. Der Gate-Anschluss des Hochspannungstransistors PM3 ist mit dem zweiten Ausgang der Pegelschieberschaltung 46 verbunden. Der Bulk des Hochspannungstransistors PM3 ist auf die zweite Versorgungsspannung VDD_HV gelegt.
In weiteren Einzelheiten sei bemerkt, dass der erste und der zweite Pull-up-Transistor PM1, PM2 und der erste und der zweite Pull-down-Transistor NM1, NM2 MOSFET mit einem dünnen Gate-Oxid sind, d.h. dass sie verhältnismäßig schnelle Transistoren sind, jedoch mit einer verhältnismäßig begrenzten Fähigkeit, hohen Spannungen zu widerstehen. Beispielsweise können der erste und der zweite Pull-up-Transistor PM1, PM2 und der erste und der zweite Pull-down-Transistor NM1, NM2 mit der 28-nm-Technologie hergestellt sein, wobei sie in diesem Fall Gate-Source-, Gate-Drain- und Drain-Source-Spannungen von nicht mehr als 1,1 V widerstehen können. Stattdessen ist der Hochspannungstransistor PM3 ein Transistor mit einem Gate-Oxid, dessen Dicke größer ist als die Dicke der Gate-Oxide, welche den ersten und den zweiten Pull-up-Transistor PM1, PM2 und den ersten und den zweiten Pull-down-Transistor NM1, NM2 bilden. Folglich ist der Hochspannungstransistor PM3 verhältnismäßig langsam, hat jedoch die Fähigkeit, hohen Spannungen zu widerstehen. Beispielsweise kann der Hochspannungstransistor PM3 mit der 150-nm-Technologie hergestellt werden, wobei er in diesem Fall in der Lage ist, bis zu 1,8 V zu widerstehen.
Ohne Verlust an Allgemeinheit sei bemerkt, dass der erste und der zweite Pull-up-Transistor PM1, PM2, der erste und der zweite Pull-down-Transistor NM1, NM2 und der Hochspannungstransistor PM3 unter Verwendung der so genannten Vollständig-verarmtes-Silicium-auf-Isolator(FDSOI)-Technologie in einen einzigen Die integriert werden können. 3 ist eine qualitative Darstellung eines Abschnitts des Dies (mit 50 bezeichnet) und nur als Beispiel des ersten Pull-up-Transistors PM1.
In Einzelheiten umfasst der Die 50 ein Substrat 51 aus Halbleitermaterial, das oben durch eine obere Fläche S_sup begrenzt ist und eine Dotierung von einem P-Typ aufweist, und eine Wanne 49, die eine Dotierung eines N-Typs aufweist und sich, ausgehend von der oberen Fläche S_sup, im Substrat 51 erstreckt. Ein Graben 52 erstreckt sich, ausgehend von der oberen Fläche S_sup, in der Wanne 49. Dieser Graben 52 hat eine Form, die beispielsweise in einer Draufsicht ringförmig ist und durch ein ringförmiges Isolationsgebiet 53 gefüllt ist, welches wiederum lateral ein inneres Gebiet 54 der Wanne 49 begrenzt.
Der erste Pull-up-Transistor PM1 umfasst ferner ein vergrabenes Gebiet 55 aus dielektrischem Material, das sich in einem Abstand von der oberen Fläche S_sup im inneren Gebiet 54 erstreckt, bis es in Kontakt mit dem ringförmigen Isolationsgebiet 53 gelangt. Das vergrabene Gebiet 55 und das ringförmige Isolationsgebiet 53 begrenzen am Boden und lateral ein aktives Gebiet 56 aus Halbleitermaterial 56 eines N-Typs.
Der erste Pull-up-Transistor PM1 umfasst ferner ein Drain-Gebiet 57 und ein Source-Gebiet 58, die von einem P-Typ sind, lateral in Bezug zueinander versetzt sind und sich ausgehend von der oberen Fläche S_sup im aktiven Gebiet 56 erstrecken, bis sie in Kontakt mit dem vergrabenen Gebiet 55 gelangen. Der Abschnitt des aktiven Gebiets 56, der nicht vom Drain-Gebiet 57 und vom Source-Gebiet 58 belegt ist, bildet ein Body-Gebiet 59.
Der erste Pull-up-Transistor PM1 umfasst ferner ein Gate-Oxid-Gebiet 60, das sich, über dem Body-Gebiet 59 liegend, über der oberen Fläche S_sup und in direktem Kontakt damit erstreckt, sowie Abschnitte des Drain-Gebiets 57 und des Source-Gebiets 58. Auf dem Gate-Oxid-Gebiet 60 befindet sich ein leitfähiges Gebiet 61, das lateral von einem oberen dielektrischen Gebiet 62 umgeben ist.
Wenngleich dies nicht dargestellt ist, sind auch der zweite Pull-up-Transistor PM2 und der erste und der zweite Pull-down-Transistor NM1, NM2 sowie der Hochspannungstransistor PM3 im Die 50 ausgebildet. Der zweite Pull-up-Transistor PM2 gleicht beispielsweise dem ersten Pull-up-Transistor PM1. Ferner gleichen der erste und der zweite Pull-down-Transistor NM1, NM2 dem ersten Pull-up-Transistor PM1, jedoch abgesehen davon, dass die Wanne 49 nicht vorhanden ist (oder dass die Wanne 49 einen anderen Leitfähigkeitstyp aufweist), und davon, dass die Dotierungstypen des Body-Gebiets, des Drain-Gebiets und des Source-Gebiets umgekehrt sind. Dagegen unterscheidet sich der Hochspannungstransistor PM3 in Bezug auf die Abmessungen (insbesondere die Dicke) des Gate-Oxid-Gebiets vom ersten und vom zweiten Pull-up-Transistor PM1, PM2, wie vorstehend erwähnt wurde.
Vorteile, die sich aus der Verwendung der FDSOI-Technologie ergeben, werden nachstehend beschrieben.
Unabhängig von den Einzelheiten einer möglichen Implementation der MOSFET erzeugt die Decodierstufe 12 am ersten Eingangsknoten EIN1 und demgemäß am ersten Eingang des Logikgatters 44 ein Signal s_ein, das angibt, ob die Wortleitung WL auszuwählen oder nicht auszuwählen ist. Am Steuerknoten CTRL ist stattdessen ein Signal s_ctrl1 vorhanden, das gleich der logischen Negation des Signals sein ist und den ersten Pull-up-Transistor PM1 und den ersten Pull-down-Transistor NM1 steuert.
Am zweiten Eingangsknoten EIN2 ist ein nachstehend beschriebenes Signal s_MODIFIZIEREN vorhanden, das durch die Steuerlogik 11 erzeugt wird, und am Ausgang des Logikgatters 44 ist stattdessen ein Signal s_UND vorhanden.
Wie zuvor erwähnt wurde, arbeiten der Logikinverter 42 und das Logikgatter 44 im Bereich der ersten Versorgungsspannung VDD_LV. Folglich nimmt jedes der Signale s_ein, s_ctrl1, s_MODIFIZIEREN und s_UND einen Wert von beispielsweise 1 V an, wenn dadurch der Logikwert „1“ angegeben wird, während jedes dieser Signale in etwa null ist, wenn dadurch der Logikwert „0“ angegeben wird.
Diesbezüglich sei bemerkt, dass die Pegelschieberschaltung 46 stattdessen ein Signal s_ctrl2 bzw. ein Signal ns_ctrl2 an ihrem ersten und zweiten Ausgang erzeugt. Folglich steuert das Signal s_ctrl2 den zweiten Pull-up-Transistor PM2, während das Signal ns_ctrl2 den Hochspannungstransistor PM3 steuert.
In weiteren Einzelheiten sei bemerkt, dass das Signal s_ctrl2 eine im Bereich der zweiten Versorgungsspannung VDD_HV verschobene Version des Signals s_UND repräsentiert, d.h. die gleichen Logikwerte wie jene des Signals s_UND repräsentiert, wobei der Logikwert „1” jedoch einer Spannung von etwa 1,8 V zugeordnet ist. Das Signal ns_ctrl2 ist die logische Negation des Signals s_ctrl2, und auch dieses gehört in den Bereich der zweiten Versorgungsspannung VDD_HV.
Diesbezüglich sei bemerkt, dass unter der Annahme, dass die Adresssignale AS derart sind, dass die Treiberschaltung 34 ihre eigene Wortleitung WL auswählen muss, d.h. unter der Annahme, dass das Signal s_ein gleich ”1” ist, und ferner unter der Annahme, dass es erforderlich ist, eine Leseoperation auszuführen, d.h. unter der Annahme, dass das Signal s_MODIFIZIEREN gleich „0“ ist, Folgendes geschieht.
Die Signale s_ctrll, s_UND und s_ctrl2 sind gleich „0“, während das Signal ns_ctrl2 gleich „1“ ist, so dass es eine Spannung aufweist, die gleich der zweiten Versorgungsspannung VDD_HV ist. Folglich werden die Gate-Anschlüsse des ersten Pull-down-Transistors NM1 und des ersten und des zweiten Pull-up-Transistors PM1, PM2 auf eine Spannung von Null gelegt, während der Gate-Anschluss des Hochspannungstransistors PM3 auf 1,8 V gelegt wird. Folglich werden der Hochspannungstransistor PM3 und der erste Pull-down-Transistor NM1 deaktiviert, während der erste und der zweite Pull-up-Transistor PM1, PM2 und der zweite Pull-down-Transistor NM2 aktiv sind. In diesem Zusammenhang wird in der vorliegenden Beschreibung ein MOSFET, dessen Gate-Anschluss bei einer solchen Spannung liegt, dass das Fließen von Strom durch den MOSFET selbst a priori (d.h. unabhängig vom Zustand der anderen MOSFET) nicht verhindert wird, als „aktiver MOSFET“ bezeichnet.
Gleichermaßen befindet sich ein aktiver MOSFET in einem Zustand eines erlaubten Einschaltens, was nicht notwendigerweise das Fließen von Strom durch den Transistor impliziert, weil das effektive Einsetzen dieses Hindurchfließens in einer an sich bekannten Weise von weiteren Bedingungen in Bezug auf die Gate-Spannung (insbesondere von den Spannungen an den Leitungsanschlüssen) abhängt. Wie nachstehend beschrieben wird und ohne dass dies einen Verlust an Allgemeinheit impliziert, impliziert der Zustand des erlaubten Einschaltens eines MOSFETs, dass der entsprechende Gate-Anschluss mit einem jeweiligen Gate-Signal (insbesondere den Signalen s_ctrll, Vcasc, s_ctrl2 und ns_ctrl2) gesteuert wird, das:

- im Fall eines N-Kanals gleich der ersten Versorgungsspannung VDD_LV (oder Vcasc im Fall des zweiten Pull-down-Transistors NM2) ist, welche eine Art eines Logikwerts „1” dieses Gate-Signals repräsentiert, und
- im Fall eines P-Kanals null ist, d.h. eine Art eines Logikwerts „0“ annimmt.

Ebenso wird in der vorliegenden Beschreibung ein MOSFET, dessen Gate-Anschluss bei einer solchen Spannung liegt, dass das Fließen von Strom a priori verhindert wird, als „deaktivierter MOSFET“ bezeichnet. Gleichermaßen befindet sich ein deaktivierter MOSFET in einem Zustand eines verbotenen Einschaltens, wobei ohne Verlust an Allgemeinheit der Zustand des verbotenen Einschaltens eines MOSFETs impliziert, dass:

- im Fall eines N-Kanals das entsprechende Gate-Signal null ist,
- im Fall eines P-Kanals das entsprechende Gate-Signal gleich der zweiten Versorgungsspannung VDD_HV ist (welche einen Logikwert „1“ im jeweiligen Spannungsbereich repräsentiert), falls der MOSFET entweder der zweite Pull-up-Transistor PM2 oder der Hochspannungstransistor PM3 ist, oder andernfalls gleich der ersten Versorgungsspannung VDD_LV ist, falls der MOSFET der erste Pull-up-Transistor PM1 ist.

Weil der zweite Pull-up-Transistor PM2 und der zweite Pull-down-Transistor NM2 aktiv sind, funktioniert die durch den ersten und den zweiten Pull-up-Transistor PM1, PM2 und durch den ersten und den zweiten Pull-down-Transistor NM1, NM2 gebildete Schaltung in der Praxis als ein Inverter, der durch das Signal s_ctrll gesteuert wird, wodurch wiederum die Wortleitung WL gesteuert wird. Ferner wird die Wortleitung WL durch den ersten und den zweiten Pull-up-Transistor PM1, PM2 auf etwa 1 V vorgespannt, so dass die Wortleitung WL von der zweiten Versorgungsspannung VDD_HV entkoppelt ist.
In dem Fall, in dem stattdessen eine Leseoperation ausgeführt wird, wobei die Wortleitung WL nicht auszuwählen ist, d.h. unter der Annahme, dass das Signal s_EIN gleich „0“ ist und dass das Signal s_MODIFIZIEREN auch gleich „0“ ist, wird das Signal s_ctrl1 gleich „1“, während sich die anderen Signale nicht ändern. Folglich bleibt der Hochspannungstransistor PM3 deaktiviert, während der zweite Pull-up-Transistor PM2 und der zweite Pull-down-Transistor NM2 aktiv bleiben. Der erste Pull-up-Transistor PM1 ist deaktiviert, während der erste Pull-down-Transistor NM1 aktiv ist. Folglich funktioniert die durch den ersten und den zweiten Pull-up-Transistor PM1, PM2 und durch den ersten und den zweiten Pull-down-Transistor NM1, NM2 gebildete Schaltung wiederum als ein Inverter, der durch das Signal s_ctrl1 gesteuert wird, welches die Wortleitung WL nicht auswählt, wodurch sie durch den ersten und den zweiten Pull-down-Transistor NM1, NM2 an Masse gelegt wird.
In der Praxis wird die Wortleitung WL während einer Leseoperation nur durch schnelle MOSFET ausgewählt/nicht ausgewählt. Wenn die Wortleitung WL ausgewählt wird, wird sie ferner auf 1 V vorgespannt. Weil der Hochspannungstransistor PM3 deaktiviert bleibt, sind die restlichen Transistoren überdies keinen hohen Spannungen ausgesetzt.
Falls stattdessen angenommen wird, dass eine Programmieroperation an der Wortleitung WL ausgeführt wird, d.h. angenommen wird, dass das Signal s_MODIFIZIEREN gleich dem Logikwert „1“ ist, und ferner angenommen wird, dass die Wortleitung WL auszuwählen ist (Signal s_ein gleich „1“), geschieht Folgendes:

Das Signal s_UND nimmt einen Logikwert „1“ an, während das Signal s_ctrl1 einen Logikwert „0“ aufweist. Ferner nimmt das Signal s_ctrl2 den Logikwert „1“ an, während das Signal ns_ctrl2 den Logikwert „0“ annimmt. Die Gate-Anschlüsse des ersten Pull-down-Transistors NM1, des ersten Pull-up-Transistors PM1 und des Hochspannungstransistors PM3 werden an Masse gelegt. Der Gate-Anschluss des zweiten Pull-up-Transistors PM2 wird auf 1,8 V gelegt. Folglich ist der Hochspannungstransistor PM3 ebenso wie der erste Pull-up-Transistor PM1 und der zweite Pull-down-Transistor NM2 aktiv, während der zweite Pull-up-Transistor PM2 und der erste Pull-down-Transistor NM1 deaktiviert sind.

In der Praxis wird die Wortleitung WL während der Programmieroperation durch den Hochspannungstransistor PM3, welcher sie auf 1,8 V vorspannt, ausgewählt.
Ungeachtet der Tatsache, dass die Wortleitung WL auf 1,8 V vorgespannt wird, wird keiner vom ersten und vom zweiten Pull-up-Transistor PM1, PM2 und vom ersten und vom zweiten Pull-down-Transistor NM1, NM2 Spannungen ausgesetzt, bei denen das Risiko besteht, dass sie beschädigt werden, weil jeder von ihnen mit Drain-Source-, Gate-Source- und Gate-Drain-Spannungen arbeitet, die nicht höher sind als die erste Versorgungsspannung VDD_LV, wie nachfolgend erklärt wird, wobei die vorstehend erwähnten drei Spannungen als Vds, Vgs bzw. V_gd bezeichnet werden.
In Einzelheiten ergibt sich in Bezug auf den ersten Pull-up-Transistor PM1 (im Betrag): Vgs = VDD_LV, V_gd = VDD_LV und Vds = 0.
In Bezug auf den zweiten Pull-up-Transistor PM2 ergibt sich (im Betrag) : Vgs = 0, V_gd = VDD_HV - VDD_LV und Vds = VDD_HV - VDD_LV.
In Bezug auf den ersten Pull-down-Transistor NM1 ergibt sich (im Betrag) : Vgs = 0, V_gd = Vcasc - V_th__NM2 und Vds = Vcasc - V_th__NM2, wobei V_th__NM2 die Schwellenspannung des zweiten Pull-down-Transistors NM2 ist und beispielsweise gleich 0,4 V ist.
In Bezug auf den zweiten Pull-down-Transistor NM2 ergibt sich (im Betrag) : Vgs = V_th__NM2 (durch den zweiten Pull-down-Transistor NM2 fließt, obgleich er aktiv ist, kein Strom, weil Vgs ungenügend ist), V_gd = VDD_HV - Vcasc und Vds = VDD_HV - (Vcasc - V_th__NM2) (die letztgenannte Spannung kann gelegentlich die erste Versorgungsspannung VDD_LV überschreiten, weil die aktuelle Technologie ermöglicht, dass Spannungen von mehr als VDD LV über kurze Zeiträume widerstanden wird).
Ferner werden in einem Fall, in dem Transistoren des FDSOI-Typs verwendet werden, die nachstehend dargelegten Vorteile erreicht.
In Bezug beispielsweise auf den zweiten Pull-up-Transistor PM2 sei bemerkt, dass, obgleich sein zweiter Leitungsanschluss auf die zweite Versorgungsspannung VDD_HV gelegt ist, sein Bulk in jedem Fall auf die erste Versorgungsspannung VDD_LV an Stelle der zweiten Versorgungsspannung VDD_HV vorgespannt werden kann, ohne dass dies dank der Isolation des Bulks den Eintritt des Übergangs, der durch den auf VDD_HV gelegten Anschluss und durch den Bulk gebildet ist, eine Vorspannung in Durchlassrichtung mit sich bringt. Dies bietet angesichts der Tatsache, dass die gleiche Fläche belegt wird, eine höhere Geschwindigkeit des zweiten Pull-up-Transistors PM2 als im (vorstehend erwähnten) Fall, in dem der Bulk konservativ auf die zweite Versorgungsspannung VDD_HV gelegt wurde. In diesem Zusammenhang würde in dem Fall, in dem der Bulk des zweiten Pull-up-Transistors PM2 nicht isoliert ist, eine Alternative, die es ermöglicht, die Geschwindigkeit oder die Flächenbelegung nicht zu verschlechtern, darin bestehen, vorab eine (nicht dargestellte) Schaltungsanordnung anzuordnen, die dafür ausgelegt ist, den Bulk des zweiten Pull-up-Transistors PM2 alternativ auf die erste Versorgungsspannung VDD_LV oder auf die zweite Versorgungsspannung VDD_HV zu legen, wobei dies davon abhängt, ob eine Leseoperation oder eine Programmieroperation ausgeführt wird. Ähnliche Überlegungen gelten für die anderen Transistoren und insbesondere für den ersten Pull-up-Transistor PM1 und den Hochspannungstransistor PM3.
Schließlich geschieht unter der Annahme, dass eine Programmieroperation ausgeführt wird, bei der die Wortleitung WL nicht ausgewählt wird, d.h. unter der Annahme, dass das Signal s_MODIFIZIEREN gleich dem Logikwert „1“ ist und dass das Signal s_ein gleich „0“ ist, Folgendes:

Das Signal s_UND nimmt einen Logikwert „0“ an, während das Signal s_ctrl2 einen Logikwert „1“ aufweist. Ferner nimmt das Signal s_ctrl2 den Logikwert „0“ an, während das Signal ns_ctrl2 den Logikwert „1“ annimmt. Die Gate-Anschlüsse des ersten Pull-down-Transistors NM1 und des ersten Pull-up-Transistors PM1 werden auf die erste Versorgungsspannung VDD_LV gelegt. Der Gate-Anschluss des zweiten Pull-up-Transistors PM2 wird an Masse gelegt, während der Gate-Anschluss des Hochspannungstransistors PM3 auf die zweite Versorgungsspannung VDD_HV gelegt wird. Folglich sind der Hochspannungstransistor PM3 und auch der erste Pull-up-Transistor PM1 deaktiviert, während der zweite Pull-up-Transistor PM2 und der erste und der zweite Pull-down-Transistor NM1, NM2 aktiv sind. Auf diese Weise wird die Wortleitung WL durch den ersten und den zweiten Pull-down-Transistor NM1, NM2 an Masse gelegt. Weil bei dieser Operation der Hochspannungstransistor PM3 deaktiviert bleibt, bleibt die zweite Versorgungsspannung VDD_HV von der Wortleitung WL entkoppelt, so dass nicht das Risiko besteht, dass die Treiberschaltung 34 Überspannungen ausgesetzt wird.

Im Allgemeinen funktionieren der zweite Pull-up-Transistor PM2 und der zweite Pull-down-Transistor NM2 unabhängig von den Überlegungen in Bezug auf den Bulk als Kaskodentransistoren, weil sie aktiv sind und beim Leseschritt nicht wirksam sind, während sie den Schutz des ersten Pull-up-Transistors PM1 und des ersten Pull-down-Transistors NM1 während des Programmierschritts ermöglichen (insbesondere im Fall der Auswahl der Wortleitung). Tatsächlich bewirkt während des Programmierschritts bei Auswahl der Wortleitung WL das Vorhandensein des zweiten Pull-down-Transistors NM2 eine Verringerung der Spannungen V_gd und V_ds bis unter die erste Versorgungsspannung VDD LV, selbst wenn die Wortleitung WL auf die zweite Versorgungsspannung VDD_HV gelegt wird. Ferner ermöglicht es das Vorhandensein des zweiten Pull-up-Transistors PM2, den ersten Pull-up-Transistor PM1 aktiv zu halten, ohne ihn Spannungen auszusetzen, die höher als die erste Versorgungsspannung VDD_LV sind. Wiederum wird der zweite Pull-up-Transistor PM2 dank der Steuerung auf der Grundlage des Signals s_ctrl2 geschützt, das zum Spannungsbereich der zweiten Versorgungsspannung VDD_HV gehört.
Zusätzlich ist, wenn der erste Pull-down-Transistor NM1 eingeschaltet ist, die Spannung seines Drain-Anschlusses unter der Annahme, dass der erste und der zweite Pull-down-Transistor NM1, NM2 gleich sind, zu Beginn eines Entladeschritts der Wortleitung WL in etwa gleich VDD_HV/2.
Die Vorteile der erörterten Lösung sind anhand der vorstehenden Beschreibung offensichtlich.
Insbesondere ermöglicht es die vorliegende Treiberschaltung dank der Verwendung schneller MOSFET, Leseoperationen sehr schnell (kürzer als 3 ns) auszuführen, wobei dennoch eine korrekte Auswahl der Wortleitung WL während des Programmierschritts ermöglicht wird, ohne den MOSFET Überspannungen auszusetzen. Ferner ist die vorliegende Treiberschaltung durch eine verringerte Flächenbelegung gekennzeichnet.
Schließlich ist es klar, dass an dem, was hier beschrieben und erläutert wird, Modifikationen und Variationen vorgenommen werden können, ohne vom in den anliegenden Ansprüchen definierten Schutzumfang der vorliegenden Erfindung abzuweichen.
Insbesondere ist die vorliegende Treiberschaltung unabhängig von den Eigenschaften der Speicherzellen.
In Bezug auf die Spannung Vcasc sei bemerkt, dass sie höher als die Spannung V_th__NM2 ist und einen vom beschriebenen Wert verschiedenen Wert aufweisen kann. Im Allgemeinen gelten zum Schützen des ersten und des zweiten Pull-down-Transistors NM1, NM2 zusätzlich zu Vcasc ≤ VDD_LV | Vcasc - VDD_HV| ≤ VDD_LV und VDD_HV-(Vcasc - V_th__NM2) < VDD LV. Genauer gesagt garantiert das Einhalten der vorstehenden Ungleichungen idealerweise einen Schutz für eine unbegrenzte Zeit. Die vorstehend erwähnten Ungleichungen können jedoch infolge der realistischerweise für die PCM-Vorrichtung 40 erwarteten Lebensdauer während begrenzter Zeiträume nicht eingehalten werden.
Ferner ist es möglich, dass die Signale s_ctrll, s_ctrl2 und ns_ctrl2 auf andere Weise als beschrieben erzeugt werden. Folglich können der Logikinverter 42 und das Logikgatter 44 durch eine andere Schaltungsanordnung ersetzt werden.
In Bezug auf das Signal s_ctrl2 sei bemerkt, dass es als seinen eigenen Logikwert „1“ einen von der zweiten Versorgungsspannung VDD HV verschiedenen Wert annehmen kann, vorausgesetzt, dass er ausreicht, um den zweiten Pull-up-Transistor PM2 während der Operationen des Programmierens der Wortleitung WL zu deaktivieren. Folglich genügt es, wenn das Signal s_ctrl2 als seinen eigenen Logikwert „1“ eine Spannung annimmt, die größer oder gleich VDD_HV - | V_th__PM2 | ist, wobei V_th__PM2 der Schwellenwert des zweiten Pull-up-Transistors PM2 ist. Ähnliche Überlegungen gelten für das Signal ns_ctrl2 und das Abschalten des Hochspannungs-MOSFETs PM3.
Die schnellen Transistoren (d.h. der erste und der zweite Pull-down-Transistor und der erste und der zweite Pull-up-Transistor) können beispielsweise Gate-Oxide mit voneinander verschiedenen Dicken aufweisen, wobei die schnellen Transistoren allgemeiner voneinander verschiedene Durchbruchspannungen aufweisen können, die in jedem Fall niedriger sind als die Durchbruchspannung des Hochspannungstransistors. Ferner ist es möglich, dass der Hochspannungstransistor ein Gate-Oxid aufweist, dessen Dicke gleich jener der Gate-Oxide der schnellen Transistoren ist, wenngleich er weiter eine höhere Durchbruchspannung aufweist als die schnellen Transistoren.
In Bezug auf stattdessen die MOSFET, welche die Zugriffselemente 4b bilden, sei bemerkt, dass ihre Eigenschaften für die Zwecke der vorliegenden Erfindung irrelevant sind. Sie können beispielsweise mit der gleichen Technologie hergestellt werden, die für die Herstellung der Treiberschaltung 34 verwendet wird.
Zusätzlich ist offensichtlich, dass die PCM-Vorrichtung in vielen Zusammenhängen Verwendung finden kann, wie bei Anwendungen mit hohen Sicherheitsanforderungen, bei denen Smartcards mit einer Kontaktschnittstelle (in der Art von Pay-TV-Systemen) verwendet werden und welche strengen Verbrauchsspezifikationen genügen müssen, oder auch bei Anwendungen, welche kontaktfreie Smartcards (RFID, NFC, Bankkreditkarten usw.) verwenden, wobei das Speichermodul ein Strombudget aufweist, das durch ein Energieabgreifsystem begrenzt ist.
In diesem Zusammenhang zeigt 4 einen Abschnitt einer elektronischen Vorrichtung 70, die beispielsweise Folgendes sein kann: ein PDA (persönlicher digitaler Assistent), ein tragbarer oder fest installierter Computer, möglicherweise mit der Fähigkeit zu einer drahtlosen Datenübertragung, ein Mobiltelefon, ein digitales Audioabspielgerät, eine Photokamera oder ein Camcorder oder weitere Vorrichtungen, die in der Lage sind, Informationen zu verarbeiten, zu speichern, zu übertragen und zu empfangen.
Im Einzelnen umfasst die elektronische Vorrichtung 70 Folgendes: eine Steuereinrichtung 71 (die beispielsweise mit einem Mikroprozessor, einem DSP oder einer Mikrosteuereinrichtung versehen ist), eine Ein-/Ausgabevorrichtung 72 (die beispielsweise mit einem Tastenfeld und einer Anzeige versehen ist) zur Eingabe und zur Anzeige der Daten, die PCM-Vorrichtung 40, die mit dem Feld 2 von Speicherzellen 3 vom vorstehend beschriebenen Phasenänderungstyp versehen ist, eine Drahtlosschnittstelle 74, beispielsweise eine Antenne, zum Senden und Empfangen von Daten über ein drahtloses Hochfrequenz-Kommunikationsnetz und einen RAM 75. Alle Komponenten der elektronischen Vorrichtung 70 sind über einen Bus 76 gekoppelt. Es ist möglich, eine Batterie 77 als Stromquelle in der elektronischen Vorrichtung 70 zu verwenden, welche ferner mit einer Photokamera oder einer Videokamera oder einem Camcorder 78 versehen sein kann. Zusätzlich kann die Steuereinrichtung 71 die PCM-Vorrichtung 40, beispielsweise mit der Steuerlogik 11 zusammenarbeitend, steuern.

Claims

Speichervorrichtung, welche ein Feld (2) von Speicherzellen (3), welche ein Phasenänderungsmaterial aufweisen, und wenigstens eine Wortleitung (WL) umfasst, wobei die Speichervorrichtung ferner eine Treiberschaltung (34) umfasst, welche Folgendes umfasst: - eine Steuerschaltung (42, 44, 46), die gesteuert werden kann, um in einem Lesemodus oder in einem Schreibmodus zu arbeiten, - einen ersten Pull-up-MOSFET (PM1) und einen zweiten Pull-up-MOSFET (PM2) mit Kanälen eines ersten Typs (P), wobei der erste und der zweite Pull-up-MOSFET in Reihe zwischen einen ersten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine erste Versorgungsspannung (VDD_LV) gelegt zu werden, und die Wortleitung geschaltet sind, wobei der zweite Pull-up-MOSFET zwischen dem ersten Pull-up-MOSFET und der Wortleitung angeordnet ist, - einen ersten Pull-down-MOSFET (NM1) und einen zweiten Pull-down-MOSFET (NM2) mit Kanälen eines zweiten Typs (N), wobei der erste und der zweite Pull-down-MOSFET in Reihe zwischen die Wortleitung und einen zweiten Stromversorgungsknoten, der dafür ausgelegt ist, auf ein Referenzpotential gelegt zu werden, geschaltet sind, wobei der zweite Pull-down-MOSFET zwischen dem ersten Pull-down-MOSFET und der Wortleitung angeordnet ist, und - einen Vorspannungs-MOSFET (PM3), der zwischen die Wortleitung und einen dritten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine zweite Versorgungsspannung (VDD_HV) gelegt zu werden, die höher als die erste Versorgungsspannung ist, geschaltet ist, dadurch gekennzeichnet, dass der erste und der zweite Pull-up-MOSFET und der erste und der zweite Pull-down-MOSFET Durchbruchspannungen aufweisen, die niedriger sind als die Durchbruchspannung des Vorspannungs-MOSFETs, und wobei die Steuerschaltung dafür ausgelegt ist, den ersten Pull-up-MOSFET und den ersten Pull-down-MOSFET zu steuern, so dass sie als Funktion eines Eingangssignals (s_ein), das angibt, ob die Wortleitung auszuwählen oder nicht auszuwählen ist, in einem Zustand, in dem ein Einschalten erlaubt ist, und in einem Zustand, in dem ein Einschalten verboten ist, alternierend miteinander arbeiten, und wobei, i) wenn im Lesemodus gearbeitet wird und ii) wenn im Schreibmodus gearbeitet wird und das Eingangssignal angibt, dass die Wortleitung nicht auszuwählen ist, die Steuerschaltung dafür ausgelegt ist, den Vorspannungs-MOSFET zu steuern, so dass er die Wortleitung elektrisch vom dritten Stromversorgungsknoten entkoppelt, und den zweiten Pull-up-MOSFET und den zweiten Pull-down-MOSFET zu steuern, so dass der erste Pull-up-MOSFET und der erste Pull-down-MOSFET elektrisch mit der Wortleitung gekoppelt sind, und wobei, wenn im Schreibmodus gearbeitet wird und das Eingangssignal angibt, dass die Wortleitung auszuwählen ist, die Steuerschaltung dafür ausgelegt ist, den Vorspannungs-MOSFET zu steuern, so dass er die Wortleitung elektrisch mit dem dritten Stromversorgungsknoten koppelt, und den zweiten Pull-up-MOSFET und den zweiten Pull-down-MOSFET zu steuern, so dass der zweite Pull-up-MOSFET in dem Zustand ist, in dem ein Einschalten verboten ist, und der zweite Pull-down-MOSFET im Zustand ist, in dem ein Einschalten erlaubt ist.
Speichervorrichtung nach Anspruch 1, wobei die Steuerschaltung (42, 44, 46) dafür ausgelegt ist, den Gate-Anschluss des zweiten Pull-down-MOSFETs (NM2) auf eine Kaskodenspannung (Vcasc) zu legen, die höher als die Schwellenspannung (V_{th_NM2}) des zweiten Pull-down-MOSFETs ist, und wobei, wenn im Schreibmodus gearbeitet wird und das Eingangssignal (s_ein) angibt, dass die Wortleitung auszuwählen ist, die Steuerschaltung ferner dafür ausgelegt ist, den Gate-Anschluss des zweiten Pull-up-MOSFETs (PM2) auf eine Spannung zu legen, die größer oder gleich der Differenz zwischen der zweiten Versorgungsspannung (VDD_HV) und dem Betrag der Schwellenspannung (V_th__PM2) des zweiten Pull-up-MOSFETs ist.
Speichervorrichtung nach Anspruch 1 oder 2, wobei die Steuerschaltung (42, 44, 46) dafür ausgelegt ist, ein erstes Steuersignal (s_ctrll) an den Gate-Anschlüssen des ersten Pull-up-MOSFETs (PM1) und des ersten Pull-down-MOSFETs (NM1) und ein zweites Steuersignal (s_ctrl2) am Gate-Anschluss des zweiten Pull-up-MOSFETs (PM2) zu erzeugen, wobei das erste und das zweite Steuersignal zum Bereich der ersten Versorgungsspannung (VDD_LV) bzw. zum Bereich der zweiten Versorgungsspannung (VDD_HV) gehören.
Speichervorrichtung nach Anspruch 3, wobei die Steuerschaltung (42, 44, 46) ferner dafür ausgelegt ist, am Gate-Anschluss des Vorspannungs-MOSFETs (PM3) ein drittes Steuersignal (ns_ctrl2) zu erzeugen, das zum Bereich der zweiten Versorgungsspannung (VDD_HV) gehört und die logische Negation des zweiten Steuersignals (s_ctrl2) ist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei jeder vom ersten und vom zweiten Pull-up-MOSFET (PM1, PM2), vom ersten und vom zweiten Pull-down-MOSFET (NM1, NM2) und vom Vorspannungs-MOSFET (PM3) vom vollständig verarmten Silicium-auf-Isolator-Typ (FDSOI-Typ) ist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste und der zweite Pull-down-MOSFET (NM1, NM2) und der erste und der zweite Pull-up-MOSFET (PM1, PM2) jeweilige Gate-Dielektrikum-Gebiete mit derselben ersten Dicke aufweisen und wobei der Vorspannungs-MOSFET (PM3) ein jeweiliges Gate-Dielektrikum-Gebiet mit einer Dicke, die größer als die erste Dicke ist, aufweist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Vorspannungs-MOSFET (PM3) einen Kanal des ersten Typs (P) aufweist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei jeder vom ersten und vom zweiten Pull-up-MOSFET (PM1, PM2), vom ersten und vom zweiten Pull-down-MOSFET (NM1, NM2) und vom Vorspannungs-MOSFET (PM3) vom Anreicherungstyp ist.
Speichervorrichtung nach Anspruch 8, wobei der erste und der zweite Pull-up-MOSFET (PM1, PM2) und der Vorspannungs-MOSFET (PM3) Kanäle mit einer P-Leitfähigkeit aufweisen und wobei der erste und der zweite Pull-down-MOSFET (NM1, NM2) Kanäle mit einer N-Leitfähigkeit aufweisen.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei jede Speicherzelle (3) ein jeweiliges Speicherelement (4a) und ein jeweiliges Zugriffselement (4b) umfasst, die elektrisch miteinander gekoppelt sind, und wobei das Speicherelement (4a) durch das Phasenänderungsmaterial gebildet ist, und wobei das Zugriffselement (4b) durch einen entsprechenden MOSFET gebildet ist.
Elektronische Vorrichtung, welche Folgendes umfasst: - eine Speichervorrichtung (40) nach einem der vorhergehenden Ansprüche, - eine Steuereinrichtung (71) und - einen Bus (76), der dafür ausgelegt ist, die Steuereinrichtung und die Speichervorrichtung elektrisch zu koppeln.
Verfahren zum Vorspannen einer Wortleitung (WL) einer Speichervorrichtung (40), welche ein Feld (2) von Speicherzellen (3), welche ein Phasenänderungsmaterial aufweisen, umfasst, wobei die Speichervorrichtung ferner Folgendes umfasst: - einen ersten Pull-up-MOSFET (PM1) und einen zweiten Pull-up-MOSFET (PM2) mit Kanälen eines ersten Typs (P), wobei der erste und der zweite Pull-up-MOSFET in Reihe zwischen einen ersten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine erste Versorgungsspannung (VDD_LV) gelegt zu werden, und die Wortleitung geschaltet sind, wobei der zweite Pull-up-MOSFET zwischen dem ersten Pull-up-MOSFET und der Wortleitung angeordnet ist, - einen ersten Pull-down-MOSFET (NM1) und einen zweiten Pull-down-MOSFET (NM2) mit Kanälen eines zweiten Typs (N), wobei der erste und der zweite Pull-down-MOSFET in Reihe zwischen die Wortleitung und einen zweiten Stromversorgungsknoten, der dafür ausgelegt ist, auf ein Referenzpotential gelegt zu werden, geschaltet sind, wobei der zweite Pull-down-MOSFET zwischen dem ersten Pull-down-MOSFET und der Wortleitung angeordnet ist, und - einen Vorspannungs-MOSFET (PM3), der zwischen die Wortleitung und einen dritten Stromversorgungsknoten, der dafür ausgelegt ist, auf eine zweite Versorgungsspannung (VDD_HV) gelegt zu werden, die höher als die erste Versorgungsspannung ist, geschaltet ist, dadurch gekennzeichnet, dass der erste und der zweite Pull-up-MOSFET und der erste und der zweite Pull-down-MOSFET Durchbruchspannungen aufweisen, die niedriger sind als die Durchbruchspannung des Vorspannungs-MOSFETs, wobei das Verfahren folgende Schritte umfasst: - Steuern des ersten Pull-up-MOSFETs und des ersten Pull-down-MOSFETs durch ein Eingangssignal (s_ein), das angibt, ob die Wortleitung auszuwählen oder nicht auszuwählen ist, so dass sie als Funktion des Eingangssignals in einem Zustand, in dem ein Einschalten erlaubt ist, und in einem Zustand, in dem ein Einschalten verboten ist, alternierend miteinander arbeiten, wobei das Verfahren ferner während eines Leseschritts und während eines Schreibschritts, wobei das Eingangssignal angibt, dass die Wortleitung nicht auszuwählen ist, die Ausführung der folgenden Schritte umfasst: - Steuern des Vorspannungs-MOSFETs, so dass er die Wortleitung elektrisch vom dritten Stromversorgungsknoten entkoppelt, und - Steuern des zweiten Pull-up-MOSFETs und des zweiten Pull-down-MOSFETs, so dass der erste Pull-up-MOSFET und der erste Pull-down-MOSFET elektrisch mit der Wortleitung gekoppelt werden, wobei das Verfahren während eines Schreibschritts, wobei das Eingangssignal angibt, dass die Wortleitung auszuwählen ist, ferner die Ausführung der folgenden Schritte umfasst: - Steuern des Vorspannungs-MOSFETs, so dass er die Wortleitung elektrisch mit dem dritten Stromversorgungsknoten koppelt, und - Steuern des zweiten Pull-up-MOSFETs und des zweiten Pull-down-MOSFETs, so dass der zweite Pull-up-MOSFET im Zustand ist, in dem das Einschalten verboten ist, und der zweite Pull-down-MOSFET im Zustand ist, in dem das Einschalten erlaubt ist.
Verfahren zum Vorspannen nach Anspruch 12, welches ferner das Ausführen des Schritts des Legens des Gate-Anschlusses des zweiten Pull-down-MOSFETs (NM2) auf eine Kaskodenspannung (Vcasc), die höher als die Schwellenspannung (V_th__NM2) des zweiten Pull-down-MOSFETs ist, umfasst, wobei das Verfahren ferner während des Schreibschritts, wobei das Eingangssignal angibt, dass die Wortleitung auszuwählen ist, das Ausführen des Schritts des Legens des Gate-Anschlusses des zweiten Pull-up-MOSFETs (PM2) auf eine Spannung, die größer oder gleich der Differenz zwischen der zweiten Versorgungsspannung (VDD_HV) und dem Betrag der Schwellenspannung (V_th__PM2) des zweiten Pull-up-MOSFETs ist, umfasst.
Verfahren zum Vorspannen nach Anspruch 12 oder 13, welches ferner folgende Schritte umfasst: - Erzeugen eines ersten Steuersignals (s_ctrll) an den Gate-Anschlüssen des ersten Pull-up-MOSFETs (PM1) und des ersten Pull-down-MOSFETs (NM1) und - Erzeugen eines zweiten Steuersignals (s_ctrl2) am Gate-Anschluss des zweiten Pull-up-MOSFETs (PM2), wobei das erste und das zweite Steuersignal zum Bereich der ersten Versorgungsspannung (VDD_LV) bzw. zum Bereich der zweiten Versorgungsspannung (VDD_HV) gehören.
Verfahren zum Vorspannen nach Anspruch 14, welches ferner den Schritt des Erzeugens eines dritten Steuersignals (ns_ctrl2), das zum Bereich der zweiten Versorgungsspannung (VDD_HV) gehört und die logische Negation des zweiten Steuersignals (s_ctrl2) ist, am Gate-Anschluss des Vorspannungs-MOSFETs (PM3) umfasst.