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Die
Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach
dem Oberbegriff des Anspruchs 1 und auf eine Wortleitungsauswahlschaltung
hierfür.
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In
sogenannten Flash-Halbleiterspeicherbauelementen können die
Speicherzellen elektrisch programmiert und in den Speicherzellen
gespeicherte Daten elektrisch gelöscht werden. Im Betrieb eines üblichen Flash-Speicherbauelementes
erfolgt das Programmieren der Speicherzellen unter Verwendung einer
Injektion „heißer" Elektronen von einem
Drain-Bereich und
einem benachbarten Kanalbereich in ein floatendes Gate. Um die Zellen
zu programmieren, wird an den Drain-Bereich eine Spannung von etwa
5 V zur Erzeugung heißer
Elektronen angelegt, während
ein Source-Bereich und ein Substrat bzw. Volumenkörper gemeinsam
geerdet sind und an ein Steuer-Gate eine hohe Spannung von etwa
9 V angelegt wird. Da das floatende Gate in den programmierten Speicherzellen
auf diese Weise mit negativen Ladungen gefüllt wird, erhöht sich
die Schwellenspannung der Speicherzellen. Umgekehrt wird, um die
Zellen zu löschen,
eine hohe negative Spannung von –9 V an das Steuer-Gate angelegt,
während
an den Volumenbereich eine Gegenspannung von etwa 9 V angelegt wird,
um einen Übertritt
der negativen Ladungen aus dem floatenden Gate in den Volumenbereich zu
bewirken (Fouler-Nordheim- Tunneln).
Die Schwellenspannung der Speicherzellen, deren Daten gelöscht werden,
wird niedriger als diejenige der Speicherzellen, die nicht gelöscht werden.
Im Lesebetrieb wird an den Drain-Bereich eine Spannung von etwa
1 V angelegt, an das Steuer-Gate wird ebenfalls eine gegenüber der Schwellenspannung
der programmierten Speicherzelle niedrigere Spannung angelegt, und
gleichzeitig wird an den Source-Bereich eine Spannung von 0 V angelegt,
so dass für
die programmierte Speicherzelle der Zustand „Zelle aus" festgelegt wird und die gelöschte Speicherzelle
im Zustand „Zelle
an" ausgelesen wird.
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Wenn
für die
programmierten Speicherzellen oder die Speicherzellen, deren Daten
gelöscht
werden, ein Lesevorgang durchzuführen
ist, wird an eine Wortleitung, die mit einer ausgewählten Speicherzelle
verbunden ist, eine Spannung angelegt, die zwischen der Schwellenspannung
einer programmierten Speicherzelle und derjenigen einer Speicherzelle
liegt, deren Daten gelöscht
werden. Um die Schwierigkeit zu überwinden, dass
die Lesespannung höher
als eine Versorgungsspannung ist, werden Techniken zum Anheben der
Lesespannung eingesetzt, siehe den Beitrag „A 2.7 V only 8 Mb × 16 NOR
flash memory" beim
Symposium zu „VLSI Circuits
Digest of Technical Papers, IEEE 1996".
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In
jüngerer
Zeit besteht zunehmend Bedarf an einer Verringerung des Energieverbrauchs
in Flash-Speichern, die in tragbaren Kommunikationsgeräten oder
tragbaren, batteriebetriebenen Computern und ähnlichen Geräten verwendet
werden. Das größte Hindernis
zur Verringerung der benutzten Spannung bei gleichzeitiger Höchstintegration
stellt die Tatsache dar, dass der Koeffizient der Anhebespannung
in der Wortleitung während
eines Lesevorgangs bei niedriger Spannung um so kleiner ist, je
höher der
Integrationsgrad ist. Es wurden bereits einige Vorgehensweisen zur
Behebung dieses Problems vorgeschlagen. Eine davon ist ein Verfahren
zur Mehrfachanhebung der Wortleitung, das einen schnellen Lesevorgang
bei niedriger Spannung dadurch ermöglicht, dass der Koeffizient
der Anhebespannung erhöht
wird, siehe den Beitrag „Quick
Double Bootstrapping Scheme for Word Line of 1.8 V Only 16 Mb Flash
Memory" auf der
sechsten koreanischen Halbleiterkonferenz, Februar 1999. Eine weitere
Methode besteht in einem Verfahren, bei dem eine Ladungspumpe, d.h.
ein Generator für
hohe Spannung, dazu gesteuert werden kann, derart im Leistungs betrieb
geschaltet zu werden, dass bei Start eines Lesebetriebs eine von
der Ladungspumpe erzeugte, hohe Spannung an Wortleitungen angelegt
werden kann. Die Benutzung dieser Vorgehensweise ist seit kurzem
populär,
da das Verfahren eine hohe Betriebsgeschwindigkeit bei niedrigerem
Energieverbrauch erlaubt, siehe J. F. Dickson, „On-chip high voltage generation
in NMOS integrated circuits using an improved voltage multiplier technique", IEEE Journal of
Solid State Circuits, Juni 1976, Seite 374. Die Technologien, welche
die Ladungspumpe dazu verwenden, die Spannung der Wortleitungen
bei einem Lesevorgang mit der Niederverbrauchsspannung anzuheben,
wurden in der Veröffentlichung „Optimization
of word-line booster circuits for low-voltage flash memories", IEEE JSSC, Band
34, Nr. 8, August 1999, Seite 1091 beschrieben. Dort wird angegeben, dass
es vorteilhaft ist, die Ladungspumpe zur Erzeugung der hohen Spannung
hinsichtlich Energieverlust zu verwenden, da der Schaltungsbereich
und die Betriebsströme
der Ladungspumpe verglichen mit anderen peripheren Schaltungskomponenten
niedrig sind, wenngleich in diesen ein Ruhestrom von weniger als
10 μA fließt.
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Ein
in einem Flash-Speicherbauelement vom NOR-Typ verwendeter Zeilendecoder
muß in
der Lage sein, verschiedene Spannungspegel von einer hohen negativen
Spannung bis zu einer hohen positiven Spannung aufgrund der oben
erläuterten
Eigenschaften des Flash-Speichers zu liefern. Im allgemeinen wird
als Ruhespannung eine solche bezeichnet, deren Potential höher als
das Potential der Versorgungsspannung ist. Im Fall einer Versorgungsspannung
von 3,3 V können
dies z.B. etwa 4,5 V, die an die ausgewählte Wortleitung bei einem
Lesebetrieb angelegt werden, und etwa 9 V, die an die ausgewählte Wortleitung
im Programmierbetrieb angelegt werden, sowie etwa 9 V und –9 V sein,
die im Löschbetrieb
an die Wortleitung bzw. den Volumenbereich angelegt werden. Um derartige
Spannungen zu liefern, werden in herkömmlichen Bauelementen beispielsweise
ein Zeilendecoder und zugehörige
Schaltkreise eingesetzt, wie sie in 1 und
den zugehörigen
Teilbildern der 1A und 1B veranschaulicht sind.
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In 1 bzw. den 1A und 1B gehören Speicherzellensektoren 13 und 14 z.B.
zu einem i-ten bzw. j-ten Sektor, wobei das gesamte Speicherzellenfeld
in eine Mehrzahl von Sektoren unterteilt ist, von denen jeder Sektor
1024 Wortleitungen und 512 Bitleitungen mit einer gesamten Speicherka pazität von 64
K Byte beinhaltet (64 K Byte = 1024 × 512 Bit). Bei einem Lesevorgang
oder einem Programmiervorgang benötigt die Auswahl einer Wortleitung
zehn Adresssignale für
die 1024 Wortleitungen. Eine von 128 globalen Wortleitungen wird
durch einen globalen Zeilendecoder 10 ausgewählt, während eine
von acht lokalen Wortleitungen, die jeweils zu einer globalen Wortleitung
gehören
(128 × 8
= 1024), durch einen lokalen Zeilendecoder 15 bzw. 16 ausgewählt wird.
Ein der jeweiligen Wortleitung zugeordneter Wortleitungstreiber
WD steuert seine mit ihm verknüpfte
Wortleitung in Abhängigkeit
von einem globalen Wortleitungsauswahlsignal GWL, das von dem globalen
Zellendecoder 10 zugeführt
wird, einem lokalen Wortleitungsauswahlsignal PWL, das vom lokalen
Zeilendecoder 15 bzw. 16 zugeführt wird, und einem Blockauswahlsignal
BLS, das von einem Blockdecoder 17 bzw. 18 zugeführt wird.
Um während
eines Lesevorgangs, eines Programmiervorgangs oder eines Löschvorgangs
eine hohe positive oder negative Spannung einer Wortleitung zuzuführen, sind
der globale Zeilendecoder 10 und die lokalen Zeilendecoder 15 bzw. 16 mit
einem Pegelschieber LS zum Umschalten der hohen Spannungen versehen.
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2 veranschaulicht die Verschaltung
zwischen Wortleitungstreibern WD0-WD7 und einem Pegelschieber LSO,
der einen von 128 Pegelschiebern darstellt, die im globalen Zeilendecoder
10 enthalten
sind.
3 veranschaulicht
die Struktur eines Pegelschiebers LS0i, der einen von acht Pegelschiebern
darstellt, die im lokalen Zeilendecoder
15 enthalten sind.
In
2 repräsentiert
ein Spannungsanschluss VPP eine hohe positive Spannung für einen
Programmierbetrieb, und ein Spannungsanschluss VEX repräsentiert
eine hohe negative Spannung für
einen Löschbetrieb.
Wie aus den
2 und
3 ersichtlich, werden PMOS-Transistoren PH1
bis PH11 vom hohen Spannungstyp und NMOS-Transistoren NH1 bis NH11
vom hohen Spannungstyp zum Schalten der hohen Spannungen verwendet.
Die Transistoren vom hohen Spannungstyp sind solche, die dafür ausgelegt
sind, die Schaltfunktion ohne eine physikalische Belastung, wie
einen Durchbruch einer Isolationsschicht, zu erfüllen, indem die Anhebungscharakteristik
des MOS-Transistors verstärkt
wird, selbst wenn eine Spannung höher als eine Versorgungsspannung
an die Drain- oder die Source-Elektrode angelegt wird. Bei einem
Lesevorgang oder einem Programmiervorgang wird die hohe positive
Spannung VPP zur entsprechen den Wortleitung, z.B. zur Wortleitung
WLOi, über
die PMOS-Transistoren PH1, PH11 und PH3 vom hohen Spannungstyp geschaltet,
während
bei einem Löschvorgang
die hohe negative Spannung VEX zur entsprechenden Wortleitung über die
NMOS-Transistoren NH2 und NH4 vom hohen Spannungstyp geschaltet
wird. Die abhängig
von der jeweiligen Betriebsart angelegten Spannungen sind in der
nachstehenden Tabelle 1 angegeben. Tabelle
1
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Bei
der Struktur des in 1 gezeigten
Decoders teilen sich die PMOS-Transistoren
PH1 bis PH11 vom hohen Spannungstyp ihre n-leitenden Mulden, die
ihre Volumenbereiche darstellen. Mit anderen Worten sind alle PMOS-Transistoren
vom hohen Spannungstyp, die sich auf das Decodieren beziehen, in
der einen n-leitenden Mulde ausgebildet. Da die hohe Spannung für den Lese-
und den Programmierbetrieb über
den Kanal eines solchen PMOS-Transistors vom hohen Spannungstyp
geschaltet wird, wird dieselbe hohe Spannung an die n-leitende Mulde
ihres Volumenbereichs angelegt, um einen Spannungsabfall über den
pn-Übergang
zu verhindern. Dies erhöht
anschließend
die Spannungsanhebelast stark, da die n-leitende Mulde in ihrem
Potential angehoben werden muß,
die sowohl von den PMOS-Transistoren vom hohen Spannungstyp der nicht
ausgewählten
Decoderbereiche als auch von den PMOS-Transistoren vom hohen Spannungstyp
der ausgewählten
Decoderbereiche gemeinsam genutzt wird, wenn die Versorgungsspannung
im Lese- oder Programmierbetrieb auf die hohe Spannung angehoben
wird. Insbesondere kann sich die Anhebelast aufgrund der Tatsache
weiter erhöhen,
dass die Geschwindigkeit des Lesevorgangs nur dann höher sein
kann, wenn die Spannung der Wortleitung im Lesebetrieb schneller
angehoben wird. Durch die im Flash-Speicherbauelement verwendete niedrigere
Versorgungsspannung wird die Lesebetriebsgeschwindigkeit mit steigender
Anhebelast weiter herabgesetzt.
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Während des
Programmier- oder Löschbetriebs
kann die Belastung des Spannungsanhebevorgangs innerhalb der Betriebszeit
geringer sein als für
den Lesebetrieb, es versteht sich jedoch, dass die PMOS-Transistoren
vom hohen Spannungstyp ihre eigene, nicht notwendige Anhebelast
aufweisen, solange die n-leitende Mulde, d.h. ein Volumenbereich,
von ihnen gemeinsam genutzt wird.
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4 veranschaulicht herkömmliche
Schaltkreise zur Erzeugung einer hohen Spannung, wie sie der Wortleitung
im Lese- oder Programmierbetrieb des mit der niedrigen Versorgungsspannung
arbeitenden Flash-Speicherbauelementes zugeführt wird. In 4 werden zur Zuführung einer hohen Spannung
VPP, die im globalen Zeilendecoder 10 genutzt wird, ein
Bereitschaftszustand-Generator 21 kleiner Kapazität für hohe Spannung,
der direkt nach Anschalten des Flash-Speicherbauelementes aktiviert
wird, und ein Generator 23 hoher Kapazität für hohe Spannung
verwendet, der in Abhängigkeit
von einem Adressübergangsdetektionssignal
ATD aktiviert wird. Außerdem
ist eine Referenzspannungserzeugungsschaltung 22 zur Erzeugung
einer Referenzspannung VREF vorgesehen, die nichtinvertierten Stufen
eines Vergleichsverstärkers
AMP zugeführt wird,
mit dem jeweils der Bereitschaftszustand-Generator und der aktive
Generator hoher Spannung 21, 23 ausgerüstet sind.
Es ist jedoch unvorteilhaft, dass der Koeffizient der aktiven Ladungspumpe
reduziert werden kann und es eventuell nicht möglich ist, die hohen Spannungen
im Bereitschaftsbetrieb und im aktiven Betrieb getrennt zu steuern,
da der Ausgangsanschluß des
Bereitschaftszustand-Generators 21 in der Struktur von 4 zur Erzeugung der hohen
Spannung mit demjenigen des aktiven Generators 23 für hohe Spannung
verbunden ist.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Halbleiterspeicherbauelementes und einer in einem solchen verwendbaren
Wortleitungsauswahlschaltung der eingangs genannten Art zugrunde,
mit denen den obigen Schwierigkeiten entgegengewirkt wird und die
eine Re duktion der Spannungsanhebelast, eine Erhöhung der Lesebetriebsgeschwindigkeit
und eine effektive Erzeugung und Steuerung einer hohen Spannung
bei Verwendung einer niedrigen Versorgungsspannung ermöglicht wird.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes
mit den Merkmalen des Anspruchs 1 oder 5 und einer Wortleitungsauswahlschaltung
mit den Merkmalen des Anspruchs 11.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte,
nachfolgend näher
beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:
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1, 1A und 1B Schaltbilder
herkömmlicher
Anordnungen zum Treiben von Wortleitungen in einem Flash-Speicherbauelement,
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2 ein
Schaltbild zur Veranschaulichung der Verschaltung zwischen einem
globalen Zeilendecoder und einem Wortleitungstreiber von 1,
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3 ein
Schaltbild eines lokalen Zeilendecoders von 1,
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4 ein
Schaltbild einer in 1 verwendeten Schaltung zur
Erzeugung einer hohen Spannung,
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5 ein
Schaltbild eines erfindungsgemäßen Aufbaus
zum Treiben von Wortleitungen,
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6 ein
Schaltbild zur Veranschaulichung der Verschaltung zwischen einem
globalen Zeilendecodierblock und einem Wortleitungstreiber von 5,
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7 ein
Schaltbild eines partiellen Zeilendecoders von 5,
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8 ein
Schaltbild zur Veranschaulichung des Aufbaus einer Sektorauswahlschaltung
von 5,
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9 ein
Schaltbild einer in 5 verwendeten Schaltung zur
Erzeugung einer hohen Spannung und
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10 Spannungsverlaufsdiagramme
zur Veranschaulichung der Beziehungen zwischen in 5 verwendeten
Signalen.
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Im
folgenden werden erfindungsgemäße Realisierungen
näher beschrieben,
wobei sich mit dem Buchstaben „n" beginnende Bezugszeichen
für Signalbezeichnungen
jeweils auf Signale beziehen, die durch eine negative Logik aktiviert
werden. Die Speicherkapazität
des Flash-Speichers und die Anzahl an zugehörigen Wortleitungen sind lediglich
beispielgebend und nicht beschränkend
zu verstehen. Die Erfindung ist insbesondere auch für Flash-Speicherbauelemente
mit niedrigerem Energieverbrauch verwendbar, bei denen die Spannung
von Wortleitungen angehoben werden muß, z.B. im Normalfall zum Lesen
der Daten etc.
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5 veranschaulicht
die Verschaltung zwischen Decodierschaltkreisen und einem Speicherzellenfeld
entsprechend einer erfindungsgemäßen Systemauslegung.
Die in 5 gezeigten Speicherzellenfelder MCSi und MCSj
gehören
zu einem i-ten Zellensektor bzw. einem j-ten Zellensektor, wobei
das gesamte Speicherzellenfeld jeweils in mehrere Sektoren unterteilt
ist, von denen jeder beispielsweise 1024 Wortleitungen (n = 1023)
und 512 Bitleitungen mit einer Speicherkapazität von 64 K Byte (1024 x 512
Bit = 64 K Byte) aufweist. Die in jedem Speicherzellensektor angeordneten
1024 Wortleitungen WL0 bis WLn (n = 1023) sind über Wortleitungstreibertransistoren
DT0 bis DTn (n = 1023) mit 1024 globalen Wortleitungen GWL0 bis
GWLn (n = 1023) verbunden. Ein an das Ende von Bezugszeichen, welche
die Wortleitungen und die Wortleitungstreibertransistoren bezeichnen,
angehängter
Buchstabe „i" oder „j" bezeichnet die Nummer
des Speicherzellensektors, in welchem das Element jeweils enthalten
ist. Die i-ten und j-ten
Wortleitungstreibertransistoren DT0i bis Dtni und DT0j bis DTnj
sind somit jeweils in denjenigen Wortleitungstreiberblöcken WDBi
und WDBj enthalten, die für
die Speicherzellensektoren MCSi bzw. MCSj verantwortlich sind. Des
weiteren enthalten die Wortleitungstreibertransistoren DT0 bis DTn
jeweilige Verarmungs-NMOS-Transistoren, an deren Gate-Elektroden ein
Sektorauswahlsignal SWSi bzw. SWSj gemeinsam angelegt wird, das
von einer Sektorauswahlschaltung SSi bzw. SSj zugeführt wird.
Die Sektorauswahlschaltungen SSi und SSj steuern die Wortleitungstreibertransistoren
DT0i bis DT0ni bzw. DT0j bis DTnj in den Speicherzellensektoren,
um die Speicherzellensektoren MCSi und MCSj auszuwählen. Eine
zweite hohe Spannung Vbst und eine dritte hohe Spannung Vpgm werden an
einen partiellen Zeilendecoder 56 und an die Sektorauswahlschaltungen
SSi und SSj angelegt.
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Ein
globaler Wortleitungsdecodierblock 50 umfasst Selbstanhebetreiber
SBD0 bis SBDn (n = 1023), deren Anzahl der Anzahl an globalen Wortleitungen
entspricht, um die globalen Wortleitungen GWL0 bis GWLn zu treiben.
Die Selbstanhebetreiber SBD0 bis SBDn sind in 128 Gruppen SBDG0
bis SBDGk (k = 127) klassifiziert, von denen jede Gruppe acht Selbstanhebetreiber
beinhaltet. Acht partielle Wortleitungstreibersignale PWL0 bis PWL7,
die vom partiellen Zeilendecoder 56 zugeführt werden,
werden jeweils in einen der acht Selbstanhebetreiber SBD0 bis SBD7,
...., SBDn–7
bis SBDn (n = 1023) eingegeben, die in den 128 Gruppen SBDG0 bis
SBDGk enthalten sind. Außerdem
werden zugehörige
Kanalvorladungssignale A0 bis C0, ..., Ak bis Ck, die jeweils von
einer von 128 Kanalvorladungsschaltungen CPC0 bis CPCk (k = 127)
zugeführt
werden, in den zugehörigen
der acht Selbstanhebetreiber SBD0 bis SBD7, ..., SBDn–7 bis SBDn
(n = 1023) eingegeben, die in den 128 Selbstanhebetreibergruppen
SBDG0 bis SBDGk enthalten sind. Logische Decodiersignale, die von
Decodierlogikschaltungen DLC0 bis DLCk zugeführt werden, werden in die jeweils
zugehörige
Kanalvorladungsschaltung CPC0 bis CPCk eingegeben. Zusätzlich empfangen
die Kanalvorladungsschaltungen CPC0 bis CPCk die erste hohe Spannung
als eine Versorgungsspannung, die in einem Bereitschaftsbetrieb zu
aktivieren ist. In die Decodierlogikschaltungen DLC0 bis DLCk werden
von zugehörigen
Vordecodern zugeführte
Vordecodiersignale Pi, Qi bzw. Ri eingegeben.
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Die
Schaltungsgruppe von der Decodierlogikschaltung DLC0 zum Eingeben
der Vordecodiersignale Pi, Qi und Ri über die Kanalvorladungsschal tung
CPC0 bis zur Selbstanhebetreibergruppe SBDG0 kann als globale Zeilendecodiereinheit
bezeichnet werden, wobei zum Ausführungsbeispiel nach 5 128
globale Zeilendecodiereinheiten beschrieben sind. Die 128-ste globale
Zeilendecodiereinheit gehört
zu der Schaltungsgruppe von der Decodierlogikschaltung DLCk (k =
127) zum Eingeben der Vordecodiersignale Pj, Qj und Rj über die
Kanalvorladungsschaltung CPCk (k = 127) bis zur Selbstanhebetreibergruppe
SBDGk (k = 127). Da jeder globalen Zeilendecodiereinheit acht globale
Wortleitungen zugewiesen sind, erfordert die Auswahl von insgesamt
1024 globalen Wortleitungen zehn Adressbits. Sieben Adressbits der
zehn Adressbits sind dazu bestimmt, eine von 128 globalen Zeilendecodiereinheiten
auszuwählen,
und die restlichen drei Adressbits sind dazu bestimmt, eine der
acht globalen Wortleitungen auszuwählen, die in der betreffenden
globalen Zeilendecodiereinheit enthalten sind.
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6 veranschaulicht
detaillierter den Aufbau einer der in 1 gezeigten
globalen Zeilendecodiereinheiten DLC0 + CPC0 + SBD0 bis SBD7. Die
Decodierlogikschaltung DLC0 beinhaltet ein NAND-Gatter ND1 zum Eingeben
der Vordecodiersignale Pi, Qi und Ri, ein NAND-Gatter ND2 zum Eingeben
eines Ausgangssignals des NAND-Gatters ND1 über einen Inverter INV1 und
eines Wortleitungsentladesignals nWLd sowie ein NAND-Gatter ND3
zum Eingeben eines Ausgangssignals des Inverters INV1 und eines
Wortleitungssignals WLp. Die Kanalvorladungsschaltung CPC0 umfaßt zwei
Pegelschieber LS1 und LS2 mit einer ersten hohen Spannung VPP1 als
der Spannung einer Spannungsversorgung. Der Pegelschieber LS1 bzw.
LS2 ist als ein normaler Pegelschieber mit PMOS-Transistoren P1
und P2 bzw. P3 und P4 sowie NMOS-Transistoren
N1 und N2 bzw. N3 und N4 realisiert. Das Ausgangssignal des NAND-Gatters
ND2 wird an die Gate-Elektrode des NMOS-Transistors N1 über den Inverter INV2 und außerdem direkt
an die Gate-Elektrode
des NMOS-Transistors N2 angelegt. Das Ausgangssignal des NAND-Gatters
ND3 wird an die Gate-Elektrode des NMOS-Transistors N3 über den
Inverter INV3 und außerdem
direkt an die Gate-Elektrode des NMOS-Transistors N4 angelegt.
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Die
Selbstanhebetreiber SBD0 bis SBD7 umfassen einen NMOS-Transistor M1, M4
bzw. M7 hoher Spannung, einen Pull-up-NMOS-Transistor M2, M5 bzw. M8 und einen
Pull-down-NMOS-Transistor M3, M6 bzw. M9. Der NMOS-Transistor M1
ist zwischen einen Ausgang A0 des Pegelschiebers LS1 und eine Gate-Elektrode
des NMOS-Transistors
M2 eingeschleift. Die Gate-Spannung des NMOS-Transistors M1 ist an einen Ausgang
C0 des Pegelschiebers LS2 angeschlossen. Der NMOS-Transistor M2
ist zwischen ein partielles Wortleitungstreibersignal PWL0 und eine
globale Wortleitung GWL0 eingeschleift.
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Im
ersten Selbstanhebetreiber SBD0 ist der NMOS-Tranistor M3, an dessen
Gate-Elektrode ein Ausgangssignal B0 des NAND-Gatters ND2 angelegt
wird, zwischen die globale Wortleitung GWL0 und eine Masse eingeschleift.
Das Ausgangssignal B0 des NAND-Gatters ND2 wird gemeinsam an die
Gate-Elektroden der Pull-down-NMOS-Transistoren angelegt, wie an
die Transistoren M3, M6 und M9 in den zugehörigen Selbstanhebetreibern
SBD0 bis SBD7.
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Im
zweiten Selbstanhebetreiber SBD1 ist der Verarmungs-NMOS-Transistor M4 hoher
Spannung zwischen den Ausgang A0 des Pegelschiebers LS1 und eine
Gate-Elektrode des NMOS-Transistors M5 eingeschleift. Der NMOS-Transistor
M5 ist zwischen ein partielles Wortleitungstreibersignal PWL1 und
eine globale Wortleitung GWL1 eingeschleift, und der NMOS-Transistor
M6 ist zwischen die globale Wortleitung GWL1 und Masse eingeschleift.
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Schließlich ist
im achten Selbstanhebetreiber SBD7 der Verarmungs-NMOS-Transistor M7
zwischen den Ausgang A0 des Pegelschiebers LS1 und eine Gate-Elektrode
des NMOS-Transistors M8 eingeschleift. Der NMOS-Transistor M8 ist
zwischen ein partielles Wortleitungstreibersignal PWL7 und eine
globale Wortleitung GWL7 eingeschleift, und der NMOS-Transistor
M9 ist zwischen die globale Wortleitung GWL7 und Masse eingeschleift.
Des weiteren sind die Gate-Elektroden der NMOS-Transistoren M1, M4 und M7 gemeinsam
an den Ausgang C0 des Pegelschiebers LS2 angeschlossen.
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Die
erste hohe Spannung VPP1 wird erzeugt, wenn das Flash-Speicherbauelement
eingeschaltet wird, und besitzt ein Potential von etwa 4,5 V. Die
Spannung VPP1 wird dazu verwendet, sie den Gate-Elektroden der NMOS-Transistoren
hoher Spannung zuzuführen,
welche die Selbstanhebetreiber bilden.
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7 veranschaulicht
den detaillierten Aufbau des partiellen Zeilendecoders 56 von 5.
Die partiellen Zeilendecoderschaltungen von 7 sind in
einer Anzahl vorgesehen, die der Anzahl an partiellen Wortleitungstreibersignalen
PWL0 bis PWL7 entspricht, d.h. es gibt in diesem Beispiel acht partielle
Zeilendecoderschaltungen, und jede von diesen beinhaltet drei Pegelschieber
LS11, LS12 und LS13. Der Pegelschieber LS11 verwendet die zweite
hohe Spannung Vbst von etwa 4,5 V als eine Versorgungsquelle, und
die Pegelschieber LS12 und LS13 verwenden beide die erste hohe Spannung
VPP1 als eine Versorgungsquelle.
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Das
Ausgangssignal des NAND-Gatters ND11, dem ein Vorladungssignal nPRE
und ein Adressendecodiersignal Si (0 ≤ i ≤ 7) zugeführt werden, wird an die Gate-Elektrode
eines im Pegelschieber S11 enthaltenen NMOS-Transistors N11 angelegt. Das Ausgangssignal
des NAND-Gatters ND11 wird außerdem
an die Gate-Elektrode eines NMOS-Transistors N12 im Pegelschieber
LS11 über
einen Inverter INV11 angelegt. Das Ausgangssignal des NAND-Gatters
ND12, dem ein Schreibsignal nWR und ein Adressendecodiersignal Si
zugeführt
werden, wird an die Gate-Elektrode eines NMOS-Transistors N13 im
Pegelschieber LS12 über
einen Inverter INV12 angelegt. Das Ausgangssignal des NAND-Gatters
ND12 wird außerdem
direkt an die Gate-Elektrode eines NMOS-Transistors N14 im Pegelschieber
LS12 angelegt. Das Ausgangssignal des NAND-Gatters ND13, dem ein
Schreibsignal WR und ein Adressendecodiersignal Si zugeführt werden,
wird an die Gate-Elektrode eines NMOS-Transistors N15 im Pegelschieber
LS13 über
einen Inverter INV13 zugeführt.
Das Ausgangssignal des NAND-Gatters ND13 wird außerdem direkt an die Gate-Elektrode
eines NMOS-Transistors N16 im Pegelschieber LS13 angelegt.
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Der
Ausgangsanschluß T1
im Pegelschieber LS11 ist mit der Gate-Elektrode eines PMOS-Transistors P13
verbunden, der außerdem
an eine Versorgung angeschlossen ist. Der Ausgangsanschluß T2 im
Pegelschie ber LS12 ist mit der Gate-Elektrode eines NMOS-Transistors
M13 über
einen NMOS-Transistor M11 hoher Spannung verbunden. Der Ausgangsanschluß T3 des
Pegelschiebers LS13 ist mit der Gate-Elektrode eines NMOS-Transistors
M15 über
einen NMOS-Transistor M12 hoher Spannung verbunden.
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Der
NMOS-Transistor M15 ist zwischen die dritte hohe Spannung Vpgm und
ein partielles Wortleitungstreiberausgangssignal PWLi, i = 0, ...,
7, eingeschleift. Der Ausgangsanschluß T1 im Pegelschieber LS11 ist
gemeinsam an die Gate-Elektroden der NMOS-Transistoren M11 und M12
hoher Spannung angeschlossen. Der NMOS-Transistor M13 ist zwischen
den PMOS-Transistor P13 und das partielle Wortleitungstreiberausgangssignal
PWLi eingeschleift. Der NMOS-Transistor M14 ist zwischen das partielle
Wortleitungstreiberausgangssignal PWLi und Masse eingeschleift,
und die Gate-Elektrode des NMOS-Transistors M14 ist an den Ausgangsanschluß T1 des
Pegelschiebers LS11 angeschlossen.
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Die
weitere Erläuterung
bezüglich
der Erzeugung der ersten, zweiten und dritten hohen Spannung erfolgt
weiter unten in Verbindung mit der zugehörigen Schaltung zur Erzeugung
hoher Spannungen von 9.
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8 veranschaulicht
im Detail den Aufbau der Sektorauswahlschaltung SSi von 5,
der dem Aufbau des partiellen Zeilendecoders 56, wie oben
beschrieben, mit der Ausnahme entspricht, dass andere Signale den
Pegelschiebern zugeführt
werden. Im einzelnen umfasst die Sektorauswahlschaltung von 8 drei Pegelschieber
LS21, LS22 und LS23 zur Erzeugung des Sektorauswahlsignals SWSi
zum Auswählen
eines Speicherzellensektors MCSi. Der Pegelschieber LS21 verwendet
die zweite hohe Spannung Vbst als eine Versorgung, und die Pegelschieber
LS22 und LS23 verwenden die erste hohe Spannung VPP1 als eine Versorgung.
Das Eingangssignal des Pegelschiebers LS21 ist das Ausgangssignal
des NAND-Gatters ND21, dem ein Vorladungssignal nPRE und ein Adressendecodiersignal
Si (das Adressendecodiersignal zum Auswählen des i-ten Speicherzellensektors)
zugeführt
werden. Das Ausgangssignal des NAND-Gatters ND22 wird dem Pegelschieber
LS22 zugeführt,
dem des weiteren ein Schreibsignal nWR und ein Adressendecodiersignal
Si zugeführt
werden. Das Ausgangssignal des NAND-Gatters ND23, dem ein pro grammiertes
Signal PGM und ein Adressendecodiersignal Si zuge-führt werden,
wird dem Pegelschieber LS23 zugeführt.
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Der
Ausgangsanschluß T5
des Pegelschiebers LS21 ist mit der Gate-Elektrode eines PMOS-Transistors P23
verbunden, der andererseits über
seine Source-Elektrode mit der zweiten hohen Spannung verbunden
ist. Der Ausgangsanschluß T6
des Pegelschiebers LS22 ist mit der Gate-Elektrode eines NMOS-Transistors
M23 über
einen NMOS-Transistor M21 hoher Spannung verbunden. Der Ausgangsanschluß T7 des
Pegelschiebers LS23 ist mit der Gate-Elektrode eines NMOS-Transistors
M25 über
einen NMOS-Transistor M22 hoher Spannung verbunden. Der NMOS-Transistor
M25 ist zwischen die dritte hohe Spannung Vpgm von etwa 9 V und
einen Sektorauswahlsignalausgang SWSi eingeschleift. Die Gate-Elektroden
der NMOS-Transistoren M21 und M22 hoher Spannung sind gemeinsam
an den Ausgangsanschluß T5
des Pegelschiebers LS21 angeschlossen. Der NMOS-Transistor M23 ist
zwischen den PMOS-Transistor P23 und den Sektorauswahlsignalausgang
SWSi eingeschleift. Der NMOS-Transistor M24, dessen Gate-Elektrode
an den Ausgangsanschluß T5
des Pegelschiebers LS21 angeschlossen ist, ist zwischen den Sektorauswahlsignalausgang
SWSi und Masse eingeschleift.
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Die
NMOS-Transistoren hoher Spannung werden im partiellen Zeilendecoder 56 von 7 und
in der Sektorauswahlschaltung SSi von 8 für die Ausgangsanschlüsse verwendet,
da an die Wortleitungen eine Spannung anzulegen ist, die höher als
die Spannung einer Spannungsversorgung im Lese- oder Programmierbetrieb
ist. Außerdem
werden die Pull-up-Transistoren vom Verarmungstyp eingesetzt, um
einen Spannungsabfall durch eine Schwellenspannung zu unterdrücken.
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Die
in 9 gezeigte Realisierung einer Schaltung zur Erzeugung
der hohen Spannungen beinhaltet eine Ladungspumpe 91 kleiner
Kapazität
für Bereitschaftsbetrieb,
eine Referenzspannungserzeugungsschaltung 92 und eine aktive
Kickschaltung 93 hoher Kapazität. Die Ladungspumpe 91 erzeugt
die erste hohe Spannung VPP1 für
Bereitschaftsbetrieb und besitzt den gleichen Aufbau wie die herkömmliche
Ladungspumpe 21 von 4. In einem
normalen Betriebszustand, beispielsweise einem Lese- oder Programmierbetrieb,
wird jedoch die Referenzspannung VREF von der Referenzspannungserzeugungsschaltung 92 nicht
an die aktive Kickschaltung 93 angelegt, welche die zweite
hohe Spannung Vbst erzeugt, die den Wortleitungen zuzuführen ist,
wobei die aktive Kickschaltung 93 elektrisch von der Ladungspumpe 91 für Bereitschaftsbetrieb
isoliert ist.
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Die
aktive Kickschaltung 93 umfasst einen Inverter INV31, an
den ein Adressübergangsdetektionssignal
ATD angelegt wird, einen Kondensator C31, der zwischen einen Ausgangsknoten
des Inverters INV31 und einen Vbst-Ausgangsanschluss eingeschleift
ist, und einen PMOS-Transistor P32, der zwischen eine Versorgungsspannung
Vcc und den Vbst-Anschluß eingeschleift
ist und an dessen Gate-Elektrode das Vorladungssignal PRE angelegt
wird.
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Wie
oben erwähnt,
ist die erste hohe Spannung VPP1 eine Spannung, die zur Selbstanhebung
des Zeilendecoders dient, wie des globalen Zeilendecoders, des partiellen
Zeilendecoders oder der Sektorauswahlschaltung, und eine hohe parasitäre Kapazität, jedoch
eine niedrige Stromdissipation aufweist. Demgegenüber wird
die der Wortleitung zugeführte
zweite hohe Spannung Vbst an einem Spannungsknoten bereitgestellt,
der eine höhere
Stromdissipation als diejenige der Ladungspumpe 91 und
eine geringere Selbstanhebelast als diejenige der Ladungspumpe 91 aufweist.
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Die
Erfindung ist dadurch charakterisiert, dass das Halbleiterspeicherbauelement
für einen
Selbstanhebebetrieb derart ausgelegt ist, dass die Selbstanhebelast
gemäß dem Übergang
der Wortleitungsspannung, die für
den Lese- oder Programmierbetrieb notwendig ist, einfach über den
PMOS-Transistor hoher Spannung reduziert wird, wie dies beim herkömmlichen
Wortleitungs-Spannungsanhebebetrieb der Fall ist. Dies wird nachfolgend
unter Bezugnahme auf entsprechende Spannungssignalverläufe, wie
sie in 10 veranschaulicht sind, und
die zugehörigen
Schaltbilder in den anderen Figuren erläutert.
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Ohne
Beschränkung
der Allgemeinheit sei angenommen, dass bei einem Lese- oder Programmiervorgang
die globale Wortleitung GWL0 und die Wortleitung WL0i sowie der
Speicherzellensektor MCSi ausgewählt
wurden. Zuerst geht dann der Ausgang B0 des NAND-Gatters ND2 auf
hohen Pegel, sobald das Wortleitungsentladesignal nWLd auf niedrigen
Pegel geht und dadurch aktiviert wird, um die globalen Wortleitungen GWL0
bis GWL7 vor dem Betrieb im globalen Zeilendecoder 50 von 6 zu
entladen. Dann geht der Ausgang A0 des Pegelschiebers LS1 der Kanalvorladungsschaltung
CPC0 auf niedrigen Pegel. Während
der Ausgang B0 für
eine bestimmte Zeitspanne auf hohem Pegel liegt, werden die NMOS-Transistoren M3,
M6 und M9 der Selbstanhebetreiber SBD0 bis SBD7, nachfolgend als „Pull-down-Transistoren
zur Wortleitungsentladung" bezeichnet,
leitend geschaltet, so dass Ladungen von der globalen Wortleitung
GWL0 bis GWL7 nach Masse abgeführt
werden. Die NMOS-Transistoren
M2, M5 und M8 werden nicht leitend geschaltet, da an die Gate-Elektroden
dieser NMOS-Transistoren, im folgenden als „Wortleitungs-Pull-up-Transistoren" bezeichnet, die
mit dem partiellen Wortleitungstreibersignal PWL0 bis PWL7 verbunden
sind, das Ausgangssignal A0 mit niedrigem Pegel angelegt wurde.
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Sobald
das Wortleitungsentladesignal nWLd auf hohem Pegel inaktiv wird,
geht der Ausgang B0 auf niedrigen Pegel, und die Pull-down-Transistoren
M3, M6 und M9 werden leitend geschaltet, was den Betrieb der globalen
Wortleitungen abschließt.
Nach Abschluß der
Entladung der globalen Wortleitungen GWL0 bis GWL7 wird der Ausgang
B0 des NAND-Gatters ND2 auf niedrigen Pegel geschaltet. Daraufhin
werden der NMOS-Transistor
M1 und der PMOS-Transistor P2 des Pegelschiebers LS1 leitend geschaltet,
so dass der Ausgang A0 mit der ersten hohen Spannung VPP1 geladen
wird. Wenn alle Eingänge
des NAND-Gatters ND3, welche das Wortleitungsvorladungssignal WLp
aufweisen, das durch einen kurzen Impuls auf hohem Pegel zu aktivieren
ist, auf hohem Pegel liegen und der NMOS-Transistor M3 und der PMOS-Transistor
P4 des Pegelschiebers LS2 leitend geschaltet werden, wird der Ausgang
C0 des Pegelschiebers LS2 auf die erste hohe Spannung VPP1 geladen.
Dann wird das auf den VPP1-Pegel geladene Ausgangssignal A0 an die
Gate-Elektroden der Pull-up-Transistoren
M2, M5 und M8 über
die Verarmungs-NMOS-Transistoren M1, M4 und M7 angelegt. Nach dem
Vorladen der Gate-Elektroden der Pull-up-Transistoren M2, M5 und
M8 auf den Pegel der ersten hohen Spannung VPT1 fällt der
Ausgang C0 vom VPP1-Pegel auf 0 V ab, so dass die Gate-Elektroden der
Pull-up-Transistoren auf dem VPP1-Vorladungspegel gehalten werden.
Nach Abschluß des
Vorladungsbetriebs ist das Signal PWL0 vom partiellen Zeilendecoder 56 von 7 aktiviert,
um die Spannung an die Drain-Elektrode des Pull-up-Transistors M2
anzulegen und dadurch die ausgewählte
PWL0-Leitung der acht globalen Wortleitungen zu treiben.
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Nun
wird ein Prozess zum Aktivieren und Erzeugen des partiellen Wortleitungstreibersignals
PWL0 in Abhängigkeit
von der ausgewählten
globalen Wortleitung GWL0 beschrieben. Bevor das partielle Wortleitungstreibersignal
PWLi auf den Pegel der zweiten hohen Spannung Vbst oder auf die
Spannung Vpgm für einen
Lese- oder Programmierbetrieb gebracht wird, wird das Vorladungssignal
nPRE dazu verwendet, den partiellen Wortleitungstreibersignal-Ausgangsanschluß PWLi zu
entladen und die Gate-Elektroden
der im Pfad liegenden Transistoren vorzuladen. Der Vorladungsprozess
wird durchgeführt,
soweit erforderlich, um die hohe Spannung vom globalen Decoder ohne
einen Spannungsabfall zu übertragen.
Dies bedeutet, dass der Ausgang des NAND-Gatters ND11 auf hohen
Pegel und dadurch der Ausgang T1 des Pegelschiebers LS11 auf hohen
Pegel gelangen, wenn nPRE auf niedrigen Pegel aktiviert wird. Da
das Signal vom Ausgang T1 an die Gate-Elektrode der Verarmungs-NMOS-Transistoren
M11 und M12 hoher Spannung sowie an die Gate-Elektrode des NMOS-Transistors
M14 hoher Spannung angelegt wird, werden die Gate-Elektroden der Verarmungs-NMOS-Transistoren
M11 und M12 auf die zweite hohe Spannung Vbst aufgeladen, und der
partielle Wortleitungstreibersignal-Ausgangsanschluß PWLi wird über den
NMOS-Transistor M14 auf 0 V entladen. Wenn das Vorladungssignal
nPRE auf hohen Pegel inaktiviert wird, gelangt das Ausgangssignal
des NAND-Gatters ND11 auf niedrigen Pegel, und der Ausgang T1 geht
durch das ausgewählte
Signal S0, das auf hohem Pegel zu aktivieren ist, auf niedrigen
Pegel. Die Drain-Elektrode
des NMOS-Transistors M13 hoher Spannung wird auf die zweite hohe
Spannung Vbst über
den PMOS-Transistor P13 aufgeladen, indem letzterer durch den niedrigen
Pegel des Ausgangs T1 leitend geschaltet wird.
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Das
Schreibsteuersignal WR bzw. nWR ist ein Signal, das im Programmierbetrieb
auf hohem bzw. niedrigem Pegel aktiviert und im Lesebetrieb auf
niedrigem Pegel bzw. hohem Pegel deaktiviert werden kann. Daher
wird im Programmierbetrieb der Ausgang T3 des Pegelschiebers LS13
bis auf den hohen Pegel angehoben, und dann kann die Gate-Elektrode
des NMOS-Transistors M15 hoher Spannung auf den Pegel der ersten
hohen Spannung VPP1 geladen werden. Die programmierbare Spannung
Vpgm von etwa 9 V, d.h. die dritte hohe Spannung, wird als eine
Versorgung des partiellen Wortleitungstreibersignals PWL0 über den NMOS-Transistor
M15 zugeführt.
Zu diesem Zeitpunkt liegt, da nWR auf niedrigem Pegel ist, der Ausgang
T2 des Pegelschiebers LS12 auf niedrigem Pegel, und der NMOS-Transistor
M13 ist sperrend geschaltet, so dass die im Lesebetrieb verwendete
Spannung Vbst nicht auf die Leitung PWL0 gegeben wird. Wenn andererseits das
Schreibsignal WR auf niedrigem Pegel ist bzw. das Signal NWR auf
hohem Pegel ist, d.h. im Lesebetrieb, befinden sich der Ausgang
T2 auf hohem und der Ausgang T3 auf niedrigem Pegel, so dass die
Spannung Vbst als Spannungsversorgung für den Lesebetrieb fungiert
und der Leitung PWL0 über
den NMOS-Transistor M13 zugeführt
wird.
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Da
die Drain-Elektroden der NMOS-Transistoren M13 und M15 hoher Spannung,
die für
eine Pull-up-Funktion im Lese- und Programmierbetrieb benutzt werden,
durch die Versorgungsspannung Vbst für Lesebetrieb bzw. die Versorgungsspannung
Vpgm für
Programmierbetrieb geladen werden, tritt die Selbstanhebung naturgemäß durch
die zwischen den Drain- und den Gate-Elektroden der NMOS-Transistoren
M13 bzw. M15 hoher Spannung existierende parasitäre Kapazität auf, wenn an diese Gate-Elektroden
die Spannung VPP1 angelegt wird. Demgemäß wird die betreffende Spannung
Vbst bzw. Vpgm der Leitung PWL0 ohne eine Spannungsreduktion zugeführt, da
die Gate-Elektroden der Transistoren M13 bzw. M14 in Reaktion auf die
zweite hohe Spannung Vbst bzw. die dritte hohe Spannung Vpgm angehoben
wurden, die höher
als die erste hohe Spannung VPP1 sind.
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Wieder
bezugnehmend auf 6 wird für die Leitung PWL0 der Pegel
der Spannung Vbst im Fall des Lesebetriebs bzw. der Spannung Vpgm
im Fall des Programmierbetriebs durch einen partiellen Zeilendecoder erzeugt
und an die Drain-Elektrode des Pull-up-NMOS-Transistors M2 angelegt.
Der Selbstanhebevorgang schreitet gemäß der kapazitiven Kopplung
zwischen der Gate- und der Drain-Elektrode in Reaktion auf die an die
Drain-Elektrode
angelegte Spannung Vbst bzw. Vpgm fort, da der Gate-Knoten GN0 des
Transistors M2 bereits auf den VPP1-Pegel aufgeladen wurde. Demzufolge
wird, wie aus 10 ersichtlich, der Gate-Knoten GN0
vom VPP1-Pegel auf den Vbst- bzw. Vpgm-Pegel angehoben, und der
Vbst- bzw. Vpgm-Pegel
wird über den
Transistor M2 ohne Spannungsverringerung zur ausgewählten globalen
Wortleitung GWL0 übertragen. Die
Gate-Knoten GN1
und GN7 der nicht ausgewählten,
anderen Pull-up-Transistoren M5 und M8 verbleiben noch auf dem vorherigen
Vorladungspegel VPP1, und die nicht ausgewählten, anderen globalen Wortleitungen GWL1
bis GWL7 verbleiben noch auf dem vorherigen entladenen Zustand,
d.h. auf 0 V.
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Wie
aus 5 ersichtlich, wird der Vbst- bzw. Vpgm-Pegel
der ausgewählten
globalen Wortleitung GWL0 an die Drain-Elektrode des Treibertransistors
DT0i angelegt, der im i-ten Wortleitungsblock WDBi enthalten ist.
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Ein
Prozess zur Erzeugung des Sektorauswahlsignals SWSi, das an die
Gate-Elektrode des Treibertransistors DT0i vom Verarmungstyp angelegt
wird, wird nun unter Bezugnahme auf 8 erläutert. Unter
Verwendung des Vorladungssignals nPRE in der Sektorauswahlschaltung
SSi von 8 werden ein Ladevorgang für die Gate-Elektrode
der Verarmungs-NMOS-Transistoren
M21 und M22 hoher Spannung und ein Entladevorgang des Sektorauswahlsignal-Ausgangsanschlusses
SWSi durch den NMOS-Transistor
M24 hoher Spannung in derselben Weise durchgeführt wie die entsprechenden
Operationen im partiellen Zeilendecoder von 7. Dies
bedeutet, dass bei Aktivierung des Signals nPRE auf niedrigen Pegel
der Ausgang T5 des Pegelschiebers LS21 auf hohen Pegel gelangt und
der Sektorauswahlsignal-Ausgangsanschluss SWSi durch das Leitendschalten
des Transistors M24 auf 0 V entladen wird. Wenn das Schreibsteuersignal
WR als ein Programmiersteuersignal auf niedrigem Pegel liegt (bzw.
das Signal nWR auf hohem Pegel liegt), d.h. im Lesebetrieb, wird
die zweite hohe Spannung Vbst als Versorgung des Ausgangsanschlusses
SWSi über
den Verarmungs-NMOS-Transistor M23 hoher Spannung angelegt, während im
Programmierbetrieb, d.h. wenn das Signal WR auf hohem Pe gel liegt,
die dritte hohe Spannung Vpgm als Versorgung des Ausgangsanschlusses SWSi über den
NMOS-Transistor M5 hoher Spannung angelegt wird, um das SWSi-Signal
der Gate-Elektrode des Treibertransistors DT0i in Abhängigkeit
von der Spannung Vbst bzw. Vpgm zuzuführen, d.h. von der Wortleitungstreiberspannung,
die im Lese- oder Programmierbetrieb an die Drain-Elektrode des
Treibertransistors DT0i von 5 angelegt
wird.
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Die
für den
Lese- oder Programmierbetrieb nötige
Spannung wird schließlich
an die ausgewählte Wortleitung
WL0i ohne Spannungsreduzierung angelegt, da der Treibertransistor
als ein solcher vom Verarmungstyp realisiert ist und eine Spannung
angelegt wird, die gleich dem Spannungspegel ist, der an die Gate-Elektrode
des Treibertransistors DT0i zu übertragen
ist, welcher die Treiberspannung Vbst für Lesebetrieb bzw. Vpgm für Programmierbetrieb
der Wortleitung WL0i durch Verbinden der ausgewählten globalen Wortleitung
GWL0 mit der ausgewählten
Wortleitung WL0i zuführt.
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Zur Übersicht über diese
Betriebsweisen zeigen die unten stehenden Tabellen die Spannungspegel, die
erfindungsgemäß in der
oben beschriebenen Weise im Programmiermodus, Löschmodus und Lesemodus angelegt
werden. Dabei sind in Tabelle 2 die Spannungszustände aufgelistet,
die der ausgewählten
Speicherzelle zugeführt
werden, und Tabelle 3 gibt die Pegel der ersten, zweiten und dritten
hohen Spannung in Abhängigkeit
von den Betriebsarten an. Tabelle 4 veranschaulicht die Spannungspegel
der Wortleitungen und der ausgewählten
Signale in Abhängigkeit
von den Betriebsarten. Tabelle
2
Tabelle
3
Tabelle
4
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Wie
aus Tabelle 2 ersichtlich, wird die positive hohe Spannung von 18
V an den Volumenbereich in dieser erfindungsgemäßen Realisierung nur im Löschbetrieb
in einer Weise angelegt, die anders ist als jene, bei der die positive
hohe Spannung an den Volumenbereich und die negative hohe Spannung
an die Wortleitungen angelegt wird, wie dies beim herkömmlichen
Löschbetrieb
der Fall ist. Wenngleich die erfindungsgemäß verwendeten Spannungspegel
sich von denjenigen der herkömmlichen
Technik im Programmier- und Lesebetrieb nicht unterscheiden, ist
anzumerken, dass die PMOS-Transistoren, da die vorliegende Erfindung
das oben anhand eines Ausführungsbeispiels
erläuterte
Selbstanhebeverfahren in anderer Weise als die herkömmliche
Technik anwendet, nicht als Pull-up-Transistoren verwendet werden, und die
hohe Spannung nicht an den Volumenbereich der PMOS-Transistoren
angelegt wird, um die hohe Spannung den Wortleitungen zuzuführen.
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Es
versteht sich, dass verschiedene Modifikationen, Zusatzmaßnahmen
und Ersetzungsmaßnahmen in
den gezeigten und beschriebenen Schaltungsaufbauten der Selbstanhebetreiber,
partiellen Zeilendecoder, Sektorauswahlschaltungen und Wortleitungstreiberblöcken im
Rahmen der Erfindung möglich
sind. Die erfindungsgemäßen Decodierschaltungen
sind frei von Belastungen beim Anheben der Spannung für den Volumenbereich,
da die im Lese- oder Programmierbetrieb notwendige hohe Spannung
an die ausgewählten
Wortleitungen mittels eines Selbstanhebeverfahrens angelegt wird,
bei dem PMOS-Transistoren nicht als Pull-up-Transistoren verwendet
werden, wie dies bei der herkömmlichen
Technik der Fall ist, sondern NMOS-Transistoren hoher Spannung und
Verarmungstransistoren. Außerdem
wird, da die Gate-Spannung in Abhängigkeit von der zugeführten Spannung
erhöht
wird, die zugeführte
hohe Spannung im Lese- oder Programmierbetrieb zu den Wortleitungen
ohne Spannungsreduktion übertragen.
Tabelle 4
