JPH1011983A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置

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JPH1011983A
JPH1011983A JP16941996A JP16941996A JPH1011983A JP H1011983 A JPH1011983 A JP H1011983A JP 16941996 A JP16941996 A JP 16941996A JP 16941996 A JP16941996 A JP 16941996A JP H1011983 A JPH1011983 A JP H1011983A
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JP16941996A
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Inventor
Kenshirou Arase
謙士朗 荒瀬
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Sony Corp
ソニー株式会社
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Abstract

(57)【要約】 【課題】多値データのページプログラムを行うことので
きる多値型の半導体不揮発性記憶装置を実現する。 【解決手段】1個のメモリトランジスタに2ビットのデ
ジタルデータを記録するために各メモリトランジスタが
1レベルの消去状態と3レベルの複数プログラム状態を
有する半導体不揮発性記憶装置であって、3レベルの複
数プログラム状態のそれぞれに対応して設定された3レ
ベルの複数プログラムワード線電圧VPW1〜VPW3
の任意のプログラムワード線電圧を選択してページプロ
グラムを行うページプログラム手段と、ページプログラ
ムを前記3レベルの複数プログラム状態のすべてに対し
て順次行うことにより、各メモリートランジスタに対し
て所望の2ビットデジタルデータをプログラムするため
に所望の2ビットデジタルデータを3種類のページプロ
グラムデータに変換するデータ変換回路8を有する。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、1個のメモリトラ
ンジスタに少なくとも2ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。

【0002】

【従来の技術】従来、EPROM、フラッシュメモリ等
の半導体不揮発性記憶装置においては、1個のメモリト
ランジスタに1ビットのデジタルデータを記録する1値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、1個
のメモリトランジスタに少なくとも2ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置が要望されている。

【0003】図8(a)、図8(b)は、それぞれNA
ND型、DINOR型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページプログラムを行う半導体不揮発
性記憶装置である。

【0004】図8(a)のNAND型フラッシュメモリ
は、便宜上、1本のビット線に接続されたNAND列1
本に4個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。図8(a)において、BL
はビット線を示し、ビット線BLに2個の選択トランジ
スタST1 〜ST2 、および4個のメモリトランジスタ
MT1 〜MT4 が直列接続されたNAND列が接続され
る。選択トランジスタST1 〜ST2 はそれぞれ選択ゲ
ート線SL1 〜SL2 により制御され、またメモリトラ
ンジスタMT1 〜MT4 はそれぞれワード線WL1〜W
L4 により制御される。

【0005】図8(b)のDINOR型フラッシュメモ
リは、便宜上、1本の主ビット線に接続された副ビット
線1本に4個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図8(b)におい
て、MBLは主ビット線、SBLは副ビット線を示し、
主ビット線MBLおよび副ビット線SBLは、選択ゲー
ト線SLにより制御される選択トランジスタST1 を介
して接続される。副ビット線SBLは、4本のワード線
WL1 〜WL4 と交差し、各交差位置には4個のメモリ
トランジスタMT1 〜MT4 が配置される。

【0006】上述したNAND型、DINOR型フラッ
シュメモリ等のようなワード線セクタを単位としたペー
ジプログラムを行う半導体不揮発性記憶装置において
も、1個のメモリトランジスタに2ビット以上のデジタ
ルデータを記録することが可能である。

【0007】

【発明が解決しようとする課題】ところで、上述したワ
ード線セクタを単位としたページプログラムを行うNA
ND型フラッシュメモリ等を多値型の半導体不揮発性記
憶装置とした場合には、どのように1個のメモリトラン
ジスタに記録された多値データをプログラムするかが、
問題となる。

【0008】多値型の半導体不揮発性記憶装置について
は、たとえば文献〔『A Multi−Level 3
2Mb Flash Memory』’95 ISSC
Cp132〜〕等に開示されている。

【0009】しかし、上述した文献例等における多値型
の半導体不揮発性記憶装置は、NOR型フラッシュメモ
リの場合であり、このような半導体不揮発性記憶装置に
おいては、バイト単位で、つまり一度に4〜8個のメモ
リトランジスタに対して、多値データのプログラムを行
う。したがって、選択するワード線に接続された各メモ
リトランジスタ一括にページプログラムを行う半導体不
揮発性記憶装置、たとえば、NAND型フラッシュメモ
リ等を多値型の半導体不揮発性記憶装置とした場合に
は、上述した文献例等の多値データのプログラム方法は
適用できない。

【0010】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、各メモリトランジスタに多値デ
ータを効率よく簡単にページプログラムを行うことので
きる多値型の半導体不揮発性記憶装置を提供することに
ある。

【0011】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて1個のメモリトランジスタに少なくともN
が2以上のNビットのデジタルデータを記録するため
に、各メモリトランジスタが1レベルの消去状態と少な
くともMが3以上のMレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、前記Mレベルの
複数プログラム状態のそれぞれに対応して設定されたM
レベルの複数プログラムワード線電圧の任意のプログラ
ムワード線電圧を選択して選択ワード線に印加すること
により、前記選択ワード線に接続された各メモリトラン
ジスタ一括に、ページプログラムを行うページプログラ
ム手段と、前記ページプログラムを前記Mレベルの複数
プログラム状態のすべてに対して順次行うことにより、
選択ワード線に接続された各メモリトランジスタに対し
て所望のNビットのデジタルデータをプログラムするた
めに、前記所望のNビットのデジタルデータをM種類の
前記ページプログラムデータに変換するデータ変換回路
とを備えた。

【0012】また、前記ページプログラム手段は、前記
データ変換回路により変換されたM種類の前記ページプ
ログラムデータの1種類のページプログラムデータを動
作に応じて選択する手段と、前記選択されたページプロ
グラムデータをラッチするために、各プログラムビット
線に設けられたデータラッチ回路と、前記Mレベルの複
数プログラムワード線電圧の任意のプログラムワード線
電圧を選択するための電圧マルチプレクサと、前記電圧
マルチプレクサにより選択されたプログラムワード線電
圧を選択ワード線に印加するローデコーダ回路とを備え
た。

【0013】また、前記半導体不揮発性記憶装置では、
前記選択されたページプログラムデータの前記データラ
ッチ回路へのデータ転送を、カラムデコーダ回路のカラ
ムアドレスの変化に同期してシリアルに行う。

【0014】また、本発明は、行列状に配置され、電荷
蓄積部に蓄積された荷電量に応じてしきい値電圧が変化
するメモリトランジスタを有し、接続されたワード線と
ビット線への印加電圧に応じて前記メモリトランジスタ
のしきい値電圧を遷移させて1個のメモリトランジスタ
に少なくともNが2以上のNビットのデジタルデータを
記録するために、各メモリトランジスタが1レベルの消
去状態と少なくともMが3以上のMレベルの複数プログ
ラム状態を有する半導体不揮発性記憶装置であって、前
記Mレベルの複数プログラム状態のそれぞれに対応して
設定されたMレベルの複数プログラムビット線電圧の任
意のプログラムビット線電圧を選択して選択ビット線に
印加することにより、選択ワード線に接続された各メモ
リトランジスタ一括に、ページプログラムを行うページ
プログラム手段と、前記ページプログラムを前記Mレベ
ルの複数プログラム状態のすべてに対して順次行うこと
により、選択ワード線に接続された各メモリトランジス
タに対して所望のNビットのデジタルデータをプログラ
ムするために、前記所望のNビットのデジタルデータを
M種類の前記ページプログラムデータに変換するデータ
変換回路とを備えた。

【0015】また、前記ページプログラム手段は、前記
のデータ変換回路により変換されたM種類の前記ページ
プログラムデータの1種類のページプログラムデータを
動作に応じて選択する手段と、前記選択されたページプ
ログラムデータをラッチするために、各プログラムビッ
ト線に設けられたデータラッチ回路と、前記Mレベルの
複数プログラムビット線電圧の任意のプログラムビット
線電圧を選択するための電圧マルチプレクサと、前記デ
ータラッチ回路に供給電源の陰極側または陽極側のどち
らか一方に、前記電圧マルチプレクサにより選択された
プログラムビット線電圧を接続することにより、当該プ
ログラムビット線電圧を選択ビット線に印加する手段と
を備えた。

【0016】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはNAND型構造をなしている。

【0017】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはNOR型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。

【0018】本発明の半導体不揮発性記憶装置によれ
ば、複数プログラム状態毎に個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路とを備えたことによ
り、1個のメモリトランジスタに少なくとも2ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の1値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。

【0019】また、本発明の半導体不揮発性記憶装置に
おいては、前記選択されたページプログラムデータの前
記データラッチ回路へのデータ転送が、カラムデコーダ
回路のカラムアドレスの変化に同期してシリアルに行わ
れる。したがって、プログラムすべき所望の多値型デジ
タルデータの入力、および当該データの変換、選択、転
送が、カラムアドレスの変化に同期して行え、高速プロ
グラムに好適である。

【0020】また、本発明の半導体不揮発性記憶装置
は、NAND型フラッシュメモリ、あるいはDINOR
型フラッシュメモリ等のワード線セクタを単位としてペ
ージプログラムを行う多値型の半導体不揮発性記憶装置
に適用する場合に、特に好適である。

【0021】

【発明の実施の形態】図1は、本発明に係る半導体不揮
発性記憶装置、たとえば1個のメモリトランジスタに2
ビットのデジタルデータを記録する多値型のNAND型
フラッシュメモリにおいて、1個のメモリトランジスタ
に2ビットのデジタルデータを記録する場合の、しきい
値電圧Vthレベルとデータ内容との関係を示す図であ
る。

【0022】図1において、横軸はメモリトランジスタ
のしきい値電圧Vthを、縦軸はメモリトランジスタの
分布頻度を表している。また、1個のメモリトランジス
タに記録する2ビットデジタルデータ内容は、〔D2,
D1〕で表され、〔D2,D1〕=〔0,0〕,〔0,
1〕,〔1,0〕,〔1,1〕の4状態が存在する。

【0023】図1の例においては、〔D2,D1〕=
〔0,0〕の場合は、消去状態であって、しきい値電圧
Vthは、−2Vを中心として−3V<Vth<−1V
の範囲にある。また、〔D2,D1〕=〔0,1〕の場
合は、第1のプログラム状態であって、しきい値電圧V
thは、1.25Vを中心として1V<Vth<1.5
Vの範囲にある。また、〔D2,D1〕=〔1,0〕の
場合は、第2のプログラム状態であって、しきい値電圧
Vthは、2.75Vを中心として2.5V<Vth<
3Vの範囲にある。また、〔D2,D1〕=〔1,1〕
の場合は、第3のプログラム状態であって、しきい値電
圧Vthは、4.25Vと中心として4V<Vth<
4.5Vの範囲にある。

【0024】VR1は、メモリトランジスタのしきい値
電圧Vthが、消去状態であるのかあるいは第1のプロ
グラム状態以上であるのかを判定するための、第1の読
み出しワード線電圧を示し、たとえばVR1=0.5V
に設定される。またVR2は、メモリトランジスタのし
きい値電圧Vthが、第1のプログラム状態以下である
のかあるいは第2のプログラム状態以上であるのかを判
定するための、第2の読み出しワード線電圧を示し、た
とえばVR2=2Vに設定される。またVR3は、メモ
リトランジスタのしきい値電圧Vthが、第2のプログ
ラム状態以下であるのかあるいは第3のプログラム状態
以上であるのかを判定するための、第3の読み出しワー
ド線電圧を示し、たとえばVR3=3.5Vに設定され
る。

【0025】さらにVReadは、データ読み出し時に
非選択ワード線に印加する読み出しワード線電圧であっ
て、読み出しNAND列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、VRead=5.5Vに設定される。

【0026】なお、図1の例において、第1、第2、第
3のプログラム状態に比較して、消去状態のVth範囲
が広がっているのは、一般的なNAND型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。

【0027】図2は、図1の如く1個のメモリトランジ
スタに2ビットのデジタルデータをページプログラムす
る多値型のNAND型フラッシュメモリにおいて、3種
類のプログラム状態に対応して設定された3種類のプロ
グラムワード線電圧により、上記データプログラムを3
段階に分割して行う場合の例を示したものであり、本発
明における第1の実施形態(第1のプログラム方法)を
説明するための図である。

【0028】図2において、時刻t1から時刻t3まで
は、第1段階目のプログラムステップである。このステ
ップでは、〔D2,D1〕=〔0,1〕,〔1,0〕,
〔1,1〕の第1、第2、第3のプログラム状態へのデ
ータプログラムを行うべきメモリトランジスタに対し
て、〔D2,D1〕=〔0,1〕の第1のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧VWは第1のプログラムワード線電圧VPW1=
15Vに設定され、ビット線電圧VBは選択ビット線は
0Vに、非選択ビット線は中間禁止電圧8Vに設定され
る。

【0029】次に、時刻t3から時刻t5までは、第2
段階目のプログラムステップである。このステップで
は、〔D2,D1〕=〔1,0〕,〔1,1〕の第2、
第3のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔D2,D1〕=〔1,
0〕の第2のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧VWは第2のプログラ
ムワード線電圧VPW2=16.5Vに設定され、ビッ
ト線電圧VBは選択ビット線は0Vに、非選択ビット線
は中間禁止電圧8Vに設定される。

【0030】次に、時刻t5から時刻t7までは、第3
段階目のプログラムステップである。このステップで
は、〔D2,D1〕=〔1,1〕の第3のプログラム状
態へのデータプログラムを行うべきメモリトランジスタ
に対して、〔D2,D1〕=〔1,1〕の第3のプログ
ラム状態へのデータプログラムが行われる。この場合、
ワード線電圧VWは第3のプログラムワード線電圧VP
W1=18Vに設定され、ビット線電圧VBは選択ビッ
ト線は0Vに、非選択ビット線は中間禁止電圧8Vに設
定される。

【0031】図3は、本発明に係る半導体不揮発性記憶
装置、たとえば図1、図2に示ような特性を有する1個
ののメモリトランジスタに2ビットのデジタルデータを
記録する多値型のNAND型フラッシュメモリの具体的
な第1の実施形態の構成例を示す図である。

【0032】図3において、1はメモリアレイを示し、
m本のビット線B1〜Bmが配線されている。また、お
のおのビット線B1〜Bmは、それぞれがn本のNAN
D列に接続され、各NAND列は、それぞれ2個の選択
トランジスタ(図中□)とj個のメモリトランジスタ
(図中○)から構成される。つまり、メモリアレイ1は
NAND列S11〜Snmから構成される。

【0033】SL11〜SLn1、SL12〜SLn2は選択ト
ランジスタを制御する選択ゲート線、WL11〜WLnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、SA1 〜SAmは、おのおのビット線B
1 〜Bm毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路SA1 〜SAmの供給電源
は、陰極側が(VB)L、陽極側が(VB)Hに接続さ
れ、データプログラム時には、(VB)Lは接地GND
レベルに、(VB)Hは中間禁止電圧に設定される。

【0034】さらに、2はメインローデコーダ、3aは
VR電圧マルチプレクサ、3bはVPW電圧マルチプレ
クサ、4はサブローデコーダ、5はローカルローデコー
ダ、6はカラムデコーダ、7はカラム選択部、8はデー
タ変換回路をそれぞれ示している。

【0035】メインローデコーダ2は、X入力の上位X
1 〜Xa をデコードして、選択ゲート線SL11〜SLn
1、SL12〜SLn2の出力電圧、およびNAND列選択
信号x1 〜xn を発生する。

【0036】VR電圧マルチプレクサ3aは、選択信号
φ1〜φ3によってデータ内容に応じてあらかじめ設定
された3種類の読み出しワード線電圧VR1〜VR3の
1種類を選択する。すなわち、選択信号φ1の場合には
第1の読み出しワード線電圧VR1を、選択信号φ2の
場合には第2の読み出しワード線電圧VR2を、選択信
号φ3の場合には第3の読み出しワード線電圧VR3を
選択して、読み出しワード線電圧VRとして出力する。

【0037】VPW電圧マルチプレクサ3bは、選択信
号φ1〜φ3によってデータ内容に応じてあらかじめ設
定された3種類のプログラムワード線電圧VPW1〜V
PW3の1種類を選択する。すなわち、選択信号φ1の
場合には第1のプログラムワード線電圧VPW1を、選
択信号φ2の場合には第2のプログラムワード線電圧V
PW2を、選択信号φ3の場合には第3のプログラムワ
ード線電圧VPW3を選択して、プログラムワード線電
圧VPWとして出力する。

【0038】サブローデコーダ4は、X入力の下位X1
〜Xb をデコードして、選択NAND列におけるワード
線電圧V1 〜Vj を発生する。データプログラム時のワ
ード線電圧V1 〜Vj は、選択ワード線電圧がプログラ
ムワード線電圧VPWに、非選択ワード線電圧が中間禁
止電圧に設定される。また、プログラムデータ確認読み
出し(以下ベリファイ読み出し)時のワード線電圧V1
〜Vj は、選択ワード線電圧が読み出しワード線電圧V
Rに、非選択ワード線電圧がVReadに設定される。

【0039】ローカルデコーダ5は、各ワード線WL11
〜WLnjに対応した伝達回路T11〜Tnjから構成され、
NAND列選択信号x1 〜xn によりNAND列単位で
選択される。それぞれの伝達回路T11〜Tnjは、伝達回
路T11〜TnjがNAND列選択信号により選択される場
合には、ワード線電圧V1 〜Vj を対応するワード線に
出力する。また、伝達回路T11〜TnjがNAND列選択
信号により選択されない場合には、動作に応じた適当な
電圧値(たとえば接地電圧GND)を対応するワード線
に出力する。

【0040】カラムデコーダ6は、Y入力Y1 〜Yc を
デコードして、カラム選択部7でビット線B1 〜Bmの
任意の1本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φCLと同期して順次インクリメントされ、データラッ
チ回路SA1 〜SAmに順次ページプログラムデータが
シリアル転送される。

【0041】データ変換回路8は、2入力オアゲートO
R81、2入力ナンドゲートNAND81およびインバータ
INV81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の2ビットデジタルデ
ータをプログラムするために、前記所望の2ビットデジ
タルデータを3種類のページプログラムデータに変換す
る。プログラムすべき2ビットデジタルデータ〔D2,
D1〕1〜〔D2,D1〕mは、カラムアドレスの変化
と同期して入力されて、順次3種類のページプログラム
データd1〜d3にデータ変換される。

【0042】すなわち〔D2,D1〕=〔0,0〕の場
合には、ページプログラムデータd3〜d1が、〔d
3,d2,d1〕=〔1,1,1〕として出力される。
また〔D2,D1〕=〔0,1〕の場合には、ページプ
ログラムデータd3〜d1が、〔d3,d2,d1〕=
〔1,1,0〕として出力される。また〔D2,D1〕
=〔1,0〕の場合には、ページプログラムデータd3
〜d1が、〔d3,d2,d1〕=〔1,0,0〕とし
て出力される。また〔D2,D1〕=〔1,1〕の場合
には、ページプログラムデータd3〜d1が、〔d3,
d2,d1〕=〔0,0,0〕として出力される。

【0043】そして、選択信号φ1が選択されている場
合には、転送ゲートT1が活性化され、第1のページプ
ログラムデータd1がページプログラムデータ転送信号
φCLと同期して、データラッチ回路SA1 〜SAmに
順次シリアル転送される。また、選択信号φ2が選択さ
れている場合には、転送ゲートT2が活性化され、第2
のページプログラムデータd2がページプログラムデー
タ転送信号φCLと同期して、データラッチ回路SA1
〜SAmに順次シリアル転送される。また、選択信号φ
3が選択されている場合には、転送ゲートT3が活性化
され、第3のページプログラムデータd3がページプロ
グラムデータ転送信号φCLと同期して、データラッチ
回路SA1 〜SAmに順次シリアル転送される。

【0044】図4は、図3の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図4を多値データのページプログラムのタイ
ミングチャートを参照しながら、図3の構成例に基づく
動作を、順を追って説明する。

【0045】時刻t1〜t3の間は、第1番目のページ
プログラムを行うステップである。まず時刻t1で、選
択信号φ1がハイレベルに設定されることにより、電圧
マルチプレクサ3bでは第1のプログラムワード線電圧
VPW1が選択され、電圧マルチプレクサ3aでは第1
の読み出しワード線電圧VR1が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第1のページプログラムデー
タd1のみが選択されて、時刻t2までに、データラッ
チ回路SA1 〜SAmにシリアルにデータ転送される。

【0046】次に、時刻t2から時刻t3までに、第1
のプログラムワード線電圧VPW1と第1の読み出しワ
ード線電圧VR1が選択ワード線WSLに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻t3までに、第1番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第1のプログラム状態に遷移す
る。

【0047】時刻t3〜t5の間は、第2番目のページ
プログラムを行うステップである。まず時刻t3で、選
択信号φ2がハイレベルに設定されることにより、電圧
マルチプレクサ3bでは第2のプログラムワード線電圧
VPW2が選択され、電圧マルチプレクサ3aでは第2
の読み出しワード線電圧VR2が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第2のページプログラムデー
タd2のみが選択されて、時刻t4までに、データラッ
チ回路SA1 〜SAmにシリアルにデータ転送される。

【0048】次に、時刻t4から時刻t5までに、第2
のプログラムワード線電圧VPW2と第2の読み出しワ
ード線電圧VR2が選択ワード線WSLに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻t5までに、第2番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第2のプログラム状態に遷移す
る。

【0049】時刻t5〜t7の間は、第3番目のページ
プログラムを行うステップである。まず時刻t5で、選
択信号φ3がハイレベルに設定されることにより、電圧
マルチプレクサ3bでは第3のプログラムワード線電圧
VPW3が選択され、電圧マルチプレクサ3aでは第3
の読み出しワード線電圧VR3が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第3のページプログラムデー
タd3のみが選択されて、時刻t6までに、データラッ
チ回路SA1 〜SAmにシリアルにデータ転送される。

【0050】次に、時刻t6から時刻t7までに、第3
のプログラムワード線電圧VPW3と第3の読み出しワ
ード線電圧VR3が選択ワード線WSLに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。その結果、時刻t7までに、第3番目のページ
プログラムが終了し、選択ワード線に接続された各選択
メモリトランジスタが第3のプログラム状態に遷移す
る。

【0051】以上説明したように、本第1の実施形態に
によれば、複数プログラム状態毎に設定された複数プロ
グラムワード線電圧を用いて、個別にページプログラム
を行うページプログラム手段と、選択ワード線に接続さ
れた各メモリ−トランジスタに所望の多値型デジタルデ
ータをプログラムするために、前記所望の多値型デジタ
ルデータを複数の前記ページプログラムデータに変換し
てプログラムするためのデータ変換回路8とを備えたの
で、1個のメモリトランジスタに少なくとも2ビット以
上のデジタルデータを記録する多値型の半導体不揮発性
記憶装置においても、通常の1値型の半導体不揮発性記
憶装置と基本的に同様の方法で、ページプログラムを行
うことができる。

【0052】図5は、図1の如く1個のメモリトランジ
スタに2ビットのデジタルデータをページプログラムす
る多値型のNAND型フラッシュメモリにおいて、3種
類のプログラム状態に対応して設定された3種類のプロ
グラムビット線電圧により、上記データプログラムを3
段階に分割して行う場合の例を示したものであり、本発
明における第2の実施形態(第2のプログラム方法)を
説明するための図である。

【0053】図5において、時刻t1から時刻t3まで
は、第1段階目のプログラムステップである。このステ
ップでは、〔D2,D1〕=〔0,1〕,〔1,0〕,
〔1,1〕,の第1、第2、第3のプログラム状態への
データプログラムを行うべきメモリトランジスタに対し
て、〔D2,D1〕=〔0,1〕の第1のプログラム状
態へのデータプログラムが行われる。この場合、ワード
線電圧VWはプログラムワード線電圧VPW=18Vに
設定され、ビット線電圧VBは選択ビット線は第1のプ
ログラムビット線電圧VPB1=3Vに、非選択ビット
線は中間禁止電圧8Vに設定される。

【0054】次に、時刻t3から時刻t5までは、第2
段階目のプログラムステップである。このステップで
は、〔D2,D1〕=〔1,0〕,〔1,1〕の第2、
第3のプログラム状態へのデータプログラムを行うべき
メモリトランジスタに対して、〔D2,D1〕=〔1,
0〕の第2のプログラム状態へのデータプログラムが行
われる。この場合、ワード線電圧VWはプログラムワー
ド線電圧VPW=18Vに設定され、ビット線電圧VB
は選択ビット線は第2のプログラムビット線電圧VPB
2=1.5Vに、非選択ビット線は中間禁止電圧8Vに
設定される。

【0055】次に、時刻t5から時刻t7までは、第3
段階目のプログラムステップである。〔D2,D1〕=
〔1,1〕の第3のプログラム状態へのデータプログラ
ムを行うべきメモリトランジスタに対して、〔D2,D
1〕=〔1,1〕の第3のプログラム状態へのデータプ
ログラムが行われる。この場合、ワード線電圧VWはプ
ログラムワード線電圧VPW=18Vに設定され、ビッ
ト線電圧VBは選択ビット線は第3のプログラムビット
線電圧VPB3=0Vに、非選択ビット線は中間禁止電
圧8Vに設定される。

【0056】図6は、本発明に係る半導体不揮発性記憶
装置、たとえば図1、図5に示す特性を有する1個のメ
モリトランジスタに2ビットのデジタルデータを記録す
る多値型のNAND型フラッシュメモリの具体的な第2
の実施形態の構成例を示す図である。

【0057】図6において、1はメモリアレイを示し、
m本のビット線B1 〜Bmが配線される。また、おのお
のビット線B1 〜Bmは、それぞれがn本のNAND列
に接続され、各NAND列は、それぞれ2個の選択トラ
ンジスタ(図中□)とj個のメモリトランジスタ(図中
○)から構成される。つまり、メモリアレイ1はNAN
D列S11〜Snmから構成される。

【0058】SL11〜SLn1、SL12〜SLn2は選択ト
ランジスタを制御する選択ゲート線、WL11〜WLnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、SA1 〜SAmは、おのおのビット線B
1 〜Bm毎に対応して設けられたデータラッチ回路を示
している。データラッチ回路SA1 〜SAmの供給電源
は、陰極側が(VB)L、陽極側が(VB)Hに接続さ
れ、データプログラム時には、(VB)Lはプログラム
ビット線電圧VPBに、(VB)Hは中間禁止電圧に設
定される。

【0059】さらに、2はメインローデコーダ、3aは
VR電圧マルチプレクサ、3cはVPW電圧マルチプレ
クサ、4はサブローデコーダ、5はローカルローデコー
ダ、6はカラムデコーダ、7はカラム選択部、8はデー
タ変換回路をそれぞれ示している。

【0060】メインローデコーダ2は、X入力の上位X
1 〜Xa をデコードして、選択ゲート線SL11〜SLn
1、SL12〜SLn2の出力電圧、およびNAND列選択
信号x1 〜xn を発生する。

【0061】VR電圧マルチプレクサ3aは、選択信号
φ1〜φ3によってデータ内容に応じてあらかじめ設定
された3種類の読み出しワード線電圧VR1〜VR3の
1種類を選択する。すなわち、選択信号φ1の場合には
第1の読み出しワード線電圧VR1を、選択信号φ2の
場合には第2の読み出しワード線電圧VR2を、選択信
号φ3の場合には第3の読み出しワード線電圧VR3を
選択して、読み出しワード線電圧VRとして出力する。

【0062】VPB電圧マルチプレクサ3cは、選択信
号φ1〜φ3によってデータ内容に応じてあらかじめ設
定された3種類のプログラムビット線電圧VPB1〜V
PB3の1種類を選択する。すなわち、選択信号φ1の
場合には第1のプログラムビット線電圧VBP1を、選
択信号φ2の場合には第2のプログラムビット線電圧V
BP2を、選択信号φ3の場合には第3のプログラムビ
ット線電圧VBP3を選択して、プログラムビットワー
ド線電圧VBPとして出力する。

【0063】サブデコーダ4は、X入力の下位X1 〜X
b をデコードして、選択NAND列におけるワード線電
圧V1 〜Vj を発生する。データプログラム時のワード
線電圧V1 〜Vj は、選択ワード線電圧がプログラムワ
ード線電圧VPWに、非選択ワード線電圧が中間金値電
圧に設定される。また、プログラムデータ確認読み出し
(以下ベリファイ読み出し)時のワード線電圧V1 〜V
j は、選択ワード線電圧が読み出しワード線電圧VR
に、非選択ワード線がVReadに設定される。

【0064】ローカルデコーダ5は、各ワード線WL11
〜WLnjに対応した伝達回路T11〜Tnjから構成され、
NAND列選択信号x1 〜xn によりNAND列単位で
選択される。それぞれの伝達回路T11〜Tnjは、伝達回
路T11〜TnjがNAND列選択信号により選択される場
合には、ワード線電圧V1 〜Vj を対応するワード線に
出力し、また、伝達回路T11〜TnjがNAND列選択信
号により選択されていない場合には、動作に応じて適当
な電圧値(たとてば接地電圧GND)を対応するワード
線に出力する。

【0065】カラムデコーダ6は、Y入力Y1 〜Yc を
デコードして、カラム選択部7でビット線B1 〜Bmの
任意の1本を選択する。ページプログラムデータ転送時
のカラムアドレスは、ページプログラムデータ転送信号
φCLと同期して順次インクリメントされ、データラッ
チ回路SA1 〜SAmに順次ページプログラムデータが
シリアル転送される。

【0066】データ変換回路8は、2入力オアゲートO
R81、2入力ナンドゲートNAND81およびインバータ
INV81により構成され、選択ワード線に接続された各
メモリトランジスタに対して所望の2ビットデジタルデ
ータをプログラムするために、前記所望の2ビットデジ
タルデータを3種類のページプログラムデータに変換す
るデータ変換回路である。プログラムすべき2ビットデ
ジタルデータ〔D2,D1〕1〜〔D2,D1〕mは、
カラムアドレスの変化と同期して入力されて、順次3種
類のページプログラムデータd1〜d3にデータ変換さ
れる。

【0067】すなわち〔D2,D1〕=〔0,0〕の場
合には、ページプログラムデータd3〜d1が、〔d
3,d2,d1〕=〔1,1,1〕として出力される。
また〔D2,D1〕=〔0,1〕の場合には、ページプ
ログラムデータd3〜d1が、〔d3,d2,d1〕=
〔1,1,0〕として出力される。また〔D2,D1〕
=〔1,0〕の場合には、ページプログラムデータd3
〜d1が、〔d3,d2,d1〕=〔1,0,0〕とし
て出力される。また〔D2,D1〕=〔1,1〕の場合
には、ページプログラムデータd3〜d1が、〔d3,
d2,d1〕=〔0,0,0〕として出力される。

【0068】そして、選択信号φ1が選択されている場
合には、転送ゲートT1が活性化され、第1のページプ
ログラムデータd1がページプログラムデータ転送信号
φCLと同期して、データラッチ回路SA1 〜SAmに
順次シリアル転送される。また、選択信号φ2が選択さ
れている場合には、転送ゲートT2が活性化され、第2
のページプログラムデータd2がページプログラムデー
タ転送信号φCLと同期して、データラッチ回路SA1
〜SAmに順次シリアル転送される。また、選択信号φ
3が選択されている場合には、転送ゲートT3が活性化
され、第3のページプログラムデータd3がページプロ
グラムデータ転送信号φCLと同期して、データラッチ
回路SA1 〜SAmに順次シリアル転送される。

【0069】図7は、図6の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。以下、図7の多値データのプログラムのタイミング
チャートを参照しながら、図6の構成例に基づく動作
を、順を追って説明する。

【0070】時刻t1〜t3の間は、第1番目のページ
プログラムを行うステップである。まず時刻t1で、選
択信号φ1がハイレベルに設定されることにより、電圧
マルチプレクサ3cでは第1のプログラムビット線電圧
VPB1が選択され、電圧マルチプレクサ3aでは第1
の読み出しワード線電圧VR1が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第1のページプログラムデー
タd1のみが選択されて、時刻t2までに、データラッ
チ回路SA1 〜SAm にシリアルにデータ転送される。

【0071】次に、時刻t2から時刻t3までに、第1
のプログラムビット線電圧VPW1と第1の読み出しワ
ード線電圧VR1が選択ワード線WSLに交互に繰り返
し印加され、いわゆる、プログラムベリファイ動作が行
われる。また、プログラム時のビット線BLは、選択ビ
ット線が第1のプログラムビット線電圧VPB1に、非
選択ビット線が中間禁止電圧(VB)Hに設定される。
その結果、時刻t3までに、第1番目のページプログラ
ムが終了し、選択ワード線に接続された各選択メモリト
ランジスタが第1のプログラム状態に遷移する。

【0072】時刻t3〜t5の間は、第2番目のページ
プログラムを行うステップである。まず時刻t3で、選
択信号φ2がハイレベルに設定されることにより、電圧
マルチプレクサ3cでは第2のプログラムビット線電圧
VPB2が選択され、電圧マルチプレクサ3aでは第2
の読み出しワード線電圧VR2が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第2のページプログラムデー
タd2のみが選択されて、時刻t4までに、データラッ
チ回路SA1 〜SAm にシリアルにデータ転送される。

【0073】次に、時刻t4から時刻t5まで、第2の
プログラムビット線電圧VPW2と第2の読み出しワー
ド線電圧VR2が選択ワード線WSLに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線BLは、選択ビット
線が第2のプログラムビット線電圧VPB2に、非選択
ビット線が中間禁止電圧(VB)Hに設定される。その
結果、時刻t5までに、第2番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第2のプログラム状態に遷移する。

【0074】時刻t5〜t7の間は、第3番目のページ
プログラムを行うステップである。まず時刻t5で、選
択信号φ3がハイレベルに設定されることにより、電圧
マルチプレクサ3cでは第3のプログラムビット線電圧
VPB3が選択され、電圧マルチプレクサ3aでは第3
の読み出しワード線電圧VR3が選択される。さらに、
所望の2ビットデジタルデータ〔D2,D1〕1〜〔D
2,D1〕mが、ページプログラムデータ転送信号φC
Lと同期して順次3種類のページプログラムデータd1
〜d3にデータ変換され、第3のページプログラムデー
タd3のみが選択されて、時刻t6までに、データラッ
チ回路SA1 〜SAm にシリアルにデータ転送される。

【0075】次に、時刻t6から時刻t7まで、第3の
プログラムビット線電圧VPW3と第3の読み出しワー
ド線電圧VR3が選択ワード線WSLに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。またプログラム時のビット線BLは、選択ビット
線が第3のプログラムビット線電圧VPB3に、非選択
ビット線が中間禁止電圧(VB)Hに設定される。その
結果、時刻t7までに、第3番目のページプログラムが
終了し、選択ワード線に接続された各選択メモリトラン
ジスタが第3のプログラム状態に遷移する。

【0076】以上説明したように、本第2の実施形態に
よれば、複数プログラム状態毎に設定された複数プログ
ラムビット線電圧を用いて、個別にページプログラムを
行うページプログラム手段と、選択ワード線に接続され
た各メモリトランジスタに所望の多値型デジタルデータ
をプログラムするために、前記所望の多値型デジタルデ
ータを複数の前記ページプログラムデータに変換してプ
ログラムするためのデータ変換回路8とを備えたので、
1個のメモリトランジスタに少なくとも2ビット以上の
デジタルデータを記録する多値型の半導体不揮発性記憶
装置においても、通常の1値型の半導体不揮発性記憶装
置と基本的に同様の方法で、ページプログラムを行うこ
とができる。

【0077】

【発明の効果】以上説明したように、本発明によれば、
各メモリトランジスタに多値データを効率よく簡単にペ
ージプログラムを行うことができる多値型の半導体不揮
発性記憶装置を実現することができる。

【図面の簡単な説明】

【図1】1個のメモリトランジスタに2ビットのデジタ
ルデータを記録する多値型のNAND型フラッシュメモ
リにおいて、しきい値電圧Vthレベルとデータ内容と
の関係を示す図である。

【図2】図1の多値データをページプログラムする場合
の、第1の実施形態(第1のプログラム方法)を説明す
るための図である。

【図3】本発明に係る半導体不揮発性記憶装置の第1の
具体的な構成例を示す図である。

【図4】図3の半導体不揮発性記憶装置において、多値
データのページプログラムする場合のタイミングチャー
トを示す図である。

【図5】図1の多値データをページプログラムする場合
の、第2の実施形態(第2のプログラム方法)を説明す
るための図である。

【図6】本発明に係る半導体不揮発性記憶装置の第2の
具体的な構成例を示す図である。

【図7】図6の半導体不揮発性記憶装置において、多値
データのページプログラムする場合のタイミングチャー
トを示す図である。

【図8】NAND型、DINOR型フラッシュメモリに
おける、メモリアレイ構造を示す図である。

【符号の説明】

SL11〜SLn2…選択ゲート線、W11〜Wnj…ワード
線、B1 〜Bm…ビット線、X1 〜Xa 、X1 〜Xb …
X入力、Y1 〜Yc …Y入力、V1 〜Vj …選択NAN
D列ワード線電圧、x1 〜xn …NAND列選択信号、
T11〜Tnj…ワード線電圧伝達回路、S11〜Snm…NA
ND列、SA1 〜SAm…データラッチ回路、(VB)
H…陽極電源(データラッチ回路)、(VB)H…陰極
電源(データラッチ回路)、VR…読み出しワード線電
圧、VPW…プログラムワード線電圧、VPB…プログ
ラムビット線電圧、VR1〜VR3…第1〜第3の読み
出しワード線電圧、VPW1 〜VPW3 …第1〜第3の
プログラムワード線電圧、VPB1〜VPB3…第1〜
第3のプログラムビット線電圧、d1〜d3…変換ペー
ジプログラムデータ、T1 〜T3 …転送ゲート、φ1〜
φ3…選択信号、φCL…ページプログラムデータ転送
クロック信号、ST1 〜ST2 …選択トランジスタ、M
T1 〜MT4 …メモリトランジスタ、1…メモリアレ
イ、2…メインローデコーダ、3a…VR電圧マルチプ
レクサ、3b…VPW電圧マルチプレクサ、3c…VP
B電圧マルチプレクサ、4…サブローデコーダ、5…ロ
ーカルローデコーダ、6…カラムデコーダ、7…カラム
選択部、8…データ変換回路。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 行列状に配置され、電荷蓄積部に蓄積さ
    れた荷電量に応じてしきい値電圧が変化するメモリトラ
    ンジスタを有し、接続されたワード線とビット線への印
    加電圧に応じて前記メモリトランジスタのしきい値電圧
    を遷移させて1個のメモリトランジスタに少なくともN
    が2以上のNビットのデジタルデータを記録するため
    に、各メモリトランジスタが1レベルの消去状態と少な
    くともMが3以上のMレベルの複数プログラム状態を有
    する半導体不揮発性記憶装置であって、 前記Mレベルの複数プログラム状態のそれぞれに対応し
    て設定されたMレベルの複数プログラムワード線電圧の
    任意のプログラムワード線電圧を選択して選択ワード線
    に印加することにより、前記選択ワード線に接続された
    各メモリトランジスタ一括に、ページプログラムを行う
    ページプログラム手段と、 前記ページプログラムを前記Mレベルの複数プログラム
    状態のすべてに対して順次行うことにより、選択ワード
    線に接続された各メモリトランジスタに対して所望のN
    ビットのデジタルデータをプログラムするために、前記
    所望のNビットのデジタルデータをM種類の前記ページ
    プログラムデータに変換するデータ変換回路とを備えた
    半導体不揮発性記憶装置。
  2. 【請求項2】 前記ページプログラム手段は、前記デー
    タ変換回路により変換されたM種類の前記ページプログ
    ラムデータの1種類のページプログラムデータを動作に
    応じて選択する手段と、 前記選択されたページプログラムデータをラッチするた
    めに、各プログラムビット線に接続されたデータラッチ
    回路と、 前記Mレベルの複数プログラムワード線電圧の任意のプ
    ログラムワード線電圧を選択するための電圧マルチプレ
    クサと、 前記電圧マルチプレクサにより選択されたプログラムワ
    ード線電圧を選択ワード線に印加するローデコーダ回路
    とを備えた請求項1記載の半導体不揮発性記憶装置。
  3. 【請求項3】 前記選択されたページプログラムデータ
    の前記データラッチ回路へのデータ転送を、カラムデコ
    ーダ回路のカラムアドレスの変化に同期してシリアルに
    行う請求項2記載の半導体不揮発性記憶装置。
  4. 【請求項4】 前記メモリトランジスタが行列状に配置
    されたメモリアレイはNAND型構造をなす請求項1記
    載の半導体不揮発性記憶装置。
  5. 【請求項5】 前記メモリトランジスタが行列状に配置
    されたメモリアレイはNOR型構造をなし、かつ主ビッ
    ト線が作動的接続手段を介して複数の副ビット線に接続
    されている請求項1記載の半導体不揮発性記憶装置。
  6. 【請求項6】 行列状に配置され、電荷蓄積部に蓄積さ
    れた荷電量に応じてしきい値電圧が変化するメモリトラ
    ンジスタを有し、接続されたワード線とビット線への印
    加電圧に応じて前記メモリトランジスタのしきい値電圧
    を遷移させて1個のメモリトランジスタに少なくともN
    が2以上のNビットのデジタルデータを記録するため
    に、各メモリトランジスタが1レベルの消去状態と少な
    くともMが3以上のMレベルの複数プログラム状態を有
    する半導体不揮発性記憶装置であって、 前記Mレベルの複数プログラム状態のそれぞれに対応し
    て設定されたMレベルの複数プログラムビット線電圧の
    任意のプログラムビット線電圧を選択して選択ビット線
    に印加することにより、選択ワード線に接続された各メ
    モリトランジスタ一括に、ページプログラムを行うペー
    ジプログラム手段と、 前記ページプログラムを前記Mレベルの複数プログラム
    状態のすべてに対して順次行うことにより、選択ワード
    線に接続された各メモリトランジスタに対して所望のN
    ビットのデジタルデータをプログラムするために、前記
    所望のNビットのデジタルデータをM種類の前記ページ
    プログラムデータに変換するデータ変換回路とを備えた
    半導体不揮発性記憶装置。
  7. 【請求項7】 前記ページプログラム手段は、前記のデ
    ータ変換回路により変換されたM種類の前記ページプロ
    グラムデータの1種類のページプログラムデータを動作
    に応じて選択する手段と、 前記選択されたページプログラムデータをラッチするた
    めに、各プログラムビット線に接続されたデータラッチ
    回路と、 前記Mレベルの複数プログラムビット線電圧の任意のプ
    ログラムビット線電圧を選択するための電圧マルチプレ
    クサと、 前記データラッチ回路に供給電源の陰極側または陽極側
    のどちらか一方に、前記電圧マルチプレクサにより選択
    されたプログラムビット線電圧を接続することにより、
    当該プログラムビット線電圧を選択ビット線に印加する
    手段とを備えた請求項6記載の半導体不揮発性記憶装
    置。
  8. 【請求項8】 前記選択れたページプログラムデータの
    前記データラッチへのデータ転送を、カラムデコーダ回
    路のカラムアドレスの変化に同期してシリアルに行う請
    求項7記載の半導体不揮発性記憶装置。
  9. 【請求項9】 前記メモリトランジスタが行列状に配置
    されたメモリアレイはNAND型構造をなす請求項6記
    載の半導体不揮発性記憶装置。
  10. 【請求項10】 前記メモリトランジスタが行列状に配
    置されたメモリアレイはNOR型構造をなし、かつ主ビ
    ット線が作動的接続手段を介して複数の副ビット線に接
    続されている請求項6記載の半導体不揮発性記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056688A (ja) * 2000-08-07 2002-02-22 Samsung Electronics Co Ltd 半導体メモリ装置
US7596021B2 (en) 2007-02-09 2009-09-29 Samsung Electronics Co., Ltd. Memory system including MLC flash memory
US7764543B2 (en) 2008-01-29 2010-07-27 Samsung Electronics Co., Ltd. Memory device and method of reading memory data
US7843722B2 (en) 2007-01-18 2010-11-30 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and programming method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056688A (ja) * 2000-08-07 2002-02-22 Samsung Electronics Co Ltd 半導体メモリ装置
JP4733871B2 (ja) * 2000-08-07 2011-07-27 三星電子株式会社Samsung Electronics Co.,Ltd. 半導体メモリ装置
US7843722B2 (en) 2007-01-18 2010-11-30 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and programming method thereof
US7596021B2 (en) 2007-02-09 2009-09-29 Samsung Electronics Co., Ltd. Memory system including MLC flash memory
US7764543B2 (en) 2008-01-29 2010-07-27 Samsung Electronics Co., Ltd. Memory device and method of reading memory data

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