JPH1083687A

JPH1083687A - 半導体不揮発性記憶装置

Info

Publication number: JPH1083687A
Application number: JP23820796A
Authority: JP
Inventors: Kenshirou Arase; 謙士朗荒瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】回路構成が簡単で、しかも高速にかつ精度の
高いデータプログラムを行うことのできる半導体不揮発
性記憶装置を実現する。【解決手段】プログラム動作がベリファイ読み出し動
作を介して複数回のプログラム動作を繰り返し行うこと
によりなされるＮＡＮＤ型フラッシュメモリにおいて、
段階電圧発生部５により出力されるプログラムワード線
電圧（Ｖｗ）１〜（Ｖｗ）ｓ、および段階電圧発生部７
により出力される基準ビット線電圧（Ｖｂ）１〜（Ｖ
ｂ）ｋが、ともにプログラム回数に依存して可変の電圧
値に設定され、かつ、プログラムワード線電圧と基準ビ
ット線電圧の電圧差がプログラム回数の進行にしたがっ
て漸増するようにデータプログラムが行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にプログラ
ム可能な半導体不揮発性記憶装置に係り、特にＮＡＮＤ
型フラッシュメモリ等のようにファウラーノルドハイム
（以下ＦＮ）トンネル現象によりフローティングゲート
に電子を注入等してデータプログラムを行う半導体不揮
発性記憶装置におけるデータプログラム系回路に関する
ものである。

【０００２】

【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン（以下ＣＨＥ）注入によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。

【０００３】しかし、上述したＮＯＲ型半導体不揮発性
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型半導体不揮発性記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。以上の観点から、ＦＮトンネル現象によりフ
ローティングゲートに電子を注入等してデータのプログ
ラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ
型フラッシュメモリが提案されている。

【０００４】図６は、ＮＡＮＤ型フラッシュメモリにお
ける、メモリアレイ構造を示す図である。図６のＮＡＮ
Ｄ型フラッシュメモリは、便宜上、１本のビット線に接
続されたＮＡＮＤ列１本に４個のメモリトランジスタが
連なる場合の、メモリアレイを示す図である。

【０００５】図６において、ＢＬはビット線を示し、当
該ビット線ＢＬに２個の選択トランジスタＳＴ１，ＳＴ
２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタＳＴ１，ＳＴ２はそれぞれ選択ゲート線ＳＬ１，Ｓ
Ｌ２により制御され、またメモリトランジスタＭＴ１〜
ＭＴ４はそれぞれワード線ＷＬ１〜ＷＬ４により制御さ
れる。

【０００６】かかるＮＡＮＤ型フラッシュメモリのプロ
グラム動作においては、データプログラム時の動作電流
が小さいため、この電流をチップ内昇圧回路から供給す
ることとが比較的容易であり、単一電流で動作させ易い
という利点がある。さらに、ＮＡＮＤ型フラッシュメモ
リにおいては、上記の動作電流の優位性からページ単位
で、つまり選択するワード線に接続されたメモリトラン
ジスタ一括にデータプログラムを行うことが可能であ
り、当然の結果として、プログラム速度の点で優位であ
る。さらに、上述したＮＡＮＤ型フラッシュメモリにお
いては、プロセスバラツキ等に起因してメモリトランジ
スタ間でプログラウム特性がバラツいても、プログラム
動作がベリファイ読み出し動作を介して複数回のプログ
ラム動作を繰り返し行うことによりなされるため、プロ
グラムしきい値電圧Ｖｔｈのバラツキが抑えられるとい
う利点がある。

【０００７】つまり、選択するワード線に接続されたメ
モリトランジスタ一括にページプログラムする場合、ペ
ージプログラムデータをビット線毎のデータラッチ回路
に転送し、プログラム終了セルのラッチデータを順次反
転してプログラム禁止状態をすることにより、いわゆる
ビット毎ベリファイ動作が行われ、過剰プログラムを防
止してプログラムしきい値電圧Ｖｔｈのバラツキが抑え
られる。

【０００８】

【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは以上説明したような種々の
利点を有するが、以下の問題点を有する。すなわち、Ｎ
ＡＮＤ型フラッシュメモリのデータプログラム動作にお
いて、プロセスバラツキ等に起因するプログラム特性の
バラツキが大きい場合に、選択ワード線に接続されたメ
モリトランジスタ間でプログラム速度の差が大きくな
り、プログラム／ベリファイ回数が増大し、プログラム
速度が律速されるという問題がある。

【０００９】これは、プロセスバラツキ等に起因するプ
ログラム速度のバラツキは、選択ワード線内のメモリト
ランジスタ間で、経験的におよそ〜２桁程度のプログラ
ム時間差にもなることから、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式では、プログラム／ベリファイ回数も〜１００程
度行う必要があるためである。このような場合、実質的
なプログラム電圧印加時間よりも、むしろプログラム動
作／ベリファイ読み出しの電圧切り替えに要する時間が
支配的となり、実質的にプログラム速度が損なわれてし
まう。

【００１０】かかる問題を回避するためには、プログラ
ム／ベリファイ回数を最大限でも〜１０回程度に抑制し
てデータプログラムを行う必要がある。しかし、従来の
同一パルス電圧値、同一パルス時間幅の単純プログラム
パルスの繰り返し印加方式でこれを実行するには、パル
ス電圧値を強めたプログラムパルスを印加する必要があ
る。この場合、最もプログラム速度の早いメモリトラン
ジスタが過剰プログラムされたプログラムしきい値電圧
Ｖｔｈのバラツキが増大するという副作用をもたらす。

【００１１】上述した問題点を解決して、プログラムし
きい値電圧Ｖｔｈのバラツキを増大することなくプログ
ラム／ベリファイ回数を抑制することのできるＮＡＮＤ
型フラッシュメモリの新しいプログラム方式が、以下の
文献に開示されている。文献：『Ａ３．３Ｖ３２ＭｂＮＡＮＤＦｌａｓ
ｈＭｅｍｏｒｙｗｉｔｈＩｎｃｒｅｍｅｎｔａｌ
ＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇＳ
ｃｈｅｍｅ』 ’９５ＩＳＳＣＣｐ１２８〜。

【００１２】上述した文献に開示されたデータプログラ
ム動作は、選択ワード線に高電圧のプログラムワード線
電圧、ビット線に基準ビット線電圧を印加して、前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、データプログラムを行うＮＡＮＤ型フ
ラッシュメモリにおいて、プログラム動作がベリファイ
読み出し動作を介して複数回のプログラム動作を繰り返
し行うことによりなされ、前記プログラムワード線電圧
がプログラム回数の増加にしたがって漸増する方向に可
変の電圧値に設定することにより、また前記基準ビット
線電圧がプログラム回数のかかわらず一定の電圧値に設
定することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増するように、データのプロ
グラムを行う。つまり、ＩｎｃｒｅｍｅｎｔａｌＳｔ
ｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇ法（以下Ｉ
ＳＰＰ法）と呼ばれる由縁である。

【００１３】図７は、上述したＩＳＰＰ法によりＮＡＮ
Ｄ型フラッシュメモリのデータプログラムを行う場合
の、タイミングチャートを示す図である。以下、図７の
タイミングチャートについて、順を追って説明する。

【００１４】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００１５】次に時刻ｔ２から時刻ｔ４の間は、第１回
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、第１番目のプログラムワード線電圧ＶＰ
Ｐ１（１５Ｖ）とベリファイ読み出しワード線電圧ＶＲ
（１．５Ｖ）が選択ワード線ＷＳＬに交互に印加され
る。またプログラムメモリトランジスタが接続された選
択ビット線には基準ビット線電圧ＧＮＤ（０Ｖ）、非プ
ログラムメモリトランジスタが接続された非選択ビット
線には中間禁止電１／２ＶＰＰ（８Ｖ）が印加される。
その結果、時刻ｔ４までに第１回目のプログラムが終了
し、プログラム終了セルのラッチデータは反転して次回
からはプログラム禁止状態となる。

【００１６】時刻ｔ４〜ｔ６の間は、第２回目のプログ
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
ＰＰ２（１５．５Ｖ）が第１番目のプログラムワード線
電圧ＶＰＰ１（１５Ｖ）より０．５Ｖインクリメントさ
れることである。

【００１７】時刻ｔ６〜ｔ８の間は、第３回目のプログ
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目のプログラムワード線電圧ＶＰＰ３（１６Ｖ）
が０．５Ｖインクリメントされる。

【００１８】最後に時刻ｔ９〜ｔ１１の間は、最終のｑ
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｑ番目のプログラムワード
線電圧ＶＰＰｑ（１９．５Ｖ）が印加され、すべてのプ
ログラムが終了し、その後、すべてのデータラッチ回路
のデータがハイレベルになったことを検出して、プログ
ラム動作を終了する。

【００１９】なお、プログラム回数の進行は、常に最終
のｑ回目（たとえば１０回目）まで行われるとは限られ
ず、すべてのデータラッチ回路のデータがハイレベルに
なったことを検出すれば、自動的に終了する。

【００２０】かかるＩＳＰＰ法によるデータプログラム
動作においては、プログラム回数の増加にしたがってメ
モリトランジスタのプログラムが進行してしきい値電圧
Ｖｔｈが上昇しても、これによるフローティングゲート
電位の低下は漸増するプログラムワード電圧により補償
されて、メモリトランジスタのトンネル酸化膜に印加さ
れる電界は一定に保たれる。したがって、プログラム回
数の増加にかかわらずフローティングゲートに注入され
るＦＮトンネル電流値は常に一定値に保たれ、プログラ
ム回数の増加とプログラムしきい値電圧Ｖｔｈの上昇値
が線形関係となる。その結果、プログラム／ベリファイ
回数を抑えながら、精度のよりプログラムしきい値電圧
Ｖｔｈの制御が可能となる。

【００２１】これに対して、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式によるデータプログラム動作においては、プログ
ラム回数の増加にしたがってメモリトランジスタのプロ
グラムが進行してしきい値電圧Ｖｔｈが上昇した場合、
これによりフローティングゲート電位が低下するため、
メモリトランジスタのトンネル酸化膜に印加される電界
は減少する。したがって、プログラム回数の増加にした
がってフローティングゲートに注入されるＦＮトンネル
電流値は次第に減少し、プログラム回数の増加とともに
プログラムしきい値電圧Ｖｔｈの飽和現象が顕著とな
り、理論的にはプログラム回数の増加に対するプログラ
ムしきい値電圧Ｖｔｈの上昇値が対数関係となる。その
結果、プログラム／ベリファイ回数を抑えながらの精度
のよいプログラムしきい値電圧Ｖｔｈの制御が困難であ
り、プログラム電圧値を高くすると過剰プログラム等の
副作用をもたらす。

【００２２】上述したＩＳＰＰ法によるデータプログラ
ム動作は、プログラム／ベリファイ回数の抑制と精度の
高いプログラム制御が両立できる点で、非常にすぐれた
プログラム方法である。しかしながら、上記ＩＳＰＰ法
によるデータプログラム動作においては、プログラム回
数の増加にしたがって漸増する方向に電圧値が段階的に
変化するプログラムワード線電圧を発生する必要があ
る。

【００２３】かかるプログラムワード線電圧の発生回路
の具体的例が、以下の文献に開示されている。文献：ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−
ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ１９９５ｐ１１５２におけ
るＦｉｇ．７の回路例。

【００２４】しかし、上記文献に開示されたプログラム
ワード線電圧の発生回路は、プログラムワード線電圧自
体が〜２０Ｖ程度の高電圧を必要とするため、昇圧回路
により発生した高電圧源により、電圧値が段階変化する
上記プログラムワード線電圧を発生する必要がある。し
たがって、上記プログラムワード線電圧の段階的な変化
をより細かくかつ多ステップに漸増させる必要がある場
合、昇圧回路および電圧値が段階的に変化するプログラ
ムワード線電圧発生手段の構成が簡単ではない。

【００２５】たとえば上記問題に該当する例として、１
個のメモリトランジスタに２ビットのデジタルデータを
記録する、いわゆる、多値型のＮＡＮＤ型フラッシュメ
モリにＩＳＰＰ法を適用した場合の例が、以下の文献に
示されている。文献：『Ａ３．３Ｖ１２８ＭｂＭｕｌｔｅ−Ｌｅ
ｂｅｌＮＡＮＤＦｌａｓｈＭｅｍｏｒｙｆｏｒ
ＭａｓｓＳｔｏｒａｇｅＡｐｐｌｉｃａｔｉｏｎ
ｓ』’９６ＩＳＣＣｐ３２〜ｐ３３。

【００２６】上記文献例においては、多値型のメモリに
要求される各状態のＶｔｈ分布を狭く抑えるために、プ
ログラムワード線電圧を１４．５Ｖから２１Ｖまで０．
２Ｖステップで変化させるＩＳＰＰ法を採用している。
したがってこの場合、３２段階ものステップで電圧値が
段階変化するプログラムワード線電圧を発生させる必要
がある。

【００２７】本発明は係る事情に鑑みてなされたもので
あり、その目的は、ＩＳＰＰ法と実質的に同様の効果を
有し、しかも回路構成が簡単で高速にかつ精度の高いデ
ータプログラムを行うことのできる半導体不揮発性記憶
装置を実現することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が配置され、選択メモリ素子に高電圧の第１のプログラ
ム電圧および低電圧の第２のプログラム電圧を印加して
前記第１のプログラム電圧と第２のプログラム電圧との
プログラム電圧差により、前記メモリ素子に電気的にデ
ータプログラムを行う半導体不揮発性記憶装置であっ
て、ベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行い、前記第１のプログラム電圧およ
び第２のプログラム電圧をともにプログラム回数に応じ
た可変の電圧値に設定し、かつ前記プログラム電圧差を
プログラム回数の増加にしたがって漸増させる手段を有
する。

【００２９】また、前記半導体不揮発性記憶装置におい
て、前記第１のプログラム電圧は所定のプログラム回数
の進行を単位とした所定プログラム回数毎に電圧値が段
階的に増加し、前記第２のプログラム電圧は前記所定プ
ログラム回数を構成する単一プログラム回数毎に電圧値
が段階的に減少しかつ前記所定プログラム回数毎に同一
電圧で当該電圧変化が繰り返される。

【００３０】また、前記半導体不揮発性記憶装置におい
て、前記第２のプログラム電圧は所定のプログラム回数
の進行を単位とした所定プログラム回数毎に電圧値が段
階的に減少し、前記第１のプログラム電圧は前記所定プ
ログラム回数を構成する単一プログラム回数毎に電圧値
が段階的に増加しかつ前記所定プログラム回数毎に同一
電圧で当該電圧変化が繰り返される。

【００３１】また、前記半導体不揮発性記憶装置におい
て、前記第１のプログラム電圧は昇圧回路により昇圧さ
れた昇圧電圧であり、前記第２のプログラム電圧は電源
電圧の範囲内において分圧された分圧電圧である。

【００３２】また、本発明は、行列状に配置された複数
のメモリトランジスタを有し、ビット線にＮＡＮＤ構造
をなす複数のＮＡＮＤ列が接続され、同一行に配置され
たメモリトランジスタが共通のワード線に接続され、前
記メモリトランジスタが接続されたワード線に高電圧の
プログラムワード線電圧、ビット線に基準ビット線電圧
を印加して前記プログラムワード線電圧と基準ビット線
電圧とのプログラム電圧差により、前記メモリトランジ
スタに電気的にデータプログラムを行うＮＡＮＤ型の半
導体不揮発性記憶装置であって、ベリファイ読み出し動
作を介して複数回のプログラム動作を繰り返し行い、前
記プログラムワード線電圧および基準ビット線電圧をと
もにプログラム回数に応じた可変の電圧値に設定し、か
つ前記プログラム電圧差をプログラム回数の増加にした
がって漸増させる手段を有する。

【００３３】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置は、さらに各ビット線毎に設けられたデータラッチ
回路と、選択ワード線に接続されたメモリトランジスタ
一括に行うページプログラムデータを前記データラッチ
回路に転送する手段と、プログラム動作時に、前記デー
タラッチ回路に前記プログラムワード線電圧よりは低く
前記基準ビット線電圧よりは高い電圧値に設定されたプ
ログラム禁止ビット線電圧を供給する手段とを有する。

【００３４】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラムワード線電圧は所定のプ
ログラム回数の進行を単位とした所定プログラム回数毎
に電圧値が段階的に増加し、前記基準ビット線電圧は前
記所定プログラム回数を構成する単一プログラム回数毎
に電圧値が段階的に減少しかつ前記所定プログラム回数
毎に同一電圧で当該電圧変化が繰り返される。

【００３５】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記基準ビット線電圧は所定のプログラ
ム回数の進行を単位とした所定プログラム回数毎に電圧
値が段階的に減少し、前記プログラムワード線電圧は前
記所定プログラム回数を構成する単一プログラム回数毎
に電圧値が段階的に増加しかつ前記所定プログラム回数
毎に同一電圧で該当変化が繰り返される。

【００３６】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る。

【００３７】本発明の半導体不揮発性記憶装置によれ
ば、プログラムワード線電圧と基準ビット線電圧とのプ
ログラム電圧差によりデータプログラムがなされ、前記
プログラムワード線電圧および基準ビット線電圧がとも
にプログラム回数に応じた可変の電圧値に設定され、か
つ前記プログラム電圧差がプログラム回数の増加にした
がって漸増する。したがって、ＩＳＰＰ法と実質的に同
様の効果により、高速にかつ精度の高いデータプログラ
ムを行うことが可能である。しかも、前記プログラムワ
ード線電圧および基準ビット線電圧がともに可変である
ことにより、前記プログラム電圧差の漸増変化が多段階
ステップの変化である場合においても、これを実現する
ための回路は、高電圧のプログラムワード線電圧のみを
漸増するＩＳＰＰ法より、はるかに簡単に構成すること
ができる。

【００３８】また、本発明の半導体不揮発性記憶装置に
おいては、プログラム動作時に、中間レベルに設定され
たプログラム禁止ビット線電圧がデータラッチ回路に供
給される。したがって、選択するワード線に接続された
メモリトランジスタ一括に、上述した効果により、高速
にかつ精度の高いページプログラムを行うことが可能で
ある。

【００３９】たとえば、本発明のＮＡＮＤ型半導体不揮
発性記憶装置において、前記プログラムワード線電圧は
〜数回程度の所定プログラム回数毎に電圧値が段階的に
大きく増加し、一方前記基準ビット線電圧は単一プログ
ラム回数毎に電圧値が段階的に小さく減少しかつ前記所
定プログラム回数毎に同一で当該電圧変化が繰り返され
るように設定する。したがって、それぞれの両電圧の変
化数は少なくても、実質的なプログラム電圧差の漸増変
化数を大きくすることができ、前記プログラムワード線
電圧および基準ビット線電圧の発生回路を簡単な回路で
構成することができ好適である。

【００４０】あるいは、本発明のＮＡＮＤ型半導体不揮
発性記憶装置において、前記基準ビット線電圧は〜数回
程度の所定プログラム回数毎に電圧値が段階的に大きく
減少し、一方前記プログラムワード線電圧は単一プログ
ラム回数毎に電圧値が段階的に小さく増加しかつ前記所
定プログラム回数毎に同一で当該電圧変化が繰り返され
るように設定される。したがって、それぞれの両電圧の
変化数は少なくても、実質的なプログラム電圧差の漸増
変化数を大きくすることができ、前記プログラムワード
線電圧および基準ビット線電圧の発生回路を簡単な回路
で構成することができ好適である。

【００４１】

【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、より具体的には、ＮＡＮＤ型フラッシュ
メモリのデータプログラム系回路の具体的な構成例を示
す図である。

【００４２】図１において、１はメモリアレイを示し、
ｍ本のビット線Ｂ１〜Ｂｍが配線される。また、おのお
のビット線Ｂ１〜Ｂｍは、それぞれがｎ本のＮＡＮＤ列
に接続され、各ＮＡＮＤ列は、それぞれ２個の選択トラ
ンジスタ（図中□）とｊ個のメモリトランジスタ（図中
○）から構成される。つまり、メモリアレイ１はＮＡＮ
Ｄ列Ｓ11〜Ｓnmから構成される。ＳＬ11〜ＳＬn1、ＳＬ
12〜ＳＬn2は選択トランジスタを制御する選択ゲート線
を示し、ＷＬ11〜ＷＬnjはメモリトランジスタを制御す
るワード線を示している。

【００４３】また、ＳＡ１〜ＳＡｍは、おのおのビット
線Ｂ１〜Ｂｍ毎に対応して設けられたデータラッチ回路
を示している。データラッチ回路ＳＡ１〜ＳＡｍの供給
電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接
続され、データプログラム時には、（ＶＢ）Ｌはｋの進
行（ｋ＝１〜５）にしたがって電源電圧（ＶＣＣ＝３．
３Ｖ）の範囲内で漸減する基準ビット線電圧（Ｖｂ）１
〜（Ｖｂ）ｋのいずれかに、（ＶＢ）Ｈは中間禁止電圧
１／２ＶＰＰ（たとえば８Ｖ）に設定される。

【００４４】２はメインローデコーダを示し、メインロ
ーデコーダ２は、Ｘ入力の上位Ｘ１〜Ｘａをデコードし
て、選択ゲート線ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2の出
力電圧、およびＮＡＮＤ列選択信号ｘ１〜ｘｎを発生す
る。

【００４５】３はサブデコードを示し、サブデコーダ３
は、Ｘ入力の上位Ｘ１〜Ｘｂをデコードして、選択ＮＡ
ＮＤ列におけるワード線電圧Ｖ１〜Ｖｊを発生する。デ
ータプログラム時のワード線電圧Ｖ１〜Ｖｊは、選択ワ
ード線電圧がｓの進行（ｓ＝１〜５）にしたがって漸増
する高電圧に昇圧されたプログラムワード線電圧（Ｖ
ｗ）１〜（Ｖｗ）ｓのいずれかに、非選択ワード線電圧
が中間禁止電圧１／２ＶＰＰ（たとえば８Ｖ）に設定さ
れる。

【００４６】４はローカルデコーダを示し、ローカルデ
コーダ４は、各ワード線ＷＬ11〜ＷＬnjに対応した伝達
回路Ｔ11〜Ｔnjから構成され、ＮＡＮＤ列選択信号ｘ１
〜ｘｎによりＮＡＮＤ列単位で選択される。それぞれの
伝達回路Ｔ11〜Ｔnjは、ＮＡＮＤ列選択信号により選択
される場合には、ワード線電圧Ｖ１〜Ｖｊを対応するワ
ード線に出力し、また、ＮＡＮＤ列選択信号により選択
されない場合には、動作に応じた適当な電圧値（たとえ
ば接地電圧ＧＮＤ）を対応するワード線に出力する。

【００４７】５はプログラムワード線電圧発生部を示
し、プログラムワード線電圧発生部５は、ｓの進行（ｋ
＝１〜５）にしたがって、制御信号φ１〜φｓにより次
第に漸増する高電圧に昇圧されたプログラムワード線電
圧（Ｖｗ）１〜（Ｖｗ）ｓを発生して出力する。

【００４８】６はプログラムワード線電圧制御部を示
し、プログラムワード線電圧制御部６は、ｓの進行（ｋ
＝１〜５）にしたがって、前記制御信号φ１〜φｓを出
力する。

【００４９】７は基準ビット線電圧発生部を示し、基準
ビット線電圧発生部７は、ｋの進行（ｋ＝１〜５）にし
たがって、制御信号φ１〜φｋにより電源電圧（ＶＣＣ
＝３．３Ｖ）の範囲内で次第に漸減する基準ビット電圧
（Ｖｂ）１〜（Ｖｂ）ｋを発生して出力する。

【００５０】８は基準ビット線電圧制御部を示し、基準
ビット線電圧制御部８は、ｋの進行（ｋ＝１〜５）にし
たがって、前記制御信号φ１〜φｋを出力する。

【００５１】９はカラムデコーダを示し、カラムデコー
ダ９は、Ｙ入力Ｙ１〜Ｙｃをデコードして、カラム選択
部１０でビット線Ｂ１〜Ｂｍの任意の１本を選択する。
ページプログラムデータ転送時のカラムアドレスは、ペ
ージデータ転送信号φＣＫと同期して順次インクリメン
トされ、データバスＤＢからデータラッチ回路ＳＡ１〜
ＳＡｍに順次ページプログラムがシリアル転送される。

【００５２】図１の本発明の第１のＮＡＮＤ型フラッシ
ュメモリにおいては、プログラムワード線電圧がｓの進
行（ｋ＝１〜５）にしたがって段階的に漸増し、一方基
準ビット線電圧はｋの進行（ｋ＝１〜５）にしたがって
段階的に漸減するように設定する。したがって、それぞ
れの両電圧の変化数はｓ＝ｋ＝５と少なくても、実質的
なプログラム電圧差の漸増変化数は、組み合わせにより
ｓ×ｋ＝２５と大きくすることができる。

【００５３】図２は、図１の第１のＮＡＮＤ型フラッシ
ュメモリの具体的な構成例において、プログラムワード
線電圧発生部５の具体的な回路構成の例を示す図であ
る。

【００５４】図２において、５ａは昇圧回路を示し、昇
圧回路５ａは、発振回路５ｂにより出力された相補のク
ロック信号により駆動されて昇圧電圧ＶＰＰを出力す
る。

【００５５】５ｃは抵抗分割部を示し、抵抗分割部５ｃ
は、抵抗素子Ｒ０を制御信号φ１〜φｋに制御された転
送ゲートＴ１〜Ｔｋを介して抵抗素子Ｒ１〜Ｒｋのいず
れかに直列接続することにより、分圧電圧Ｖａを出力す
る。

【００５６】５ｄは基準電圧発生回路を示し。基準電圧
発生回路５ｄは、基準電圧Ｖｒｅｆを発生する。５ｅは
比較器を示し、比較器５ｅは、抵抗分割部５ｃによる分
圧電圧Ｖａと基準電圧Ｖｒｅｆの比較出力Ｃ−ｏｕｔを
出力して、分圧電圧Ｖａが基準電圧Ｖｒｅｆより大きく
なると発振回路５ｂを停止し、小さくなると再活性化す
る。このようにして出力されるプログラムワード線電圧
（Ｖｗ）１〜（Ｖｗ）ｓは、理論的に以下の電圧値とな
る。

【００５７】

【数１】（Ｖｗ）１〜ｓ＝Ｖｒｅｆ×｛１＋（Ｒ₀／Ｒ_1-s）｝ …（１）

【００５８】したがって、抵抗素子Ｒ１〜Ｒｓの抵抗値
Ｒ₀〜Ｒ_sをｓの進行（ｋ＝１〜５）にしたがって漸減
する方向に設定することにより、プログラムワード線電
圧（Ｖｗ）１〜（Ｖｗ）ｓを漸増させることができる。

【００５９】図３は、図１のＮＡＮＤ型フラッシュメモ
リの構成例において、基準ビット線電圧発生部７の具体
的な回路構成の例を示す図である。

【００６０】図３において、電源電圧間（ＶＣＣ〔３．
３Ｖ〕〜ＧＮＤ〔０Ｖ〕間）は、直列に接続された抵抗
素子Ｒ０〜Ｒｋにより分圧されて、基準ビット線電圧
（Ｖｂ）１〜（Ｖｂ）ｋを発生する。また各基準ビット
線電圧（Ｖｂ）１〜（Ｖｂ）ｋは、転送ゲートＴ１〜Ｔ
ｋを介して、制御信号φ１〜φｋの制御によりｋの進行
（ｋ＝１〜５）にしたがって漸減する基準ビット線電圧
（Ｖｂ）１〜（Ｖｂ）ｋを、ボルテージフォロワ構成を
とるバッファＢＵＦを介して出力する。

【００６１】図４は、図１の本発明に係るＮＡＮＤ型フ
ラッシュメモリの構成例において、第１のデータプログ
ラム方法における、タイミングチャートを示す図であ
る。

【００６２】この場合、プログラムワード線電圧（Ｖ
ｗ）１〜（Ｖｗ）ｓは、５回のプログラム回数の進行毎
にｓがインクリメントされ、その度にプログラムワード
線電圧値が１Ｖづつ段階的に増加し、ｓ＝１〜５の進行
に対して（Ｖｗ）１〜（Ｖｗ）ｓ＝１５Ｖ〜１９Ｖに電
圧値が漸増する。

【００６３】一方、基準ビット線電圧（Ｖｂ）１〜（Ｖ
ｂ）ｋは、単一プログラム回数毎にｋがインクリメント
され、その度に基準ビット線電圧値が０．２Ｖづつ段階
的に減少し、ｋ＝１〜５の進行に対して（Ｖｂ）１〜
（Ｖｂ）ｋ＝０．８Ｖ〜０Ｖに電圧値が漸減する。また
当該電圧変化はｓ＝１〜５の進行に対して同一電圧で繰
り返される。

【００６４】したがって、第１のデータプログラム方法
においては、ｓおよびｋの組み合わせにより、単一プロ
グラム回数の進行毎にプログラム電圧差が１４．２Ｖか
ら１９Ｖまで０．２Ｖづつ段階的に漸増する。

【００６５】以下、図４の第１のデータプログラム方法
のタイミングチャートを、図１の構成例等を参照しなが
ら、順を追って説明する。

【００６６】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００６７】次に時刻ｔ２から時刻ｔ３の間は、ｓ＝１
であってｋ＝１〜５の５回のプログラム／ベリファイ動
作を行うステップである。すなわちプログラム／ベリフ
ァイ制御信号φＰ／Ｒの制御によりプログラムワード線
電圧（Ｖｗ）１＝１５Ｖとベリファイ読み出しワード線
電圧ＶＲ＝１．５Ｖが選択ワード線ＷＳＬに交互に５回
印加される。また、プログラムメモリトランジスタが接
続された選択ビット線にはプログラム回数の進行（ｋ＝
１〜５）とともに０．２Ｖづつ段階的に減少する基準ビ
ット線電圧（Ｖｂ）１〜（Ｖｂ）ｋ＝０．８Ｖ〜０Ｖが
印加され、非プログラムメモリトランジスタが接続され
た非選択ビット線には中間禁止電圧１／２ＶＰＰ（８
Ｖ）が印加される。その結果、プログラム回数の進行
（ｋ＝１〜５）とともに０．２Ｖづつ段階的に増加する
プログラム電圧差（１４．２Ｖ〜１５Ｖ）がプログラム
メモリトランジスタに印加されるとともに、プログラム
終了セルのラッチデータは反転して次回からはプログラ
ム禁止状態となる。

【００６８】時刻ｔ３から時刻ｔ４の間は、ｓ＝２であ
っってｋ＝１〜５の５回のプログラム／ベリファイ動作
を行うステップであるが、基本的には前述したｓ＝１の
場合と同様である。異なる点は、プログラムワード線電
圧が（Ｖｗ）２＝１６Ｖへと、（Ｖｗ）１＝１５Ｖから
１Ｖ増加することである。その結果、プログラム回数の
進行（ｋ＝１〜５）とともに、プログラム電圧差（１
５．２Ｖ〜１６Ｖ）が引き続き０．２Ｖつづ段階的に増
加する。

【００６９】同様の動作を繰り返して、時刻ｔ５から時
刻ｔ６の間は、最終のｓ＝５であってｋ＝１〜５の５回
のプログラム／ベリファイ動作を行うステップである。
プログラムワード線電圧（Ｖｗ）５＝１９Ｖが印加さ
れ、プログラム回数の進行（ｋ＝１〜５）とともに、プ
ログラム電圧差（１８．２Ｖ〜１９Ｖ）が０．２Ｖつづ
段階的に増加する。

【００７０】なお、上記プログラム回数の進行は、常に
最終のｓ＝ｋ＝５まで行われるとは限られず、すべての
データラッチ回路のデータがハイレベルになったことを
検出すれば、自動的に終了する。

【００７１】以上説明したように、本発明のＮＡＮＤ型
フラッシュメモリにおける、第１のデータプログラム方
法によれば、プログラムワード線電圧は〜数回程度の所
定プログラム回数毎に電圧値が段階的に大きく増加し、
一方基準ビット線電圧は単一プログラム回数毎に電圧値
が段階的に小さく減少しかつ所定プログラム回数毎に同
じ電圧値が繰り返されるように設定する。したがって、
それぞれの両電圧の変化数は少なくても、実質的なプロ
グラム電圧差が漸増変化数を大きくすることができ、か
つ、プログラムワード線電圧および基準ビット線電圧の
発生回数を単純な回路で構成することができ好適であ
る。

【００７２】図５は、図１の本発明に係わるＮＡＮＤ型
フラッシュメモリの構成例において、第２のデータプロ
グラム方法における、タイミングチャートを示す図であ
る。

【００７３】この場合、基準ビット線電圧（Ｖｂ）１〜
（Ｖｂ）ｋは、５回のプログラム回数の進行毎にｋがイ
ンクリメントされ、その度に基準ビット線電圧が０．５
Ｖづつ段階的に減少し、ｋ＝１〜５の進行に対して（Ｖ
ｂ）１〜（Ｖｂ）ｋ＝２Ｖ〜０Ｖに電圧値が漸減する。

【００７４】一方、プログラムワード線電圧（Ｖｗ）１
〜（Ｖｗ）ｓは、単一プログラム回数にｓがインクリメ
ントされ、その度にプログラムワード線電圧が０．１Ｖ
づつ段階的に増加し、ｓ＝１〜５の進行に対して（Ｖ
ｗ）１〜（Ｖｗ）２＝１７Ｖ〜１７．４Ｖに電圧値が漸
増する。また当該電圧変化はｋ＝１〜５の進行に対して
同一電圧で繰り返される。

【００７５】したがって、第２のデータプログラム方法
においては、ｋおよびｓの組み合わせにより、単一プロ
グラム回数の進行毎にプログラム電圧値が１５．０Ｖか
ら１７．４Ｖまで０．１Ｖつづ段階的に漸増する。

【００７６】以下、図５の第２のデータプログラム方法
のタイミングチャートを、図１の構成例等を参照しなが
ら、順を追って説明する。

【００７７】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＫと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００７８】次に時刻ｔ２から時刻ｔ３の間は、ｋ＝１
であってｓ＝１〜５の５回のプログラム／ベリファイ動
作を行うステップである。すなわちプログラム／ベリフ
ァイ制御信号φＰ／Ｒの制御によりプログラムワード線
電圧とベリファイ読み出しワード線電圧ＶＲ＝１．５Ｖ
が選択ワード線ＷＳＬに交互に５回印加されるが、プロ
グラム回数の進行（ｓ＝１〜５）とともにプログラムワ
ード線電圧が（Ｖｗ）１〜（Ｖｗ）ｓ＝１７Ｖ〜１７．
４Ｖと０．１Ｖづつ段階的に増加する。またプログラム
メモリトランジスタが接続された選択ビット線にプログ
ラム回数の進行にかかわらず基準ビット線電圧（Ｖｂ）
１＝２Ｖが印加され、非プログラムメモリトランジスタ
が接続された非選択ビット線には中間禁止電圧１／２Ｖ
ＰＰ（８Ｖ）が印加される。その結果、プログラム回数
の進行（ｓ＝１〜５）とともに０．１Ｖづつ段階的に増
加するプログラム電圧差（１５Ｖ〜１５．４Ｖ）がプロ
グラムメモリトランジスタに印加されるとともに、プロ
グラム終了セルのラッチデータは反転して次回からプロ
グラム禁止状態となる。

【００７９】時刻ｔ３から時刻ｔ４の間は、ｋ＝２であ
ってｓ＝１〜５の５回のプログラム／ベリファイ動作を
行うステップであるは、基本的には前述したｋ＝１の場
合と同様であり、異なる点は、基準ビット線電圧が（Ｖ
ｂ）２＝１．５Ｖへと、（Ｖｂ）１＝２Ｖから０．５Ｖ
減少することである。その結果、プログラム回数の進行
（ｓ＝１〜５）とともに、プログラム電圧差（１５．５
Ｖ〜１５．９Ｖ）が引き続き０．１Ｖづつ段階的に増加
する。

【００８０】同様の動作を繰り返して、時刻ｔ５からｔ
６の間は、最終のｋ＝５であってｓ＝１〜５の５回のプ
ログラム／ベリファイ動作を行うステップである。基準
ビット線電圧（Ｖｂ）５＝０Ｖが印加され、プログラム
回数の進行（ｓ＝１〜５）とともに、プログラム電圧差
（１７Ｖ〜１７．４Ｖ）が０．１Ｖづつ段階的に増加す
る。

【００８１】なお、上記プログラム回数の進行は、常に
最終のｋ＝ｓ＝５まで行われるとは限られず、すべての
データラッチ回路のデータがハイレベルになったことを
検出すれば、自動的に終了する。

【００８２】以上説明したように、本発明のＮＡＮＤ型
フラッシュメモリにおける、第２のデータプログラム方
法によれば、基準ビット線電圧は〜数回程度の所定プロ
グラム回数毎に電圧値が段階的に大きく減少し、一方プ
ログラムワード線電圧は単一プログラム回数毎に電圧値
が段階的に小さく増加しかつ所定プログラム回数毎に同
じ電圧変化が繰り返されるように設定する。したがっ
て、それぞれの両電圧の変化数は少なくても、実質的な
プログラム電圧差の漸増変化数を大きくすることがで
き、かつ、プログラムワード線電圧および基準ビット線
電圧の発生回路を簡単な回路で構成することができ好適
である。

【００８３】以上説明したように、本発明のＮＡＮＤ型
フラッシュメモリによれば、プログラムワード線電圧と
基準ビット線電圧とのプログラム電圧差によりデータプ
ログラムがなされ、前記プログラムワード線電圧および
基準ビット線電圧がともにプログラム回数に応じた可変
の電圧値に設定され、かつ前記プログラム電圧差がプロ
グラム回数の増加にしたがって漸増する。したがって、
ＩＳＰＰ法と実質的に同様の効果を得ることができ、高
速にかつ精度の高いデータプログラムを行うことが可能
である。しかも、前記プログラムワード線電圧および基
準ビット線電圧がともに可変であることにより、前記プ
ログラム電圧差の漸増変化が多段階ステップの変化であ
る場合においても、これを実現するための回路は、高電
圧のプログラムワード線電圧のみを漸増するＩＳＰＰ法
により、はるかに簡単に構成することができる。

【００８４】また、上述した説明においては、便宜上、
主としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＦＮトンネル現象によりフローティングゲ
ートに電子を注入等してデータプログラムを行う他の半
導体不揮発性記憶装置に適用できることは、言うまでも
ないことである。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
ＩＳＰＰ法と実質的に同様の効率を有し、しかも回路構
成が簡単で高速にかつ精度の高いデータプログラムを行
うことのできる半導体不揮発性記憶装置を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明に係る第１のＮＡＮＤ型フラッシュメモ
リデータプログラム動作時の具体的な構成例を示す図で
ある。

【図２】図１のＮＡＮＤ型フラッシュメモリにおいて、
プログラムワード線電圧発生部の具体的な回路構成の例
を示す図である。

【図３】図１のＮＡＮＤ型フラッシュメモリにおいて、
基準ビット線電圧発生部の具体的な回路構成の例を示す
図である。

【図４】図１のＮＡＮＤ型フラッシュメモリにおいて、
第１のデータプログラム方法の、タイミングチャートを
示す図である。

【図５】図１のＮＡＮＤ型フラッシュメモリにおいて、
第２のデータプログラム方法の、タイミングチャートを
示す図である。

【図６】ＮＡＮＤ型フラッシュメモリにおける、メモリ
アレイ構造を示す図である。

【図７】従来のＩＳＰＰ法によりＮＡＮＤ型フラッシュ
メモリのデータプログラムを行う場合の、タイミングチ
ャートを示す図である。

【符号の説明】

ＳＬ11〜ＳＬn2…選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ１〜Ｂｍ…ビット線、Ｘ１〜Ｘａ，Ｘ１〜Ｘｂ…
Ｘ入力、Ｙ１〜Ｙｃ…Ｙ入力、Ｖ１〜Ｖｊ…選択ＮＡＮ
Ｄ列ワード線電圧、ｘ１〜ｘｎ…ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ１〜ＳＡｍ…データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｌ…陰極
電源（データラッチ回路）、ＶＰＰ…昇圧電圧、１／２
ＶＰＰ…中間禁止電圧、ＶＰＰ１〜ＶＰＰｑ…第１〜第
ｑ番目のプログラムワード線電圧、（Ｖｗ）１〜（Ｖ
ｗ）ｓ…第１〜第ｓ番目のプログラムワード線電圧、
（Ｖｂ）１〜（Ｖｂ）ｋ…第１〜第ｋ番目の基準ビット
線電圧、φ１〜φｓ…第１〜第ｓ番目の制御信号、φ１
〜φｋ…第１〜第ｋ番目の制御信号、Ｔ１〜Ｔｓ…第１
〜第ｓ番目の転送ゲート、Ｔ１〜Ｔｋ…第１〜第ｋ番目
の転送ゲート、Ｒ０〜Ｒｓ，Ｒ０〜Ｒｋ…分圧抵抗素
子、Ｖｒｅｆ…基準電圧、Ｖａ…分圧電圧、φ、φ￣…
相補クロック信号（昇圧回路）、φＣＬ…ページデータ
転送クロック信号、φＰ／Ｒ…プログラム／ベリファイ
制御信号、ＳＴ１〜ＳＴ２…選択トランジスタ、ＭＴ１
〜ＭＴ４…メモリトランジスタ、１…メモリアレイ、２
…メインローデコーダ、３…サブローデコーダ、４…ロ
ーカルローデコーダ、５…プログラムワード線電圧発生
部、５ａ…昇圧回路、５ｂ…発振回路、５ｃ…抵抗分割
部、５ｄ…基準電圧発生回路、５ｅ…比較器、６…プロ
グラムワード線電圧制御部、７…基準ビット線電圧発生
部、８…基準ビット線電圧制御部、９…カラムデコー
ダ、１０…カラム選択部。

Claims

【特許請求の範囲】

【請求項１】接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が配置され、選択メモリ素子に高電圧の第１のプログラ
ム電圧および低電圧の第２のプログラム電圧を印加して
前記第１のプログラム電圧と第２のプログラム電圧との
プログラム電圧差により、前記メモリ素子に電気的にデ
ータプログラムを行う半導体不揮発性記憶装置であっ
て、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記第１のプログラム電圧および第
２のプログラム電圧をともにプログラム回数に応じた可
変の電圧値に設定し、かつ前記プログラム電圧差をプロ
グラム回数の増加にしたがって漸増させる手段を有する
半導体不揮発性記憶装置。
【請求項２】前記第１のプログラム電圧は所定のプロ
グラム回数の進行を単位とした所定プログラム回数毎に
電圧値が段階的に増加し、前記第２のプログラム電圧は
前記所定プログラム回数を構成する単一プログラム回数
毎に電圧値が段階的に減少しかつ前記所定プログラム回
数毎に同一電圧で当該電圧変化が繰り返される請求項１
記載の半導体不揮発性記憶装置。
【請求項３】前記第２のプログラム電圧は所定のプロ
グラム回数の進行を単位とした所定プログラム回数毎に
電圧値が段階的に減少し、前記第１のプログラム電圧は
前記所定プログラム回数を構成する単一プログラム回数
毎に電圧値が段階的に増加しかつ前記所定プログラム回
数毎に同一電圧で当該電圧変化が繰り返される請求項１
記載の半導体不揮発性記憶装置。
【請求項４】前記第１のプログラム電圧は昇圧回路に
より昇圧された昇圧電圧であり、前記第２のプログラム
電圧は電源電圧の範囲内において分圧された分圧電圧で
ある請求項１記載の半導体不揮発性記憶装置。
【請求項５】行列状に配置された複数のメモリトラン
ジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮ
ＡＮＤ列が接続され、同一行に配置されたメモリトラン
ジスタが共通のワード線に接続され、前記メモリトラン
ジスタが接続されたワード線に高電圧のプログラムワー
ド線電圧、ビット線に基準ビット線電圧を印加して前記
プログラムワード線電圧と基準ビット線電圧とのプログ
ラム電圧差により、前記メモリトランジスタに電気的に
データプログラムを行うＮＡＮＤ型の半導体不揮発性記
憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記プログラムワード線電圧および
基準ビット線電圧をともにプログラム回数に応じた可変
の電圧値に設定し、かつ前記プログラム電圧差をプログ
ラム回数の増加にしたがって漸増させる手段を有するＮ
ＡＮＤ型半導体不揮発性記憶装置。
【請求項６】各ビット線毎に設けられたデータラッチ
回路と、選択ワード線に連なるメモリトランジスタ一括に行うペ
ージプログラムデータを前記データラッチ回路に転送す
る手段と、プログラム動作時に、前記データラッチ回路に前記プロ
グラムワード線電圧よりは低く前記基準ビット線電圧よ
りは高い電圧値に設定されたプログラム禁止ビット線電
圧を供給する手段とをさらに有する請求項５記載のＮＡ
ＮＤ型半導体不揮発性記憶装置。
【請求項７】前記プログラムワード線電圧はプログラ
ム回数の進行を単位とした所定プログラム回数毎に電圧
値が段階的に増加し、前記基準ビット線電圧は前記所定
プログラム回数を構成する単一プログラム回数毎に電圧
値が段階的に減少しかつ前記所定プログラム回数毎に同
一電圧で当該電圧変化が繰り返される請求項５記載のＮ
ＡＮＤ型半導体不揮発性記憶装置。
【請求項８】前記基準ビット線電圧は所定のプログラ
ム回数の進行を単位とした所定プログラム回数毎に電圧
値が段階的に減少し、前記プログラムワード線電圧は前
記所定プログラム回数を構成する単一プログラム回数毎
に電圧値が段階的に増加しかつ前記所定プログラム回数
毎に同一電圧で該当変化が繰り返される請求項５記載の
ＮＡＮＤ型半導体不揮発性記憶装置。
【請求項９】前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る請求項５記載のＮＡＮＤ型半導体不揮発性記憶装置。