DE19911101C2

DE19911101C2 - Nicht-flüchtige Halbleiterspeichervorrichtung

Info

Publication number: DE19911101C2
Application number: DE19911101A
Authority: DE
Inventors: Satoru Oku; Hiroyuki Kobatake; Masakazu Amanai; Kazuaki Kato; Masaki Kaneko
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-16
Filing date: 1999-03-12
Publication date: 2002-10-17
Anticipated expiration: 2019-03-13
Also published as: DE19911101A1; KR19990077906A; JP3227698B2; KR100329881B1; US6111792A; CN1229996A; JPH11265592A

Description

HINTERGRUND DER ERFINDUNG a) Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeichervorrichtung, z. B. einen Flash-EEPROM, und insbesondere eine nicht-flüchtige Halbleiterspeichervor richtung mit einer Funktion zum Auswählen einer Gruppe von Wortleitungen.

b) Beschreibung des Stands der Technik

Ein Flash-EEPROM mit Wortleitungsdecoder ist aus der US- A-5,270,980 bekannt. Nachteilig bei dieser Lösung ist die geringe Flexibilität des Wortleitungsdecoders. Ein herkömm licher Flash-EEPROM enthält ein Speicherzellenfeld mit einer Vielzahl von nicht-flüchtigen Speicherzellen, die an jeweiligen Schnittpunkten bzw. Kreuzungen in einer Matrix angeordnet sind, die durch eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen ausgebildet wird. Das EEPROM hat einen Reihendecoder, der mit jeder der Speicher zellen durch eine entsprechende bzw. zugeordnete Wortlei tung verbunden ist, die sich in der Reihenrichtung er streckt, und eine Programmierschaltung, die mit jeder der Speicherzellen durch Quellenleitungen und Bitleitungen ver bunden ist, die sich beide rechtwinklig zu den Wortleitun gen erstrecken.

Das Speicherzellenfeld des EEPROMs kann einen ersten Aus wahltransistor und einen zweiten Auswahltransistor, einen Zellentransistor, der die Speicherzelle bildet, und die Wortleitungen aufweisen, die mit den jeweiligen Gates des ersten Auswahltransistors und des zweiten Auswahltransi stors verbunden sind. Der erste Auswahltransistor enthält einen Stromweg, dessen eines Ende mit der Quellenleitung verbunden ist und dessen anderes Ende mit einem Steuergate des Zellentransistors verbunden ist. Der zweite Auswahl transistor enthält einen Stromweg, dessen eines Ende mit der Bitleitung verbunden ist und dessen anderes Ende mit dem einen Ende des Stromwegs des Zellentransistors verbun den ist. Der Reihendecoder wählt die Wortleitung in Über einstimmung mit einem zugeführten Adreßsignal aus und die Programmierschaltung wählt die Quellenleitung und die Bit leitung in Übereinstimmung mit einem spezifizierten Signal aus.

Wenn der Programmiermodus in dem herkömmlichen EEPROM aus gewählt ist, wird das Gate des Auswahltransistors der aus gewählten Speicherzelle auf HOCH (= HIGH) bzw. hohes Niveau oder hohen Pegel durch die Wortleitung vorgespannt, um den Auswahltransistor einzuschalten. Da die Programmierschal tung ein Ende des Stromwegs des ersten Auswahltransistors durch die Quellenleitung vorspannt, z. B. auf 0 V, liegt an dem Steuergate des Auswahltransistors eine Spannung von 0 V an. Da gleichzeitig die Programmierschaltung ein Ende des Stromweges des zweiten Auswahltransistors durch die Bitlei tung auf HOCH legt, ist das Drain des Quellentransistors auf einen Wert kleiner bzw. etwas kleiner als HOCH vorge spannt und die Programmierung wird durchgeführt, indem elektrische Ladungen von einem Floatinggate gewonnen wer den.

Wenn ein Löschmodus ausgewählt wird, sind beide Gates des ersten Auswahltransistors und des zweiten Auswahltransi stors in der ausgewählten Speicherzelle auf HOCH durch die Wortleitungen vorgespannt, damit die Transistoren einge schaltet werden können. Da zu diesem Zeitpunkt die Programmierschaltung ein Ende des Stromweges des ersten Auswahl transistors auf HOCH durch die Quellenleitung vorspannt, liegt das Steuergate des Zellentransistors auf einen Wert unter HOCH. Da die Programmierschaltung ein Ende des Strom weges des zweiten Auswahltransistors durch die Bitleitung vorspannt, z. B. auf 0 V, ist ein Ende des Stromweges des Zellentransistors auf 0 V durch den zweiten Auswahltransi stor vorgespannt. Elektrische Ladungen werden dadurch in das Floatinggate des ersten Auswahltransistors injiziert, um ein Flash-Löschen durchzuführen.

Aufgrund der Tatsache, daß die Programmierung und das Lö schen durch die Gewinnung bzw. Injizierung von elektrischen Ladungen von dem Floatinggate bzw. in das Floatinggate durchgeführt werden, ist die Zeit, die für die Programmie rung und das Löschen in dem herkömmlichen EEPROM erforder lich ist, länger als die Zeit, die für das Lesen erforder lich ist, und ist auch länger als die Zeiten, die für das Lesen im Falle eines DRAM (dynamischer RAM) und eines SRAM (statischer RAM) erforderlich sind. Genauer beträgt die Zeitdauer, die für die Programmierung und das Löschen eines Wortes in einem DRAM und einem SRAM erforderlich ist, meh rere Nanosekunden, wohingegen die Zeitdauer in einem EEPROM mehrere Mikrosekunden lang ist. Obwohl das Flash-Löschen innerhalb ungefähr einer Sekunde ausgeführt werden kann, kann die Flash-Programmierung ohne eine spezielle Struktur kaum ausgeführt werden.

Wenn der EEPROM als ein hergestelltes Produkt versendet wird, ist die Überprüfung erforderlich, ob die Speicherzel len bei allen Bits (z. B. 1 MBits) richtig arbeiten. Diese Überprüfung erfordert mehrere zehn Sekunden und die Kosten des Produkts werden hierdurch erhöht. Es ist deshalb sehr wünschenswert, daß ein EEPROM eine Funktion hat, die die Flash-Programmierung, das Flash-Löschen und die Verminde rung der Zeitdauer ermöglicht, die für die Überprüfung er forderlich ist, ohne daß eine spezielle Struktur erforder lich wäre.

Die Flash-Programmierung und die Flash-Löschung erfordern das Anlegen bzw. die Anwendung einer hohen Spannung. Um diesem Erfordernis nachzukommen, sind ein Transistor, der eine hohe Standhaltespannung hat, und eine Booster- Schaltung erforderlich, die ein großes Stromtreibervermögen hat, und die Abmessungen der jeweiligen Transistoren, die die Booster-Schaltung oder eine Steuerschaltung bilden, werden groß, was zu einer Erhöhung der Chipflächen führt. Der Versuch der Verminderung der Chipflächen durch Verklei nerung des Stromtreibervermögens der Booster-Schaltung führt jedoch dazu, daß die Zeit für das Programmieren und das Löschen länger wird. Das vorstehende Problem tritt mit dem aktuellen Trend bezüglich einer Erhöhung der Speicher kapazität immer mehr in den Vordergrund.

Die JP-A-06(1994)-96592 offenbart eine nicht-flüchtige Halbleiterspeichervorrichtung, die das Löschen durchführt, nachdem eine Schwellenspannung erhöht wird. In der nicht- flüchtigen Halbleiterspeichervorrichtung dieser Schrift wird der Nachteil verhindert, daß ein übermäßig gelöschter Zustand in Abhängigkeit vom Speicherzustand erzeugt wird, indem die Flash-Programmierung vor der Flash-Löschung zum Zeitpunkt der Löschung aller Speicherzellen (aller Bits) durchgeführt wird. Um diesen Betrieb zu realisieren, hat die beschriebene Vorrichtung eine erste Flash- Programmierschaltung, die den Betrieb des Flash-Pro grammierens steuert, und eine zweite Flash-Programmier schaltung, die als eine Schaltung zum Erzeugen einer Hoch spannung bzw. einer hohen Spannung und eines hohen Stroms zum Zeitpunkt der Flash-Programmierung arbeitet, wobei die Flash-Programmierung Block für Block ausgeführt wird.

In der vorstehenden Schrift wird ein Fouler-Nordheim (F-N) Tunnelverfahren zum Programmieren verwendet, bei dem ein Programmierstrom durch Einrichten der Programmierspannung bei 18 V auch auf der Seite höherer Spannung reduziert wird. Bei dieser nicht-flüchtigen Halbleiterspeichervorrichtung ist ein Transistor für die Blockauswahl in jeder Wortlei tung erforderlich, was die Chipfläche heraufsetzt. Eine Hochspannung, die durch Hinzufügen einer Schwellenspannung eines Blockauswahltransistors zu der Programmierspannung erhalten wird, ist als Spannung erforderlich, die an das Gate des Blockauswahltransistors angelegt wird. Eine erste Flash-Programmierschaltung zum Zuführen dieser Hochspannung führt zu einer Erhöhung der Chipfläche, da die gleiche An zahl von Schaltungen wie die Anzahl von unterteilten Blöcken notwendig ist.

Die JP-A-05(1993)-325576 offenbart eine nicht-flüchtige Halbleiterspeichervorrichtung, bei der die Löschung einer Speicherzelle für jeweils mehrere Blöcke ausgeführt wird. Um die Löschzeit der Flash-Löschung einer Vielzahl von Blöcken zu vermindern, hat diese nicht-flüchtige Halblei terspeichervorrichtung eine Latch-Schaltung bzw. Puffer schaltung, die eine Funktion zum Halten gelöschter Zu standsinformationen hat und an einer Ausgangsstufe eines Reihen-Hauptdecoders angeordnet ist, und einen Reihen-Subdecoder, der als ein Blocklöschabschnitt funktioniert, welcher ein Ausgangssignal von der Latch-Schaltung empfängt, wohingegen ein Flash-Löschen für die Vielzahl von Blöcken in Überein stimmung mit Informationen in der Latch-Schaltung durchge führt wird. In dieser Struktur sind jedoch Rücksetzopera tionen bei all diesen Gelegenheiten notwendig und eine Blockadresse-Latchoperation und eine Löschoperation müssen sequentiell eingerichtet werden, was eine längere Zeit für das Einrichten der Speicherzellenblöcke erfordert, damit sie durch Flash-Löschen gelöscht werden können.

ÜBERBLICK ÜBER DIE ERFINDUNG

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ei ne nicht-flüchtige Halbleiterspeichervorrichtung bereitzu stellen, die die Verminderung der Zeitdauer, die für das Flash-Programmieren und das Flash-Löschen erforderlich ist, und die Verminderung der Chipflächen ermöglicht, ohne daß eine spezielle Struktur vergrößert wird.

Diese Aufgabe wird durch die nicht-flüchtige Halbleiter speichervorrichtung nach Anspruch 1 gelöst. Demnach stellt die vorliegende Erfindung eine nicht-flüchtige Halbleiter speichervorrichtung bereit, die aufweist:
eine Vielzahl von nicht-flüchtigen Speicherzellen, die in einer Matrix angeordnet sind;
eine Vielzahl von Wortleitungen, die jeweils für eine ent sprechende Reihe der Speicherzellen angeordnet ist;
eine Vielzahl von Bitleitungen, die jeweils für eine ent sprechende Spalte der Speicherzellen angeordnet ist;
einen Reihendecoder, der eine Vielzahl von Reihendecodier gruppen aufweist, die jeweils zum Steuern einer spezifi schen Anzahl der Vielzahl von Wortleitungen steuern;
einen Spaltendecoder zum Auswählen einer der Bitleitungen, einen Modussignal-Ausgabeabschnitt zum Ausgeben eines Mo dussignals zum Durchführen der Flash-Programmierung oder der Flash-Löschung,
einen Gruppenauswahlsignal-Ausgabeabschnitt zum Ausgeben eines Gruppenauswahlsignals zum Auswählen einer der Reihen decodiergruppen in zeitlichem Zusammenhang bzw. in Timing mit der Ausgabe des Modussignals,
einen ersten Auswahlabschnitt zum Auswählen einer der Rei hendecodiergruppen auf der Basis bzw. in Abhängigkeit von dem Gruppenauswahlsignal,
einen zweiten Auswahlabschnitt zum Auswählen einer Wortlei tung aus der spezifizierten Anzahl der Wortleitungen ent sprechend der ausgewählten Gruppe aus den Decodiergruppen und
eine Flash-Lösch- oder Flash-Programmier-Abschnitt zum be wirken der Flash-Löschung oder der Flash-Programmierung, wobei die Speicherzellen der ausgewählten Wortleitung aus der spezifizierten Anzahl der Wortleitungen zugeordnet sind bzw. entsprechen.

In Übereinstimmung mit der nicht-flüchtigen Halbleiterspei chervorrichtung der vorliegenden Erfindung kann die Zeit bzw. Dauer, die für die Flash-Programmierung und die Flash- Löschung erforderlich ist, reduziert werden, ohne daß eine spezielle Struktur hinzugefügt werden muß, wodurch die Chipfläche reduziert wird. Die Speicherzelle kann in Über einstimmung mit dem Stromtreibervermögen für die Speicher zelle zum Zeitpunkt der Flash-Programmierung und der Flash- Löschung ausgewählt werden, und es kann sogar eine Span nungsversorgungsschaltung mit einem niedrigen Stromtreiber vermögen verwendet werden.

Weitere vorteilhafte Weiterbildungen der vorliegenden Er findung sind den Unteransprüchen zu entnehmen. Weitere Vor teile, vorteilhafte Weiterbildungen und Anwendungsmöglich keiten der vorliegenden Erfindung sind aus der nachfolgen den Beschreibung von bevorzugten Ausführungsformen der Er findung in Verbindung mit den Zeichnungen ersichtlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Es zeigen:

Fig. 1 ein Blockdiagramm, das einen Hauptabschnitt eines Reihendecoders einer nicht-flüchtigen Halbleiter speichervorrichtung einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein Blockdiagramm, das Reihendecodiergruppen der Fig. 1 im Detail zeigt;

Fig. 3 ein äquivalentes Schaltungsdiagramm, das ein Beispiel für einen Blockauswahl-Prädecodierer im Detail zeigt;

Fig. 4 ein äquivalentes Schaltungsdiagramm, das einen In-Block-Auswahl-Prädecodierer im Detail zeigt;

Fig. 5 ein äquivalentes Schaltungsdiagramm, das eine Änderungsschaltung für die Decodierspannung zeigt;

Fig. 6 eine Tabelle die Spannungswerte in einem Program miermodus, einem Löschmodus und einem Lesemodus zeigt;

Fig. 7 ein äquivalentes Schaltungsdiagramm für eine äquivalente Schaltung, das den Reihen-Hauptdecoder der Fig. 2 zeigt;

Fig. 8 ein äquivalentes Schaltungsdiagramm, das den Reihen-Subdecoder der Fig. 2 zeigt;

Fig. 9 eine Tabelle, die die Situation bzw. den Zustand der jeweiligen Anschlüsse zum Zeitpunkt der Blockauswahl zeigt;

Fig. 10 ein äquivalentes Schaltungsdiagramm, das eine zweite Ausführungsform der vorliegenden Erfindung zeigt; und

Fig. 11 ein äquivalentes Schaltungsdiagramm, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt.

BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG

Nachfolgend wird die vorliegende Erfindung genauer mit Be zug auf die beiliegenden Zeichnungen beschrieben.

Ausführungsform 1

Gemäß der Fig. 1 hat eine nicht-flüchtige Halbleiterspei chervorrichtung in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung eine Konfiguration, in der die Speicherzelle in Blöcke mit 32 Speicherzellen un terteilt ist, von denen jeder 32 Wortleitungen hat. Ein Reihendecoder hat eine Modussignal-Ausgabeschaltung 23, ei ne Gruppenauswahlsignal-Ausgabeschaltung 19, eine Adress signal-Ausgabeschaltung 18, einen Blockauswahl-Prädecoder 11, einen In-Block-Auswahl-Prädecoder 12 und eine Vielzahl von Reihendecodiergruppen RD₀ bis RD₃₁.

Die Modussignal-Ausgabeschaltung 23 hat die Funktion der Ausgabe eines Auswahlsignals CP für den gesamten Chip (Mo dussignal) zum Durchführen der Flash-Programmierung und der Flash-Löschung der Speicherzellen.

Die Gruppenauswahlsignal-Ausgabeschaltung 19 ist mit dem Blockauswahl-Prädecoder 11 durch eine Anzahl "k" von Aus wahlsignalleitungen 15 verbunden und gibt ein Wortleitungs- Gruppenauswahlsignal (Gruppenauswahlsignal) an den Block auswahl-Prädecoder 11 in zeitlichem Zusammenhang (timing) bzw. zeitsynchronisiert mit der Ausgabe des Gesamtchip- Auswahlsignals CP aus. Dieses Wortleitungs-Gruppenauswahl signal ist ein Signal, das die ausgewählte Anzahl der Rei hendecodiergruppen bezeichnet, die den Wortleitungen der Speicherzellen entsprechen, die der Flash-Programmierung oder Flash-Löschung unterzogen werden sollen. In dieser Ausführungsform der Erfindung ist die Summe aus einer An zahl von "m" signifikanteren Adresssignalleitungen und ei ner Anzahl von "j" von weniger signifikanten Adresssignal leitungen eine Anzahl bzw. Zahl "n".

Die Adresssignal-Ausgabeschaltung 18 ist mit dem Blockaus wahl-Prädecoder (erster Auswahlabschnitt) 11 durch die "m" signifikanteren Adresssignalleitungen 14 verbunden und ist mit dem In-Block-Auswahl-Prädecoder (zweiter Auswahlab schnitt) 12 durch die "j" weniger signifikanten Adress signalleitungen 16 verbunden. Die Adresssignal-Ausgabe schaltung 18 gibt die signifikanteren Adresssignale an den Blockauswahl-Prädecoder 11 aus und gibt die weniger signi fikanten Adresssignale an den In-Block-Auswahl-Prädecoder 12 bei den jeweils spezifizierten Zeitpunkten bzw. Timings aus.

Der Blockauswahl-Prädecoder 11 wählt die Reihendecodier gruppe RD, die die Wortleitungen WL steuert, die dem Wort leitungsgruppe-Auswahlsignal entsprechen, in Übereinstim mung mit dem Wortleitungsgruppe-Auswahlsignal aus und ist mit den entsprechenden Reihendecodiergruppen RD₀ bis RD₃₂ durch die 32 signifikanteren Adressdecodier-Ausgangs leitungen 13 verbunden. In diesen Blockauswahl-Prädecoder 11 wird das Gesamtchip-Auswahlsignal CP eingegeben, das von der Modussignal-Ausgabeschaltung 23 ausgegeben wird. Das Gesamtchip-Auswahlsignal CP wählt auf der Basis der Diffe renz zwischen den Ausgangsbitwerten aus, ob ein Blockaus wahl-Modus zugelassen ist oder nicht. Der Blockauswahl- Prädecoder 11 aktiviert (wählt aus), wenn das Gesamtchip- Auswahlsignal CP einem ersten Bitwert gleich ist, nicht nur die Reihendecodiergruppe, die durch das signifikantere Adresssignal bezeichnet ist, sondern auch die nachfolgende bzw. folgende Reihendecodiergruppe und die entsprechenden signifikanteren Adressdecoder-Ausgangsleitungen 13. Der Blockauswahl-Prädecoder 11 hat zudem eine Funktion für die Maskierung eines niedrigeren Bits der signifikanteren Adressdecodier-Ausgänge (Maskierabschnitt) bzw. - Ausgangssignale, die zu den Reihendecodiergruppen RD in Übereinstimmung mit dem Wortleitungsgruppe-Auswahlsignal ausgegeben werden.

Der In-Block-Auswahl-Prädecoder 12 wählt eine Wortleitung WL, die einer Speicherzelle zugeordnet ist, in der die Flash-Programmierung oder die Flash-Löschung durchgeführt wird, aus einer Vielzahl von Wortleitungen WL aus, die durch die Reihendecodiergruppen RD gesteuert werden, die durch den Blockauswahl-Prädecoder 11 ausgewählt werden. Der In-Block-Auswahl-Prädecoder 12 ist mit den entsprechenden Reihendecodiergruppen RD durch die weniger signifikanten Adressdecodier-Ausgangsleitungen 17 verbunden und das Ge samtchip-Auswahlsignal CP wird ihm von der Modussignal- Ausgabeschaltung 23 aus eingegeben. Anders ausgedrückt ak tiviert der In-Block-Auswahl-Prädecoder 12 die spezifizier te Anzahl von weniger signifikanten Adressdecodier- Ausgangsleitungen 17 gemeinsam, die den Reihendecodiergrup pen RD ensprechen, die durch den Blockauswahl-Prädecoder 11 ausgewählt werden, wenn das Gesamtchip-Auswahlsignal (Mo dussignal) CP einem zweiten Bitwert gleich ist. Der In- Block-Auswahl-Prädecoder 12 hat zudem eine Funktion für die Maskierung eines weniger signifikanten Adressdecoder- Ausgangs (Maskenabschnitts) bzw. -Ausgangssignals, das zu der Reihendecodiergruppe RD ausgegeben wird, die durch das weniger signifikante Adresssignal in Übereinstimmung mit dem Gesamtchip-Auswahlsignal CP bezeichnet wird. Diese Mas kierfunktion ändert sich von einem ersten Zustand, der alle weniger signifikanten Adressdecodier-Ausgänge maskiert, in einen zweiten Zustand, der ein spezifiziertes Ausgangs signal maskiert, und umgekehrt.

Das signifikantere Adressdecodier-Ausgangssignal XS(0) und die weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(31) werden der Reihendecodiergruppe RD₀ von dem Blockauswahl-Prädecoder 11 bzw. dem In-Block- Auswahl-Prädecoder 12 eingegeben und die Reihendecodier gruppe RD₀ gibt aktivierte Signale zu den entsprechenden Wortleitungen WL(0) bis WL(31) aus. Das signifikantere Adressdecodier-Ausgangssignal XS(1) und die weniger signi fikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(31) werden der Reihendecodiergruppe RD₁ eingegeben und die Reihendecodiergruppe RD₁ gibt aktivierte Signale für die entsprechenden Wortleitungen WL(32) bis WL(63) aus. Das signifikantere Adressdecodier-Ausgangssignal XS(31) und die weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(31) werden der Reihendecodiergruppe RD₃₁ eingegeben und die Reihendecodiergruppe RD₃₁ gibt aktivier te Signale an die entsprechenden Wortleitungen WL(2ⁿ - 32) bis WL(2ⁿ - 1) aus.

Die Fig. 2 ist ein Blockdiagramm, das die Reihendecodier gruppe in der Fig. 1 im Detail zeigt. Da die Reihendeco diergruppen RD₀ bis RD₃₁ den gleichen Aufbau haben wird hier nur die Reihendecodiergruppe RD₀ beschrieben. Die Reihende codiergruppe RD₀ hat Reihenhauptdecoder RMD₀ bis RMD₃₁ und einen Reihensubdecoder 20, der mit den jeweiligen Reihen hauptdecodern RMD₀ bis RMD₃₁ durch Signalleitungen 21, 22 verbunden ist.

Der Reihensubdecoder 20 gibt einen nicht-invertierten Wert XB eines Subdecodersignals über die Signalleitung 21 und einen invertierten Wert des Subdecodersignals (nachfolgend als "/XB" bezeichnet) über die Signalleitung 22 zu den entsprechenden Reihenhauptdecodern RMD₀ bis RMD₃₁ aus, wenn das signifikantere Adressdecodier-Ausgangssignal XS(0) von dem Blockauswahl-Prädecoder 11 aus eingegeben wird. Die ent sprechenden Ausgangssignale unter den weniger signifikante ren Adressdecodier-Ausgangssignalen XPPS (0 bis 31) werden den jeweiligen Reihenhauptdecodern RMD₀ bis RMD₃₁ eingege ben. Die einzelnen Reihenhauptdecoder RMD₀ bis RMD₃₁ geben dadurch aktivierte Signale in die entsprechenden Wortlei tungen WL(0) bis WL(31) ein.

Die Fig. 3 ist ein äquivalentes Schaltungsdiagramm, das ein Beispiel für den Blockauswahl-Prädecoder 11 zeigt. Die nicht-flüchtige Halbleiterspeichervorrichtung wird in vier Speicherblöcke unterteilt beschrieben, von denen jeder vier Wortleitungen aufweist. In der Fig. 3 ist die Anzahl "m" der signifikanteren Adresssignalleitungen gleich 2 und A(3) und A(2) werden als Adresssignale eingegeben. Der Blockaus wahl-Prädecoder 11 hat Inverter 35, 36, UND-Gatter 37, 38, ODER-Gatter 25 bis 28 und UND-Gatter 30 bis 33. Die UND- Gatter 30 bis 33 sind UND-Schaltungen, die zwei Eingänge haben, und Signale, die auf weißen Kreisen an Schnittpunk ten auf Eingangssignalleitungen wiedergegeben werden, wer den diesen eingegeben.

Der Inverter 35 führt das signifikantere Adresssignal A(2), das an einem Adresssignal-Eingangsanschluß 24a von der Adresssignal-Ausgabeschaltung 18 aus eingegeben wird, nach seiner Invertierung einem Anschluß des ODER-Gatters 25 zu. Der Inverter 36 führt das signifikantere Adresssignal A(3), das an einem Adresssignal-Eingangsanschluß 24b von der Adresssignal-Ausgabeschaltung 18 aus eingegeben wurde, nach seiner Invertierung einem Anschluß des ODER-Gatters 27 zu.

Die nicht-invertierten Werte der signifikanteren Adress signale A(2) und A(3) werden den Anschlüssen der ODER- Gatter 26 und 28 zugeführt.

Das Gesamtchip-Auswahlsignal CP von der Modussignal-Aus gabeschaltung (23) und das Wortleitungsgruppe-Auswahlsignal B2 von der Gruppenauswahlsignal-Ausgabeschaltung 19 werden dem UND-Gatter 37 eingegeben und dieses führt sein logi sches Produkt den anderen Anschlüssen der ODER-Gatter 25, 26 zu. Das Gesamtchip-Auswahlsignal CP und das Wortlei tungsgruppe-Auswahlsignal B4 werden dem UND-Gatter 38 ein gegeben und dieses führt sein logisches Produkt den anderen Anschlüssen der ODER-Gatter 27 und 28 zu. Das Wortleitungs- Auswahlsignal B2 wird "H", wenn zwei Blöcke ausgewählt wer den, während das Wortleitungs-Auswahlsignal B4 "H" wird, wenn vier Blöcke ausgewählt werden.

Das Logiksumme-Ausgangssignal von den ODER-Gattern 26 und 28 wird dem UND-Gatter 30 eingegeben und dieses gibt sein Logikprodukt als ein signifikanteres Adressdecodier-Aus gangssignal XS(3) aus. Das Logiksumme-Ausgangssignal von den ODER-Gattern 25 und 28 wird dem UND-Gatter 31 eingege ben und dieses gibt sein Logikprodukt als signifikanteres Adressdecodier-Ausgangssignal XS(2) aus. Das Logiksumme- Ausgangssignal von den ODER-Gattern 26 und 27 wird dem UND- Gatter 32 eingegeben und dieses gibt sein logisches Produkt als signifikanteres Adressdecodier-Ausgangssignal XS (1) aus. Die Logiksumme-Ausgangssignale von den ODER-Gattern 25, 27 werden dem UND-Gatter 33 eingegeben und dieses gibt sein logisches Produkt als signifikanteres Adressdecodier- Ausgangssignal XS(0) aus.

Der Betrieb des Blockauswahl-Prädecoders 11, wenn die Blockauswahl nicht ausgeführt wird, wird nachfolgend mit Bezug auf die Wahrheitstabelle der Tabelle 1 beschrieben. Diese Wahrheitstabelle zeigt die jeweiligen Ausgangssigna le, wenn das Gesamtchip-Auswahlsignal CP auf NIEDRIG "L" (= LOW) bzw. auf niedrigem Niveau oder Pegel ist. Wenn sowohl die signifikanteren Adresssignale A(2) und A(3) auf NIEDRIG sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH (H), NIEDRIG (L), HOCH (H) bzw. NIEDRIG (L) in dieser Reihenfolge und das signifikantere Adressdeco dier-Ausgangssignal XS(0), das ein ausgewähltes Ausgangs signal ist, wird HOCH und die signifikanteren Adressdeco dier-Ausgangssignale XS(1) bis XS(3) werden NIEDRIG. Wenn das signifikantere Adresssignal A(2) HOCH ist und das si gnifikantere Adresssignal A(3) niedrig ist, sind die jewei ligen Ausgangssignale der ODER-Gatter 25 bis 28 gleich NIEDRIG, HOCH, HOCH und NIEDRIG in dieser Reihenfolge und das signifikantere Adressdecodier-Ausgangssignal XS(1) wird HOCH und die signifikanteren Adressdecodier-Ausgangssignale XS(0), XS(2) und XS(3) werden NIEDRIG (niedrig). Wenn das signifikantere Adresssignal A(2) niedrig ist, und das si gnifikantere Adressdecodiersignal A(3) HOCH ist, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH, NIEDRIG, NIEDRIG und HOCH in dieser Reihenfolge und das si gnifikantere Adressdecodier-Ausgangssignal XS(2) wird HOCH. Wenn sowohl das signifikantere Adresssignal A(2) als auch das signifikantere Adresssignal A(3) auf HOCH sind, sind die Ausgangssignale der ODER-Gatter 25 bis 28 NIEDRIG, HOCH, NIEDRIG bzw. HOCH in dieser Reihenfolge und das si gnifikantere Adressdecodier-Ausgangssignal XS(3) wird HOCH. Auf diese Art und Weise wird ein Decodierausgangssignal XS(i) ausgewählt, das den signifikanteren Adresssignalen A(3) und A(2) entspricht.

TABELLE 1

Nachfolgend wird die gleichzeitige Auswahl von zwei Blöcken beschrieben. Eine Wahrheitstabelle der Tabelle 2 zeigt die jeweiligen Ausgangssignale, wenn das Gesamtchip-Auswahl signal CP HOCH und das Wortleitungsgruppe-Auswahlsignal B2 HOCH ist. Wenn die signifikanteren Adresssignale A(2) und A(3) NIEDRIG sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH, HOCH, HOCH und NIEDRIG und die signifikanteren Adressdecodier-Ausgangssignale XS(0) und XS(1), die die ausgewählten Ausgangssignale sind, werden HOCH und die signifikanteren Adressdecodier-Ausgangssignale XS(2) und XS(3) werden NIEDRIG. Wenn das signifikantere Adresssignal A(2) HOCH ist und das signifikantere Adressde codier-Ausgangssignal A(3) NIEDRIG ist, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH, HOCH, HOCH und NIEDRIG in dieser Reihenfolge und die signifikanteren Adressdecodier-Ausgangssignale XS(0) und XS(1) werden HOCH und die signifikanteren Adressdecodier-Ausgangssignale XS(2) und XS(3) werden NIEDRIG.

Wenn das signifikantere Adresssignal A(2) NIEDRIG ist und das signifikantere Adressdecodiersignal A(3) HOCH ist, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH, HOCH, NIEDRIG und HOCH in dieser Reihenfolge und die signifikanteren Adressdecodier-Ausgangssignale XS(2) und XS(3) werden HOCH und die signifikanteren Adressdecodier- Ausgangssignale XS(0) und XS(1) werden NIEDRIG. Wenn die signifikanteren Adresssignale A(2) und A(3) HOCH sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH, HOCH, NIEDRIG und HOCH in dieser Reihenfolge und die signifikanteren Adressdecodier-Ausgangssignale XS(2) und XS(3) werden HOCH und die signifikanteren Adressdecodier- Ausgangssignale XS(0) und XS(1) werden NIEDRIG. Auf diese Art und Weise, wenn das Wortleitungsgruppe-Auswahlsignal B2 HOCH gemacht wird, werden die beiden Blöcke gleichzeitig ausgewählt.

TABELLE 2

Wenn das Gesamtchip-Auswahlsignal CP HOCH ist und das Wort leitungsgruppe-Auswahlsignal B2 HOCH ist, sind die Aus gangssignale der ODER-Gatter 25 und 26 immer HOCH, und zwar unabhängig von dem Wert des signifikanteren Adresssignals A(2). D. h., daß das signifikantere Adresssignal A(2) durch das Wortleitungsgruppe-Auswahlsignal B2 maskiert ist und daß das Ausgangssignal der Decodierschaltung durch den Wert des signifikanteren Adresssignals A(3) bestimmt ist.

Nachfolgend wird die gleichzeitige Auswahl aller vier Blöc ke beschrieben. Die Wahrheitstabelle der Tabelle 3 zeigt die jeweiligen Ausgangssignale, wenn das Gesamtchip- Auswahlsignal CP HOCH ist, das Wortleitungsgruppe-Auswahl signal B2 HOCH ist und das Wortleitungsgruppe-Auswahlsignal B4 HOCH ist. In der Tabelle 3 werden alle signifikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(3) unabhängig von den Zuständen der signifikanteren Adresssignal A(3) und A(2) ausgewählt.

Wenn die signifikanteren Adresssignale A(2) und A(3) NIEDRIG sind, sind alle jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH und die signifikanteren Adress decodier-Ausgangssignale XS(0) bis XS(3), die die ausge wählten Ausgangssignale sind, werden HOCH. Wenn das signi fikantere Adresssignal A(2) HOCH ist und wenn das signifi kantere Adressdecodiersignal A(3) NIEDRIG ist, werden alle entsprechenden Ausgangssignale der ODER-Gatter 25 bis 28 HOCH und die signifikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(3) werden HOCH. Wenn das signifikantere Adresssignal A(2) HOCH ist und das signifikantere Adressde codiersignal A(3) NIEDRIG ist, werden alle jeweiligen Aus gangssignale der ODER-Gatter 25 bis 28 HOCH und die signi fikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(3) werden HOCH. Wenn die signifikanteren Adresssignale A(2) und A(3) HOCH sind, werden alle jeweiligen Ausgangssignale der ODER-Gatter 25 bis 28 HOCH und die signifikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(3) werden HOCH.

Wenn das Gesamtchip-Auswahlsignal CP HOCH ist und die Wort leitungsgruppe-Auswahlsignale B4 und B2 HOCH sind, sind die Ausgangssignale der ODER-Gatter 25 bis 28 immer HOCH unab hängig von den Werten der signifikanteren Adresssignale A(2) und A(3). D. h., daß die signifikanteren Adresssignale A(2) und A(3) durch das Wortleitungsgruppe-Auswahlsignal B4 maskiert sind und alle Ausgangssignale der Decodierschal tung HOCH sind.

TABELLE 3

Die Fig. 4 ist ein äquivalentes Schaltungsdiagramm, das den Aufbau des In-Block-Auswahl-Prädecoders 12 im Detail zeigt. Die jeweiligen Speicherblöcke der nicht-flüchtigen Halbleiterspeichervorrichtung werden beispielhaft mit vier Wortleitungen beschrieben. In der Fig. 4 ist die Anzahl "m" der weniger signifikanten Adresssignalleitungen gleich 2 und A(1) und A(0) werden als weniger signifikante Adress signale eingegeben. Der In-Block-Auswahl-Prädecoder 12 hat Inverter 49 und 50, ODER-Gatter 40 bis 43 und UND-Gatter 45 bis 48 und Änderungsschaltungen 51 bis 54 für die Deco dierspannung.

Der Inverter 49 empfängt das weniger signifikante Adress signal A(0), das von der Adresssignal-Ausgabeschaltung 18 aus eingegeben wird, durch einen Adresssignal-Eingabe anschluß 55a und führt es einem Anschluß des ODER-Gatters 40 nach seiner Umwandlung bzw. Invertierung zu. Der Inver ter 50 empfängt das weniger signifikante Adresssignal A(1), das von der Adresssignal-Ausgabeschaltung 18 aus eingegeben wird, über einen Adresssignal-Eingabeanschluß 55b und führt es einem Eingangsanschluß des ODER-Gatters 42 nach der Um wandlung bzw. Invertierung des Signals zu. Die nicht- invertierten, weniger signifikanten Adresssignale A(0) und A(1) werden beiden Anschlüssen der ODER-Gatter 41 und 43 zugeführt. Den anderen Anschlüssen der ODER-Gatter 40 bis 43 werden die Gesamtchip-Auswahlsignale CP von der Mo dussignal-Ausgabeschaltung 23 zugeführt.

Das UND-Gatter 45 empfängt die jeweiligen Logiksummen- Ausgangssignale von den ODER-Gattern 41 und 43 und gibt sein Logikprodukt an die Decodierspannung-Änderungsschal tung 51 aus. Das UND-Gatter 46 empfängt das jeweilige Lo giksummen-Ausgangssignale von den ODER-Gattern 40, 43 und gibt sein Logikprodukt an die Decodierspannung-Änderungs schaltung 52 aus. Das UND-Gatter 47 empfängt die jeweiligen Logiksummen-Ausgangssignale von den ODER-Gattern 41 und 42 und gibt sein Logikprodukt an die Decodierspannung-Ände rungsschaltung 53 aus. Das UND-Gatter 48 empfängt die jewei lige Logiksummen-Ausgangssignale von den ODER-Gattern 40, 42 und gibt sein Logikprodukt an die Decodierspannung-Än derungsschaltung 54 aus.

Wenn das Gesamtchip-Auswahlsignal CP NIEDRIG ist, implemen tiert der In-Block-Auswahl-Prädecoder 12 eine gewöhnliche Adressdecodieroperation. D. h., daß ein weniger signifikan tes Adressdecodier-Ausgangssignal XSPP(i), das durch die weniger signifikanten Adresssignale A(0), A(1) spezifiziert wird, HOCH wird und daß die anderen drei Signalleitungen NIEDRIG werden. Wenn das Gesamtchip-Auswahlsignal CP HOCH ist, implementiert der In-Block-Auswahl-Prädecoder 12 die gewöhnliche Adressdecodieroperation. D. h., daß alle weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(3) unabhängig von den Werten der weniger signifikan ten Adresssignale A(1), A(2) HOCH werden. Dementsprechend können alle Wortleitungen in einem Block ausgewählt werden, indem das Gesamtchip-Auswahlsignal CP HOCH gemacht wird.

Die Fig. 5 ist ein äquivalentes Schaltungsdiagramm, das die Decodierspannung-Änderungsschaltung zeigt. Da die Deco dierspannung-Änderungsschaltungen 51 bis 54 den gleichen Aufbau haben, wird nur die Decodierspannung-Änderungs schaltung 51 nachfolgend beschrieben.

Die Decodierspannung-Anderungsschaltung 51 ist eine Schal tung zum Umwandeln der Signale bzw. Spannungen 0 V bis VDD, die an einem Anschluß 64 eingegeben werden, in Spannungen -9 V bis + 12 V, die den jeweiligen Betriebsmodi für Lesen, Programmieren und Löschen entsprechen. Die Decodierspan nung-Änderungsschaltung 51 enthält P-Kanal-MOS-Transistoren (nachfolgend als "P-MOS-Transistor" bezeichnet) P10 bis P13, die eine hohe Standhaltespannung haben und N-Kanal- MOS-Transistoren (nachfolgend als "NMOS-Transistor" be zeichnet) N10 bis N13, die eine hohe Standhaltespannung ha ben. Die Drains des PMOS-Transistors P10 und des NMOS- Transistors N10 sind miteinander verbunden, um ein Aus gangssignal zu dem Gate des PMOS-Transistors P12 in der nachangeordneten Stufe zu bilden. Das Rückgate des PMOS- Transistors P10 ist mit seiner Source verbunden und das Rückgate des NMOS-Transistors N10 ist mit dessen Source verbunden. Die Drains des PMOS-Transistors P11 und des NMOS-Transistors N11 sind miteinander verbunden, um ein Ausgangssignal bzw. einen Ausgang zu dem Gate des PMOS- Transistors P13 in der nachfolgenden Stufe zu bilden. Das Rückgate des PMOS-Transistors P11 ist mit seiner Source und das Rückgate des NMOS-Transistors N11 ist mit seiner Source verbunden.

Das Gate des PMOS-Transistors P10 ist mit dem gemeinsamen Verbindungspunkt zwischen dem PMOS-Transistor P11 und dem NMOS-Transistor N11 verbunden und das Gate des PMOS- Transistors P11 ist mit dem Verbindungspunkt zwischen dem PMOS-Transistor P10 und dem NMOS-Transistor N10 verbunden. Beide Sourcen der PMOS-Transistoren P10 und P11 sind mit einer Signalleitung VPW verbunden und beide Sourcen der NMOS-Transistoren N10 und N11 sind mit Erde bzw. Masse ver bunden. Der Ausgang des UND-Gatters 45 (Fig. 4), der von einem Eingangsanschluß 64 aus eingegeben wird, wird in ei nem Inverter 58 invertiert und wird dann dem Gate des NMOS- Transistors N10 zugeführt und das vorstehende Ausgangs signal wird dem Gate des NMOS-Transistors N11 ohne Umkeh rung bzw. Invertierung zugeführt.

Die Drains des PMOS-Transistors P12 und des NMOS-Transis tors N12 sind miteinander verbunden, um einen Ausgang zu dem Gate des NMOS-Transistors N13 zu bilden. Die Drains des PMOS-Transistors P13 und des NMOS-Transistors N13 sind mit einander verbunden, um ein Ausgangssignal zu dem Gate des NMOS-Transistors N12 zu bilden und um ein Ausgangssignal für den weniger signifikante Adressdecodier-Ausgang XSPP zu bilden. Die Source des PMOS-Transistors P12 ist mit der hohen Standhaltespannung Pch Well Potential VPW verbunden und sein Rückgate ist mit seiner Source verbunden. Die Source des NMOS-Transistors N12 ist mit einer hohen Standhalte spannung Nch Well Potential VNW verbunden und sein Rückgate ist mit seiner Source verbunden. Die Source des PMOS- Transistors P13 ist mit der hohen Standhaltespannung Pch Well Potential VPW verbunden und sein Rückgate ist mit sei ner Source verbunden. Die Source des NMOS-Transistors N13 ist mit der hohen Standhaltespannung Nch Well Potential VNW verbunden und das Rückgate davon ist mit seiner Source ver bunden.

Die Fig. 6 ist eine Tabelle, die Spannungswerte im Pro grammiermodus, im Löschmodus und im Lesemodus zeigt. Der Betrieb der vorstehenden Decodierspannung-Änderungs schaltung 51 wird nachfolgend unter Bezug auf diese Tabelle beschrieben.

In der Decodierspannung-Änderungsschaltung 51 wird VDD (z. B. 3 V) als die hohe Standhaltespannung Pch Well Potenti al den jeweiligen Sourcen der PMOS-Transistoren P10 bis P13 zugeführt und wird -9 V als hohe Standhaltespannung Well Po tential VNW den jeweiligen Sourcen der NMOS-Transistoren N12 und N13 in dem Programmiermodus zugeführt. Wenn unter dieser Bedingung NIEDRIG als Nicht-Auswahlsignal von dem UND-Gatter 45 aus eingegeben wird, wird HOCH an das Gate des NMOS-Transistors N10 angelegt und ein NIEDRIG-Signal wird an das Gate des NMOS-Transistors N11 angelegt. Da der PMOS-Transistor P11 durch das NIEDRIG-Signal eingeschaltet wird, das an seinem Gate anliegt, und gleichzeitig der NMOS-Transistor N10 durch das HOCH-Signal eingeschaltet wird, das an seinem Gate anliegt, wird VDD an einen Stromweg angelegt und dann an das Gate des PMOS-Transistors P12 angelegt. Zu dieser Zeit ist NIEDRIG an das Gate des PMOS- Transistors P13 angelegt. Der PMOS-Transistor P12 ist des halb ausgeschaltet und der PMOS-Transistor P13 ist deshalb eingeschaltet und -9 V Spannung, die die hohe Standhalte spannung Nch Well Potential VNW ist, wird als das weniger signifikante Adressdecodier-Ausgangssignal XSPP ausgegeben.

Wenn andererseits HOCH als Auswahlsignal von dem UND-Gatter 45 aus eingegeben wird, liegt ein HOCH-Signal an dem Gate des NMOS-Transistors N11 an und ein NIEDRIG-Signal liegt an dem Gate des NMOS-Transistors N10 an. Da der PMOS- Transistor P10 durch das NIEDRIG-Signal eingeschaltet wird, das an seinem Gate anliegt, und gleichzeitig der NMOS- Transistor N11 durch das HOCH-Signal eingeschaltet wird, das an seinem Gate anliegt, wird VDD einem Stromweg zuge führt und dann an das Gate des PMOS-Transistors P12 in der nachfolgenden Stufe angelegt. Zu dieser Zeit ist NIEDRIG an das Gate des PMOS-Transistors P13 angelegt. Da der PMOS- Transistor P13 deshalb eingeschaltet ist und der PMOS- Transistor P12 eingeschaltet ist, liegt deshalb die hohe Standhaltespannung Pch Well Potential VPW an dem Gate an, um den NMOS-Transistor N12 einzuschalten, und VDD, die die hohe Standhaltespannung Pch Well Potential VPW ist, wird als das weniger signifikante Adressdecodier-Ausgangssignal XSPP ausgegeben.

Die jeweiligen Spannungen in der Tabelle der Fig. 6 werden als ausgewählt/nicht ausgewählt gezeigt. Im Löschmodus wird das Aktivierungssignal für die Wortleitung WL zu 12 V, wenn es ausgewählt wird, und wird 0 Volt, wenn es nicht ausge wählt wird. Das weniger signifikante Adressdecodier- Ausgangssignal XSPP wird zu 12 Volt, wenn es ausgewählt wird, und der nicht-invertierte Wert des Adresssignals wird zu 12 Volt, wenn es ausgewählt wird, und wird zu 0 Volt, wenn es nicht ausgewählt wird. Der invertierte Wert des Adresssignals wird 0 Volt, wenn es ausgewählt wird, und wird 12 Volt, wenn es nicht ausgewählt wird, und die hohe Standhaltespannung Pch Well Potential VPW wird 12 V, wenn es ausgewählt wird. Die hohen Standhaltespannung Nch Well Po tential VNW wird 0 V wenn ausgewählt, und das signifikantere Adressdecodier-Ausgangssignal XS wird VDD, wenn es ausge wählt wird, und wird 0 V, wenn es nicht ausgewählt wird. An dererseits wird das Aktivierungssignal für die Wortleitung WL im Lesemodus zu VDD, wenn es ausgewählt wird, und wird 0 V, wenn es nicht ausgewählt wird. Das weniger signifikante Adressdecodier-Ausgangssignal XSPP wird VDD, wenn es ausge wählt wird, und wird 0 V, wenn es nicht ausgewählt wird, und der nicht-invertierte Wert des Adresssignals wird VDD, wenn es ausgewählt wird, und wird 0 V, wenn es nicht ausgewählt wird. Der invertierte Wert des Adresssignals wird 0 V, wenn es ausgewählt wird, und wird VDD, wenn es nicht ausgewählt wird, und die hohen Standhaltespannung Pch Well Potential VPW wird VDD, wenn es ausgewählt wird. Die hohe Standhalte spannung Nch Well Potential VNW wird 0 V, wenn es ausgewählt wird, und das signifikantere Adressdecodier-Ausgangssignal XS wird VDD, wenn es ausgewählt wird, und wird 0 V, wenn es nicht ausgewählt wird.

Die Fig. 7 ist ein äquivalentes Schaltungsdiagramm, das den Reihenhauptdecoder der Fig. 2 zeigt. Da die Reihen hauptdecoder RMD₀ bis RMD₃₁ die gleiche Struktur haben, wird nachfolgend nur der Reihenhauptdecoder RMD₀ beschrieben.

Der Reihenhauptdecoder RMD₀ hat einen PMOS-Transistor P1 mit einer hohen Standhaltespannung und NMOS-Transistoren N1 und N2 mit einer hohen Standhaltespannung. Die Drains des PMOS-Transistors P1 und des NMOS-Transistors N2 sind ge meinsam mit der Source des NMOS-Transistors N1 verbunden, um einen Eingang für die Wortleitung WL(0) zu bilden. Die Source des PMOS-Transistors P1 ist mit dem weniger signifi kanten Adressdecodier-Ausgangssignal XSPP(0) verbunden und die Source des NMOS-Transistors N2 ist mit Erde verbunden. Die Gates der Transistoren P1 und N2 werden mit den inver tierten Werten des Subdecoder-Ausgangssignals (/XB) ver sorgt.

Die hohe Standhaltespannung Pch Well Potential VPW und die hohe Standhaltespannung Nch Well Potential VNW werden an das Rückgate des PMOS-Transistors P1 bzw. an das Rückgate des NMOS-Transistors N2 angelegt. Der NMOS-Transistor N1 hat ein Drain, das mit dem weniger signifikanten Adressde codier-Ausgangssignal XSPP(0) verbunden ist, ein Gate, das mit dem nicht-invertierten Wert XB des Subdecoder-Aus gangssignals verbunden ist, und ein Rückgate, das mit der hohen Standhaltespannung Nch Well Potential VNW verbunden ist.

Der Betrieb des Reihenhauptdecoders RMD₀ wird nachfolgend unter Bezug auf die Tabelle der Fig. 6 beschrieben. Z. B. werden im Programmiermodus die weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) der Source des PMOS- Transistors P1 und dem Drain des NMOS-Transistors N1 zuge führt und wird VDD als hohe Standhaltespannung Pch Well Po tential VPW dem Rückgate des PMOS-Transistors P1 zugeführt. Dem Rückgate des NMOS-Transistors N1 wird -9 V als die hohe Standhaltespannung Nch Well Potential VNW zugeführt. Wenn in dieser Situation das Auswahlsignal VDD als der inver tierte Wert des Subdecoder-Ausgangssignals (/XB) dem Gate des PMOS-Transistors P1 zugeführt wird und das Auswahlsi gnal -9 V als der nicht-invertierte Wert XB an das Gate des NMOS-Transistors N1 angelegt wird, schaltet der NMOS- Transistor N1 ein, schaltet der PMOS-Transistor P1 ein und der NMOS-Transistor N2 schaltet aus. Dadurch werden -9 V als Auswahlsignal zu der Wortleitung WL ausgegeben.

Die Fig. 8 ist ein äquivalentes Schaltungsdiagramm, das den Reihensubdecoder der Fig. 2 zeigt. Der Reihensubde coder 20 hat PMOS-Transistoren P5 bis P8 mit hoher Stand haltespannung und NMOS-Transistoren N5 bis N8 mit hoher Standhaltespannung. Die Drains des PMOS-Transistors P5 und des NMOS-Transistors N5 sind miteinander verbunden, um ein Ausgangssignal zu dem Gate des Transistors P7 in der nach folgenden Stufe zu bilden. Das Rückgate des PMOS- Transistors P5 ist mit seiner Source verbunden und das Rückgate des NMOS-Transistors N5 ist mit seiner Source ver bunden. Die Drains des PMOS-Transistors P6 und des NMOS- Transistors N6 sind miteinander verbunden, um ein Ausgangs signal für das Gate des Transistors P8 in der nachfolgenden Stufe zu bilden. Das Rückgate des PMOS-Transistors P6 ist mit seiner Source verbunden und das Rückgate des NMOS- Transistors N6 ist mit seiner Source verbunden.

Das Gate des PMOS-Transistors P5 ist mit dem gemeinsamen Verbindungspunkt zwischen dem PMOS-Transistor P6 und dem NMOS-Transistor N6 verbunden und das Gate des PMOS- Transistors P6 ist mit dem gemeinsamen Verbindungspunkt zwischen dem PMOS-Transistor P5 und dem NMOS-Transistor N5 verbunden. Die Sourcen der PMOS-Transistoren P5 und P6 sind mit der Signalleitung VPW verbunden und die Sourcen des NMOS-Transistors N5 und N6 sind mit Erde verbunden. Das si gnifikantere Adressdecodier-Ausgangssignal XS(0) von dem Blockauswahl-Prädecoder 11 wird in einem Inverter 55 inver tiert und dann dem Gate des NMOS-Transistors N5 zugeführt und das durch den Inverter 45 invertierte Signal wird dem Gate des NMOS-Transistors N6 nach der Invertierung eingege ben.

Die Drains des PMOS-Transistors P7 und des NMOS-Transistors N7 sind miteinander verbunden, um ein Ausgangssignal des invertierten Wertes (/XB) zu bilden. Die Drains des PMOS- Transistors P8 und des NMOS-Transistors N8 sind miteinander verbunden, um ein Ausgangssignal des nicht-invertierten Wertes XB zu bilden. Die Source des PMOS-Transistors P7 ist mit der hohen Standhaltespannung Pch Well Potential VPW verbunden und sein Rückgate ist mit seiner Source verbun den. Die Source des PMOS-Transistors P8 ist mit der hohen Standhaltespannung Pch Well Potential VPW verbunden und sein Rückgate ist mit seiner Source verbunden. Die Source des NMOS-Transistors N8 ist mit der hohen Standhaltespan nung Nch Well Potential VNW verbunden und sein Rückgate ist mit seiner Source verbunden.

Nachfolgend wird der Betrieb des Reihensubdecoders 20 mit Bezug auf die Tabelle der Fig. 6 beschrieben. In dem Rei hensubdecoder 20 wird z. B. im Programmiermodus VDD als die hohe Standhaltespannung Pch Well Potential VPW den jeweili gen Sourcen der PMOS-Transistoren P5 bis P8 zugeführt und wird 9 V als die hohe Standhaltespannung Nch Well Potential VNW den jeweiligen Sourcen der NMOS-Transistoren N7 und N8 zugeführt. Wenn in dieser Situation das nicht-auswählende NIEDRIG-Signal (0 V) als das signifikantere Adressdecodier- Ausgangssignal XS(31) eingegeben wird, wird HOCH an das Ga te des NMOS-Transistors N5 angelegt und ein NIEDRIG-Signal wird an das Gate des NMOS-Transistors N6 angelegt. Dadurch wird, da der PMOS-Transistor P6 durch das NIEDRIG-Signal, das an seinem Gate anliegt, eingeschaltet ist und da der NMOS-Transistor N5 gleichzeitig durch das HOCH-Signal, das an seinem Gate anliegt, eingeschaltet ist, VDD einem Strom weg zugeführt und dann an das Gate des PMOS-Transistors P7 der nachfolgenden Stufe angelegt. Zu dieser Zeit wird NIEDRIG an das Gate des PMOS-Transistors P7 angelegt. Der PMOS-Transistor P8 ist deshalb ausgeschaltet und der PMOS- Transistor P7 ist eingeschaltet und VDD, die die hohe Standhaltespannung Pch Well Potential VPW ist, wird als ein Signal (/XB) ausgegeben. Zu dieser Zeit wird -9 V als XB ausgegeben, das ein invertierter Wert des Subdecoder- Ausgangssignals ist.

Wenn andererseits ein auswählendes HOCH-Signal (VDD) als das signifikantere Adressdecodier-Ausgangssignal XS(0) ein gegeben wird, wird ein HOCH-Signal an das Gate des NMOS- Transistors N6 angelegt und wird ein NIEDRIG-Signal an das Gate des NMOS-Transistors N5 angelegt. Da der PMOS- Transistor P5 durch das NIEDRIG-Signal einschaltet, das an seinem Gate anliegt, und gleichzeitig der NMOS-Transistor N6 durch das HOCH-Signal einschaltet, das an seinem Gate anliegt, wird VDD an einen Stromweg angelegt und dann an das Gate des PMOS-Transistors P7 der nachfolgenden Stufe angelegt. Zu dieser Zeit ist NIEDRIG an das Gate des PMOS- Transistors P8 angelegt. Da der PMOS-Transistor P8 deshalb eingeschaltet ist und der PMOS-Transistor P7 ausgeschaltet ist, ist VDD, die die hohe Standhaltespannung Pch Well Po tential VPW ist, an das Gate angelegt, um den NMOS-Transistor N7 einzuschalten, und -9 V, die die hohe Standhaltespannung Nch Well Potential VNW ist, wird als nicht-invertierter Wert (XB) des Subdecoder-Ausgangssignals ausgegeben. Zu diesem Zeitpunkt wird VDD als invertierter Wert /XB ausgegeben.

Nachfolgend wird der Betrieb der nicht-flüchtigen Halbleiter speichervorrichtung, die den vorstehend beschriebenen Aufbau hat, beschrieben. Fig. 9 ist eine Tabelle, die die Zustände der jeweiligen Anschlüsse zum Zeitpunkt der Blockauswahl zeigt, wenn das Gesamtchip-Auswahlsignal CP auf HOCH ist. In dieser Tabelle sind die Wortleitungsgruppe-Auswahlsignale als B2, B4, B8, B16 und B32 angegeben, und die signifikanteren Adresssignale sind als A(5) bis A(9) angegeben. In der Tabel le bedeuten L, H, A und N 0 V, VDD, aktiv bzw. nicht aktiv.

Wenn NIEDRIG als das Gesamtchip-Auswahlsignal CP in dem Pro grammiermodus oder im Löschmodus eingegeben wird, arbeitet der Blockauswahl-Prädecoder 11 nicht, auch wenn die Wortlei tungsgruppe-Auswahlsignale B2 bis B32 von der Gruppenaus wahlsignal-Ausgabeschaltung 19 aus eingegeben werden. Wenn das signifikantere Adresssignal von der Adresssignal-Ausgabe schaltung 18 zu dem Blockauswahl-Prädecoder 11 in diesem Zu stand eingegeben wird, nimmt eines der signifikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(31) einen ausge wählten Zustand an. Wenn weiterhin das weniger signifikante Adresssignal von der Adresssignal-Ausgabeschaltung 18 aus in den In-Block-Auswahl-Prädecoder 12 (= Prädecoder für blockin terne Auswahl) eingegeben wird, nimmt eines der weniger sig nifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(31) einen ausgewählten Zustand an. Zu diesem Zeitpunkt nimmt nur die Wortleitung, die gleichzeitig durch das signifikantere Adressdecodier-Ausgangssignal XS und das weniger signifikantere Adressdecodier-Ausgangs signal XSPP ausgewählt wird, einen ausgewählten Zustand an.

Wenn andererseits HOCH als das Gesamtchip-Auswahlsignal CP eingegeben wird und z. B. HOCH nur als Wortleitungsgruppe- Auswahlsignal B2 eingegeben wird, nimmt das Adresssignal A(5) einen nicht-aktiven Zustand an, und die anderen Adresssignale A(6) bis A(7) nehmen einen aktiven Zustand an. Das ODER-Gatter, dem das Adresssignal A(5) immer einge geben wird, nimmt deshalb einen ausgewählten Zustand an und die zwei ODER-Gatter, die dem vorstehenden ODER-Gatter nachfolgen, werden durch die anderen Adresssignale A(6) bis A(9) ausgewählt. Wenn statt dessen HOCH als das Gesamtchip- Auswahlsignal CP eingegeben wird und z. B. HOCH als Wortlei tungsgruppe-Auswahlsignal B2 und B4 eingegeben wird, nehmen die Adresssignale A(5) und A(6) einen nicht-aktiven Zustand an und die anderen Adresssignale A(7) bis A(9) nehmen einen aktiven Zustand an. Deshalb nimmt das ODER-Gatter, dem die Adresssignale A(5) und A(6) eingegeben werden, immer einen ausgewählten Zustand an und die vier ODER-Gatter, die dem vorstehenden ODER-Gatter nachfolgen, werden durch die ande ren Adresssignale A(7) bis A(9) ausgewählt.

Andererseits wird NIEDRIG als das Gesamtchip-Auswahlsignal CP dem Blockauswahl-Prädecoder 11 in dem Lesemodus eingege ben. Wenn das signifikantere Adresssignal dem Blockauswahl- Prädecoder 11 in diesen Zustand eingegeben wird, nimmt ei nes der signifikanteren Adressdecodier-Ausgangssignale XS(0) bis XS(31) einen ausgewählten Zustand an. Wenn das weniger signifikante Adresssignal dem In-Block-Auswahl- Prädecoder 12 eingegeben wird, nimmt eines der weniger si gnifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(31) einen ausgewählten Zustand an. Zu diesem Zeitpunkt nimmt nur die Wortleitung WL, die gleichzeitig von dem we niger signifikanten Adressdecodier-Ausgangssignal XS und dem weniger signifikanten Adressdecodier-Ausgangssignal XSPP ausgewählt wird, einen ausgewählten Zustand an.

Ausführungsform 2

Die Fig. 10 ist ein äquivalentes Schaltungsdiagramm, das eine zweite Ausführungsform zeigt, die durch eine teilweise Änderung der Struktur des In-Block-Auswahl-Prädecoders 12, der in der Fig. 4 gezeigt ist, erhalten wird. Ein In- Block-Auswahl-Prädecoder 60 hat ähnlich zu dem In-Block- Auswahl-Prädecoder 12 Inverter 49 und 50, ODER-Gatter 40 bis 43, UND-Gatter 45 bis 48 und Decodierspannung- Änderungsschaltungen 51 bis 54.

In dem In-Block-Auswahl-Prädecoder 60 hat das ODER-Gatter 40 einen Eingang, dem das weniger signifikante Adresssignal A(0), das von dem Inverter 49 invertiert wird, eingegeben wird, und das ODER-Gatter 41 hat einen Eingang, dem ein nicht-invertiertes, weniger signifikantes Adresssignal A(0) eingegeben wird. Das ODER-Gatter 42 hat einen Eingang, dem ein weniger signifikantes Adresssignal A(1), das durch den Inverter 50 invertiert wird, eingegeben wird und das ODER- Gatter 43 hat einen Eingang, dem ein nicht-invertiertes, weniger signifikantes Adresssignal A(1) eingegeben wird. Jedes der ODER-Gatter 40 und 41 hat einen weiteren An schluß, dem ein Logikprodukt zugeführt wird, das in dem UND-Gatter 61 aus dem Gesamtchip-Auswahlsignal CP und einem Prüfer-Modus-Signal CK erhalten wird, das durch den Inver ter 62 invertiert wird. Jedes der ODER-Gatter 42 und 43 hat einen weiteren Anschluß, dem das Gesamtchip-Auswahlsignal CP eingegeben wird.

Der Betrieb des In-Block-Auswahl-Prädecoders 60 der zweiten Ausführungsform der Erfindung wird nachfolgend mit Bezug auf die Wahrheitstabelle der Tabelle 4 beschrieben. Die Verwendung des In-Blockauswahl-Prädecoders 60 realisiert einen gewöhnlichen Auswahlmodus, einen Prüfer-Auswahlmodus und einen Flash-Auswahlmodus. In dem Flash-Auswahlmodus werden ungerade Wortleitungen kollektiv durch die Ausgabe eines Auswahlsignals ODD, das später beschrieben wird, aus gewählt und gerade Wortleitungen werden kollektiv durch die Ausgabe eines Auswahlsignals EVEN, das ebenfalls später be schrieben wird, ausgewählt.

Die Wahrheitstabelle der Tabelle 4 zeigt die Zustände der jeweiligen Ausgänge in dem gewöhnlichen Auswahlmodus, wenn das Gesamtchip-Auswahlsignal CP und das Prüfer-Modussignal CK NIEDRIG sind oder wenn das Gesamtchip-Auswahlsignal CP NIEDRIG ist und das Prüfer-Modussignal CK HOCH ist.

Wenn die weniger signifikanten Adresssignale A(0) und A(1) NIEDRIG sind, sind die entsprechenden Ausgangssignale der ODER-Gatter 40 bis 43 HOCH, NIEDRIG, HOCH und NIEDRIG in dieser Reihenfolge und das weniger signifikante Adressdeco dier-Ausgangssignal XSPP(0), das ein ausgewähltes Ausgangs signal ist, wird HOCH und die anderen werden NIEDRIG. Wenn das weniger signifikante Adresssignal A(0) NTEDRIG ist und das weniger signifikante Adresssignal A(1) NIEDRIG ist, sind die entsprechenden Ausgangssignale der ODER-Gatter 40 bis 43 NIEDRIG, HOCH, HOCH und NIEDRIG in dieser Reihenfol ge und das weniger signifikante Adressdecodier-Ausgangs signal XSPP(1) wird HOCH und die anderen werden NIEDRIG. Wenn das weniger signifikante Adresssignal A(0) NIEDRIG ist und das weniger signifikante Adresssignal A(1) HOCH ist, sind die entsprechenden Ausgangssignale der ODER-Gatter 40 bis 43 HOCH, NIEDRIG, NIEDRIG und HOCH in dieser Reihenfol ge und das weniger signifikante Adressdecodier-Ausgangs signal XSPP(2) wird HOCH und die anderen werden NIEDRIG. Wenn die weniger signifikanten Adresssignale A(0) und A(1) HOCH sind, werden die jeweiligen Ausgangssignale der ODER- Gatter 40 bis 43 NIEDRIG, HOCH, NIEDRIG und HOCH in dieser Reihenfolge und das weniger signifikante Adressdecodier- Ausgangssignal XSPP(3) wird HOCH und die anderen werden NIEDRIG.

Wenn NIEDRIG als das Gesamtchip-Auswahlsignal CP eingegeben wird und wenn NIEDRIG als das Prüfer-Modussignal CK bei dem gewöhnlichen Auswahlmodus eingegeben wird oder wenn NIEDRIG als das Gesamtchip-Auswahlsignal CP und HOCH als das Prü fer-Modussignal CK eingegeben wird, nimmt eines der weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(3) einen Auswahlzustand an, der von den Eingabezustän den der weniger signifikanten Adresssignale abhängt.

TABELLE 4

Die Wahrheitstabelle der Tabelle 5 zeigt die Zustände der jeweiligen Ausgänge in dem Prüfer-Auswahlmodus, wenn das Gesamtchip-Auswahlsignal CP und das Prüfer-Modussignal CK HOCH sind.

Wenn die weniger signifikanten Adresssignale A(0) und A(1) NIEDRIG sind, sind die entsprechenden Ausgangssignale der ODER-Gatter 40 bis 43 HOCH, NIEDRIG, HOCH und HOCH in die ser Reihenfolge und alle Auswahlsignale ODD (= UNGERADE) für die ungeraden Wortleitungen WL werden als ausgewählte Ausgangssignale ausgegeben. Wenn das weniger signifikante Adresssignal A(0) HOCH ist und das weniger signifikante Adresssignal A(1) NIEDRIG ist, sind die entsprechenden Aus gangssignale der ODER-Gatter 40 bis 43 NIEDRIG, HOCH, HOCH und HOCH in dieser Reihenfolge und alle Auswahlsignale EVEN für die geraden Wortleitungen WL werden als ausgewählte Ausgangssignale ausgegeben. Wenn das weniger signifikante Adresssignal A(0) NIEDRIG ist und das weniger signifikante Adresssignal A(1) HOCH ist, sind die entsprechenden Aus gangssignale der ODER-Gatter 40 bis 43 HOCH, NIEDRIG, HOCH und HOCH in dieser Reihenfolge und die Auswahlsignale ODD werden als ausgewählte Ausgangssignale ausgegeben. Wenn die weniger signifikanten Adresssignale A(0) und A(1) HOCH sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 40 bis 43 NIEDRIG, HOCH, HOCH und HOCH in dieser Reihenfol ge und die Auswahlsignale EVEN (= GERADE) werden als die ausgewählten Ausgangssignale ausgegeben.

Wenn HOCH als Gesamtchip-Auswahlsignal CP eingegeben wird und HOCH als Prüfer-Modussignal CK in dem Prüfer-Auswahl modus eingegeben wird, nehmen alle ODER-Gatter, denen Adresssignale mit nicht-aktiven Zustände eingegeben werden, ausgewählte Zustände an. Z. B., wenn NIEDRIG als das weniger signifikante Adresssignal A(0) in diesem Zustand eingegeben wird, werden die ungeraden Wortleitungen WL gemeinsam aus gewählt und, wenn HOCH eingegeben wird, werden die geraden Wortleitungen WL gemeinsam ausgewählt. Wenn HOCH als das Gesamtchip-Auswahlsignal CP von der Modussignal-Ausgabe schaltung 23 dem Blockauswahl-Prädecoder 11 eingegeben wird, ist die Flash-Auswahl der ungeraden oder geraden Wortleitungen WL in einer Vielzahl von Reihendecodiergrup pen möglich.

TABELLE 5

Eine Wahrheitstabelle der Tabelle 6 zeigt die Zustände der jeweiligen Ausgangssignale in dem Flash-Auswahlmodus, wenn das Gesamtchip-Auswahlsignal CP HOCH ist und das Prüfer- Modussignal CK NIEDRIG ist.

Wenn sowohl die weniger signifikanten Adresssignale A(0) und A(1) NIEDRIG sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 40 bis 43 alle HOCH und die weniger signi fikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(3), die ausgewählte Ausgangssignale sind, sind HOCH. Wenn das weniger signifikante Adresssignal A(0) HOCH ist und das weniger signifikante Adresssignal A(1) NIEDRIG ist, sind die jeweiligen Ausgangssignale der ODER-Gatter 40 bis 43 alle HOCH und die weniger signifikanten Adressdecodier- Ausgangssignale XSPP(0) bis XSPP(3) sind HOCH. Wenn das we niger signifikante Adresssignal A(0) NIEDRIG ist und das weniger signifikante Adresssignal A(1) HOCH ist, sind die jeweiligen Ausgangssignale der ODER-Gatter 40 bis 43 alle HOCH und die weniger signifikanten Adressdecodier-Ausgangs signale XSPP(0) bis XSPP(3) sind HOCH. Wenn die weniger si gnifikanten Adresssignale A(0) und A(1) HOCH sind, sind die jeweiligen Ausgangssignale der ODER-Gatter 40 bis 43 alle HOCH und die weniger signifikanten Adressdecodier-Ausgangs signale XSPP(0) bis XSPP(3) sind HOCH. Auf diese Art und Weise sind die weniger signifikanten Adressdecodier- Ausgangssignale unabhängig von den Adressen alle HOCH.

TABELLE 6

Ausführungsform 3

Die Fig. 11 ist ein äquivalentes Schaltungsdiagramm, das eine dritte Ausführungsform der Erfindung zeigt, die durch eine teilweise Änderung der Struktur des In-Block-Auswahl- Prädecoders 12 erhalten wird, der in der Fig. 4 gezeigt ist. Ein In-Block-Auswahl-Prädecoder 63, der eine Flash- Auswahlfunktion für eine Wortleitung enthält - ähnlich wie der In-Block-Auswahl-Prädecoder 12 - Inverter 49 und 50, ODER-Gatter 40 bis 43, UND-Gatter 45 bis 48 und Deco dierspannung-Änderungsschaltungen 51 bis 54.

In dem In-Block-Auswahl-Prädecoder 63 sind die ODER-Gatter 40 bis 43 zwischen den UND-Gattern 45 bis 48 und den Deco dierspannung-Änderungsschaltungen 51 bis 54 verbunden. Bei diesem Aufbau führt das UND-Gatter 45 ein Logikprodukt aus den weniger signifikanten Adresssignalen A(0) und A(1) ei nem Anschluß des ODER-Gatters 40 zu und das UND-Gatter 46 führt ein Logikprodukt aus dem weniger signifikanten Adresssignal A(0) nach seiner Invertierung durch den Inver ter 49 und dem weniger signifikanten Adresssignal A(1) ei nem Anschluß des ODER-Gatters 41 zu. Das UND-Gatter 47 führt ein Logikprodukt aus dem weniger signifikanten Adresssignal A(0) und dem weniger signifikanten Adress signal A(1) nach seiner Invertierung durch den Inverter 50 einem Anschluß des ODER-Gatters 42 zu und das UND-Gatter 48 führt ein Logikprodukt aus dem weniger signifikanten Adresssignal A(0) nach seiner Invertierung durch den Inver ter 49 und dem weniger signifikanten Adresssignal A(1) nach seiner Invertierung durch den Inverter 50 einem Anschluß des ODER-Gatters 43 zu. Das Gesamtchip-Auswahlsignal CP wird den anderen Anschlüssen der jeweiligen ODER-Gatter 40 bis 43 zugeführt.

Der Betrieb des In-Block-Auswahl-Prädecoder 63 der vorlie genden dritten Ausführungsform der Erfindung wird nachfol gend unter Bezug auf die Wahrheitstabelle der Tabelle 7 be schrieben, die die Zustände der jeweiligen Ausgangssignale zeigt, wenn das Gesamtchip-Auswahlsignal CP NIEDRIG ist. Zuerst wird der Normalbetrieb beschrieben.

Wenn die weniger signifikanten Adresssignale A(0) und A(1) NIEDRIG sind, werden die jeweiligen Ausgangssignale der In verter 49 und 50 HOCH und das UND-Gatter 48 gibt HOCH aus und die Decodierspannung-Änderungsschaltung 54 erzeugt das weniger signifikante Adressdecodier-Ausgangssignal XSPP(0), das ein ausgewähltes Ausgangssignale HOCH ist. Zu diesem Zeitpunkt werden die anderen weniger signifikanten Adress decodier-Ausgangssignale XSPP NIEDRIG. Wenn das weniger si gnifikante Adresssignal A(0) HOCH ist und das weniger si gnifikante Adresssignal A(1) NIEDRIG ist, wird das Aus gangssignal des Inverters 49 NIEDRIG, das Ausgangssignal des Inverters 50 wird HOCH, das UND-Gatter 47 gibt HOCH aus und die Decodierspannung-Änderungsschaltung 53 erzeugt das weniger signifikante Adressdecodier-Ausgangssignal XSPP(1) mit HOCH. Zu diesem Zeitpunkt werden die anderen weniger signifikanten Adressdecodier-Ausgangssignale XSPP NIEDRIG.

Wenn das weniger signifikante Adresssignal A(0) NIEDRIG ist und das weniger signifikante Adresssignal A(1) HOCH ist, wird das Ausgangssignal des Inverters 49 HOCH, das Aus gangssignal des Inverters 50 wird NIEDRIG, das UND-Gatter 46 gibt HOCH aus und die Decodierspannung-Änderungs schaltung 52 erzeugt das weniger signifikante Adressdeco dier-Ausgangssignal XSPP(2) mit HOCH. Zu dieser Zeit werden die anderen weniger signifikanten Adressdecodier-Ausgangs signale XSPP NIEDRIG. Wenn die weniger signifikanten Adresssignale A(0) und A(1) HOCH sind, werden die jeweili gen Ausgangssignale der Inverter 49 und 50 NIEDRIG, das UND-Gatter 45 gibt HOCH aus und die Decodierspannung- Änderungsschaltung 51 erzeugt das weniger signifikante Adressdecodier-Ausgangssignal XSPP(3) mit HOCH. Zu diesem Zeitpunkt werden die anderen weniger signifikanten Adress decodier-Ausgangssignale XSPP NIEDRIG.

TABELLE 7

Wenn das Gesamtchip-Auswahlsignal CP HOCH ist, werden alle weniger signifikanten Adressdecodier-Ausgangssignale XSPP(0) bis XSPP(3) unabhängig von den Zuständen der weni ger signifikanten Adresssignale A(0) und A(1) HOCH und alle Wortleitungen können gemeinsam ausgewählt werden. Wie er wähnt wurde, nimmt in Übereinstimmung mit dem In-Block- Auswahl-Prädecoder 63 der dritten Ausführungsform eines der weniger signifikanten Adressdecodier-Ausgangssignale XSPP einen ausgewählten Zustand in Abhängigkeit von den Ein gangszuständen der weniger signifikanten Adresssignale an, wenn NIEDRIG als das Gesamtchip-Auswahlsignal CP eingegeben wird. Obwohl eines der weniger signifikanten Adressdeco dier-Ausgangssignale XSPP einen ausgewählten Zustand vor den Ausgängen der UND-Gatter in Abhängigkeit von den Ein gangszuständen der weniger signifikanten Adresssignale an nehmen kann, nehmen alle Ausgangssignale der ODER-Gatter zwangsweise HOCH an und alle weniger signifikanten Adress decodier-Ausgangssignale XSPP nehmen ausgewählte Zustände an, wenn HOCH als Gesamtchip-Auswahlsignal CP eingegeben wird, da das Gesamtchip-Auswahlsignal CP den ODER-Gattern eingegeben wird, die nach den Ausgängen der UND-Gatter vor handen bzw. angeordnet sind.

Da in der nicht-flüchtigen Halbleiterspeichervorrichtung der vorstehenden Ausführungsformen der Erfindung der Block auswahl-Prädecoder 11 in dem Adressdecoder vorhanden ist, kann die Schaltung durch Logikelemente gebildet werden, die bei der Versorgungsspannung arbeiten und die Chipflächen können durch Verwendung von Transistoren mit einer niedri gen Source-Drain-Standhaltespannung und einer kurzen Ka nallänge vermindert werden. Die Beibehaltung des Blocks, in dem die Flash-Programmierung und - Löschung im Voraus aus geführt wird, ist nicht notwendig und die Auswahl eines Blocks, der verarbeitet werden soll, kann erreicht werden, indem nur die Adresse geändert wird. Die Zeit, die für die Flash-Programmierung und die Flash-Löschung einer Vielzahl von Blöcken erforderlich ist, kann deshalb vermindert wer den, ohne daß ein zusätzliches Element, z. B. ein äußeres Eingabeelement, verwendet wird. Die Einrichtung der Anzahl der Blöcke, die der Flash-Programmierung und der Flash- Löschung unterzogen werden, kann einmal zum Zeitpunkt der Einrichtung der Modi bzw. Betriebsarten durchgeführt werden und eine unnötige Programmsequenz kann gelöscht werden, da mit die Zeit reduziert wird.

Wie erwähnt wurde, können herkömmliche Speicherzellen ohne Modifikation verwendet werden, da die Spannungen, die an die Speicherzellen angelegt werden, ähnlich zu den herkömm lich verwendeten Spannungen sind.

Die vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeichervorrichtung, die eine Modussignal- Ausgabeeinrichtung 23 zum Ausgeben eines Modussignals CP zum Durchführen von Flash-Programmierung oder Flash- Löschung, ein Gruppenauswahlsignal-Ausgabeeinrichtung 19 zum Ausgeben eines Gruppenauswahlsignals zum Auswählen ei ner Reihendecodiergruppe RD₀ bis RD₃₁, eine erste Auswah leinrichtung 11 zum Auswählen der Reihendecodiergruppe RD0 bis RD31 und zur Steuerung einer Wortleitung in Überein stimmung mit dem Gruppenauswahlsignal, und eine zweite Aus wahleinrichtung 12 aufweist, die die Wortleitung WL, die der Speicherzelle zugeordnet ist, aus einer Vielzahl der Wortleitungen WL auswählt, die durch die Reihendecodier gruppe RD₀ bis RD₃₁, die durch die erste Auswahleinrichtung 11 ausgewählt wurde, gesteuert wird. Bei der vorliegenden Erfindung kann die Zeit, die für die Flash-Programmierung und die Flash-Löschung erforderlich ist, reduziert werden, ohne daß ein weiteres Element hinzugefügt werden muß, und die Chipflächen können ebenfalls vermindert werden.

Da die zuvor beschriebenen Ausführungsformen der Erfindung nur beispielhaft beschrieben wurden, ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt und verschiedene Modifikationen oder Änderungen können bezüg lich der beschriebenen Ausführungsformen durch Fachleute gemacht werden, ohne daß vom Schutzbereich der vorliegenden Erfindung abgewichen wird.

Claims

1. Nicht-flüchtige Halbleiterspeichervorrichtung, gekenn zeichnet durch:
eine Vielzahl von nicht-flüchtigen Speicherzellen, die in einer Matrix angeordnet sind,
eine Vielzahl von Wortleitungen (WL), von denen jede für eine entsprechende Reihe der Speicherzellen angeordnet ist,
eine Vielzahl von Bitleitungen (BL), von denen jede für ei ne entsprechende Spalte der Speicherzellen angeordnet ist,
einen Reihendecoder, der eine Vielzahl von Reihendecodier gruppen (RD₀ bis RD₃₁) aufweist, von denen jede zum Steuern einer spezifizierten Anzahl aus der Vielzahl von Wortlei tungen (WL) vorgesehen ist,
einen Spaltendecoder zum Auswählen einer der Bitleitungen (BL),
einen Modussignal-Ausgabeabschnitt (23) zum Ausgeben eines Modussignals (CP) zum Durchführen einer Flash-Programmier ung oder einer Flash-Löschung,
einen Gruppenauswahlsignal-Ausgabeabschnitt (19) zum Ausge ben in zeitlicher Abstimmung mit der Ausgabe des Mo dussignals (CP) eines Gruppenauswahlsignals zum Auswählen einer der Reihendecodiergruppen (RD₀ bis RD₃₁),
einen ersten Auswahlabschnitt (11) zum Auswählen einer der Reihendecodiergruppen (RD₀ bis RD₃₁) auf der Basis des Grup penauswahlsignals,
einen zweiten Auswahlabschnitt (12) zum Auswählen einer Wortleitung aus der spezifizierten Anzahl der Wortleitungen (WL), die der ausgewählten aus den Decodiergruppen ent spricht, und
einen Flash-Lösch- oder Flash-Programmierabschnitt zum Be wirken einer Flash-Löschung oder einer Flash-Programmierung, wobei die Speicherzellen der ausgewählten Wortleitung aus der spezifizierten Anzahl der Wortleitungen (WL) zuge ordnet sind.

2. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 1, dadurch gekennzeichnet, daß die Vorrichtung wei terhin aufweist eine Adressausgabeeinrichtung (18), die ein signifikanteres Adresssignal und ein weniger signifikantes Adresssignal zu der ersten Auswahleinrichtung und der zwei ten Auswahleinrichtung (11, 12) bei spezifizierten zeitli chen Abstimmungen ausgibt.

3. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 2, dadurch gekennzeichnet, daß die erste Auswahlein richtung (11) eine Maskiereinrichtung zum Maskieren eines weniger signifikanten Bits eines signifikanteren Adressde codier-Ausgangssignals hat, das zu der Reihendecodiergrup pe, die durch das signifikantere Adresssignal bestimmt ist, in Übereinstimmung mit dem Gruppenauswahlsignal ausgegeben wird.

4. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 3, dadurch gekennzeichnet, daß die erste Auswahlein richtung (11) eine Vielzahl von ersten UND-Gattern (37, 38), die ein Logikprodukt zwischen dem Modussignal (CP) und dem Gruppenauswahlsignal (B2, B4) ausgeben, eine Vielzahl von ODER-Gattern (25 bis 28), die einen Eingang, der mit einem invertierten oder nicht-invertierten Ausgangssignal des eingegebenen signifikanteren Adresssignals verbunden ist, und einen andere Eingang haben, der mit dem Ausgangssignal des ersten UND-Gatters (37, 38) verbunden ist, und eine Vielzahl von zweiten UND-Gattern (30 bis 33) hat, die als signifikanteres Adressdecodier-Ausgangssignal ein Logikpro dukt aus den entsprechenden Ausgangssignalen ausgeben, die aus den Ausgangssignalen einer Vielzahl der ODER-Gatter (25 bis 28) ausgewählt sind.

5. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 2, dadurch gekennzeichnet, daß die zweite Auswahl einrichtung (12) eine Maskiereinrichtung zum Maskieren ei nes weniger signifikanten Adressdecodier-Ausgangssignals hat, das zu der Reihendecodiergruppe, die durch das weniger signifikante Adresssignal bestimmt wird, in Übereinstimmung mit dem Modussignal (CP) ausgegeben wird.

6. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 5, dadurch gekennzeichnet, daß die Maskiereinrich tung eine Einrichtung zum Ändern von einem ersten Zustand der Maskierung aller weniger signifikanten Adressdecodier- Ausgangssignale in einen zweiten Zustand der Maskierung ei nes spezifizierten Ausgangssignals und umgekehrt hat.

7. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 5, dadurch gekennzeichnet, daß die zweite Auswah leinrichtung (12) eine Vielzahl von ODER-Gattern (40 bis 43), die einen Eingang, der mit einem invertierten oder nicht-invertierten Ausgangssignal des eingegebenen, weniger signifikanten Adresssignals verbunden ist, und einen weite ren Eingang haben, dem das Modussignal (CP) eingegeben wird, eine Vielzahl von UND-Gattern (45 bis 48), die ein Logikprodukt aus den entsprechenden Ausgangssignalen ausge ben, die aus den Ausgangssignalen der Vielzahl der ODER- Gatter (40 bis 43) ausgewählt werden, und Decodierspannung- Änderungsschaltungen 51 bis 54 hat, die weniger signifikante Adressdecodier-Ausgangssignale ausgeben, während sie die Decodierspannungen in Übereinstimmung mit dem Ausgangs signal des UND-Gatters (45 bis 48) ändern.

8. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 5, dadurch gekennzeichnet, daß die zweite Auswah leinrichtung (60) ein erstes UND-Gatter (61), das ein Lo gikprodukt aus einem invertierten Signal eines eingegebenen Prüfer-Modussignals (CK) und dem Modussignal (CP) ausgibt, eine Vielzahl von ODER-Gattern (40 bis 43), die einen Ein gang, der mit einem invertierten oder nicht-invertierten Ausgangssignal des eingegebenen, weniger signifikanten Adresssignals verbunden ist, und einen weiteren Eingang ha ben, der mit dem Ausgang des UND-Gatters (61) verbunden ist, eine Vielzahl von zweiten UND-Gattern (45 bis 48), die ein Logikprodukt aus den entsprechenden Ausgangssignalen ausgeben, die aus den Ausgangssignalen einer Vielzahl der ODER-Gatter (40 bis 43) ausgewählt werden, und Deco dierspannung-Änderungsschaltungen (51 bis 54) hat, die die weniger signifikanten Adressdecodier-Ausgangssignale ausge ben, während sie in Übereinstimmung mit den jeweiligen Aus gangssignalen der zweiten UND-Gatter (45 bis 48) die Deco dierspannungen ändern.

9. Nicht-flüchtige Halbleiterspeichervorrichtung nach An spruch 5, dadurch gekennzeichnet, daß die zweite Auswahl einrichtung (63) eine Vielzahl von UND-Gattern (45 bis 48), die ein Logikprodukt aus den entsprechenden Ausgangs signalen ausgeben, die aus invertierten Ausgängen und nicht-invertierten Ausgängen der eingegebenen, weniger si gnifikanten Adresssignale ausgewählt werden, eine Vielzahl von ODER-Gattern (40 bis 43), die einen Eingang, der mit einem Ausgang des UND-Gatters (45 bis 48) verbunden ist, und einen anderen Eingang haben, dem das Modussignal (CP) eingegeben wird, und Decodierspannung-Änderungsschaltungen (51 bis 54) hat, die die weniger signifikanten Adressdeco dier-Ausgangssignale ausgeben, während sie in Übereinstim mung mit den jeweiligen Ausgangssignalen der ODER-Gatter (40 bis 43) die Decodierspannungen ändern.