JPH11265592A

JPH11265592A - 不揮発性半導体記憶装置

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Publication number: JPH11265592A
Application number: JP6517698A
Authority: JP
Inventors: Satoru Oku; 悟奥; Hiroyuki Obata; 弘之小畑; Masateru Kaneko; 真輝金子; Masakazu Amauchi; 正和天内; Kazuaki Kato; 一明加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 1999-09-28
Anticipated expiration: 2018-03-16
Also published as: DE19911101A1; KR19990077906A; JP3227698B2; KR100329881B1; DE19911101C2; US6111792A; CN1229996A

Abstract

(57)【要約】【課題】特別な構成を増加することなく、一括書込みや
一括消去に要する時間が短縮でき、チップ面積を小さく
することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセル
に対する書込み又は消去を一括に行うためのチップ全体
選択信号ＣＰを出力するモード信号出力回路２３と、チ
ップ全体選択信号ＣＰの出力にタイミングを合わせて、
書込み又は消去を一括に行うべきメモリセルのワード線
ＷＬに対応するロウデコーダ群ＲＤを選択するワード線
群選択信号Ｂを出力する群選択信号出力回路１９とを備
えている。不揮発性半導体記憶装置は更に、ワード線群
選択信号Ｂに従って、このワード線群選択信号Ｂに対応
するワード線ＷＬを管理するロウデコーダ群ＲＤを選択
するブロック選択用プリデコーダ１１と、ブロック選択
用プリデコーダ１１によって選択されたロウデコーダ群
ＲＤが管理する複数のワード線ＷＬから、書込み又は消
去を一括に行うべきメモリセルに対応するワード線ＷＬ
を選択するブロック内選択用プリデコーダ１２とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ型ＥＥ
ＰＲＯＭ等の不揮発性半導体記憶装置に関し、特に、不
揮発性半導体記憶装置におけるワード線の群選択機能に
関する。

【０００２】

【従来の技術】従来のフラッシュ型ＥＥＰＲＯＭは、複
数のワード線と複数のビット線との各交差部分に、複数
の不揮発性メモリセルが行列状に配設されてメモリセル
アレイを構成している。このようなＥＥＰＲＯＭでは、
行方向に延在する各ワード線を介して各メモリセルアレ
イに接続されるロウデコーダと、ワード線と直交するソ
ース線及びビット線を介して各メモリセルアレイに接続
される書込み回路とを備える。

【０００３】ＥＥＰＲＯＭには、メモリセルアレイが、
第１及び第２のセレクトトランジスタと、メモリセルを
構成するセルトランジスタとを備え、第１及び第２のセ
レクトトランジスタの各ゲートにワード線が夫々接続さ
れる構成を有するものがある。第１のセレクトトランジ
スタは、電流路の一端がソース線に接続され、他端がセ
ルトランジスタのコントロールゲートに接続される。第
２のセレクトトランジスタは、電流路の一端がビット線
に接続され、他端がセルトランジスタの電流路の一端に
接続される。ロウデコーダは、供給されるアドレス信号
に従ってワード線を選択し、書込み回路は、所定の信号
に従ってソース線及びビット線を選択する。

【０００４】上記従来のＥＥＰＲＯＭでは、書込みモー
ドが選択されたとき、選択されたメモリセルのセレクト
トランジスタのゲートがワード線を介してハイ（HIGH）
にバイアスされてオンとなる。この際に、書込み回路
が、ソース線を介して第１のセレクトトランジスタの電
流路の一端を例えば０Ｖにバイアスするので、セルトラ
ンジスタのコントロールゲートが０Ｖにバイアスされ
る。同時に、書込み回路がビット線を介して第２のセレ
クトトランジスタの電流路の一端をHIGHにバイアスする
ので、セルトランジスタのドレインがやや低いHIGHにバ
イアスされ、フローティングゲートから電荷が引き抜か
れて書込みが行われる。

【０００５】消去モードが選択されたとき、選択された
メモリセルにおける第１及び第２のセレクトトランジス
タは、双方のゲートがワード線を介してHIGHにバイアス
されてオンとなる。この際に、書込み回路がソース線を
介して第１のセレクトトランジスタの電流路の一端をHI
GHにバイアスするので、セルトランジスタのコントロー
ルゲートがやや低いHIGHにバイアスされる。このとき、
書込み回路がビット線を介して第２のセレクトトランジ
スタの電流路の一端を例えば０Ｖにバイアスするので、
第２のセレクトトランジスタを介してセルトランジスタ
の電流路の一端が０Ｖにバイアスされる。これにより、
第１のセルトランジスタのフローティングゲートに電荷
が注入されて一括消去が行われる。

【０００６】

【発明が解決しようとする課題】上記従来のＥＥＰＲＯ
Ｍでは、フローティングゲートに対する電荷の引抜き又
は注入によって書込み又は消去を行うことに起因し、書
込みや消去に要する時間は、読出しに要する時間に比し
て長く、また、ＤＲＡＭ(Dynamic RAM)やＳＲＡＭ(Stat
ic RAM)の読出しに比しても長い。例えば、１ワードの
書込み又は消去に要する時間は、ＤＲＡＭやＳＲＡＭで
は数ｎsec程度で足りるが、ＥＥＰＲＯＭでは数μsec程
度かかる。また、一括消去は、１sec程度で処理するこ
とが可能であるが、一括書込みは、特別な構成を備えな
い限り、処理が困難である。

【０００７】ＥＥＰＲＯＭでは、出荷にあたって、全て
のビット（例えば１Ｍビット）におけるメモリセルが正
常に動作するか否かを検査するが、この検査には、数十
秒程度の時間が必要になるため、製品のコストアップに
繋がる。従って、特別な構成を備えることなく、一括書
込みや一括消去、或いは、出荷時の検査に要する時間を
短縮できる機能を備えるＥＥＰＲＯＭの実現が切望され
る。

【０００８】ところで、ＥＥＰＲＯＭでは、書込み又は
消去を一括に行う場合には、高電圧を印加する必要があ
る。このため、使用されるトランジスタの耐圧を高く
し、或いは、昇圧回路の電流駆動能力を大きくする等の
必要が生じ、昇圧回路や制御回路を構成する各トランジ
スタのサイズが大型化し、チップ面積の増大を招く。そ
こで、昇圧回路の電流駆動能力を小さくしてチップ面積
を小さくしようとすると、書込みや消去に要する時間が
長くなる。上記の問題は、近年記憶容量が増大する傾向
にあるためますます顕著になってきている。

【０００９】特開平6-96592号公報には、しきい電圧を
上げた後に消去を行う構成の不揮発性半導体記憶装置が
記載されている。この公報に記載の不揮発性半導体記憶
装置では、全メモリセル（全ビット）の消去時に、一括
消去に先立って一括書込みを行ことにより、記憶状態に
よっては過消去の状態が生じる不具合を回避する。この
実現のため、一括書込み時の動作を制御する第１の一括
書込み回路と、一括書込み時の高電圧を供給する高電圧
・大電流発生回路としての第２の一括書込み回路とを個
別に備え、ブロック単位で一括書込みを実行する。

【００１０】上記公報では、ＦＮトンネリング方式の書
込み方式を採用し、書込み電圧が高電圧側でも１８Ｖに
なるように設定して、書込み電流を低減する。このよう
な不揮発性半導体記憶装置では、ブロック選択トランジ
スタが、各ワード線毎に必要になるので、チップ面積が
増大する。また、ブロック選択トランジスタのゲートに
印加される電圧には、書込み電圧にブロック選択トラン
ジスタのしきい電圧分を加えた以上の高電圧が必要であ
る。この高電圧を供給する第１の一括書込み回路は、分
割されたブロック数分が必要になるため、チップ面積の
増大に繋がる。

【００１１】特開平5-325576号公報には、メモリセルを
複数のブロック毎にまとめて消去する構成の不揮発性半
導体記憶装置が記載されている。この不揮発性半導体記
憶装置では、複数ブロックの一括消去によって消去時間
を短縮するために、ロウメインデコーダの出力段に配設
した消去情報保持手段としてのラッチ回路と、このラッ
チ回路の出力を受けるブロック消去手段としてのロウサ
ブデコーダとを備え、ラッチ回路に設定された情報に従
って、複数のブロックを一括に消去する。しかし、この
ような構造では、ラッチ回路のリセット動作がその都度
必要であると共に、ブロックアドレス・ラッチ動作と消
去動作とがシーケンシャルに設定されなければならず、
一括消去すべきメモリセルのブロック設定に長時間を要
する。

【００１２】本発明は、上記に鑑み、特別な構成を増加
することなく、一括書込みや一括消去に要する時間が短
縮でき、チップ面積を小さくすることが可能な不揮発性
半導体記憶装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体記憶装置は、複数の不揮発
性メモリセルが複数のワード線及びビット線に対応して
配設され、前記複数のワード線を所定数毎に管理する複
数のロウデコーダ群を有するロウデコーダを備えた不揮
発性半導体記憶装置において、前記メモリセルに対する
書込み又は消去を一括に行うためのモード信号を出力す
るモード信号出力手段と、前記モード信号の出力にタイ
ミングを合わせて、書込み又は消去を一括に行うべきメ
モリセルのワード線に対応するロウデコーダ群を選択す
る群選択信号を出力する群選択信号出力手段と、前記群
選択信号に従って、該群選択信号に対応するワード線を
管理するロウデコーダ群を選択する第１の選択手段と、
前記第１選択手段によって選択されたロウデコーダ群が
管理する複数のワード線から、書込み又は消去を一括に
行うべきメモリセルに対応するワード線を選択する第２
の選択手段とを備えることを特徴とする。

【００１４】本発明の不揮発性半導体記憶装置では、ア
ドレスデコーダに第１の選択手段を設けたので、電源電
圧で動作する論理素子で回路を構成することが可能にな
り、例えば、ソース・ドレイン間の耐圧が低くチャネル
長が短いトランジスタを使用して、チップ面積を小型化
することが可能になる。また、書込み又は消去を一括に
行うべきブロックを予め保持することが不要で、アドレ
スを変化させるだけで、処理すべきブロックの選択を実
行することができる。これにより、特別な構成を備える
ことなく、複数ブロックの一括書込み又は一括消去に要
する時間を短縮することができる。更に、一括書込み又
は一括消去の対象となるブロック数の設定は、モードの
設定時に１回のみ行えばよく、従って、不要なプログラ
ムシーケンスを削減し、所要時間を短縮することができ
る。

【００１５】ここで、第１及び第２の選択手段に上位ア
ドレス信号及び下位アドレス信号を所定のタイミングで
夫々出力するアドレス出力手段を更に備えることが好ま
しい。これにより、所望のアドレスの設定処理を容易に
行うことが可能になる。

【００１６】更に好ましくは、第１の選択手段が、群選
択信号に従って、上位アドレス信号で指定されるロウデ
コーダ群に出力する上位アドレスデコード出力における
下位ビットをマスクするマスク手段を備える。これによ
り、装置構成の簡素化が可能になる。

【００１７】また、第１の選択手段が、モード信号及び
群選択信号の論理積を出力する複数の第１ＡＮＤゲート
と、入力された上位アドレス信号の反転出力又は非反転
出力を一方の入力、第１ＡＮＤゲートの出力を他方の入
力とする複数のＯＲゲートと、複数のＯＲゲートの各出
力の内の対応する出力相互の論理積を上位アドレスデコ
ード出力として夫々出力する複数の第２ＡＮＤゲートと
を備えることが好ましい。これにより、第１の選択手段
を簡単な回路構成で実現することができる。

【００１８】第２の選択手段が、モード信号に従って、
下位アドレス信号で指定されるロウデコーダ群に出力す
る下位アドレスデコード出力をマスクするマスク手段を
備えることが好ましい。これにより、装置構成の簡素化
が可能になる。

【００１９】更に好ましくは、マスク手段が、下位アド
レスデコード出力を全てマスクする第１の設定と、特定
の出力をマスクする第２の設定とを切り替える手段を備
える。これにより、例えば、１つ飛びのワード線単位で
書込みを行うことが可能になるので、隣接メモリセルへ
の誤書込み（ディスターブ）に関する試験を高速に行う
ことが可能になる。

【００２０】好適には、第２の選択手段が、入力された
下位アドレス信号の反転出力又は非反転出力を一方の入
力、モード信号を他方の入力とする複数のＯＲゲート
と、複数のＯＲゲートの各出力の内の対応する出力相互
の論理積を夫々出力する複数のＡＮＤゲートと、ＡＮＤ
ゲートの出力に従って、デコード電圧を切り換えつつ下
位アドレスデコード出力として出力するデコード電圧切
換え回路とを備える。この場合に、第２の選択手段を簡
単な回路構成で実現することができる。

【００２１】或いは、上記に代えて、第２の選択手段
が、入力されたチェッカーモード信号の反転信号及びモ
ード信号の論理積を出力する第１ＡＮＤゲートと、入力
された下位アドレス信号の反転出力又は非反転出力を一
方の入力、第１ＡＮＤゲートの出力を他方の入力とする
複数のＯＲゲートと、複数のＯＲゲートの各出力の内の
対応する出力相互の論理積を夫々出力する複数の第２Ａ
ＮＤゲートと、第２ＡＮＤゲートの各出力に従って、デ
コード電圧を切り換えつつ下位アドレスデコード出力と
して出力するデコード電圧切換え回路とを備えることも
好ましい態様である。これにより、第２の選択手段が簡
単な回路構成から実現可能になる。

【００２２】更に、上記に代えて、第２の選択手段が、
入力された下位アドレス信号の反転出力及び非反転出力
の内の対応する出力相互の論理積を夫々出力する複数の
ＡＮＤゲートと、ＡＮＤゲートの出力を一方の入力、モ
ード信号を他方の入力とする複数のＯＲゲートと、ＯＲ
ゲートの出力に従って、デコード電圧を切り換えつつ下
位アドレスデコード出力として出力するデコード電圧切
換え回路とを備えることも好ましい態様である。これに
より、第２の選択手段が簡単な回路構成から実現可能に
なる。

【００２３】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例に係る不揮
発性半導体記憶装置のロウデコーダにおける要部を示す
ブロック図である。本実施形態例の不揮発性半導体記憶
装置は、３２個のメモリブロックに分割され、各メモリ
ブロックは３２本のワード線を有しているとして説明す
る。ロウデコーダは、モード信号出力回路２３と、群選
択信号出力回路１９と、アドレス出力回路１８と、ブロ
ック選択用プリデコーダ１１と、ブロック内選択用プリ
デコーダ１２と、ブロック選択用プリデコーダ１１及び
ブロック内選択用プリデコーダ１２に接続される複数の
ロウデコーダ群ＲＤ₀〜ＲＤ₃₁とを備えている。

【００２４】モード信号出力回路２３は、メモリセルに
対する書込み又は消去を一括に行うためのチップ全体選
択信号（モード信号）ＣＰを出力する機能を有する。

【００２５】群選択信号出力回路１９は、ｋ本の選択信
号線１５を介してブロック選択用プリデコーダ１１に接
続されており、チップ全体選択信号ＣＰの出力にタイミ
ングを合わせて、ブロック選択用プリデコーダ１１に対
してワード線群選択信号（群選択信号）を出力する。こ
のワード線群選択信号は、書込み又は消去を一括に行う
べきメモリセルのワード線ＷＬに対応するロウデコーダ
群の選択数を指定する信号である。なお、本実施形態例
では、上位アドレス信号線のｍ本と下位アドレス信号線
のｊ本との和がｎになる。

【００２６】アドレス信号出力回路１８は、ｍ本の上位
アドレス信号線１４を介してブロック選択用プリデコー
ダ（第１の選択手段）１１に接続され、ｊ本の下位アド
レス信号線１６を介してブロック内選択用プリデコーダ
（第２の選択手段）１２に接続される。アドレス信号出
力回路１８は、ブロック選択用プリデコーダ１１に対し
て上位アドレス信号を、ブロック内選択用プリデコーダ
１２に対して下位アドレス信号を夫々所定のタイミング
で出力する。

【００２７】ブロック選択用プリデコーダ１１は、ワー
ド線群選択信号に従って、この群選択信号に対応するワ
ード線ＷＬを管理するロウデコーダ群ＲＤを選択するも
ので、３２本の上位アドレスデコード出力線１３を介し
て、対応するロウデコーダ群ＲＤ₀〜₃₁に接続されると
共に、モード信号出力回路２３から出力されるチップ全
体選択信号ＣＰが入力される。チップ全体選択信号ＣＰ
は、出力されるビット値の違いによりブロック選択モー
ドを許可するか否かを選択する。ブロック選択用プリデ
コーダ１１は、チップ全体選択信号ＣＰが第１ビット値
のとき、上位アドレス信号で指定されたロウデコーダ群
を始めとしてそれに後続するロウデコーダ群び対応する
上位アドレスデコード出力線１３を活性化（選択）す
る。ブロック選択用プリデコーダ１１は更に、ワード線
群選択信号に従って、ロウデコーダ群ＲＤに出力する上
位アドレスデコード出力における下位ビットをマスクす
る機能（マスク手段）を備える。

【００２８】ブロック内選択用プリデコーダ１２は、ブ
ロック選択用プリデコーダ１１によって選択されたロウ
デコーダ群ＲＤが管理する複数のワード線ＷＬから、書
込み又は消去を一括に行うべきメモリセルに対応するワ
ード線ＷＬを選択するもので、下位アドレスデコード出
力線１７を介して、対応するロウデコーダ群ＲＤに接続
されると共に、モード信号出力回路２３からチップ全体
選択信号ＣＰが入力される。つまり、ブロック内選択用
プリデコーダ１２は、チップ全体選択信号（モード信
号）ＣＰが第２のビット値のとき、ブロック選択用プリ
デコーダ１１によって選択されたロウデコーダ群ＲＤに
対応する所定数の下位アドレスデコード出力線１７を一
括して活性化する。ブロック内選択用プリデコーダ１２
は更に、チップ全体選択信号ＣＰに従って、下位アドレ
ス信号で指定されるロウデコーダ群ＲＤに出力する下位
アドレスデコード出力をマスクする機能（マスク手段）
を備える。このマスク機能は、下位アドレスデコード出
力を全てマスクする第１の設定と、特定の出力をマスク
する第２の設定とを切り替える。

【００２９】ロウデコーダ群ＲＤ₀は、ブロック選択用
プリデコーダ１１から上位アドレスデコード出力ＸＳ
（０）を入力し、ブロック内選択用プリデコーダ１２か
ら下位アドレスデコード出力ＸＳＰＰ（０）〜ＸＳＰＰ
（３１）を入力して、対応するワード線ＷＬ（０）〜Ｗ
Ｌ（３１）に活性化信号を出力する。ロウデコーダ群Ｒ
Ｄ₁は、上位アドレスデコード出力ＸＳ（１）を入力
し、下位アドレスデコード出力ＸＳＰＰ（０）〜ＸＳＰ
Ｐ（３１）を入力して、対応するワード線ＷＬ（３２）
〜ＷＬ（６３）に活性化信号を出力する。ロウデコーダ
群ＲＤ₃₁は、上位アドレスデコード出力ＸＳ（３１）を
入力し、下位アドレスデコード出力ＸＳＰＰ（０）〜Ｘ
ＳＰＰ（３１）を入力して、対応するワード線ＷＬ（２
ⁿ−３２）〜ＷＬ（２ⁿ−１）に活性化信号を出力する。

【００３０】図２は、図１におけるロウデコーダ群をよ
り詳細に示すブロック図である。ロウデコーダ群ＲＤ₀
〜₃₁は、相互に同様の構成を備えているので、ここでは
ロウデコーダ群ＲＤ₀について説明する。ロウデコーダ
群ＲＤ₀は、ロウメインデコーダＲＭＤ₀〜ＲＭＤ₃₁と、
信号線２１及び２２を介して各ロウメインデコーダＲＭ
Ｄ₀〜ＲＭＤ₃₁に夫々接続されるロウサブデコーダ２０
とを備える。

【００３１】ロウサブデコーダ２０は、ブロック選択用
プリデコーダ１１から上位アドレスデコード出力ＸＳ
（０）が入力されると、信号線２１を介してサブデコー
ダ信号の非反転値ＸＢを、信号線２２を介してサブデコ
ーダ信号の反転値（以下、／ＸＢと記載する）を、対応
するロウメインデコーダＲＭＤ₀〜ＲＭＤ₃₁に夫々出力
する。各ロウメインデコーダＲＭＤ₀〜ＲＭＤ₃₁には、
夫々、下位アドレスデコード出力ＸＳＰＰ（０〜３１）
の内の対応する出力が入力される。これにより、各ロウ
メインデコーダＲＭＤ₀〜ＲＭＤ₃₁は、夫々、対応する
ワード線ＷＬ（０）〜ＷＬ（３１）に活性化信号を出力
する。

【００３２】図３は、ブロック選択用プリデコーダ１１
の一構成例を示す等価回路図である。以下の説明では、
不揮発性半導体記憶装置は４つのメモリブロックに分割
され、各メモリブロックは４つのワード線を有している
として説明する。図３において、上位アドレス信号線の
数ｍは２本であり、アドレス信号としてＡ（３）とＡ
（２）が入力される。ブロック選択用プリデコーダ１１
は、インバータ３５、３６と、ＡＮＤゲート３７、３８
と、ＯＲゲート２５〜２８と、ＡＮＤゲート３０〜３３
とを備える。ＡＮＤゲート３０〜３３は、２入力のＡＮ
Ｄ回路であり、入力信号線上における白丸が付いている
交点の信号が入力される。

【００３３】インバータ３５は、アドレス信号出力回路
１８からアドレス信号入力端子２４ａに入力された上位
アドレス信号Ａ（２）を反転してＯＲゲート２５の一方
の端子に与える。インバータ３６は、アドレス信号出力
回路１８からアドレス信号入力端子２４ｂに入力された
上位アドレス信号Ａ（３）を反転してＯＲゲート２７の
一方の端子に与える。ＯＲゲート２６、２８双方の一方
の端子には、上位アドレス信号Ａ（２）及びＡ（３）の
非反転値が夫々与えられる。

【００３４】ＡＮＤゲート３７は、モード信号出力回路
２３からのチップ全体選択信号ＣＰと、群選択信号出力
回路１９からのワード線群選択信号Ｂ２とを夫々入力
し、その出力である論理積をＯＲゲート２５、２６双方
の他方の端子に夫々与える。ＡＮＤゲート３８は、チッ
プ全体選択信号ＣＰとワード線群選択信号Ｂ４とを夫々
入力し、その出力である論理積をＯＲゲート２７、２８
双方の他方の端子に夫々与える。ここで、ワード線群選
択信号Ｂ２は、２つのブロックを選択するとき“Ｈ”に
なり、ワード線群選択信号Ｂ４は、４つのブロックを選
択するとき“Ｈ”になる。

【００３５】ＡＮＤゲート３０は、ＯＲゲート２６及び
２８双方から出力された論理和を夫々入力し、その論理
積を上位アドレスデコード出力ＸＳ（３）として出力す
る。ＡＮＤゲート３１は、ＯＲゲート２５及び２８双方
から出力された論理和を夫々入力し、その論理積を上位
アドレスデコード出力ＸＳ（２）として出力する。ＡＮ
Ｄゲート３２は、ＯＲゲート２６及び２７双方から出力
された論理和を夫々入力し、その論理積を上位アドレス
デコード出力ＸＳ（１）として出力する。ＡＮＤゲート
３３は、ＯＲゲート２５及び２７双方から出力された論
理和を夫々入力し、その論理積を上位アドレスデコード
出力ＸＳ（０）として出力する。

【００３６】ここで、ブロック選択しない場合のブロッ
ク選択用プリデコーダ１１の動作を、表１の真理値表を
参照して説明する。この真理値表は、チップ全体選択信
号ＣＰがLOW（Ｌ）の場合における各出力を示す。上位
アドレス信号Ａ（２）及びＡ（３）の双方がLOWのとき
には、ＯＲゲート２５〜２８の各出力は、順にHIGH
（Ｈ）、LOW、HIGH、LOWになり、被選択出力である上位
アドレスデコード出力ＸＳ（０）がHIGHになり、上位ア
ドレスデコード出力ＸＳ（１）〜ＸＳ（３）はLOWであ
る。上位アドレス信号Ａ（２）がHIGH且つ上位アドレス
信号Ａ（３）がLOWのときには、ＯＲゲート２５〜２８
の各出力は、順にLOW、HIGH、HIGH、LOWになり、被選択
出力である上位アドレスデコード出力ＸＳ（１）がHIGH
になり、上位アドレスデコード出力ＸＳ（０）、ＸＳ
（２）、ＸＳ（３）はLOWである。上位アドレス信号Ａ
（２）がLOW且つ上位アドレス信号Ａ（３）がHIGHのと
きには、ＯＲゲート２５〜２８の各出力は、順にHIGH、
LOW、LOW、HIGHになり、被選択出力である上位アドレス
デコード出力ＸＳ（２）がHIGHになる。上位アドレス信
号Ａ（２）及びＡ（３）の双方がHIGHのときには、ＯＲ
ゲート２５〜２８の各出力は、順にLOW、HIGH、LOW、HI
GHになり、被選択出力である上位アドレスデコード出力
ＸＳ（３）がHIGHになる。このように、上位アドレス信
号Ａ（３）、Ａ（２）に対応して、１つのデコード出力
ＸＳ（ｉ）が選択される。

【００３７】

【表１】

【００３８】次に、２つのブロックを同時に選択する場
合を説明する。表２の真理値表は、チップ全体選択信号
ＣＰがHIGH、且つ、ワード線群選択信号Ｂ２がHIGHの場
合における各出力を示す。上位アドレス信号Ａ（２）及
びＡ（３）の双方がLOWのときには、ＯＲゲート２５〜
２８の各出力は、順にHIGH、HIGH、HIGH、LOWになり、
被選択出力である上位アドレスデコード出力ＸＳ
（０）、ＸＳ（１）がHIGHになり、上位アドレスデコー
ド出力ＸＳ（２）、ＸＳ（３）がLOWになる。上位アド
レス信号Ａ（２）がHIGH且つ上位アドレス信号Ａ（３）
がLOWのときには、ＯＲゲート２５〜２８の各出力は、
順にHIGH、HIGH、HIGH、LOWになり、被選択出力である
上位アドレスデコード出力ＸＳ（０）、ＸＳ（１）がHI
GHになり、上位アドレスデコード出力ＸＳ（２）、ＸＳ
（３）はLOWになる。

【００３９】上位アドレス信号Ａ（２）がLOW且つ上位
アドレス信号Ａ（３）がHIGHのときには、ＯＲゲート２
５〜２８の各出力は、順にHIGH、HIGH、LOW、HIGHにな
り、被選択出力である上位アドレスデコード出力ＸＳ
（２）、ＸＳ（３）がHIGHになり、上位アドレスデコー
ド出力ＸＳ（０）、ＸＳ（１）はLOWになる。上位アド
レス信号Ａ（２）及びＡ（３）の双方がHIGHのときに
は、ＯＲゲート２５〜２８の各出力は、順にHIGH、HIG
H、LOW、HIGHになり、被選択出力である上位アドレスデ
コード出力ＸＳ（２）、ＸＳ（３）がLOWになり、上位
アドレスデコード出力ＸＳ（０）、ＸＳ（１）がHIGHに
なる。このように、ワード線群選択信号Ｂ２をHIGHとし
たとき、２つのブロックが同時に選択される。

【００４０】チップ全体選択信号ＣＰがHIGHで、ワード
線群選択信号Ｂ２がHIGHであると、ＯＲゲート２５、２
６の出力は、上位アドレス信号Ａ（２）の値によらず常
にHIGHになる。即ち、上位アドレス信号Ａ（２）がワー
ド線群選択信号Ｂ２によってマスクされ、デコード回路
の出力は上位アドレス信号Ａ（３）の値によって決ま
る。

【００４１】

【表２】

【００４２】次に、４つのブロックを同時に選択する場
合の動作を説明する。表３の真理値表は、チップ全体選
択信号ＣＰがHIGH、ワード線群選択信号Ｂ２がHIGH、且
つ、ワード線群選択信号Ｂ４がHIGHの場合における各出
力を示す。表３においては、上位アドレス信号Ａ
（３）、Ａ（２）が如何なる状態であっても、上位アド
レスデコード出力ＸＳ（０）〜ＸＳ（３）の全てが選択
される。

【００４３】上位アドレス信号Ａ（２）、Ａ（３）の双
方がLOWのときには、ＯＲゲート２５〜２８の各出力は
全てHIGHになり、被選択出力である上位アドレスデコー
ド出力ＸＳ（０）〜ＸＳ（３）がHIGHになる。上位アド
レス信号Ａ（２）がHIGH且つ上位アドレス信号Ａ（３）
がLOWのときには、ＯＲゲート２５〜２８の各出力は全
てHIGHになり、被選択出力である上位アドレスデコード
出力ＸＳ（０）〜ＸＳ（３）がHIGHになる。上位アドレ
ス信号Ａ（２）がLOW且つ上位アドレス信号Ａ（３）がH
IGHのときには、ＯＲゲート２５〜２８の各出力は全てH
IGHになり、被選択出力である上位アドレスデコード出
力ＸＳ（０）〜ＸＳ（３）がHIGHになる。上位アドレス
信号Ａ（２）及びＡ（３）の双方がHIGHのときには、Ｏ
Ｒゲート２５〜２８の各出力は全てHIGHになり、被選択
出力である上位アドレスデコード出力ＸＳ（０）〜ＸＳ
（３）がHIGHになる。

【００４４】チップ全体選択信号ＣＰがHIGHで、ワード
線群選択信号Ｂ４がHIGHであると、ＯＲゲート２５〜２
８の出力は、上位アドレス信号Ａ（２）、Ａ（３）の値
によらず常にHIGHになる。即ち、上位アドレス信号Ａ
（２）、Ａ（３）がワード線群選択信号Ｂ４によってマ
スクされ、デコード回路の出力は全てHIGHになる。

【００４５】

【表３】

【００４６】図４は、ブロック内選択用プリデコーダ１
２の構成を詳細に示す等価回路図である。不揮発性半導
体記憶装置の各メモリブロックは、４つのワード線を有
しているとして説明する。図４では、上位アドレス信号
線の数ｍは２本であり、下位アドレス信号としてＡ
（１）とＡ（０）が入力される。ブロック内選択用プリ
デコーダ１２は、インバータ４９、５０と、ＯＲゲート
４０〜４３と、ＡＮＤゲート４５〜４８と、デコード電
圧切換え回路５１〜５４とを備える。

【００４７】インバータ４９は、アドレス信号出力回路
１８からアドレス信号入力端子５５ａを介して入力され
た下位アドレス信号Ａ（０）を反転してＯＲゲート４０
の一方の端子に与える。インバータ５０は、アドレス信
号出力回路１８からアドレス信号入力端子５５ｂを介し
て入力された下位アドレス信号Ａ（１）をＯＲゲート４
２の一方の端子に与える。ＯＲゲート４１、４３双方の
一方の端子には、下位アドレス信号Ａ（０）及びＡ
（１）の非反転値が夫々与えられる。ＯＲゲート４０〜
４３の他方の端子には、モード信号出力回路２３からの
チップ全体選択信号ＣＰが夫々与えられる。

【００４８】ＡＮＤゲート４５は、ＯＲゲート４１及び
４３双方から出力される論理和を夫々入力し、その論理
積をデコード電圧切換え回路５１に出力する。ＡＮＤゲ
ート４６は、ＯＲゲート４０及び４３双方から出力され
る論理和を夫々入力し、その論理積をデコード電圧切換
え回路５２に出力する。ＡＮＤゲート４７は、ＯＲゲー
ト４１及び４２双方から出力される論理和を夫々入力
し、その論理積をデコード電圧切換え回路５３に出力す
る。ＡＮＤゲート４８は、ＯＲゲート４０及び４２双方
から出力される論理和を夫々入力し、その論理積をデコ
ード電圧切換え回路５４に出力する。

【００４９】チップ全体選択信号ＣＰがLOWのとき、ブ
ロック内選択用プリデコーダ１２は通常のアドレスデコ
ード動作を行う。即ち、下位アドレス信号Ａ（１）、Ａ
（０）で特定される１つの下位アドレスデコード出力Ｘ
ＳＰＰ（ｉ）がHIGHになり、他の３本の信号線がLOWに
なる。チップ全体選択信号ＣＰがHIGHのとき、ブロック
内選択用プリデコーダ１２は通常のアドレスデコード動
作を行う。即ち、下位アドレス信号Ａ（１）、Ａ（０）
の値によらず、下位アドレスデコード出力ＸＳＰＰ
（０）〜ＸＳＰＰ（３）は全てHIGHになる。このため、
チップ全体選択信号ＣＰをHIGHにすることで、１つのブ
ロック内のワード線を全て選択することができる。

【００５０】図５は、デコード電圧切換え回路を示す等
価回路図である。デコード電圧切換え回路５１〜５４
は、相互に同様の構成を有するので、ここではデコード
電圧切換え回路５１に関して説明する。

【００５１】デコード電圧切換え回路５１は、端子６４
に入力される０Ｖ〜ＶＤＤの信号を、読出し／書込み／
消去の各動作モードに応じて、−９Ｖ〜＋１２Ｖの電圧
に変換する回路である。デコード電圧切換え回路５１
は、高耐圧のＰチャネル型ＭＯＳトランジスタ（以下、
PMOSトランジスタと略称する）Ｐ１０〜Ｐ１３と、高耐
圧のＮチャネル型ＭＯＳトランジスタ（以下、NMOSトラ
ンジスタと略称する）Ｎ１０〜Ｎ１３とを備える。PMOS
トランジスタＰ１０及びNMOSトランジスタＮ１０双方の
ドレインが相互に接続されて、後段のPMOSトランジスタ
Ｐ１２のゲートへの出力を成している。PMOSトランジス
タＰ１０は、バックゲートがソースに接続され、NMOSト
ランジスタＮ１０は、バックゲートがソースに接続され
る。PMOSトランジスタＰ１１及びNMOSトランジスタＮ１
１双方のドレインが相互に接続されて、後段のPMOSトラ
ンジスタＰ１３のゲートへの出力に成している。PMOSト
ランジスタＰ１１は、バックゲートがソースに接続さ
れ、NMOSトランジスタＮ１１は、バックゲートがソース
に接続される。

【００５２】PMOSトランジスタＰ１０のゲートが、PMOS
トランジスタＰ１１及びNMOSトランジスタＮ１１の接続
点に共通接続され、PMOSトランジスタＰ１１のゲート
が、PMOSトランジスタＰ１０及びNMOSトランジスタＮ１
０の接続点に共通接続される。PMOSトランジスタＰ１０
及びＰ１１のソースが、信号線ＶＰＷに夫々接続され、
NMOSトランジスタＮ１０及びＮ１１のソースが、夫々接
地される。入力端子６４から入力されるＡＮＤゲート４
５（図４）の出力は、インバータ５８で反転されてNMOS
トランジスタＮ１０のゲートに与えられ、NMOSトランジ
スタＮ１１のゲートには非反転で与えられる。

【００５３】また、PMOSトランジスタＰ１２及びNMOSト
ランジスタＮ１２双方のドレインが相互に接続されて、
NMOSトランジスタＮ１３のゲートへの出力を成してい
る。PMOSトランジスタＰ１３及びNMOSトランジスタＮ１
３双方のドレインが相互に接続されて、NMOSトランジス
タＮ１２のゲートへの出力を成すと共に、下位アドレス
デコード出力ＸＳＰＰ（３）の出力を成している。PMOS
トランジスタＰ１２は、ソースが高耐圧Pchウエル電位
ＶＰＷに接続され、バックゲートがソースに接続され
る。NMOSトランジスタＮ１２は、ソースが高耐圧Nchウ
エル電位ＶＮＷに接続され、バックゲートがソースに接
続される。PMOSトランジスタＰ１３は、ソースが高耐圧
Pchウエル電位ＶＰＷに接続され、バックゲートがソー
スに接続される。NMOSトランジスタＮ１３は、ソースが
高耐圧Nchウエル電位ＶＮＷに接続され、バックゲート
がソースに接続される。

【００５４】図６は、書込みモード、消去モード及び読
出しモードにおける電圧配置を示す表である。この表を
参照して、上記デコード電圧切換え回路５１の動作を説
明する。

【００５５】デコード電圧切換え回路５１では、例え
ば、書込みモードでPMOSトランジスタＰ１０〜Ｐ１３の
各ソースに高耐圧Pchウエル電位ＶＰＷとしてＶＤＤ
（例えば３Ｖ）が供給され、且つ、NMOSトランジスタＮ
１２及びＮ１３の各ソースに高耐圧Nchウエル電位ＶＮ
Ｗとして−９Ｖが供給される。この状態で、ＡＮＤゲー
ト４５から非選択信号としてLOWが入力されると、NMOS
トランジスタＮ１０のゲートにHIGHが印加され、且つ、
NMOSトランジスタＮ１１のゲートにLOW信号が印加され
る。これにより、PMOSトランジスタＰ１０がそのゲート
にLOW信号が印加されてオンとなり、同時に、NMOSトラ
ンジスタＮ１０がそのゲートにHIGH信号が印加されてオ
ンとなるので、電流路にＶＤＤが供給され、このＶＤＤ
が後段のPMOSトランジスタＰ１２のゲートに印加され
る。このとき、PMOSトランジスタＰ１３のゲートにはLO
Wが印加される。従って、PMOSトランジスタＰ１２がオ
フ、PMOSトランジスタＰ１３がオンとなり、高耐圧Pch
ウエル電位ＶＰＷとしてのＶＤＤが下位アドレスデコー
ド出力ＸＳＰＰとして出力される。

【００５６】一方、ＡＮＤゲート４５から選択信号とし
てHIGHが入力されると、NMOSトランジスタＮ１１のゲー
トにHIGH信号が印加され、且つ、NMOSトランジスタＮ１
０のゲートにLOW信号が印加される。これにより、PMOS
トランジスタＰ１１がそのゲートにLOW信号が印加され
てオンとなり、同時に、NMOSトランジスタＮ１１がその
ゲートにHIGH信号が印加されてオンとなるので、電流路
にＶＤＤが供給され、このＶＤＤが後段のPMOSトランジ
スタＰ１３のゲートに印加される。このとき、PMOSトラ
ンジスタＰ１２のゲートにはLOWが印加される。従っ
て、PMOSトランジスタＰ１３がオフ、PMOSトランジスタ
Ｐ１２がオンとなるため、高耐圧Pchウエル電位ＶＰＷ
としてのＶＤＤがゲートに印加されてNMOSトランジスタ
Ｎ１３がオンとなり、高耐圧Nchウエル電位ＶＮＷとし
ての−９Ｖが下位アドレスデコード出力ＸＳＰＰとして
出力される。

【００５７】図６の表における電圧は、選択／非選択と
して記載されており、消去モードでは、ワード線ＷＬへ
の活性化信号は選択時に１２Ｖ、非選択時に０になり、
下位アドレスデコード出力ＸＳＰＰは選択時に１２Ｖに
なり、アドレス信号の非反転値は選択時に１２Ｖ、非選
択時に０Ｖになる。また、アドレス信号の反転値は選択
時に０Ｖ、非選択時に１２Ｖになり、高耐圧Pchウエル
電位ＶＰＷは選択時に１２Ｖになり、高耐圧Nchウエル
電位ＶＮＷは選択時に０Ｖになり、上位アドレスデコー
ド出力ＸＳは選択時にＶＤＤになり、非選択時に０Ｖに
なる。一方、読出しモードでは、ワード線ＷＬへの活性
化信号は選択時にＶＤＤ、非選択時に０になり、下位ア
ドレスデコード出力ＸＳＰＰは選択時にＶＤＤ、非選択
時に０Ｖになり、アドレス信号の非反転値は選択時にＶ
ＤＤ、非選択時に０Ｖになる。また、アドレス信号の反
転値は選択時に０Ｖ、非選択時にＶＤＤになり、高耐圧
Pchウエル電位ＶＰＷは選択時にＶＤＤになり、高耐圧N
chウエル電位ＶＮＷは選択時に０Ｖになり、上位アドレ
スデコード出力ＸＳは選択時にＶＤＤになり、非選択時
に０Ｖになる。

【００５８】図７は、図２で説明したロウメインデコー
ダを示す等価回路図である。ロウメインデコーダＲＭＤ
₀〜ＲＭＤ₃₁は、相互に同様の構成を有するので、ここ
ではロウメインデコーダＲＭＤ₀に関して説明する。

【００５９】ロウメインデコーダＲＭＤ₀は、高耐圧のP
MOSトランジスタＰ１と、高耐圧のNMOSトランジスタＮ
１及びＮ２とを備える。PMOSトランジスタＰ１及びNMOS
トランジスタＮ２双方のドレインが、NMOSトランジスタ
Ｎ１のソースと共通接続されて、ワード線ＷＬ（０）へ
の出力を成している。PMOSトランジスタＰ１のソース
が、下位アドレスデコード出力ＸＳＰＰ（０）に接続さ
れ、NMOSトランジスタＮ２のソースが接地されている。
トランジスタＰ１及びＮ２双方のゲートには、サブデコ
ーダ出力の反転値である／ＸＢが入力される。

【００６０】PMOSトランジスタＰ１のバックゲートには
高耐圧Pchウエル電位ＶＰＷが、NMOSトランジスタＮ２
のバックゲートには高耐圧Nchウエル電位ＶＮＷが夫々
接続される。NMOSトランジスタＮ１は、ドレインが下位
アドレスデコード出力ＸＳＰＰ（０）に接続され、ゲー
トがサブデコーダ出力の非反転値ＸＢに接続され、バッ
クゲートが高耐圧Nchウエル電位ＶＮＷに接続される。

【００６１】ここで、前述の図６の表を参照して、ロウ
メインデコーダＲＭＤ₀の動作を説明する。例えば、書
込みモードでは、PMOSトランジスタＰ１のソース及びNM
OSトランジスタＮ１のドレインに下位アドレスデコード
出力ＸＳＰＰ（０）が夫々供給され、PMOSトランジスタ
Ｐ１のバックゲートに高耐圧Pchウエル電位ＶＰＷとし
てＶＤＤが供給される。更に、NMOSトランジスタＮ１の
バックゲートに高耐圧Nchウエル電位ＶＮＷとして−９
Ｖが供給される。この状態で、選択信号ＶＤＤがサブデ
コーダ出力の反転値／ＸＢとしてPMOSトランジスタＰ１
のゲートに印加され、且つ、選択信号−９Ｖが非反転値
ＸＢとしてNMOSトランジスタＮ１のゲートに印加される
と、NMOSトランジスタＮ１がオンとなり、且つ、PMOSト
ランジスタＰ１がオン、NMOSトランジスタＮ２がオフと
なる。これにより、選択信号として−９Ｖがワード線Ｗ
Ｌに出力される。

【００６２】図８は、図２で説明したロウサブデコーダ
を示す等価回路図である。ロウサブデコーダ２０は、高
耐圧のPMOSトランジスタＰ５〜Ｐ８と、高耐圧のNMOSト
ランジスタＮ５〜Ｎ８とを備える。PMOSトランジスタＰ
５及びNMOSトランジスタＮ５双方のドレインが相互に接
続されて、後段のPMOSトランジスタＰ７のゲートへの出
力を成している。PMOSトランジスタＰ５は、バックゲー
トがソースに接続され、NMOSトランジスタＮ５は、バッ
クゲートがソースに接続される。PMOSトランジスタＰ６
及びNMOSトランジスタＮ６双方のドレインが相互に接続
されて、後段のPMOSトランジスタＰ８のゲートへの出力
を成している。PMOSトランジスタＰ６は、バックゲート
がソースに接続され、NMOSトランジスタＮ６は、バック
ゲートがソースに接続される。

【００６３】PMOSトランジスタＰ５のゲートが、PMOSト
ランジスタＰ６及びNMOSトランジスタＮ６の接続点に共
通接続され、PMOSトランジスタＰ６のゲートが、PMOSト
ランジスタＰ５及びNMOSトランジスタＮ５の接続点に共
通接続される。PMOSトランジスタＰ５及びＰ６のソース
が信号線ＶＰＷに夫々接続され、NMOSトランジスタＮ５
及びＮ６のソースが夫々接地される。ブロック選択用プ
リデコーダ１１からの上位アドレスデコード出力ＸＳ
（０）は、インバータ５５で反転されてNMOSトランジス
タＮ５のゲートに入力され、また、NMOSトランジスタＮ
６のゲートには、インバータ５５による反転信号がイン
バータ５６で更に反転されて入力される。

【００６４】PMOSトランジスタＰ７及びNMOSトランジス
タＮ７双方のドレインが接続されて、反転値／ＸＢの出
力を成している。PMOSトランジスタＰ８及びNMOSトラン
ジスタＮ８双方のドレインが接続されて、非反転値ＸＢ
の出力を成している。PMOSトランジスタＰ７は、ソース
が高耐圧Pchウエル電位ＶＰＷに接続され、バックゲー
トがソースに接続される。NMOSトランジスタＮ７は、ソ
ースが高耐圧Nchウエル電位ＶＮＷに接続され、バック
ゲートがソースに接続される。PMOSトランジスタＰ８
は、ソースが高耐圧Pchウエル電位ＶＰＷに接続され、
バックゲートがソースに接続される。NMOSトランジスタ
Ｎ８は、ソースが高耐圧Nchウエル電位ＶＮＷに接続さ
れ、バックゲートがソースに接続される。

【００６５】ここで、図６の表を参照して、ロウサブデ
コーダ２０の動作を説明する。ロウサブデコーダ２０で
は、例えば書込みモードにおいて、PMOSトランジスタＰ
５〜Ｐ８の各ソースに高耐圧Pchウエル電位ＶＰＷとし
てＶＤＤが供給され、且つ、NMOSトランジスタＮ７及び
Ｎ８の各ソースに高耐圧Nchウエル電位ＶＮＷとして−
９Ｖが供給される。この状態で、上位アドレスデコード
出力ＸＳ（３１）として非選択信号のLOW（０Ｖ）が入
力されると、NMOSトランジスタＮ５のゲートにHIGHが印
加され、且つ、NMOSトランジスタＮ６のゲートにLOW信
号が印加される。これにより、PMOSトランジスタＰ５が
そのゲートにLOW信号が印加されてオンとなり、同時
に、NMOSトランジスタＮ５がそのゲートにHIGH信号が印
加されてオンとなるので、電流路にＶＤＤが供給され、
このＶＤＤが後段のPMOSトランジスタＰ７のゲートに印
加される。このとき、PMOSトランジスタＰ８のゲートに
はLOWが印加される。従って、PMOSトランジスタＰ７が
オフ、PMOSトランジスタＰ８がオンとなるため、高耐圧
Pchウエル電位ＶＰＷとしてのＶＤＤが信号ＸＢとして
出力される。このとき、サブデコーダ出力の反転値であ
る／ＸＢとして−９Ｖが出力される。

【００６６】一方、上位アドレスデコード出力ＸＳ（３
１）として選択信号のHIGH（ＶＤＤ）が入力されると、
NMOSトランジスタＮ６のゲートにHIGH信号が印加され、
且つ、NMOSトランジスタＮ５のゲートにLOW信号が印加
される。これにより、PMOSトランジスタＰ６がそのゲー
トにLOW信号が印加されてオンとなり、同時に、NMOSト
ランジスタＮ６がそのゲートにHIGH信号が印加されてオ
ンとなるので、電流路にＶＤＤが供給され、このＶＤＤ
が後段のPMOSトランジスタＰ８のゲートに印加される。
このとき、PMOSトランジスタＰ７のゲートにはLOWが印
加される。従って、PMOSトランジスタＰ８がオフ、PMOS
トランジスタＰ７がオンとなるため、高耐圧Pchウエル
電位ＶＰＷとしてのＶＤＤがゲートに印加されてNMOSト
ランジスタＮ８がオンとなり、高耐圧Nchウエル電位Ｖ
ＮＷとしての−９Ｖがサブデコーダ出力の非反転値ＸＢ
に出力される。このとき、反転値／ＸＢとしてはＶＤＤ
が出力される。

【００６７】ここで、上記構成を有する不揮発性半導体
記憶装置の動作を説明する。図９は、チップ全体選択信
号ＣＰがHIGHの場合のブロック選択時における各端子の
状態を示す表である。この表では、ワード線群選択信号
をＢ２、Ｂ４、Ｂ８、Ｂ１６及びＢ３２として示し、ま
た、上位アドレス信号をＡ（５）〜Ａ（９）まで示して
いる。表におけるＬは０Ｖ、ＨはＶＤＤ、Ａはアクティ
ブ、Ｎノンアクティブを示す。

【００６８】すなわち、書込み又は消去時に、ブロック
選択用プリデコーダ１１は、チップ全体選択信号ＣＰと
してLOWが入力される場合には、群選択信号出力回路１
９からワード線群選択信号Ｂ２〜Ｂ３２が入力されても
動作しない。この状態で、ブロック選択用プリデコーダ
１１にアドレス信号出力回路１８から上位アドレス信号
が入力されると、上位アドレスデコード出力ＸＳ（０）
〜ＸＳ（３１）の内のいずれか１つが選択状態になる。
更に、ブロック内選択用プリデコーダ１２にアドレス信
号出力回路１８から下位アドレス信号が入力されると、
下位アドレスデコード出力ＸＳＰＰ（０）〜ＸＳＰＰ
（３１）の内のいずれか１つが選択状態になる。このと
き、上位アドレスデコード出力ＸＳと下位アドレスデコ
ード出力ＸＳＰＰとによって同時に選択されたワード線
ＷＬのみが選択状態になる。

【００６９】一方、チップ全体選択信号ＣＰとしてHIGH
が入力される場合に、例えば、ワード線群選択信号Ｂ２
のみにHIGHが入力されると、アドレス信号Ａ（５）がノ
ンアクティブ状態になり且つ他のアドレス信号Ａ（６）
〜Ａ（９）がアクティブ状態になる。これにより、アド
レス信号Ａ（５）が入力されるＯＲゲートが常に被選択
状態になり、これに連続するいずれか２つのＯＲゲート
が他のアドレス信号Ａ（６）〜Ａ（９）によって選択さ
れる。

【００７０】或いは、上記に代えて、チップ全体選択信
号ＣＰとしてHIGHが入力される場合に、例えば、ワード
線群選択信号Ｂ２及びＢ４にHIGHが入力されると、アド
レス信号Ａ（５）及びＡ（６）がノンアクティブ状態に
なり且つ他のアドレス信号Ａ（７）〜Ａ（９）がアクテ
ィブ状態になる。これにより、アドレス信号Ａ（５）及
びＡ（６）が入力されるＯＲゲートが常に被選択状態に
なり、これらに連続するいずれか４つのＯＲゲートが他
のアドレス信号Ａ（７）〜Ａ（９）によって選択され
る。

【００７１】一方、読出し時では、ブロック選択用プリ
デコーダ１１にチップ全体選択信号ＣＰとしてLOWが入
力される。この状態で、ブロック選択用プリデコーダ１
１に上位アドレス信号が入力されると、上位アドレスデ
コード出力ＸＳ（０）〜ＸＳ（３１）の内のいずれか１
つが選択状態になる。更に、ブロック内選択用プリデコ
ーダ１２に下位アドレス信号が入力されると、下位アド
レスデコード出力ＸＳＰＰ（０）〜ＸＳＰＰ（３１）の
内のいずれか１つが選択状態になる。このとき、上位ア
ドレスデコード出力ＸＳと下位アドレスデコード出力Ｘ
ＳＰＰとによって同時に選択されたワード線ＷＬのみが
選択状態になる。

【００７２】図１０は、図４で説明したブロック内選択
用プリデコーダ１２の構成を一部変更した第２実施形態
例を示す等価回路図である。ブロック内選択用プリデコ
ーダ６０は、ブロック内選択用プリデコーダ１２と同様
に、インバータ４９、５０と、ＯＲゲート４０〜４３
と、ＡＮＤゲート４５〜４８と、デコード電圧切換え回
路５１〜５４とを備える。

【００７３】ブロック内選択用プリデコーダ１２では、
ＯＲゲート４０は、インバータ４９で反転された下位ア
ドレス信号Ａ（０）を一方の入力とし、ＯＲゲート４１
は、非反転の下位アドレス信号Ａ（０）を一方の入力と
する。また、ＯＲゲート４２は、インバータ５０で反転
された下位アドレス信号Ａ（１）を一方の入力とし、Ｏ
Ｒゲート４３は、非反転の下位アドレス信号Ａ（１）を
一方の入力とする。ＯＲゲート４０及び４１は夫々、チ
ップ全体選択信号ＣＰと、インバータ６２で反転された
チェッカーモード信号ＣＫとをＡＮＤゲート６１で論理
演算した論理積を他方の入力とする。ＯＲゲート４２及
び４３は夫々、チップ全体選択信号ＣＰを他方の入力と
する。

【００７４】本実施形態例におけるブロック内選択用プ
リデコーダ６０の動作を、以下に示す真理値表を参照し
て説明する。このブロック内選択用プリデコーダ６０を
用いると、通常選択モード、チェッカー選択モード、及
び全一括選択モードが実現できる。全一括選択モードで
は、後述の選択信号ＯＤＤの出力により奇数番目のワー
ド線を一括選択し、後述の選択信号ＥＶＥＮの出力によ
り偶数番目のワード線を一括選択することができる。

【００７５】真理値表４は、通常選択モードで、チップ
全体選択信号ＣＰ及びチェッカーモード信号ＣＫ双方が
LOWの場合、又は、チップ全体選択信号ＣＰがLOW且つチ
ェッカーモード信号ＣＫがHIGHの場合における各出力を
示す。

【００７６】下位アドレス信号Ａ（０）及びＡ（１）の
双方がLOWのときには、ＯＲゲート４０〜４３の各出力
は、順にHIGH、LOW、HIGH、LOWになり、被選択出力であ
る下位アドレスデコード出力ＸＳＰＰ（０）がHIGHにな
り、他はLOWになる。下位アドレス信号Ａ（０）がHIGH
且つ下位アドレス信号Ａ（１）がLOWのときには、ＯＲ
ゲート４０〜４３の各出力は、順にLOW、HIGH、HIGH、L
OWになり、被選択出力である下位アドレスデコード出力
ＸＳＰＰ（２）がHIGHになり、他はLOWになる。下位ア
ドレス信号Ａ（０）がLOW且つ下位アドレス信号Ａ
（１）がHIGHのときには、ＯＲゲート４０〜４３の各出
力は、順にHIGH、LOW、LOW、HIGHになり、被選択出力で
ある下位アドレスデコード出力ＸＳＰＰ（２）がHIGHに
なり、他はLOWになる。下位アドレス信号Ａ（０）及び
Ａ（１）の双方がHIGHのときには、ＯＲゲート４０〜４
３の各出力は、順にLOW、HIGH、LOW、HIGHになり、被選
択出力である下位アドレスデコード出力ＸＳＰＰ（３）
がHIGHになり、他はLOWになる。

【００７７】すなわち、通常選択モードでは、チップ全
体選択信号ＣＰとしてLOW、チェッカーモード信号ＣＫ
としてLOWが夫々入力された場合、或いは、チップ全体
選択信号ＣＰとしてLOW、チェッカーモード信号ＣＫと
してHIGHが夫々入力された場合に、下位アドレス信号の
入力状態によって、下位アドレスデコード出力ＸＳＰＰ
（０）〜ＸＳＰＰ（３）の内のいずれか１本が選択状態
になる。

【００７８】

【表４】

【００７９】表５の真理値表は、チェッカー選択モード
で、チップ全体選択信号ＣＰ及びチェッカーモード信号
ＣＫ双方がHIGHの場合における各出力を示す。下位アド
レス信号Ａ（０）及びＡ（１）の双方がLOWのときに
は、ＯＲゲート４０〜４３の各出力は、順にHIGH、LO
W、HIGH、HIGHになり、奇数番目のワード線ＷＬ全ての
選択信号ＯＤＤが被選択出力として出力される。下位ア
ドレス信号Ａ（０）がHIGH且つ下位アドレス信号Ａ
（１）がLOWのときには、ＯＲゲート４０〜４３の各出
力は、順にLOW、HIGH、HIGH、HIGHになり、偶数番目の
ワード線ＷＬ全ての選択信号ＥＶＥＮが被選択出力とし
て出力される。下位アドレス信号Ａ（０）がLOW且つ下
位アドレス信号Ａ（１）がHIGHのときには、ＯＲゲート
４０〜４３の各出力は、順にHIGH、LOW、HIGH、HIGHに
なり、選択信号ＯＤＤが被選択出力として出力される。
下位アドレス信号Ａ（０）及びＡ（１）の双方がHIGHの
ときには、ＯＲゲート４０〜４３の各出力は、順にLO
W、HIGH、HIGH、HIGHになり、選択信号ＥＶＥＮが被選
択出力として出力される。

【００８０】すなわち、チェッカー選択モードでは、チ
ップ全体選択信号ＣＰとしてHIGH、チェッカーモード信
号ＣＫとしてHIGHが夫々入力された場合に、ノンアクテ
ィブ状態になったアドレス信号が入力されるＯＲゲート
は全て選択状態になる。この状態で、例えば、下位アド
レス信号Ａ（０）としてLOWが入力されると、奇数番目
のワード線ＷＬが一括して選択され、下位アドレス信号
Ａ（０）としてHIGHが入力されると、偶数番目のワード
線ＷＬが一括して選択される。更に、モード信号出力回
路２３からブロック選択用プリデコーダ１１にチップ全
体選択信号ＣＰとしてHIGHを入力すると、複数のロウデ
コーダ群における奇数又は偶数番目のワード線ＷＬを一
括して選択することが可能になる。

【００８１】

【表５】

【００８２】表６の真理値表は、全一括選択モードで、
チップ全体選択信号ＣＰがHIGH且つチェッカーモード信
号ＣＫがLOWの場合における各出力を示す。下位アドレ
ス信号Ａ（０）及びＡ（１）の双方がLOWのときには、
ＯＲゲート４０〜４３の各出力が全てHIGHになり、被選
択出力である下位アドレスデコード出力ＸＳＰＰ（０）
〜ＸＳＰＰ（３）がHIGHになる。下位アドレス信号Ａ
（０）がHIGH且つ下位アドレス信号Ａ（１）がLOWのと
きには、ＯＲゲート４０〜４３の各出力が全てHIGHにな
り、被選択出力である下位アドレスデコード出力ＸＳＰ
Ｐ（０）〜ＸＳＰＰ（３）がHIGHになる。下位アドレス
信号Ａ（０）がLOW且つ下位アドレス信号Ａ（１）がHIG
Hのときには、ＯＲゲート４０〜４３の各出力が全てHIG
Hになり、被選択出力である下位アドレスデコード出力
ＸＳＰＰ（０）〜ＸＳＰＰ（３）がHIGHになる。下位ア
ドレス信号Ａ（０）及びＡ（１）の双方がHIGHのときに
は、ＯＲゲート４０〜４３の各出力が全てHIGHになり、
被選択出力である下位アドレスデコード出力ＸＳＰＰ
（０）〜ＸＳＰＰ（３）がHIGHになる。このように、被
選択出力である下位アドレスデコード出力は、アドレス
によらず全てHIGHになる。

【００８３】

【表６】

【００８４】図１１は、図４のブロック内選択用プリデ
コーダ１２の構成を一部変更した第３実施形態例を示す
等価回路図である。ブロック内選択用プリデコーダ６３
は、後述のワード線一括選択機能を備えており、ブロッ
ク内選択用プリデコーダ１２と同様に、インバータ４
９、５０と、ＯＲゲート４０〜４３と、ＡＮＤゲート４
５〜４８と、デコード電圧切換え回路５１〜５４とを備
える。

【００８５】ブロック内選択用プリデコーダ６３では、
ＯＲゲート４０〜４３が、ＡＮＤゲート４５〜４８とデ
コード電圧切換え回路５１〜５４との間に配設される。
この構成により、ＡＮＤゲート４５は、下位アドレス信
号Ａ（０）とＡ（１）との論理積をＯＲゲート４０の一
方の端子に与え、ＡＮＤゲート４６は、インバータ４９
で反転された下位アドレス信号Ａ（０）と、下位アドレ
ス信号Ａ（１）との論理積をＯＲゲート４１の一方の端
子に与える。ＡＮＤゲート４７は、下位アドレス信号Ａ
（０）と、インバータ５０で反転された下位アドレス信
号Ａ（１）との論理積をＯＲゲート４２の一方の端子に
与え、ＡＮＤゲート４８は、インバータ４９で反転され
た下位アドレス信号Ａ（０）と、インバータ５０で反転
されたＡ（１）との論理積をＯＲゲート４３の一方の端
子に与える。各ＯＲゲート４０〜４３の他方の端子に
は、チップ全体選択信号ＣＰが夫々与えられる。

【００８６】本実施形態例におけるブロック内選択用プ
リデコーダ６３の動作を、以下に示す真理値表を参照し
て説明する。まず、通常動作時における動作を説明す
る。真理値表７は、チップ全体選択信号ＣＰがLOWの場
合における各出力を示す。

【００８７】下位アドレス信号Ａ（０）、Ａ（１）の双
方がLOWのときには、インバータ４９、５０の出力がHIG
Hになり、ＡＮＤゲート４８がHIGHを出力し、デコード
電圧切換え回路５４が、被選択出力である下位アドレス
デコード出力ＸＳＰＰ（０）をHIGHにする。このとき、
他の下位アドレスデコード出力ＸＳＰＰはLOWになる。
下位アドレス信号Ａ（０）がHIGH且つ下位アドレス信号
Ａ（１）がLOWのときには、インバータ４９の出力がLO
W、インバータ５０の出力がHIGHになり、ＡＮＤゲート
４７がHIGHを出力し、デコード電圧切換え回路５３が、
被選択出力である下位アドレスデコード出力ＸＳＰＰ
（１）をHIGHにする。このとき、他の下位アドレスデコ
ード出力ＸＳＰＰはLOWになる。

【００８８】下位アドレス信号Ａ（０）がLOW且つ下位
アドレス信号Ａ（１）がHIGHのときには、インバータ４
９の出力がHIGH、インバータ５０の出力がLOWになり、
ＡＮＤゲート４６がHIGHを出力し、デコード電圧切換え
回路５２が、被選択出力である下位アドレスデコード出
力ＸＳＰＰ（２）をHIGHにする。このとき、他の下位ア
ドレスデコード出力ＸＳＰＰはLOWになる。下位アドレ
ス信号Ａ（０）、Ａ（１）双方がHIGHのときには、イン
バータ４９、５０の出力がLOWになり、ＡＮＤゲート４
５がHIGHを出力し、デコード電圧切換え回路５１が、被
選択出力である下位アドレスデコード出力ＸＳＰＰ
（３）をHIGHにする。このとき、他の下位アドレスデコ
ード出力ＸＳＰＰはLOWになる。

【００８９】

【表７】

【００９０】チップ全体選択信号ＣＰがHIGHのときに
は、下位アドレス信号Ａ（０）、Ａ（１）に拘わらず、
下位アドレスデコード出力ＸＳＰＰ（０）〜ＸＳＰＰ
（３）は全てHIGHになり、全てのワード線を一括して選
択することができる。以上のように、本実施形態例にお
けるブロック内選択用プリデコーダ６３によると、チッ
プ全体選択信号ＣＰとしてLOWが入力された状態では、
下位アドレス信号の入力状態によって、下位アドレスデ
コード出力ＸＳＰＰのいずれか１本が選択状態になる。
更に、チップ全体選択信号ＣＰとしてHIGHが入力された
ときには、下位アドレス信号の入力状態により、ＡＮＤ
ゲートの出力までは下位アドレスデコード出力ＸＳＰＰ
のいずれか１本が選択状態になっているが、その先に位
置する各ＯＲゲートにチップ全体選択信号ＣＰが入力さ
れるので、各ＯＲゲートの出力は強制的に全てHIGHにな
り、下位アドレスデコード出力ＸＳＰＰは全て選択状態
になる。

【００９１】本発明の不揮発性半導体記憶装置による
と、アドレスデコーダにブロック選択用プリデコーダ１
１を設けたので、電源電圧で動作する論理素子で回路を
構成することができ、ソース・ドレイン間の耐圧が低く
チャネル長が短いトランジスタを用いて、チップ面積を
小さくすることができる。また、書込み又は消去を一括
に行うべきブロックを予め保持する必要がなく、アドレ
スを変化させるだけで、処理すべきブロックの選択を実
行できる。従って、特別な外部入力端子等を備えること
なく、複数ブロックの一括書込み又は一括消去に要する
時間を短縮できる。一括書込み又は一括消去の対象とな
るブロック数の設定は、モードの設定時に１回のみ行え
ばよく、不要なプログラムシーケンスを削減し、所要時
間を短縮することができる。

【００９２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の不揮発性半導体記憶装置
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した不揮発性
半導体記憶装置も、本発明の範囲に含まれる。

【００９３】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によると、特別な構成を増加することな
く、一括書込みや一括消去に要する時間を短縮すること
ができると共に、チップ面積を小さくすることが可能に
なる。また、一括書込みや一括消去時にメモリセルへ電
源を供給する能力に合わせてメモリセルを選択すること
ができ、供給能力が低い電源回路でも対応することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態例に係るＥＥＰＲＯＭのロ
ウデコーダにおける要部を示すブロック図である。

【図２】図１におけるロウデコーダ群をより詳細に示す
ブロック図である。

【図３】ブロック選択用プリデコーダの構成を詳細に示
す等価回路図である。

【図４】ブロック内選択用プリデコーダの構成を詳細に
示す等価回路図である

【図５】デコード電圧切換え回路を示す等価回路図であ
る。

【図６】各モードにおける電圧配置を示す表である。

【図７】図２のロウメインデコーダを示す等価回路図で
ある。

【図８】図２のロウサブデコーダを示す等価回路図であ
る。

【図９】ブロック選択時における各端子の状態を示す表
である。

【図１０】ブロック内選択用プリデコーダの構成を一部
変更した第２実施形態例を示す等価回路図である。

【図１１】ブロック内選択用プリデコーダの構成を一部
変更した第３実施形態例を示す等価回路図である。

【符号の説明】

１１ブロック選択用プリデコーダ１２、６０、６３ブロック内選択用プリデコーダ１８アドレス信号出力回路１９群選択信号出力回路２３モード信号出力回路２５〜２８、４０〜４３ＯＲゲート３０〜３３、６１ＡＮＤゲート３５、３６、４９、５０、６２インバータ３７、３８、４５〜４８ＡＮＤゲート５１〜５４デコード電圧切換え回路ＲＤ₀〜₃₁ロウデコーダ群ＷＬワード線

フロントページの続き (72)発明者天内正和東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者加藤一明東京都港区芝五丁目７番１号日本電気株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルが複数のワー
ド線及びビット線に対応して配設され、前記複数のワー
ド線を所定数毎に管理する複数のロウデコーダ群を有す
るロウデコーダを備えた不揮発性半導体記憶装置におい
て、前記メモリセルに対する書込み又は消去を一括に行うた
めのモード信号を出力するモード信号出力手段と、前記モード信号の出力にタイミングを合わせて、書込み
又は消去を一括に行うべきメモリセルのワード線に対応
するロウデコーダ群を選択する群選択信号を出力する群
選択信号出力手段と、前記群選択信号に従って、該群選択信号に対応するワー
ド線を管理するロウデコーダ群を選択する第１の選択手
段と、前記第１選択手段によって選択されたロウデコーダ群が
管理する複数のワード線から、書込み又は消去を一括に
行うべきメモリセルに対応するワード線を選択する第２
の選択手段とを備えることを特徴とする不揮発性半導体
記憶装置。
【請求項２】前記第１及び第２の選択手段に上位アド
レス信号及び下位アドレス信号を所定のタイミングで夫
々出力するアドレス出力手段を更に備えることを特徴と
する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記第１の選択手段が、前記群選択信号
に従って、前記上位アドレス信号で指定される前記ロウ
デコーダ群に出力する上位アドレスデコード出力におけ
る下位ビットをマスクするマスク手段を備えることを特
徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記第１の選択手段が、前記モード信号
及び群選択信号の論理積を出力する複数の第１ＡＮＤゲ
ートと、入力された上位アドレス信号の反転出力又は非
反転出力を一方の入力、前記第１ＡＮＤゲートの出力を
他方の入力とする複数のＯＲゲートと、前記複数のＯＲ
ゲートの各出力の内の対応する出力相互の論理積を前記
上位アドレスデコード出力として夫々出力する複数の第
２ＡＮＤゲートとを備えることを特徴とする請求項３に
記載の不揮発性半導体記憶装置。
【請求項５】前記第２の選択手段が、前記モード信号
に従って、前記下位アドレス信号で指定される前記ロウ
デコーダ群に出力する下位アドレスデコード出力をマス
クするマスク手段を備えることを特徴とする請求項２に
記載の不揮発性半導体記憶装置。
【請求項６】前記マスク手段が、前記下位アドレスデ
コード出力を全てマスクする第１の設定と、特定の出力
をマスクする第２の設定とを切り替える手段を備えるこ
とを特徴とする請求項５に記載の不揮発性半導体記憶装
置。
【請求項７】前記第２の選択手段が、入力された下位
アドレス信号の反転出力又は非反転出力を一方の入力、
前記モード信号を他方の入力とする複数のＯＲゲート
と、前記複数のＯＲゲートの各出力の内の対応する出力
相互の論理積を夫々出力する複数のＡＮＤゲートと、該
ＡＮＤゲートの出力に従って、デコード電圧を切り換え
つつ前記下位アドレスデコード出力として出力するデコ
ード電圧切換え回路とを備えることを特徴とする請求項
５又は６に記載の不揮発性半導体記憶装置。
【請求項８】前記第２の選択手段が、入力されたチェ
ッカーモード信号の反転信号及び前記モード信号の論理
積を出力する第１ＡＮＤゲートと、入力された下位アド
レス信号の反転出力又は非反転出力を一方の入力、前記
第１ＡＮＤゲートの出力を他方の入力とする複数のＯＲ
ゲートと、前記複数のＯＲゲートの各出力の内の対応す
る出力相互の論理積を夫々出力する複数の第２ＡＮＤゲ
ートと、該第２ＡＮＤゲートの各出力に従って、デコー
ド電圧を切り換えつつ前記下位アドレスデコード出力と
して出力するデコード電圧切換え回路とを備えることを
特徴とする請求項５又は６に記載の不揮発性半導体記憶
装置。
【請求項９】前記第２の選択手段が、入力された下位
アドレス信号の反転出力及び非反転出力の内の対応する
出力相互の論理積を夫々出力する複数のＡＮＤゲート
と、該ＡＮＤゲートの出力を一方の入力、前記モード信
号を他方の入力とする複数のＯＲゲートと、該ＯＲゲー
トの出力に従って、デコード電圧を切り換えつつ前記下
位アドレスデコード出力として出力するデコード電圧切
換え回路とを備えることを特徴とする請求項５又は６に
記載の不揮発性半導体記憶装置。