JPH10241389A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10241389A JPH10241389A JP32643797A JP32643797A JPH10241389A JP H10241389 A JPH10241389 A JP H10241389A JP 32643797 A JP32643797 A JP 32643797A JP 32643797 A JP32643797 A JP 32643797A JP H10241389 A JPH10241389 A JP H10241389A
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Abstract
(57)【要約】
【課題】ブロックデコーダのレイアウト面積を小さくで
きる不揮発性半導体記憶装置を提供する。 【解決手段】ＤＩＮＯＲ型フラッシュメモリのデコーダ
回路１０ａにおいて、通常の１ストリングより短いブロ
ック同士のＮＤＥＮ（最終段のバッファの低電位側の電
源回路）を共有したので、従来例と同じ動作が実現でき
るとともに、ブートブロック部のブロックデコーダのレ
イアウト面積の削減を実現できる。また、不良で多いパ
ターンがワード線２本〜数本のショートやセルの単ビッ
ト不良の場合、冗長ブロックは通常の１ストリングより
小さく構成したほうが冗長効率がよい。このような場合
に冗長ブロックのブロックデコーダに本発明の構成を用
いれば冗長部のデコーダを小さくレイアウトできる。
きる不揮発性半導体記憶装置を提供する。 【解決手段】ＤＩＮＯＲ型フラッシュメモリのデコーダ
回路１０ａにおいて、通常の１ストリングより短いブロ
ック同士のＮＤＥＮ（最終段のバッファの低電位側の電
源回路）を共有したので、従来例と同じ動作が実現でき
るとともに、ブートブロック部のブロックデコーダのレ
イアウト面積の削減を実現できる。また、不良で多いパ
ターンがワード線２本〜数本のショートやセルの単ビッ
ト不良の場合、冗長ブロックは通常の１ストリングより
小さく構成したほうが冗長効率がよい。このような場合
に冗長ブロックのブロックデコーダに本発明の構成を用
いれば冗長部のデコーダを小さくレイアウトできる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能でかつ分割消去可能な半導体不揮発性記憶装置に関
するものである。
可能でかつ分割消去可能な半導体不揮発性記憶装置に関
するものである。
【０００２】
【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリにお
いては、ページ単位で書き込みを行い、消去は選択ゲー
トで主ビット線から分離されるメモリセルストリングを
基本単位として行うように構成されている。
記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリにお
いては、ページ単位で書き込みを行い、消去は選択ゲー
トで主ビット線から分離されるメモリセルストリングを
基本単位として行うように構成されている。
【０００３】図５は、ＤＩＮＯＲ型フラッシュメモリに
おけるメモリアレイ構造を示す図である。図５のＤＩＮ
ＯＲ型フラッシュメモリは、便宜上、１本の主ビット線
ＭＢＬに接続された副ビット線ＳＢＬ１本に４個のメモ
リトランジスタＭＴ０〜ＭＴ３のドレインが接続された
場合のＤＩＮＯＲ型メモリストリングＤＮＲＳＧを示し
ている。このＤＩＮＯＲ型においては、主ビット線ＭＢ
Ｌと副ビット線ＳＢＬは、選択ゲート線ＳＬにより制御
される選択トランジスタＳＴ０を介して接続される。副
ビット線ＳＢＬは、４本のワード線ＷＬ０〜ＷＬ３と交
差し、各交差位置に４個のメモリトランジスタＭＴ０〜
ＭＴ３が配置される。また、各メモリトランジスタＭＴ
０〜ＭＴ３の各ソースは共通ソース線ＳＬに接続されて
いる。このようなメモリセルアレイにおいて、ＤＩＮＯ
Ｒのメモリセルの個数が多いほど集積度は上がる。
おけるメモリアレイ構造を示す図である。図５のＤＩＮ
ＯＲ型フラッシュメモリは、便宜上、１本の主ビット線
ＭＢＬに接続された副ビット線ＳＢＬ１本に４個のメモ
リトランジスタＭＴ０〜ＭＴ３のドレインが接続された
場合のＤＩＮＯＲ型メモリストリングＤＮＲＳＧを示し
ている。このＤＩＮＯＲ型においては、主ビット線ＭＢ
Ｌと副ビット線ＳＢＬは、選択ゲート線ＳＬにより制御
される選択トランジスタＳＴ０を介して接続される。副
ビット線ＳＢＬは、４本のワード線ＷＬ０〜ＷＬ３と交
差し、各交差位置に４個のメモリトランジスタＭＴ０〜
ＭＴ３が配置される。また、各メモリトランジスタＭＴ
０〜ＭＴ３の各ソースは共通ソース線ＳＬに接続されて
いる。このようなメモリセルアレイにおいて、ＤＩＮＯ
Ｒのメモリセルの個数が多いほど集積度は上がる。
【０００４】このような構成を有するＤＩＮＯＲ型メモ
リストリングＤＮＲＳＧ１個から数個でブロックが形成
され、これが仕様上の消去単位となる。このため、フラ
ッシュメモリのデコーダ回路は各ブロック（ストリン
グ）を選択するブロックデコーダと１ストリング内の１
ワード線ＷＬの選択を行うサブデコーダで構成する方法
が一般的となっている。
リストリングＤＮＲＳＧ１個から数個でブロックが形成
され、これが仕様上の消去単位となる。このため、フラ
ッシュメモリのデコーダ回路は各ブロック（ストリン
グ）を選択するブロックデコーダと１ストリング内の１
ワード線ＷＬの選択を行うサブデコーダで構成する方法
が一般的となっている。
【０００５】また、フラッシュメモリに要求される機能
の１つにブートブロック機能がある。この機能はメモリ
アレイのトップまたはボトムの正規のブロックサイズと
は異なるサイズのブロックを配置し、ＣＰＵからみたフ
ラッシュメモリの使い勝手を良くする機能である。この
機能を実現するために、ブートブロックは、正規の１ス
トリング中のセル数の半分、１／４等で１ブロックが構
成される。たとえば図５の正規のＤＩＮＯＲストリング
を例にとると、ブートブロック中のセルは２個である。
の１つにブートブロック機能がある。この機能はメモリ
アレイのトップまたはボトムの正規のブロックサイズと
は異なるサイズのブロックを配置し、ＣＰＵからみたフ
ラッシュメモリの使い勝手を良くする機能である。この
機能を実現するために、ブートブロックは、正規の１ス
トリング中のセル数の半分、１／４等で１ブロックが構
成される。たとえば図５の正規のＤＩＮＯＲストリング
を例にとると、ブートブロック中のセルは２個である。
【０００６】図６は、ブートブロック機能を有するＤＩ
ＮＯＲ型フラッシュメモリのデコーダ回路の構成例を示
す回路図である。この例は、正規のＤＩＮＯＲストリン
グのセル数が４個で、ブートブロック中のセル数が２個
の場合である。なお、この例では、図面の簡単化のた
め、選択トランジスタを駆動するめの選択ゲート線用の
デコード部は省略している。
ＮＯＲ型フラッシュメモリのデコーダ回路の構成例を示
す回路図である。この例は、正規のＤＩＮＯＲストリン
グのセル数が４個で、ブートブロック中のセル数が２個
の場合である。なお、この例では、図面の簡単化のた
め、選択トランジスタを駆動するめの選択ゲート線用の
デコード部は省略している。
【０００７】このデコーダ回路１０は、図６に示すよう
に、１ストリング内の１ワード線ＷＬの選択を行うサブ
デコーダ１１、各ブロック（ストリング）を選択する正
規ブロックデコーダ１２−０，・・、およびブートブロ
ックデコーダ１３−０，１３−１により構成されてい
る。
に、１ストリング内の１ワード線ＷＬの選択を行うサブ
デコーダ１１、各ブロック（ストリング）を選択する正
規ブロックデコーダ１２−０，・・、およびブートブロ
ックデコーダ１３−０，１３−１により構成されてい
る。
【０００８】サブデコーダ１１は、各ブロックデコーダ
１２−０，・・、およびブートブロックデコーダ１３−
０，１３−１に接続されるワード線４本のうち１本を選
択するためのワード線選択信号ＰＲＥＷＬ０〜ＰＲＥＷ
Ｌ３を、動作モードに応じて出力する。具体的には、正
規のブロックデコーダ１２−０，・・、には４つのワー
ド線選択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３を並列的に供
給し、ブートブロックデコーダ１３−０にはワード線選
択信号ＰＲＥＷＬ０およびＰＲＥＷＬ１を供給し、ブー
トブロックデコーダ１３−１にはワード線選択信号ＰＲ
ＥＷＬ２およびＰＲＥＷＬ３を供給する。
１２−０，・・、およびブートブロックデコーダ１３−
０，１３−１に接続されるワード線４本のうち１本を選
択するためのワード線選択信号ＰＲＥＷＬ０〜ＰＲＥＷ
Ｌ３を、動作モードに応じて出力する。具体的には、正
規のブロックデコーダ１２−０，・・、には４つのワー
ド線選択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３を並列的に供
給し、ブートブロックデコーダ１３−０にはワード線選
択信号ＰＲＥＷＬ０およびＰＲＥＷＬ１を供給し、ブー
トブロックデコーダ１３−１にはワード線選択信号ＰＲ
ＥＷＬ２およびＰＲＥＷＬ３を供給する。
【０００９】各ブロックデコーダ１２−０，・・、はバ
ッファ部１２１および電源部１２２から構成される。
ッファ部１２１および電源部１２２から構成される。
【００１０】バッファ部１２１は、ｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタのゲート同士並びにドレイン同士を接
続してなるバッファ回路１２１ａ，１２１ｂ，１２１
ｃ，１２１ｄにより構成されている。バッファ回路１２
１ａの入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ０の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ０−０に接続されている。バッファ回路１
２１ｂの入力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのゲート）はワード線選択信号ＰＲＥＷＬ１
の入力ラインに接続され、出力端子（ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタのドレイン同士の接続点）
はワード線ＷＬ０−１に接続されている。バッファ回路
１２１ｃの入力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのゲート）はワード線選択信号ＰＲＥＷＬ
２の入力ラインに接続され、出力端子（ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタのドレイン同士の接続
点）はワード線ＷＬ０−２に接続されている。バッファ
回路１２１ｄの入力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのゲート）はワード線選択信号ＰＲＥ
ＷＬ３の入力ラインに接続され、出力端子（ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタのドレイン同士の接
続点）はワード線ＷＬ０−３に接続されている。そし
て、バッファ回路１２１ａ〜１２１ｄを構成する各ＰＭ
ＯＳトランジスタのソースは電源部１２２の高電位側電
源回路（ＰＤＥＮ）１２２ａに共通に接続され、各ＮＭ
ＯＳトランジスタのソースは電源部１２２の低電位側電
源回路（ＮＤＥＮ）１２２ｂに共通に接続されている。
（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタのゲート同士並びにドレイン同士を接
続してなるバッファ回路１２１ａ，１２１ｂ，１２１
ｃ，１２１ｄにより構成されている。バッファ回路１２
１ａの入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ０の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ０−０に接続されている。バッファ回路１
２１ｂの入力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのゲート）はワード線選択信号ＰＲＥＷＬ１
の入力ラインに接続され、出力端子（ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタのドレイン同士の接続点）
はワード線ＷＬ０−１に接続されている。バッファ回路
１２１ｃの入力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのゲート）はワード線選択信号ＰＲＥＷＬ
２の入力ラインに接続され、出力端子（ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタのドレイン同士の接続
点）はワード線ＷＬ０−２に接続されている。バッファ
回路１２１ｄの入力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのゲート）はワード線選択信号ＰＲＥ
ＷＬ３の入力ラインに接続され、出力端子（ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタのドレイン同士の接
続点）はワード線ＷＬ０−３に接続されている。そし
て、バッファ回路１２１ａ〜１２１ｄを構成する各ＰＭ
ＯＳトランジスタのソースは電源部１２２の高電位側電
源回路（ＰＤＥＮ）１２２ａに共通に接続され、各ＮＭ
ＯＳトランジスタのソースは電源部１２２の低電位側電
源回路（ＮＤＥＮ）１２２ｂに共通に接続されている。
【００１１】ブートブロックデコーダ１３−０はバッフ
ァ部１３１−０および電源部１３２−０から構成され
る。
ァ部１３１−０および電源部１３２−０から構成され
る。
【００１２】バッファ部１３１−０は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１３１ａ，１３１
ｂにより構成されている。バッファ回路１３１ａの入力
端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタの
ゲート）はワード線選択信号ＰＲＥＷＬ０の入力ライン
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌｉ−０に接続されている。バッファ回路１３１ｂの入
力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のゲート）はワード線選択信号ＰＲＥＷＬ１の入力ライ
ンに接続され、出力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのドレイン同士の接続点）はワード線
ＷＬｉ−１に接続されている。そして、バッファ回路１
３１ａ，１３１ｂを構成する各ＰＭＯＳトランジスタの
ソースは電源部１３２−０の高電位側電源回路（ＰＤＥ
Ｎ）１３２ａに共通に接続され、各ＮＭＯＳトランジス
タのソースは電源部１３２−０の低電位側電源回路（Ｎ
ＤＥＮ）１３２ｂに共通に接続されている。
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１３１ａ，１３１
ｂにより構成されている。バッファ回路１３１ａの入力
端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタの
ゲート）はワード線選択信号ＰＲＥＷＬ０の入力ライン
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌｉ−０に接続されている。バッファ回路１３１ｂの入
力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のゲート）はワード線選択信号ＰＲＥＷＬ１の入力ライ
ンに接続され、出力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのドレイン同士の接続点）はワード線
ＷＬｉ−１に接続されている。そして、バッファ回路１
３１ａ，１３１ｂを構成する各ＰＭＯＳトランジスタの
ソースは電源部１３２−０の高電位側電源回路（ＰＤＥ
Ｎ）１３２ａに共通に接続され、各ＮＭＯＳトランジス
タのソースは電源部１３２−０の低電位側電源回路（Ｎ
ＤＥＮ）１３２ｂに共通に接続されている。
【００１３】ブートブロックデコーダ１３−１はバッフ
ァ部１３１−１および電源部１３２−１から構成され
る。
ァ部１３１−１および電源部１３２−１から構成され
る。
【００１４】バッファ回路１３１ｃの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はワ
ード線選択信号ＰＲＥＷＬ２の入力ラインに接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬｊ−０に接
続されている。バッファ回路１３１ｄの入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ３の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬｊ−１
に接続されている。そして、バッファ回路１３１ｃ，１
３１ｄを構成する各ＰＭＯＳトランジスタのソースは電
源部１３２−１の高電位側電源回路（ＰＤＥＮ）１３２
ｃに共通に接続され、各ＮＭＯＳトランジスタのソース
は電源部１３２−１の低電位側電源回路（ＮＤＥＮ）１
３２ｄに共通に接続されている。
ＳトランジスタとＰＭＯＳトランジスタのゲート）はワ
ード線選択信号ＰＲＥＷＬ２の入力ラインに接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬｊ−０に接
続されている。バッファ回路１３１ｄの入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ３の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬｊ−１
に接続されている。そして、バッファ回路１３１ｃ，１
３１ｄを構成する各ＰＭＯＳトランジスタのソースは電
源部１３２−１の高電位側電源回路（ＰＤＥＮ）１３２
ｃに共通に接続され、各ＮＭＯＳトランジスタのソース
は電源部１３２−１の低電位側電源回路（ＮＤＥＮ）１
３２ｄに共通に接続されている。
【００１５】また、ＤＩＮＯＲ型フラッシュメモリにお
いても、メモリチップの製造歩留りを実用的水準に保つ
ことが困難である。このため、この歩留り低下の主要因
である欠陥メモリセルやワード線のショートを救済する
ために、欠陥メモリセルを回路的に置換できる予備的な
メモリセルをあらかじめメモリアレイ内に配置する冗長
回路構成がとられている。この冗長回路構成の場合も、
上述したブートブロック機能の場合と同様な構成をとる
ことができ、デコーダの構成も図６と同様な構成がとら
れる。
いても、メモリチップの製造歩留りを実用的水準に保つ
ことが困難である。このため、この歩留り低下の主要因
である欠陥メモリセルやワード線のショートを救済する
ために、欠陥メモリセルを回路的に置換できる予備的な
メモリセルをあらかじめメモリアレイ内に配置する冗長
回路構成がとられている。この冗長回路構成の場合も、
上述したブートブロック機能の場合と同様な構成をとる
ことができ、デコーダの構成も図６と同様な構成がとら
れる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たサブデコーダとブロックデコーダの構成を採るデコー
ダ回路において、正規ブロック側ではワード線４本に対
して高低１対の電源回路を配置すればよいが、ブートブ
ロック側ではワード線２本のピッチに１対の電源回路を
配置する必要があり、レイアウトが大変となる。すなわ
ち、ブートブロックあるいは冗長ブロック機能を実現す
るために正規の１ストリング中のセル数の半分、１／４
等で１ブロックを構成する場合、１ストリング中のセル
数が半分になろうが１／４になろうがブロックデコーダ
に要求される回路は同じであるため、ロウ方向のピッチ
が半分、１／４のスペースにブロックデコーダを配置す
る必要があるからである。
たサブデコーダとブロックデコーダの構成を採るデコー
ダ回路において、正規ブロック側ではワード線４本に対
して高低１対の電源回路を配置すればよいが、ブートブ
ロック側ではワード線２本のピッチに１対の電源回路を
配置する必要があり、レイアウトが大変となる。すなわ
ち、ブートブロックあるいは冗長ブロック機能を実現す
るために正規の１ストリング中のセル数の半分、１／４
等で１ブロックを構成する場合、１ストリング中のセル
数が半分になろうが１／４になろうがブロックデコーダ
に要求される回路は同じであるため、ロウ方向のピッチ
が半分、１／４のスペースにブロックデコーダを配置す
る必要があるからである。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ブロックデコーダのレイアウト
面積を小さくできる不揮発性半導体記憶装置を提供する
ことにある。
のであり、その目的は、ブロックデコーダのレイアウト
面積を小さくできる不揮発性半導体記憶装置を提供する
ことにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、それぞれ異なるワード線に接続された複
数のメモリセルが接続されてなる少なくとも一つのメモ
リストリングを備えた少なくとも一つの正規メモリブロ
ックと、上記正規メモリブロックのメモリストリングを
構成するメモリセルより少ない数のメモリセルで構成さ
れ、かつ当該メモリセルが異なるワード線に接続されて
なる少なくとも一つの予備メモリストリングを備えた少
なくとも二つの予備メモリブロックとを有し、メモリス
トリング中の選択された一のワード線に第１の電圧また
は当該第１の電圧より低い第２の電圧を印加する不揮発
性半導体記憶装置であって、正規メモリブロックに対応
して設けられ、かつ、第１の電圧用電源回路と、第２の
電圧用電源回路と、メモリストリングに接続された各ワ
ード線毎に設けられ、ワード線選択信号が対応するワー
ド線を選択するか否かに応じて当該対応するワード線に
上記第１の電圧用電源回路による第１の電圧または上記
第２の電圧用電源回路による第２の電圧を供給するバッ
ファ回路とを備えた正規メモリブロックデコーダと、予
備メモリブロックに対応して設けられ、かつ、第１の電
圧用電源回路と、予備メモリストリングに接続された各
ワード線毎に設けられ、ワード線選択信号が対応するワ
ード線を選択するか否かに応じて当該対応するワード線
に上記第１の電圧用電源回路による第１の電圧または第
２の電圧を供給するバッファ回路とを備え、第２の電圧
用電源回路を共有する少なくとも二つの予備メモリブロ
ックデコーダとを有する。
め、本発明は、それぞれ異なるワード線に接続された複
数のメモリセルが接続されてなる少なくとも一つのメモ
リストリングを備えた少なくとも一つの正規メモリブロ
ックと、上記正規メモリブロックのメモリストリングを
構成するメモリセルより少ない数のメモリセルで構成さ
れ、かつ当該メモリセルが異なるワード線に接続されて
なる少なくとも一つの予備メモリストリングを備えた少
なくとも二つの予備メモリブロックとを有し、メモリス
トリング中の選択された一のワード線に第１の電圧また
は当該第１の電圧より低い第２の電圧を印加する不揮発
性半導体記憶装置であって、正規メモリブロックに対応
して設けられ、かつ、第１の電圧用電源回路と、第２の
電圧用電源回路と、メモリストリングに接続された各ワ
ード線毎に設けられ、ワード線選択信号が対応するワー
ド線を選択するか否かに応じて当該対応するワード線に
上記第１の電圧用電源回路による第１の電圧または上記
第２の電圧用電源回路による第２の電圧を供給するバッ
ファ回路とを備えた正規メモリブロックデコーダと、予
備メモリブロックに対応して設けられ、かつ、第１の電
圧用電源回路と、予備メモリストリングに接続された各
ワード線毎に設けられ、ワード線選択信号が対応するワ
ード線を選択するか否かに応じて当該対応するワード線
に上記第１の電圧用電源回路による第１の電圧または第
２の電圧を供給するバッファ回路とを備え、第２の電圧
用電源回路を共有する少なくとも二つの予備メモリブロ
ックデコーダとを有する。
【００１９】また、本発明では、上記ワード線選択信号
は、正規メモリストリングに接続されたワード線数だけ
上記正規メモリブロックデコーダおよび各予備メモリブ
ロックデコーダに並列的に供給されるとともに、各予備
メモリブロックデコーダには接続されたワード線数で、
かつ複数の当該ワード線選択信号のうちそれぞれ異なる
ワード線選択信号が供給される。
は、正規メモリストリングに接続されたワード線数だけ
上記正規メモリブロックデコーダおよび各予備メモリブ
ロックデコーダに並列的に供給されるとともに、各予備
メモリブロックデコーダには接続されたワード線数で、
かつ複数の当該ワード線選択信号のうちそれぞれ異なる
ワード線選択信号が供給される。
【００２０】また、本発明は、それぞれ異なるワード線
に接続された複数のメモリセルが接続されてなる少なく
とも一つのメモリストリングを備えた少なくとも一つの
正規メモリブロックと、上記正規メモリブロックのメモ
リストリングを構成するメモリセルより少ない数のメモ
リセルで構成され、かつ当該メモリセルが異なるワード
線に接続されてなる少なくとも一つの予備メモリストリ
ングを備えた少なくとも二つの予備メモリブロックとを
有し、メモリストリング中の選択された一のワード線に
第１または第２の動作モードに応じた電圧を印加する不
揮発性半導体記憶装置であって、正規メモリブロックに
対応して設けられ、かつ、第１の電圧用電源回路と、基
準電圧源と、メモリストリングに接続された各ワード線
毎に設けられ、上記第１の動作時に、ワード線選択信号
が対応するワード線を選択するか否かに応じて当該対応
するワード線に上記第１の電圧用電源回路による第１の
電圧または基準電圧を供給するバッファ回路とを備えた
正規メモリブロックデコーダと、予備メモリブロックに
対応して設けられ、かつ、予備メモリストリングに接続
された各ワード線毎に設けられ、上記第１の動作モード
時にワード線選択信号が対応するワード線を選択するか
否かに応じて当該対応するワード線に上記第１の電圧ま
たは基準電圧を供給するバッファ回路とを備え、第１の
電圧用電源回路および基準電圧源を共有する少なくとも
二つの予備メモリブロックデコーダとを有する第１の回
路と、正規メモリブロック対応して設けられ、かつ、第
３の電圧用電源回路と、第４の電圧用電源回路と、メモ
リストリングに接続された各ワード線毎に設けられ、上
記第２の動作モード時に、ワード線選択信号が対応する
ワード線を選択するか否かに応じて当該対応するワード
線に上記第３の電圧用電源回路による第３の電圧または
上記第４の電圧用電源回路による第４の電圧を供給する
バッファ回路とを備えた正規メモリブロックデコーダ
と、予備メモリブロック対応して設けられ、かつ、第３
の電圧用電源回路と、予備メモリストリングに接続され
た各ワード線毎に設けられ、上記第２の動作モード時
に、ワード線選択信号が対応するワード線を選択するか
否かに応じて当該対応するワード線に上記第３の電圧用
電源回路による第３の電圧または第４の電圧を供給する
バッファ回路とを備え、第４の電圧用電源回路を共有す
る少なくとも二つの予備メモリブロックデコーダとを有
する第２の回路とを有する。
に接続された複数のメモリセルが接続されてなる少なく
とも一つのメモリストリングを備えた少なくとも一つの
正規メモリブロックと、上記正規メモリブロックのメモ
リストリングを構成するメモリセルより少ない数のメモ
リセルで構成され、かつ当該メモリセルが異なるワード
線に接続されてなる少なくとも一つの予備メモリストリ
ングを備えた少なくとも二つの予備メモリブロックとを
有し、メモリストリング中の選択された一のワード線に
第１または第２の動作モードに応じた電圧を印加する不
揮発性半導体記憶装置であって、正規メモリブロックに
対応して設けられ、かつ、第１の電圧用電源回路と、基
準電圧源と、メモリストリングに接続された各ワード線
毎に設けられ、上記第１の動作時に、ワード線選択信号
が対応するワード線を選択するか否かに応じて当該対応
するワード線に上記第１の電圧用電源回路による第１の
電圧または基準電圧を供給するバッファ回路とを備えた
正規メモリブロックデコーダと、予備メモリブロックに
対応して設けられ、かつ、予備メモリストリングに接続
された各ワード線毎に設けられ、上記第１の動作モード
時にワード線選択信号が対応するワード線を選択するか
否かに応じて当該対応するワード線に上記第１の電圧ま
たは基準電圧を供給するバッファ回路とを備え、第１の
電圧用電源回路および基準電圧源を共有する少なくとも
二つの予備メモリブロックデコーダとを有する第１の回
路と、正規メモリブロック対応して設けられ、かつ、第
３の電圧用電源回路と、第４の電圧用電源回路と、メモ
リストリングに接続された各ワード線毎に設けられ、上
記第２の動作モード時に、ワード線選択信号が対応する
ワード線を選択するか否かに応じて当該対応するワード
線に上記第３の電圧用電源回路による第３の電圧または
上記第４の電圧用電源回路による第４の電圧を供給する
バッファ回路とを備えた正規メモリブロックデコーダ
と、予備メモリブロック対応して設けられ、かつ、第３
の電圧用電源回路と、予備メモリストリングに接続され
た各ワード線毎に設けられ、上記第２の動作モード時
に、ワード線選択信号が対応するワード線を選択するか
否かに応じて当該対応するワード線に上記第３の電圧用
電源回路による第３の電圧または第４の電圧を供給する
バッファ回路とを備え、第４の電圧用電源回路を共有す
る少なくとも二つの予備メモリブロックデコーダとを有
する第２の回路とを有する。
【００２１】好適には、上記第１の回路の各予備メモリ
ブロックデコーダで共有する第１の電圧用電源回路は、
各予備メモリブロックの選択信号で起動される。
ブロックデコーダで共有する第１の電圧用電源回路は、
各予備メモリブロックの選択信号で起動される。
【００２２】本発明によれば、第２の電圧用電源回路、
あるいは基準電圧源はもとより、第１の電圧用電源回
路、第４の電圧用電源回路が予備メモリブロックデコー
ダ同士で共有されることから、正規の１ストリングより
小さいストリングで構成されるブートブロックや冗長部
のブロックデコーダにおいて、ブロックデコーダのレイ
アウト面積を小さくできる。第１の動作モード（たとえ
ば読み出し）と第２の動作モード（たとえば消去／書き
込み）の動作モードに応じたデコーダを分ける構成を採
る場合であっても、レイアウトの省面積化を実現でき
る。
あるいは基準電圧源はもとより、第１の電圧用電源回
路、第４の電圧用電源回路が予備メモリブロックデコー
ダ同士で共有されることから、正規の１ストリングより
小さいストリングで構成されるブートブロックや冗長部
のブロックデコーダにおいて、ブロックデコーダのレイ
アウト面積を小さくできる。第１の動作モード（たとえ
ば読み出し）と第２の動作モード（たとえば消去／書き
込み）の動作モードに応じたデコーダを分ける構成を採
る場合であっても、レイアウトの省面積化を実現でき
る。
【００２３】
【発明の実施の形態】第１実施形態 図１は、本発明に係る不揮発性半導体記憶装置であるＤ
ＩＮＯＲ型フラッシュメモリにおけるデコーダ回路の第
１の実施形態を示す回路図であって、従来例を示す図６
と同一構成部分は同一符号をもって表す。
ＩＮＯＲ型フラッシュメモリにおけるデコーダ回路の第
１の実施形態を示す回路図であって、従来例を示す図６
と同一構成部分は同一符号をもって表す。
【００２４】このデコーダ回路１０ａは、図１に示すよ
うに、１ストリング内の１ワード線ＷＬの選択を行うサ
ブデコーダ１１、各ブロック（ストリング）を選択する
正規ブロックデコーダ１２−０，１２−１，・・、およ
びブートブロックデコーダ１３−０，１３−１により構
成されている。本実施形態では、正規の１ストリングよ
り短いブロックを隣接して配置し、最終段のバッファの
低電位側の電源回路（ＮＤＥＮ）を共有することにより
デコーダ回路の省面積化を実現している。
うに、１ストリング内の１ワード線ＷＬの選択を行うサ
ブデコーダ１１、各ブロック（ストリング）を選択する
正規ブロックデコーダ１２−０，１２−１，・・、およ
びブートブロックデコーダ１３−０，１３−１により構
成されている。本実施形態では、正規の１ストリングよ
り短いブロックを隣接して配置し、最終段のバッファの
低電位側の電源回路（ＮＤＥＮ）を共有することにより
デコーダ回路の省面積化を実現している。
【００２５】サブデコーダ１１は、各ブロックデコーダ
１２−０，１２−１，・・、およびブートブロックデコ
ーダ１３−０，１３−１に接続されるワード線４本のう
ち１本を選択するためのワード線選択信号ＰＲＥＷＬ０
〜ＰＲＥＷＬ３を、動作モードに応じて出力する。具体
的には、正規のブロックデコーダ１２−０，１２−１，
・・、には４つのワード線選択信号ＰＲＥＷＬ０〜ＰＲ
ＥＷＬ３を並列的に供給し、ブートブロックデコーダ１
３−０にはワード線選択信号ＰＲＥＷＬ０およびＰＲＥ
ＷＬ１を供給し、ブートブロックデコーダ１３−１には
ワード線選択信号ＰＲＥＷＬ２およびＰＲＥＷＬ３を供
給する。
１２−０，１２−１，・・、およびブートブロックデコ
ーダ１３−０，１３−１に接続されるワード線４本のう
ち１本を選択するためのワード線選択信号ＰＲＥＷＬ０
〜ＰＲＥＷＬ３を、動作モードに応じて出力する。具体
的には、正規のブロックデコーダ１２−０，１２−１，
・・、には４つのワード線選択信号ＰＲＥＷＬ０〜ＰＲ
ＥＷＬ３を並列的に供給し、ブートブロックデコーダ１
３−０にはワード線選択信号ＰＲＥＷＬ０およびＰＲＥ
ＷＬ１を供給し、ブートブロックデコーダ１３−１には
ワード線選択信号ＰＲＥＷＬ２およびＰＲＥＷＬ３を供
給する。
【００２６】各ブロックデコーダ１２−０はバッファ部
１２１−０および電源部１２２−０から構成されてい
る。
１２１−０および電源部１２２−０から構成されてい
る。
【００２７】バッファ部１２１−０は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１２１ａ−０，１
２１ｂ−０，１２１ｃ−０，１２１ｄ−０により構成さ
れている。バッファ回路１２１ａ−０の入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ０の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ０−０
に接続されている。バッファ回路１２１ｂー０の入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はワード線選択信号ＰＲＥＷＬ１の入力ラインに
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０−１に接続されている。バッファ回路１２１ｃ−０の
入力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのゲート）はワード線選択信号ＰＲＥＷＬ２の入力ラ
インに接続され、出力端子（ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタのドレイン同士の接続点）はワード
線ＷＬ０−２に接続されている。バッファ回路１２１ｄ
−０の入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ３の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ０−３に接続されている。そして、バッフ
ァ回路１２１ａ−０〜１２１ｄ−０を構成する各ＰＭＯ
Ｓトランジスタのソースは電源部１２２−０の高電位側
電源回路（ＰＤＥＮ）１２２ａ−０の出力ラインＰＤＥ
Ｎ０に共通に接続され、各ＮＭＯＳトランジスタのソー
スは電源部１２２−０の低電位側電源回路（ＮＤＥＮ）
１２２ｂ−０の出力ラインＮＤＥＮ０に共通に接続され
ている。
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１２１ａ−０，１
２１ｂ−０，１２１ｃ−０，１２１ｄ−０により構成さ
れている。バッファ回路１２１ａ−０の入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ０の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ０−０
に接続されている。バッファ回路１２１ｂー０の入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はワード線選択信号ＰＲＥＷＬ１の入力ラインに
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０−１に接続されている。バッファ回路１２１ｃ−０の
入力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのゲート）はワード線選択信号ＰＲＥＷＬ２の入力ラ
インに接続され、出力端子（ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタのドレイン同士の接続点）はワード
線ＷＬ０−２に接続されている。バッファ回路１２１ｄ
−０の入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ３の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ０−３に接続されている。そして、バッフ
ァ回路１２１ａ−０〜１２１ｄ−０を構成する各ＰＭＯ
Ｓトランジスタのソースは電源部１２２−０の高電位側
電源回路（ＰＤＥＮ）１２２ａ−０の出力ラインＰＤＥ
Ｎ０に共通に接続され、各ＮＭＯＳトランジスタのソー
スは電源部１２２−０の低電位側電源回路（ＮＤＥＮ）
１２２ｂ−０の出力ラインＮＤＥＮ０に共通に接続され
ている。
【００２８】各ブロックデコーダ１２−１はバッファ部
１２１−１および電源部１２２−１から構成されてい
る。
１２１−１および電源部１２２−１から構成されてい
る。
【００２９】バッファ部１２１−１は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１２１ａ−１，１
２１ｂ−１，１２１ｃ−１，１２１ｄ−１により構成さ
れている。バッファ回路１２１ａ−１の入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ０の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ１−０
に接続されている。バッファ回路１２１ｂー１の入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はワード線選択信号ＰＲＥＷＬ１の入力ラインに
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１−１に接続されている。バッファ回路１２１ｃ−１の
入力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのゲート）はワード線選択信号ＰＲＥＷＬ２の入力ラ
インに接続され、出力端子（ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタのドレイン同士の接続点）はワード
線ＷＬ１−２に接続されている。バッファ回路１２１ｄ
−１の入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ３の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ１−３に接続されている。そして、バッフ
ァ回路１２１ａ−１〜１２１ｄ−１を構成する各ＰＭＯ
Ｓトランジスタのソースは電源部１２２−１の高電位側
電源回路（ＰＤＥＮ）１２２ａ−１の出力ラインＰＤＥ
Ｎ１に共通に接続され、各ＮＭＯＳトランジスタのソー
スは電源部１２２−１の低電位側電源回路（ＮＤＥＮ）
１２２ｂ−１の出力ラインＮＤＥＮ１に共通に接続され
ている。
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１２１ａ−１，１
２１ｂ−１，１２１ｃ−１，１２１ｄ−１により構成さ
れている。バッファ回路１２１ａ−１の入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ０の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ１−０
に接続されている。バッファ回路１２１ｂー１の入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はワード線選択信号ＰＲＥＷＬ１の入力ラインに
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１−１に接続されている。バッファ回路１２１ｃ−１の
入力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのゲート）はワード線選択信号ＰＲＥＷＬ２の入力ラ
インに接続され、出力端子（ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタのドレイン同士の接続点）はワード
線ＷＬ１−２に接続されている。バッファ回路１２１ｄ
−１の入力端子（ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート）はワード線選択信号ＰＲＥＷＬ３の
入力ラインに接続され、出力端子（ＮＭＯＳトランジス
タとＰＭＯＳトランジスタのドレイン同士の接続点）は
ワード線ＷＬ１−３に接続されている。そして、バッフ
ァ回路１２１ａ−１〜１２１ｄ−１を構成する各ＰＭＯ
Ｓトランジスタのソースは電源部１２２−１の高電位側
電源回路（ＰＤＥＮ）１２２ａ−１の出力ラインＰＤＥ
Ｎ１に共通に接続され、各ＮＭＯＳトランジスタのソー
スは電源部１２２−１の低電位側電源回路（ＮＤＥＮ）
１２２ｂ−１の出力ラインＮＤＥＮ１に共通に接続され
ている。
【００３０】ブートブロックデコーダ１３−０はバッフ
ァ部１３１−０および電源部１３２−０から構成されて
いる。
ァ部１３１−０および電源部１３２−０から構成されて
いる。
【００３１】バッファ部１３１−０は、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１３１ａ，１３１
ｂにより構成されている。バッファ回路１３１ａの入力
端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタの
ゲート）はワード線選択信号ＰＲＥＷＬ０の入力ライン
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌｉ−０に接続されている。バッファ回路１３１ｂの入
力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のゲート）はワード線選択信号ＰＲＥＷＬ１の入力ライ
ンに接続され、出力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのドレイン同士の接続点）はワード線
ＷＬｉ−１に接続されている。そして、バッファ回路１
３１ａ，１３１ｂを構成する各ＰＭＯＳトランジスタの
ソースは電源部１３２−０の高電位側電源回路（ＰＤＥ
Ｎ）１３２ａの出力ラインＰＤＥＮｉに共通に接続さ
れ、各ＮＭＯＳトランジスタのソースは電源部１３２−
０および１３２−１の共有の低電位側電源回路（ＮＤＥ
Ｎ）１３２ｂｄの出力ラインＮＤＥＮｉｊに共通に接続
されている。
ジスタとＮＭＯＳトランジスタのゲート同士並びにドレ
イン同士を接続してなるバッファ回路１３１ａ，１３１
ｂにより構成されている。バッファ回路１３１ａの入力
端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタの
ゲート）はワード線選択信号ＰＲＥＷＬ０の入力ライン
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌｉ−０に接続されている。バッファ回路１３１ｂの入
力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のゲート）はワード線選択信号ＰＲＥＷＬ１の入力ライ
ンに接続され、出力端子（ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのドレイン同士の接続点）はワード線
ＷＬｉ−１に接続されている。そして、バッファ回路１
３１ａ，１３１ｂを構成する各ＰＭＯＳトランジスタの
ソースは電源部１３２−０の高電位側電源回路（ＰＤＥ
Ｎ）１３２ａの出力ラインＰＤＥＮｉに共通に接続さ
れ、各ＮＭＯＳトランジスタのソースは電源部１３２−
０および１３２−１の共有の低電位側電源回路（ＮＤＥ
Ｎ）１３２ｂｄの出力ラインＮＤＥＮｉｊに共通に接続
されている。
【００３２】ブートブロックデコーダ１３−１はバッフ
ァ部１３１−１および電源部１３２−１から構成されて
いる。
ァ部１３１−１および電源部１３２−１から構成されて
いる。
【００３３】バッファ回路１３１ｃの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はワ
ード線選択信号ＰＲＥＷＬ３の入力ラインに接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬｊ−１に接
続されている。バッファ回路１３１ｄの入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ２の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬｊ−０
に接続されている。そして、バッファ回路１３１ｃ，１
３１ｄを構成する各ＰＭＯＳトランジスタのソースは電
源部１３２−１の高電位側電源回路（ＰＤＥＮ）１３２
ｃの出力ラインＰＤＥＮｊに共通に接続され、各ＮＭＯ
Ｓトランジスタのソースは電源部１３１−０および１３
２−１で共有する低電位側電源回路（ＮＤＥＮ）１３２
ｂｄの出力ラインＮＤＥＮｉｊに共通に接続されてい
る。
ＳトランジスタとＰＭＯＳトランジスタのゲート）はワ
ード線選択信号ＰＲＥＷＬ３の入力ラインに接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬｊ−１に接
続されている。バッファ回路１３１ｄの入力端子（ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタのゲート）は
ワード線選択信号ＰＲＥＷＬ２の入力ラインに接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬｊ−０
に接続されている。そして、バッファ回路１３１ｃ，１
３１ｄを構成する各ＰＭＯＳトランジスタのソースは電
源部１３２−１の高電位側電源回路（ＰＤＥＮ）１３２
ｃの出力ラインＰＤＥＮｊに共通に接続され、各ＮＭＯ
Ｓトランジスタのソースは電源部１３１−０および１３
２−１で共有する低電位側電源回路（ＮＤＥＮ）１３２
ｂｄの出力ラインＮＤＥＮｉｊに共通に接続されてい
る。
【００３４】なお、ブロックデコーダ１２−０，１２−
１，・・、１３−０，１３−１における各高電位側電源
回路（ＰＤＥＮ）１２２ａ−０，１２２ａ−１，・・、
１３２ａ，１３２ｃおよび低電位側電源回路（ＮＤＥ
Ｎ）１２２ｂ−０，１２２ｂ−１，１３１ｂｄは、図２
に示すように、読み出しモード（Ｒｅａｄ）、書き込み
モード（Ｗｒｉｔｅ）、および消去モード（Ｅｒａｓ
ｅ）に応じた電圧を各バッファ部１２１−０，１２１−
１，・・、１３１−０，１３１−１に供給する。
１，・・、１３−０，１３−１における各高電位側電源
回路（ＰＤＥＮ）１２２ａ−０，１２２ａ−１，・・、
１３２ａ，１３２ｃおよび低電位側電源回路（ＮＤＥ
Ｎ）１２２ｂ−０，１２２ｂ−１，１３１ｂｄは、図２
に示すように、読み出しモード（Ｒｅａｄ）、書き込み
モード（Ｗｒｉｔｅ）、および消去モード（Ｅｒａｓ
ｅ）に応じた電圧を各バッファ部１２１−０，１２１−
１，・・、１３１−０，１３１−１に供給する。
【００３５】すなわち、図２に示すように、読み出し時
には、高電位側電源回路（ＰＤＥＮ）１２２ａ−０，１
２２ａ−１，・・、１３２ａ，１３２ｃはブロック内の
ワード線が選択された場合には電源電圧ＶCCを、選択さ
れない場合には接地電圧ＧＮＤを供給する。低電位側電
源回路（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，１３
１ｂｄは選択された場合、選択されない場合ともに接地
電圧ＧＮＤを供給する。
には、高電位側電源回路（ＰＤＥＮ）１２２ａ−０，１
２２ａ−１，・・、１３２ａ，１３２ｃはブロック内の
ワード線が選択された場合には電源電圧ＶCCを、選択さ
れない場合には接地電圧ＧＮＤを供給する。低電位側電
源回路（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，１３
１ｂｄは選択された場合、選択されない場合ともに接地
電圧ＧＮＤを供給する。
【００３６】書き込み時には、高電位側電源回路（ＰＤ
ＥＮ）１２２ａ−０，１２２ａ−１，・・、１３２ａ，
１３２ｃは選択された場合、選択されない場合ともに接
地電圧ＧＮＤを供給する。低電位側電源回路（ＮＤＥ
Ｎ）１２２ｂ−０，１２２ｂ−１，１３１ｂｄはブロッ
ク内のワード線が選択された場合には負の高電圧−１０
Ｖを、選択されない場合には接地電圧ＧＮＤを供給す
る。
ＥＮ）１２２ａ−０，１２２ａ−１，・・、１３２ａ，
１３２ｃは選択された場合、選択されない場合ともに接
地電圧ＧＮＤを供給する。低電位側電源回路（ＮＤＥ
Ｎ）１２２ｂ−０，１２２ｂ−１，１３１ｂｄはブロッ
ク内のワード線が選択された場合には負の高電圧−１０
Ｖを、選択されない場合には接地電圧ＧＮＤを供給す
る。
【００３７】消去時には、高電位側電源回路（ＰＤＥ
Ｎ）１２２ａ−０，１２２ａ−１，・・、１３２ａ，１
３２ｃはブロック内のワード線が選択された場合には正
の高電圧１２Ｖを、選択されない場合には接地電圧ＧＮ
Ｄを供給する。低電位側電源回路（ＮＤＥＮ）１２２ｂ
−０，１２２ｂ−１，１３１ｂｄは選択された場合、選
択されない場合ともに接地電圧ＧＮＤを供給する。
Ｎ）１２２ａ−０，１２２ａ−１，・・、１３２ａ，１
３２ｃはブロック内のワード線が選択された場合には正
の高電圧１２Ｖを、選択されない場合には接地電圧ＧＮ
Ｄを供給する。低電位側電源回路（ＮＤＥＮ）１２２ｂ
−０，１２２ｂ−１，１３１ｂｄは選択された場合、選
択されない場合ともに接地電圧ＧＮＤを供給する。
【００３８】次に、上記構成による動作について、図２
を参照しつつ説明する。なお、ここではブートブロック
デコーダ側の動作について説明し、正規ブロックに関し
ての説明は省略する。
を参照しつつ説明する。なお、ここではブートブロック
デコーダ側の動作について説明し、正規ブロックに関し
ての説明は省略する。
【００３９】まず、読み出し／書き込みの場合、サブデ
コーダ１１でＰＲＥＷＬ０〜ＰＲＥＷＬ３のうちの一つ
の信号が選択され、ブロックデコーダからも１対の高電
位側電源回路（ＰＤＥＮ），低電位側電源回路（ＮＤＥ
Ｎ）が選択されて、最終的に１本のワード線が選択され
る。
コーダ１１でＰＲＥＷＬ０〜ＰＲＥＷＬ３のうちの一つ
の信号が選択され、ブロックデコーダからも１対の高電
位側電源回路（ＰＤＥＮ），低電位側電源回路（ＮＤＥ
Ｎ）が選択されて、最終的に１本のワード線が選択され
る。
【００４０】たとえば、読み出し時にサブデコーダ１１
でＰＲＥＷＬ１が選択された場合、ワード線選択信号Ｐ
ＲＥＷＬ１が接地電圧ＧＮＤに設定され、ワード線選択
信号ＰＲＥＷＬ０，ＰＲＥＷＬ２，ＰＲＥＷＬ３が電源
電圧ＶCCに設定される。そして、ブロックデコーダでブ
ロックｉ、すなわち高電位側電源回路（ＰＤＥＮ）１３
２ａおよび低電位側電源回路１３２ｂｄが選択された場
合、高電位側電源回路（ＰＤＥＮ）１３２ａから電源電
圧ＶCCが供給され、高電位側電源回路（ＰＤＥＮ）１２
２ａ−０，１２２ａ−１，・・、および１３２ｃから接
地電圧が供給されるとともに、低電位側電源回路（ＮＤ
ＥＮ）１２２ｂ−０，１２２ｂ−１，・・、および１３
２ｂｄから接地電圧ＧＮＤが供給される。これによりワ
ード線ＷＬｉ−１のみが電源電圧ＶCCとなって選択され
る。
でＰＲＥＷＬ１が選択された場合、ワード線選択信号Ｐ
ＲＥＷＬ１が接地電圧ＧＮＤに設定され、ワード線選択
信号ＰＲＥＷＬ０，ＰＲＥＷＬ２，ＰＲＥＷＬ３が電源
電圧ＶCCに設定される。そして、ブロックデコーダでブ
ロックｉ、すなわち高電位側電源回路（ＰＤＥＮ）１３
２ａおよび低電位側電源回路１３２ｂｄが選択された場
合、高電位側電源回路（ＰＤＥＮ）１３２ａから電源電
圧ＶCCが供給され、高電位側電源回路（ＰＤＥＮ）１２
２ａ−０，１２２ａ−１，・・、および１３２ｃから接
地電圧が供給されるとともに、低電位側電源回路（ＮＤ
ＥＮ）１２２ｂ−０，１２２ｂ−１，・・、および１３
２ｂｄから接地電圧ＧＮＤが供給される。これによりワ
ード線ＷＬｉ−１のみが電源電圧ＶCCとなって選択され
る。
【００４１】書き込み時にサブデコーダ１１でＰＲＥＷ
Ｌ１が選択された場合、ワード線選択信号ＰＲＥＷＬ１
が電源電圧ＶCCに設定され、ワード線選択信号ＰＲＥＷ
Ｌ０，ＰＲＥＷＬ２，ＰＲＥＷＬ３が負の高電圧−１０
Ｖに設定される。そして、ブロックデコーダでブロック
ｉ、すなわち高電位側電源回路（ＰＤＥＮ）１３２ａお
よび低電位側電源回路１３２ｂｄが選択された場合、高
電位側電源回路（ＰＤＥＮ）１２２ａ−０，１２２ａ−
１，・・、１３２ａおよび１３２ｃから接地電圧ＧＮＤ
が供給されるとともに、低電位側電源回路（ＮＤＥＮ）
１３２ｂｄから負の高電圧−１０が供給され、低電位側
電源回路（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，・
・、から接地電圧ＧＮＤが供給される。これによりワー
ドＷＬｉ−１のみが−１０Ｖとなって選択される。
Ｌ１が選択された場合、ワード線選択信号ＰＲＥＷＬ１
が電源電圧ＶCCに設定され、ワード線選択信号ＰＲＥＷ
Ｌ０，ＰＲＥＷＬ２，ＰＲＥＷＬ３が負の高電圧−１０
Ｖに設定される。そして、ブロックデコーダでブロック
ｉ、すなわち高電位側電源回路（ＰＤＥＮ）１３２ａお
よび低電位側電源回路１３２ｂｄが選択された場合、高
電位側電源回路（ＰＤＥＮ）１２２ａ−０，１２２ａ−
１，・・、１３２ａおよび１３２ｃから接地電圧ＧＮＤ
が供給されるとともに、低電位側電源回路（ＮＤＥＮ）
１３２ｂｄから負の高電圧−１０が供給され、低電位側
電源回路（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，・
・、から接地電圧ＧＮＤが供給される。これによりワー
ドＷＬｉ−１のみが−１０Ｖとなって選択される。
【００４２】ブロック消去時には、サブデコーダ１１で
ワード線選択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３が選択さ
れ、ブロックデコーダでブロックｉ、すなわち高電位側
電源回路（ＰＤＥＮ）１３２ａおよび低電位側電源回路
１３２ｂｄが選択された場合、ワード線選択信号ＰＲＥ
ＷＬ０〜ＰＲＥＷＬ３が接地電圧ＧＮＤに設定され、高
電位側電源回路（ＰＤＥＮ）１３２ａから正の高電圧１
２Ｖが供給され、高電位側電源回路（ＰＤＥＮ）１２２
ａ−０，１２２ａ−１，・・、および１３２ｃから接地
電圧ＧＮＤが供給されるとともに、低電位側電源回路
（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，・・、およ
び１３２ｂｄから接地電圧ＧＮＤが供給される。これに
よりワード線ＷＬｉ−０，ＷＬｉ−１が１２Ｖとなって
選択される。
ワード線選択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３が選択さ
れ、ブロックデコーダでブロックｉ、すなわち高電位側
電源回路（ＰＤＥＮ）１３２ａおよび低電位側電源回路
１３２ｂｄが選択された場合、ワード線選択信号ＰＲＥ
ＷＬ０〜ＰＲＥＷＬ３が接地電圧ＧＮＤに設定され、高
電位側電源回路（ＰＤＥＮ）１３２ａから正の高電圧１
２Ｖが供給され、高電位側電源回路（ＰＤＥＮ）１２２
ａ−０，１２２ａ−１，・・、および１３２ｃから接地
電圧ＧＮＤが供給されるとともに、低電位側電源回路
（ＮＤＥＮ）１２２ｂ−０，１２２ｂ−１，・・、およ
び１３２ｂｄから接地電圧ＧＮＤが供給される。これに
よりワード線ＷＬｉ−０，ＷＬｉ−１が１２Ｖとなって
選択される。
【００４３】なお、ブロックｊが消去の対象となる場合
は、前記バイアス条件で高電位側電源回路（ＰＤＥＮ）
１３２ａから接地電圧ＧＮＤが供給され、高電位側電源
回路（ＰＤＥＮ）１３２ｃから正の高電圧１２Ｖが供給
される。
は、前記バイアス条件で高電位側電源回路（ＰＤＥＮ）
１３２ａから接地電圧ＧＮＤが供給され、高電位側電源
回路（ＰＤＥＮ）１３２ｃから正の高電圧１２Ｖが供給
される。
【００４４】また、チップ消去の場合には、ワード線選
択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３が接地電圧ＧＮＤに
設定され、高電位側電源回路（ＰＤＥＮ）１２２ａ−
０，１２２ａ−１，・・、１３２ａおよび１３２ｃから
正の高電圧１２Ｖが供給され、、低電位側電源回路（Ｎ
ＤＥＮ）１２２ｂ−０，１２２ｂ−１，・・、および１
３２ｂｄから接地電圧ＧＮＤが供給される。これによ
り、正規ブロックとブートブロックの全てのワード線に
１２Ｖが現れる。
択信号ＰＲＥＷＬ０〜ＰＲＥＷＬ３が接地電圧ＧＮＤに
設定され、高電位側電源回路（ＰＤＥＮ）１２２ａ−
０，１２２ａ−１，・・、１３２ａおよび１３２ｃから
正の高電圧１２Ｖが供給され、、低電位側電源回路（Ｎ
ＤＥＮ）１２２ｂ−０，１２２ｂ−１，・・、および１
３２ｂｄから接地電圧ＧＮＤが供給される。これによ
り、正規ブロックとブートブロックの全てのワード線に
１２Ｖが現れる。
【００４５】以上説明したように、本第１の実施形態に
よれば、ＤＩＮＯＲ型フラッシュメモリのデコーダ回路
１０ａにおいて、正規の１ストリングより短いブロック
同士のＮＤＥＮ（最終段のバッファの低電位側の電源回
路）を共有したので、従来例と同じ動作が実現できると
ともに、ブートブロック部のブロックデコーダのレイア
ウト面積の削減を実現できる。また、不良で多いパター
ンがワード線２本〜数本のショートやセルの単ビット不
良の場合、冗長ブロックは正規の１ストリングより小さ
く構成したほうが冗長効率がよい。このような場合に冗
長ブロックのブロックデコーダに本発明の構成を用いれ
ば冗長部のデコーダを小さくレイアウトできる。
よれば、ＤＩＮＯＲ型フラッシュメモリのデコーダ回路
１０ａにおいて、正規の１ストリングより短いブロック
同士のＮＤＥＮ（最終段のバッファの低電位側の電源回
路）を共有したので、従来例と同じ動作が実現できると
ともに、ブートブロック部のブロックデコーダのレイア
ウト面積の削減を実現できる。また、不良で多いパター
ンがワード線２本〜数本のショートやセルの単ビット不
良の場合、冗長ブロックは正規の１ストリングより小さ
く構成したほうが冗長効率がよい。このような場合に冗
長ブロックのブロックデコーダに本発明の構成を用いれ
ば冗長部のデコーダを小さくレイアウトできる。
【００４６】第２実施形態 図３および図４は、本発明に係る不揮発性半導体記憶装
置であるＤＩＮＯＲ型フラッシュメモリの第２の実施形
態を示す回路図である。本第２の実施形態は、ロウデコ
ーダ回路を読み出し系デコーダ回路と消去／書き込み系
デコーダ回路に分けた場合の構成例であって、図３がそ
のシステム構成図であり、図４が読み出し系デコーダ回
路の構成例を示す回路図である。
置であるＤＩＮＯＲ型フラッシュメモリの第２の実施形
態を示す回路図である。本第２の実施形態は、ロウデコ
ーダ回路を読み出し系デコーダ回路と消去／書き込み系
デコーダ回路に分けた場合の構成例であって、図３がそ
のシステム構成図であり、図４が読み出し系デコーダ回
路の構成例を示す回路図である。
【００４７】このロウデコーダ回路２０は、読み出し系
デコーダ回路２１、消去／書き込み系デコーダ回路２
２、転送ゲート制御回路２３、および転送ゲート２４，
２５により構成されている。なお、図３におけるメモリ
セルアレイ２６は、図面の簡単化のため１系統のみ、す
なわちゲートがワード線ＷＬに接続され、ソースがソー
ス線ＳＬに接続され、ドレインがビット線ＢＬに接続さ
れたメモリセルトランジスタＭＣ１個のみ図示してい
る。
デコーダ回路２１、消去／書き込み系デコーダ回路２
２、転送ゲート制御回路２３、および転送ゲート２４，
２５により構成されている。なお、図３におけるメモリ
セルアレイ２６は、図面の簡単化のため１系統のみ、す
なわちゲートがワード線ＷＬに接続され、ソースがソー
ス線ＳＬに接続され、ドレインがビット線ＢＬに接続さ
れたメモリセルトランジスタＭＣ１個のみ図示してい
る。
【００４８】なお、ロウデコーダ回路を読み出し系デコ
ーダ回路２１と消去／書き込み系デコーダ回路２２に分
ける理由は、書き込み／消去でデコーダは正負の高電圧
をドライブする必要があることからデコーダ回路を高耐
圧トランジスタで構成する必要があるが、高耐圧トラン
ジスタは電源電圧ＶCC系トランジスタに比べて電流能力
がかなり劣るため、読み出し時のデコーダ回路の高速動
作は難しいためである。この場合も、正規の１ストリン
グより小さいブートブロックおよび冗長ブロックの消去
／書き込み系デコーダ回路２２に関して前述した第１の
実施形態と同様の形態により低電圧側電源回路を共有化
できて小さくできる。
ーダ回路２１と消去／書き込み系デコーダ回路２２に分
ける理由は、書き込み／消去でデコーダは正負の高電圧
をドライブする必要があることからデコーダ回路を高耐
圧トランジスタで構成する必要があるが、高耐圧トラン
ジスタは電源電圧ＶCC系トランジスタに比べて電流能力
がかなり劣るため、読み出し時のデコーダ回路の高速動
作は難しいためである。この場合も、正規の１ストリン
グより小さいブートブロックおよび冗長ブロックの消去
／書き込み系デコーダ回路２２に関して前述した第１の
実施形態と同様の形態により低電圧側電源回路を共有化
できて小さくできる。
【００４９】読み出し系デコーダ回路２１は、図４に示
すように、負電圧を供給する必要がないことから、バッ
ファ回路のＮＭＯＳトランジスタのソースは正規、ブー
トまたは冗長にかかわりなくすべてのブロックデコーダ
において接地される。そして、ブートブロックデコーダ
１３ａにおいて、高電圧側電源回路（ＰＤＥＮ）１３２
ａを共有し、ブロックｉとブロックｊのＯＲゲート１４
を介するブロック選択信号ＢＬＫｉ，ＢＫＬｊでブロッ
クデコーダを駆動するように構成されている。またこの
場合、図示しない選択トランジスタに関してもブロック
ｉとブロックｊのブロック選択信号ＢＬＫｉ，ＢＫＬｊ
で駆動することにより正規のブロックと同じ構成でレイ
アウトすることが可能となる。
すように、負電圧を供給する必要がないことから、バッ
ファ回路のＮＭＯＳトランジスタのソースは正規、ブー
トまたは冗長にかかわりなくすべてのブロックデコーダ
において接地される。そして、ブートブロックデコーダ
１３ａにおいて、高電圧側電源回路（ＰＤＥＮ）１３２
ａを共有し、ブロックｉとブロックｊのＯＲゲート１４
を介するブロック選択信号ＢＬＫｉ，ＢＫＬｊでブロッ
クデコーダを駆動するように構成されている。またこの
場合、図示しない選択トランジスタに関してもブロック
ｉとブロックｊのブロック選択信号ＢＬＫｉ，ＢＫＬｊ
で駆動することにより正規のブロックと同じ構成でレイ
アウトすることが可能となる。
【００５０】転送ゲート制御回路２３は、ハイレベルで
アクティブの消去信号ＥＲＳおよび書き込み信号ＷＲＴ
の否定的論理和をとる２入力ＮＯＲゲート２３１と、レ
ベルシフト回路２３２，２３３およびＮＯＲゲート２３
１の出力レベルを反転してレベルシフト回路２３３に入
力させるインバータ２３４により構成されている。
アクティブの消去信号ＥＲＳおよび書き込み信号ＷＲＴ
の否定的論理和をとる２入力ＮＯＲゲート２３１と、レ
ベルシフト回路２３２，２３３およびＮＯＲゲート２３
１の出力レベルを反転してレベルシフト回路２３３に入
力させるインバータ２３４により構成されている。
【００５１】転送ゲート２４は、ＰＭＯＳトランジスタ
２４１とＮＭＯＳトランジスタ２４２のソース・ドレイ
ン同士を接続して構成されている。ＰＭＯＳトランジス
タ２４１のゲートが転送ゲート制御回路２３のレベルシ
フト回路２３３の出力に接続され、ＮＭＯＳトランジス
タ２４２のゲートがレベルシフト回路２３２の出力に接
続されている。そして、一方の入出力端子ａが読み出し
系デコーダ回路２１のワード線ドライブ電圧の出力ノー
ドに接続され、他方の入出力端子ｂがワード線ＷＬの一
端側に接続されている。
２４１とＮＭＯＳトランジスタ２４２のソース・ドレイ
ン同士を接続して構成されている。ＰＭＯＳトランジス
タ２４１のゲートが転送ゲート制御回路２３のレベルシ
フト回路２３３の出力に接続され、ＮＭＯＳトランジス
タ２４２のゲートがレベルシフト回路２３２の出力に接
続されている。そして、一方の入出力端子ａが読み出し
系デコーダ回路２１のワード線ドライブ電圧の出力ノー
ドに接続され、他方の入出力端子ｂがワード線ＷＬの一
端側に接続されている。
【００５２】転送ゲート２５は、ＰＭＯＳトランジスタ
２５１とＮＭＯＳトランジスタ２５２のソース・ドレイ
ン同士を接続して構成されている。ＰＭＯＳトランジス
タ２５１のゲートが転送ゲート制御回路２３のレベルシ
フト回路２３２の出力に接続され、ＮＭＯＳトランジス
タ２５２のゲートがレベルシフト回路２３３の出力に接
続されている。そして、一方の入出力端子ａが消去／書
き込み系デコーダ回路２２のワード線ドライブ電圧の出
力ノードに接続され、他方の入出力端子ｂがワード線Ｗ
Ｌの他端側に接続されている。
２５１とＮＭＯＳトランジスタ２５２のソース・ドレイ
ン同士を接続して構成されている。ＰＭＯＳトランジス
タ２５１のゲートが転送ゲート制御回路２３のレベルシ
フト回路２３２の出力に接続され、ＮＭＯＳトランジス
タ２５２のゲートがレベルシフト回路２３３の出力に接
続されている。そして、一方の入出力端子ａが消去／書
き込み系デコーダ回路２２のワード線ドライブ電圧の出
力ノードに接続され、他方の入出力端子ｂがワード線Ｗ
Ｌの他端側に接続されている。
【００５３】このような構成において、読み出しモード
時は、転送ゲート２４が導通状態に保持され、転送ゲー
ト２５は非導通状態に保持される。その結果、読み出し
系デコーダ回路２１によるワード線ドライブ電圧のみが
ワード線ＷＬに印加され、消去／書き込み系デコーダ回
路２２によるドライブ電圧は遮断される。
時は、転送ゲート２４が導通状態に保持され、転送ゲー
ト２５は非導通状態に保持される。その結果、読み出し
系デコーダ回路２１によるワード線ドライブ電圧のみが
ワード線ＷＬに印加され、消去／書き込み系デコーダ回
路２２によるドライブ電圧は遮断される。
【００５４】消去また書き込みモード時は、転送ゲート
２４が非導通状態に保持され、転送ゲート２５は導通状
態に保持される。その結果、消去／書き込み系デコーダ
回路２２によるワード線ドライブ電圧のみがワード線Ｗ
Ｌに印加され、読み出し系デコーダ回路２１によるドラ
イブ電圧は遮断される。
２４が非導通状態に保持され、転送ゲート２５は導通状
態に保持される。その結果、消去／書き込み系デコーダ
回路２２によるワード線ドライブ電圧のみがワード線Ｗ
Ｌに印加され、読み出し系デコーダ回路２１によるドラ
イブ電圧は遮断される。
【００５５】このロウデコーダ回路２０によれば、読み
出し系デコーダ回路２１を消去／書き込み系回路２２よ
り電流値の大きい低電圧動作のトランジスタで構成で
き、読み出し動作の高速化に有利であることはもとよ
り、正規の１ストリングより小さいストリングで構成さ
れるブートブロックや冗長部のブロックデコーダにおい
てレイアウトの省面積化が実現できる。
出し系デコーダ回路２１を消去／書き込み系回路２２よ
り電流値の大きい低電圧動作のトランジスタで構成で
き、読み出し動作の高速化に有利であることはもとよ
り、正規の１ストリングより小さいストリングで構成さ
れるブートブロックや冗長部のブロックデコーダにおい
てレイアウトの省面積化が実現できる。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
正規の１ストリングより小さいストリングで構成される
ブートブロックや冗長部のブロックデコーダにおいて、
ブロックデコーダのレイアウト面積を小さくできる。ま
た、 第１の動作モード（たとえば読み出し）と第２の
動作モード（たとえば消去／書き込み）の動作モードに
応じたデコーダを分ける構成を採る場合であっても、レ
イアウトの省面積化が実現できる。
正規の１ストリングより小さいストリングで構成される
ブートブロックや冗長部のブロックデコーダにおいて、
ブロックデコーダのレイアウト面積を小さくできる。ま
た、 第１の動作モード（たとえば読み出し）と第２の
動作モード（たとえば消去／書き込み）の動作モードに
応じたデコーダを分ける構成を採る場合であっても、レ
イアウトの省面積化が実現できる。
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】各動作モード時の各部の設定電圧を示す図であ
る。
る。
【図３】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す図で、ロウデコーダ回路を読み出し系デ
コーダ回路と消去／書き込み系デコーダ回路に分けた場
合のシステム構成図である。
実施形態を示す図で、ロウデコーダ回路を読み出し系デ
コーダ回路と消去／書き込み系デコーダ回路に分けた場
合のシステム構成図である。
【図４】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す図で、読み出し系デコーダ回路の構成例
を示す回路図である。
実施形態を示す図で、読み出し系デコーダ回路の構成例
を示す回路図である。
【図５】ＤＩＮＯＲ型フラッシュメモリにおけるメモリ
アレイ構造を示す図である。
アレイ構造を示す図である。
【図６】従来のＤＩＮＯＲ型フラッシュメモリのおける
デコーダ回路の構成例を示す回路図である。
デコーダ回路の構成例を示す回路図である。
１０ａ…デコーダ回路、１１…サブデコーダ、１２−
０，１２−１，・・、…正規のブロックデコーダ１３−
０，１３−１，１３ａ…予備のブロックデコーダ（ブー
トブロックデコーダ）、１２２ａ−０，１２２ａ−１，
・・、１３２ａ，１３２ｃ…高電位側電源回路、１２２
ｂ−０，１２２ｂ−１，・・、１３２ｂｄ…低電位側電
源回路。
０，１２−１，・・、…正規のブロックデコーダ１３−
０，１３−１，１３ａ…予備のブロックデコーダ（ブー
トブロックデコーダ）、１２２ａ−０，１２２ａ−１，
・・、１３２ａ，１３２ｃ…高電位側電源回路、１２２
ｂ−０，１２２ｂ−１，・・、１３２ｂｄ…低電位側電
源回路。
Claims (11)
- 【請求項１】 それぞれ異なるワード線に接続された複
数のメモリセルが接続されてなる少なくとも一つのメモ
リストリングを備えた少なくとも一つの正規メモリブロ
ックと、上記正規メモリブロックのメモリストリングを
構成するメモリセルより少ない数のメモリセルで構成さ
れ、かつ当該メモリセルが異なるワード線に接続されて
なる少なくとも一つの予備メモリストリングを備えた少
なくとも二つの予備メモリブロックとを有し、メモリス
トリング中の選択された一のワード線に第１の電圧また
は当該第１の電圧より低い第２を電圧を印加する不揮発
性半導体記憶装置であって、 正規メモリブロックに対応して設けられ、かつ、第１の
電圧用電源回路と、第２の電圧用電源回路と、メモリス
トリングに接続された各ワード線毎に設けられ、ワード
線選択信号が対応するワード線を選択するか否かに応じ
て当該対応するワード線に上記第１の電圧用電源回路に
よる第１の電圧または上記第２の電圧用電源回路による
第２の電圧を供給するバッファ回路とを備えた正規メモ
リブロックデコーダと、 予備メモリブロックに対応して設けられ、かつ、第１の
電圧用電源回路と、予備メモリストリングに接続された
各ワード線毎に設けれ、ワード線選択信号が対応するワ
ード線を選択するか否かに応じて当該対応するワード線
に上記第１の電圧用電源回路による第１の電圧または第
２の電圧を供給するバッファ回路とを備え、第２の電圧
用電源回路を共有する少なくとも二つの予備メモリブロ
ックデコーダとを有する不揮発性半導体記憶装置。 - 【請求項２】 上記ワード線選択信号は、正規メモリス
トリングに接続されたワード線数だけ上記正規メモリブ
ロックデコーダおよび各予備メモリブロックデコーダに
並列的に供給されるとともに、各予備メモリブロックデ
コーダには接続されたワード線数で、かつ複数の当該ワ
ード線選択信号のうちそれぞれ異なるワード線選択信号
が供給される請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記第１の電圧は正の電圧であり、上記
第２の電圧は負の電圧である請求項１記載の半導体不揮
発性記憶装置。 - 【請求項４】 上記予備メモリブロックはブートブロッ
クである請求項１記載の半導体不揮発性記憶装置。 - 【請求項５】 上記予備メモリブロックは冗長ブロック
である請求項１記載の半導体不揮発性記憶装置。 - 【請求項６】 それぞれ異なるワード線に接続された複
数のメモリセルが接続されてなる少なくとも一つのメモ
リストリングを備えた少なくとも一つの正規メモリブロ
ックと、上記正規メモリブロックのメモリストリングを
構成するメモリセルより少ない数のメモリセルで構成さ
れ、かつ当該メモリセルが異なるワード線に接続されて
なる少なくとも一つの予備メモリストリングを備えた少
なくとも二つの予備メモリブロックとを有し、メモリス
トリング中の選択された一のワード線に第１または第２
の動作モードに応じた電圧を印加する不揮発性半導体記
憶装置であって、 正規メモリブロックに対応して設けられ、かつ、第１の
電圧用電源回路と、基準電圧源と、メモリストリングに
接続された各ワード線毎に設けれ、上記第１の動作時
に、ワード線選択信号が対応するワード線を選択するか
否かに応じて当該対応するワード線に上記第１の電圧用
電源回路による第１の電圧または基準電圧を供給するバ
ッファ回路とを備えた正規メモリブロックデコーダと、
予備メモリブロックに対応して設けられ、かつ、予備メ
モリストリングに接続された各ワード線毎に設けられ、
上記第１の動作モード時にワード線選択信号が対応する
ワード線を選択するか否かに応じて当該対応するワード
線に上記第１の電圧または基準電圧を供給するバッファ
回路とを備え、第１の電圧用電源回路および基準電圧源
を共有する少なくとも二つの予備メモリブロックデコー
ダとを有する第１の回路と、 正規メモリブロックに対応して設けられ、かつ、第３の
電圧用電源回路と、第４の電圧用電源回路と、メモリス
トリングに接続された各ワード線毎に設けられ、上記第
２の動作モード時に、ワード線選択信号が対応するワー
ド線を選択するか否かに応じて当該対応するワード線に
上記第３の電圧用電源回路による第３の電圧または上記
第４の電圧用電源回路による第４の電圧を供給するバッ
ファ回路とを備えた正規メモリブロックデコーダと、予
備メモリブロック対応して設けられ、かつ、第３の電圧
用電源回路と、予備メモリストリングに接続された各ワ
ード線毎に設けられ、上記第２の動作モード時に、ワー
ド線選択信号が対応するワード線を選択するか否かに応
じて当該対応するワード線に上記第３の電圧用電源回路
による第３の電圧または第４の電圧を供給するバッファ
回路とを備え、第４の電圧用電源回路を共有する少なく
とも二つの予備メモリブロックデコーダとを有する第２
の回路とを有する不揮発性半導体記憶装置。 - 【請求項７】 上記第１の回路の各予備メモリブロック
デコーダで共有する第１の電圧用電源回路は、各予備メ
モリブロックの選択信号で起動される請求項６記載の不
揮発性半導体記憶装置。 - 【請求項８】 上記第１の動作は読み出し動作であり、
上記第２の動作は消去または書き込み動作である請求項
６記載の不揮発性半導体記憶装置。 - 【請求項９】 上記第１の電圧は電源電圧であり、上記
第３の正の高電圧であり、上記第４の電圧は負の電圧で
ある請求項６記載の半導体不揮発性記憶装置。 - 【請求項１０】 上記予備メモリブロックはブートブロ
ックである請求項６記載の半導体不揮発性記憶装置。 - 【請求項１１】 上記予備メモリブロックは冗長ブロッ
クである請求項６記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32643797A JPH10241389A (ja) | 1996-12-29 | 1997-11-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-358021 | 1996-12-29 | ||
| JP35802196 | 1996-12-29 | ||
| JP32643797A JPH10241389A (ja) | 1996-12-29 | 1997-11-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241389A true JPH10241389A (ja) | 1998-09-11 |
Family
ID=26572184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32643797A Pending JPH10241389A (ja) | 1996-12-29 | 1997-11-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10241389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305033B1 (ko) * | 1999-06-24 | 2001-11-14 | 윤종용 | 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치 |
-
1997
- 1997-11-27 JP JP32643797A patent/JPH10241389A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305033B1 (ko) * | 1999-06-24 | 2001-11-14 | 윤종용 | 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치 |
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