JPH1040691A

JPH1040691A - 半導体メモリ装置

Info

Publication number: JPH1040691A
Application number: JP19503996A
Authority: JP
Inventors: Norihisa Sone; 紀久曽根
Original assignee: OKI LSI TECHNOL KANSAI KK; Oki Electric Industry Co Ltd
Current assignee: OKI LSI TECHNOL KANSAI KK; Oki Electric Industry Co Ltd
Priority date: 1996-07-24
Filing date: 1996-07-24
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】従来の半導体メモリ装置では機能テストの際
に、テストデータをメモリセルに書き込むのに時間がか
かるという課題があった。【解決手段】本発明は、ロウデコーダは、第１及び第
２の電位レベルを有する２つのテスト制御信号を受信
し、このテスト制御信号の電位レベルの組み合わせによ
って、行アドレスで選択される１つのワード線を駆動す
る第１の状態、１つおきの複数のワード線を駆動する第
２の状態、前記１つおきに駆動されるワード線とは異な
る１つおきの複数のワード線を駆動する第３の状態、あ
るいは、複数のワード線全てを駆動する第４の状態のい
づれかの状態を選択することができ、これにより、テス
トデータのメモリセルへの書き込み時間を短縮でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に、不揮発性半導体メモリ装置の中の、電気
的に消去、書込可能なリードオンリメモリ（以下、ＥＥ
ＰＲＯＭと称する）の機能テストに関する。

【０００２】

【従来の技術】半導体メモリ装置、例えば、ＥＥＰＲＯ
Ｍに対するメモリセルの機能テストに関する技術とし
て、次の文献に開示されるものがある。文献：特開平３ー１３７９００号公報この文献に開示の技術は、メモリセルの機能テストとし
て、メモリセルアレイを構成する全てのメモリセルに同
一のテストデータを書き込み、その後、各メモリセルに
書き込まれたテストデータを読み出して、テストデータ
が正しく書き込まれたか否かをチェックするテストと、
各メモリセルに書き込むテストデータを、隣り合うメモ
リセルに書き込むテストデータとは異なるテストデータ
を書き込む、所謂、市松模様のテストデータを書き込
み、その後、各メモリセルに書き込まれたテストデータ
を読み出して、隣り合うメモリセル間での相互干渉をチ
ェックするテストとについてが開示されている。これら
の機能テストの高速化、特に、メモリセルアレイにテス
トデータを書き込む時間を短縮するため、上記文献で
は、第１の実施例として、テスト状態において、２つの
アドレスデータにより、全てのワード線の選択と複数の
ワード線の一本おきの選択とを行うことが可能なロウデ
コーダを開示している。さらに、上記文献には、第２の
実施例として、一本おきに同時選択するワード線を２つ
のアドレスデータにより、それぞれ奇数番目のワード線
の同時選択と偶数番目のワード線の同時選択とを行うこ
とが可能なロウデコーダも開示している。

【０００３】

【発明が解決しようとする課題】しかしながら、上記文
献に開示の第１の実施例では、メモリセルアレイを構成
するメモリセル全てに同一のテストデータを書き込むこ
とは一回の書き込みでよいが、市松模様のテストデータ
を書き込むためには、一旦全てのメモリセルに同一のテ
ストデータを書き込む必要があり、その手順が複雑化
し、また、書込みを２度行わなければならない。また、
第２の実施例では、市松模様のテストデータを書き込む
ことは２回の書込みで行えるが、メモリセル全てに同一
のテストデータを書き込むことも、２回の書き込みを必
要とするため、機能テストの高速化を必ずしも満足する
ものではなかった。さらに、第１及び第２の実施例とも
に、ロウデコーダには、テスト信号に応答するナンドゲ
ートを複数準備するとともに、機能テストの実行におい
て、複数ビットからなるアドレスデータを用いてワード
線の選択を行うものである。このため、ロウデコーダを
構成する素子が多くなることで装置全体として大型化
し、また、機能テストの状態を設定する信号の他に、ア
ドレスデータの入力の管理を必要とすることで処理が複
雑化する。

【０００４】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は機能テストの高速化を実現する半
導体メモリ装置を提供することにある。さらに、本発明
は、上記目的を、複雑な手順を必要とせずに容易に機能
テストを行える半導体メモリ装置を提供することにあ
る。さらに、本発明は、上記目的を、装置全体として大
型化することなく機能テストを行える半導体メモリ装置
を提供することにある。

【０００５】

【課題を解決するための手段】この目的は、本発明にあ
っては、請求項１に記載されるように、複数のワード線
と、この複数の第１のワード線と交差する複数のビット
線と、それぞれが複数のワード線の１つと少なくとも複
数のビット線の１つとに電気的に接続される複数のメモ
リセルからなるメモリセルアレイと、入力されるアドレ
スデータが有する第１の情報で選択される複数のワード
線の１つを駆動する第１のデコード回路と、アドレスデ
ータが有する第２の情報で選択される複数のビット線の
少なくとも１つを駆動する第２のデコード回路とを有す
る半導体メモリ装置において、第１のデコード回路が、
それぞれが第１及び第２の電位レベルを有する第１及び
第２の制御信号を受信し、第１及び第２の制御信号の電
位レベルの組み合わせによって、第１の情報で選択され
る１つのワード線を駆動する第１の状態、１つおきの複
数のワード線を駆動する第２の状態、１つおきに駆動さ
れるワード線とは異なる１つおきの複数のワード線を駆
動する第３の状態、あるいは、複数のワード線全てを駆
動する第４の状態のいづれかの状態を選択するように構
成したことで達成することができる。

【０００６】

【発明の実施の形態】以下、本発明の実施例について図
面を用いて詳細に説明する。図１は、本発明の第１の実
施例を示す半導体メモリ装置の構成ブロック図である。
この実施例において用いている半導体メモリ装置はＥＥ
ＰＲＯＭである。本実施例では、８ビットを１ワードと
して、ワード単位でデータの読み出し／書き込みが行わ
れるＥＥＰＲＯＭ１００を用い、入力されるアドレスデ
ータは６ビットとしている。従って、本実施例のＥＥＰ
ＲＯＭ１００は６４ワード×８ビット＝５１２ビットの
記憶容量を有するものである。図１において、ＥＥＰＲ
ＯＭ１００は、行方向及び列方向に配置された複数のメ
モリセルから構成されるメモリセルアレイ１１０、入力
されるアドレスデータが有する列アドレスに応答して、
メモリセルアレイ１１０のうちの１つの列を選択するカ
ラム線を駆動するカラムデコーダ１２０、入力されるア
ドレスデータが有する行アドレスに応答して、メモリセ
ルアレイ１１０のうちの１つの行を選択するワード線を
駆動するロウデコーダ１３０、８個のカラムスイッチ１
４０ー１〜１４０ー８から構成され、カラムデコーダ１
２０及びロウデコーダ１３０により選択されたメモリセ
ルから読み出したデータを他の回路へ転送、あるいは、
選択されたメモリセルに書き込むべきデータを他の回路
からメモリセルへ転送するためのゲートの役割をするカ
ラムスイッチ群１４０、メモリセルから読み出したデー
タ、あるいは、メモリセルに書き込むべきデータを一時
的に保持するデータラッチ回路１５０、及び、各メモリ
セルへ書き込み、読み出し、消去それぞれの動作で必要
な電圧を供給する電圧供給回路１６０とから構成されて
いる。

【０００７】メモリセルアレイ１１０は、行方向に８
行、列方向に８列に配置された６４個のワードメモリセ
ル１１０ー１〜１１０ー６４から構成される。各ワード
メモリセルのｎ行目（但し、ｎは１〜８の整数）に配置
されたワードメモリセル１１０ー（８ｎ-７）〜１１０
ー（８ｎ）は、ロウデコーダ１３０のワード線Ｗ（ｎー
１）に接続されている。例えば、ｎ＝２とすると、ワー
ドメモリセル１１０ー９〜１１０ー１６はワード線Ｗ１
に接続される。また、各ワードメモリセルのｍ列目（但
し、ｍは１〜８の整数）に配置されたワードメモリセル
１１０ー（ｍ+８ｋ）（但し、ｋは０〜７の整数）で表
現されるものは、カラムスイッチ群１４０のカラムスイ
ッチ１４０ーｍに接続されている。例えば、ｍ＝２とす
ると、ワードメモリセル１１０ー２、１１０ー１０、１
１０ー１８、・・・・・、１１０ー５８はカラム線Ｃ２
に接続される。各ワードメモリセル１１０ー１〜１１０
ー６４の具体的な構成については後ほど説明する。

【０００８】カラムデコーダ１２０は、アドレスデータ
のうちの列アドレスを指示する３ビット分のアドレスデ
ータ”Ａ２Ａ１Ａ０”が入力される。通常の動作状
態において、このアドレスデータ”Ａ２Ａ１Ａ０”
により、選択的にカラム線Ｃ０〜Ｃ７のうち対応する１
つを駆動するものである。また、カラムデコーダ１２０
は、クリア信号ＣＬＲ、カラムデコーダ１２０を各種機
能テスト状態と通常の動作状態とに設定する２つのテス
ト制御信号ＲＳＯ，ＲＳＥ、クロック信号φが入力され
る。また、電源電圧ＶDD（例えば、５Ｖ）、電源電圧よ
り高い高電圧Ｖpp（例えば、２０Ｖ）が供給されてい
る。カラムデコーダ１２０の具体的な構成については後
ほど説明する。

【０００９】ロウデコーダ１３０は、アドレスデータの
うちの行アドレスを指示する３ビット分のアドレスデー
タ”Ａ５Ａ４Ａ３”が入力される。通常の動作状態
において、このアドレスデータ”Ａ５Ａ４Ａ３”に
より、選択的にワード線Ｗ０〜Ｗ７のうち対応する１つ
を駆動するものである。また、ロウデコーダ１３０も、
クリア信号ＣＬＲ及び２つのテスト制御信号ＲＳＯ，Ｒ
ＳＥ、クロック信号φが入力される。また、電源電圧Ｖ
DD（例えば、５Ｖ）、電源電圧より高い高電圧Ｖpp（例
えば、２０Ｖ）が供給されている。ロウデコーダ１３０
の具体的な構成については後ほど説明する。

【００１０】カラムスイッチ群１４０は、前述のよう
に、８個のカラムスイッチ１４０ー１〜１４０ー８から
構成されている。各カラムスイッチ１４０ーｍは、それ
ぞれ、カラム線Ｃ（ｍー１）の駆動状態に従って機能す
るものである。また、各カラムスイッチ１４０ーｍはそ
れぞれビット線Ｂ８（ｍー１）〜Ｂ８ｍー１を介してワ
ードメモリセル１１０ー（ｍ+８ｋ）で表現されるもの
に接続され、また、データ線Ｄ０〜Ｄ７を介してデータ
ラッチ回路１５０に接続されている。各カラムスイッチ
１４０ーｍの具体的な構成については後ほど説明する。

【００１１】データラッチ回路１５０はメモリセルアレ
イ１１０に書き込むべきデータ、あるいは、メモリセル
アレイ１１０から読み出したデータを一時的に保持する
ものであり、メモリセルアレイ１１０とのデータの授受
はデータ線Ｄ０〜Ｄ７を介して行われ、外部装置、ある
いは、周辺回路とのデータの授受はデータ線ＤＢ０〜Ｄ
Ｂ７を介して行われるものである。

【００１２】電圧供給回路１６０は、メモリセルアレイ
１１０からデータの読み出しを行うための読み出し制御
信号ＲＥ、メモリセルアレイ１１０へデータの書き込み
を行うための書き込み制御信号ＷＥ、及びメモリセルア
レイ１１０内の各ワードメモリセル１１０ー１〜１１０
ー６４に記憶しているデータを消去を行うための消去制
御信号ＥＥが入力される。電圧供給回路１６０は、読み
出し制御信号ＲＥが入力されると、およそ２〜５Ｖの電
圧を、書き込み制御信号ＷＥが入力されると、接地電圧
を、消去制御信号ＥＥが入力されると、およそ２０Ｖの
高電圧を有する信号として、電圧供給線ＶＳ１から出力
するものである。

【００１３】上記のような構成により、通常の動作状態
において、入力されたアドレスデータに従って、カラム
デコーダ１２０及びロウデコーダ１３０にてメモリセル
アレイ１１０内のワードメモリセルの１つを選択し、デ
ータラッチ回路１５０からのデータの書き込み、あるい
は、データラッチ回路１５０へのデータの読み出しを実
行し、機能テスト状態においては、後述する方法でワー
ドメモリセルへのデータの書き込みを行うものである。

【００１４】ここで、カラムスイッチ及びワードメモリ
セルの具体的な構成について、図２を用いて説明する。
図２はカラムスイッチ１４０ー（ｍー１）とワードメモ
リセル１１０ー（ｍ+８ｋ）を示したものである。カラ
ムスイッチ１４０ー（ｍー１）は、ｍが１〜８のどの整
数値であっても回路構成は同じものである。また、ワー
ドメモリセル１１０ー（ｍ+８ｋ）も、ｍが１〜８のど
の整数値であっても回路構成は同じであり、ワードメモ
リセル１４０ー９〜１４０ー６４についても図２に示す
ワードメモリセル１１０ー（ｍ+８ｋ）と回路構成は同
じである。

【００１５】カラムスイッチ１４０ーｍは９個のｎチャ
ネル型ＭＯＳトランジスタ１４１〜１４９で構成されて
いる。トランジスタ１４１〜１４８の第１電極はそれぞ
れデータ線Ｄ０〜Ｄ７に接続されている。トランジスタ
１４１〜１４８の第２電極はそれぞれビット線Ｂ（８
（ｍー１））〜Ｂ（８（ｍー１）+７）に接続されてい
る。トランジスタ１４９の第１電極は電圧供給線ＶＳ１
に接続されている。トランジスタ１４９の第２電極は電
圧供給線ＶＳ２に接続されている。また、トランジスタ
１４１〜１４９のゲート電極は全てカラム線Ｃ（ｍー
１）に接続されている。従って、カラムデコーダ１２０
にて、カラム線Ｃ（ｍー１）が駆動されることで、デー
タ線Ｄ０〜Ｄ７はそれぞれビット線Ｂ（８（ｍー１））
〜Ｂ（８（ｍー１）+７）と電気的に接続され、電圧供
給線ＶＳ１は電圧供給線ＶＳ２と電気的に接続される。
このため、データ線Ｄ０〜Ｄ７とビット線Ｂ（８（ｍー
１））〜Ｂ（８（ｍー１）+７）とでデータの授受が可
能となり、電圧供給線ＶＳ１と電圧供給線ＶＳ２とで信
号の授受が可能となる。

【００１６】ワードメモリセル１１０ーｍは、９個のｎ
チャネル型ＭＯＳトランジスタ１１１〜１１９及び８個
のフローティングゲートを有するＭＯＳトランジスタ２
１１〜２１８で構成されている。トランジスタ１１１〜
１１８の第１電極はそれぞれビット線Ｂ（８（ｍー
１））〜Ｂ（８（ｍー１）+７）に接続されている。ト
ランジスタ１１１〜１１８の第２電極はそれぞれトラン
ジスタ２１１〜２１８の第１電極にそれぞれ接続されて
いる。トランジスタ１１９の第１電極は電圧供給線ＶＳ
２に接続され、第２電極は、トランジスタ２１１〜２１
８のゲート電極に接続されている。トランジスタ１１１
〜１１９のゲート電極はワード線Ｗｋに接続されてい
る。また、トランジスタ２１１〜２１８の第２電極は接
地されている。従って、ロウデコーダ１３０にて、ワー
ド線Ｗｋが駆動されることで、ビット線Ｂ（８（ｍー
１））〜Ｂ（８（ｍー１）+７）で転送されている信号
がそれぞれトランジスタ２１１〜２１８の第１電極に供
給される。また、トランジスタ２１１〜２１８のゲート
電極には電圧供給線ＶＳ２で転送されている信号が供給
される。つまり、書き込み時には、トランジスタ２１１
〜２１８のゲート電極に接地電圧を有する信号が供給さ
れるので、トランジスタ２１１〜２１８のうちデータと
して”０”が書き込まれるものは、フローティングゲー
トからエレクトロンが放出される。また、読み出し時に
は、トランジスタ２１１〜２１８のゲート電極に２〜５
Ｖの電圧を有する信号が供給される。ここで、２〜５Ｖ
としているが、トランジスタ２１１〜２１８に書き込ま
れたデータが”１”のものは、その閾値が消去状態とほ
ぼ同じであり、データが”０”のものは、その閾値が消
去状態の閾値より低くなっている。この閾値の差異を検
出可能にする電圧がトランジスタ２１１〜２１８のゲー
ト電極に供給されればよい。さらに、消去時には、トラ
ンジスタ２１１〜２１８のゲート電極におよそ２０Ｖの
高電圧を有する信号が供給されるので、トランジスタ２
１１〜２１８のフローティングゲートにエレクトロンが
注入されることとなる。このようにして、ワードメモリ
セルに対するデータの読み出し、書き込み、及び消去が
行われる。

【００１７】次に、ロウデコーダ１３０の具体的な回路
構成について、図３を用いて説明する。ロウデコーダ１
３０はサブデコーダ１３０ー１〜１３０ー８を有する構
成となっている。各サブデコーダ１３０ー１〜１３０ー
８の回路構成は同様である。よって、代表として、サブ
デコーダ１３０ー１を用いて説明する。サブデコーダ１
３０ー１は５個のｎチャネル型ＭＯＳトランジスタ１３
１〜１３４及び３１、３個のｐチャネル型ＭＯＳトラン
ジスタ１３５〜１３７、インバータ１３８、高電圧供給
スイッチ１３９、ＮＯＲゲート３２により構成されてい
る。トランジスタ１３１〜１３３及び３１は縦列接続さ
れ、その一端に位置するトランジスタ３１の第１電極は
接地され、他端に位置するトランジスタ１３１の第１電
極はトランジスタ１３５〜１３７の第１電極に接続され
ている。トランジスタ１３５〜１３７の第２電極には電
源電圧が供給されている。トランジスタ１３４の第１電
極はトランジスタ１３５〜１３７の第１電極に接続さ
れ、第２電極は接地されている。トランジスタ１３１〜
１３３のゲート電極はそれぞれアドレスデータＡ３〜Ａ
５に応答した信号を受信する。ここで、サブデコーダ１
３０ー１のような奇数番目のサブデコーダ１３０ー３、
１３０ー５、１３０ー７は、トランジスタ１３４のゲー
ト電極はテスト制御信号ＲＳＯを受信し、トランジスタ
１３６はテスト制御信号ＲＳＥをインバータ２３６を介
して受信する。また、偶数番目のサブデコーダ１３０ー
２、１３０ー４、１３０ー６、１３０ー８は、トランジ
スタ１３４のゲート電極はテスト制御信号ＲＳＯをイン
バータ１３７を介して受信し、トランジスタ１３６はテ
スト制御信号ＲＳＥを受信する。トランジスタ１３５の
ゲート電極はクリア信号ＣＬＲを受信する。トランジス
タ１３７のゲート電極はワード線Ｗ０で転送される信号
を受信する。トランジスタ３１のゲート電極はＮＯＲゲ
ート３２の出力信号を受信する。ＮＯＲゲート３２の入
力信号は２つのテスト制御信号ＲＳＯ，ＲＳＥである。
インバータ１３８は入力がトランジスタ１３５〜１３７
の第１電極に接続され、出力がワード線Ｗ０に接続され
ている。また、高電圧供給スイッチ１３９は高電圧Ｖｐ
ｐ（例えば、２０Ｖ）をワード線Ｗ０に供給するもので
あり、制御信号φにより動作が制御されるものである。
この実施例においては制御信号φは書き込み時及び消去
時に高電圧Ｖｐｐを供給するように入力される。なお、
この高電圧供給スイッチ１３９は、図示していないが、
例えば、コンデンサを有して、書き込み時及び消去時
に、そのコンデンサを高電圧Ｖｐｐにより充電し、ワー
ド線Ｗ０の駆動によるワード線Ｗ０の電圧が高くなるこ
とで、コンデンサが放電し、ワード線Ｗ０を昇圧するよ
うに動作するものである。

【００１８】ここで、各サブデコーダ１３０ー１に入力
される信号のうち、クリア信号ＣＬＲ及びテスト制御信
号ＲＳＯはそのまま入力されるがアドレスデータ”Ａ５
〜Ａ３はそれぞれインバータ２３３〜２３１を介して入
力され、トランジスタ１３６に入力されるテスト制御信
号ＲＳＥもインバータ２３６を介して入力されるもので
ある。よって、サブデコーダ１３０ー１は次のように動
作する。予め、クリア信号ＣＬＲを一時的に低電位レベ
ル（以下、ローレベルと称する）の信号として入力し
て、トランジスタ１３５を活性化しておく。これによ
り、インバータ１３８の出力は、ローレベルとなるの
で、ワード線Ｗ０は駆動されていない状態（ローレベル
の状態）としておく。この状態はトランジスタ１３７で
ラッチされる。その後、次の動作（例えば、機能テスト
やアドレスデータの受信）に入る前までは、クリア信号
ＣＬＲはハイレベルにしておく。

【００１９】まず、通常の動作状態の時、テスト制御信
号ＲＳＥ，ＲＳＯは共にローレベルである。このため、
ＮＯＲゲート３２の出力信号は高電位レベル（以下、ハ
イレベルと称する）となり、トランジスタ３１を活性化
している。また、トランジスタ１３４、１３６は共に非
活性化となる。ここで、サブデコーダ１３０ー１にアド
レスデータ”Ａ５Ａ４Ａ３”として、電圧が全てロ
ーレベルである”０００”が入力された時に、インバー
タ２３３〜２３１を介してハイレベルの信号がトランジ
スタ１３３〜１３１にそれぞれ入力されるので、トラン
ジスタ１３３〜１３１は活性化し、インバータ１３８の
入力を接地状態とする。従って、インバータ１３８の出
力信号の電圧はハイレベルとなり、ワード線Ｗ０は駆動
される（ハイレベルの状態）こととなる。アドレスデー
タ”Ａ５Ａ４Ａ３”が”０００”以外であれば、ト
ランジスタ１３３〜１３１の少なくとも１つが非活性の
ままとなるので、ワード線０は駆動されない（ローレベ
ルの状態）。

【００２０】次に、機能テストの状態の時について説明
する。テスト制御信号ＲＳＥがハイレベルで、テスト制
御信号ＲＳＯがローレベルの時、ＮＯＲゲート３２はロ
ーレベルの出力信号を出力する。このため、トランジス
タ３１は非活性となり、アドレスデータ”Ａ５Ａ４
Ａ３”にどのようなデータが入力されようとも、アドレ
スデータ”Ａ５Ａ４Ａ３”に応答した動作を行わな
い。また、トランジスタ１３４は非活性となり、トラン
ジスタ１３６はインバータ２３６を介してテスト制御信
号ＲＳＥを受けるので活性化するのでインバータ１３８
の入力はトランジスタ１３６を介して供給される電源電
圧が入力に与えられるので、インバータ１３８の出力信
号の電圧はローレベルである。この状態はトランジスタ
１３７でラッチされる。よって、ワード線Ｗ０は駆動さ
れない。

【００２１】また、テスト制御信号ＲＳＥがローレベル
で、テスト制御信号ＲＳＯがハイレベルの時、ＮＯＲゲ
ート３２はローレベルの出力信号を出力する。このた
め、トランジスタ３１は非活性となり、アドレスデー
タ”Ａ５Ａ４Ａ３”にどのようなデータが入力され
ようとも、アドレスデータ”Ａ５Ａ４Ａ３”に応答
した動作を行わない。また、トランジスタ１３６は非活
性、トランジスタ１３４は活性化するので、インバータ
１３８の入力はトランジスタ１３４を介して接地状態と
なる。よって、インバータ１３８の出力信号の電圧はハ
イレベルである。この状態はトランジスタ１３７でラッ
チされる。よって、ワード線Ｗ０は駆動された状態とな
る。

【００２２】また、テスト制御信号ＲＳＥ、ＲＳＯが共
にハイレベルの時、ＮＯＲゲート３２はローレベルの出
力信号を出力する。このため、トランジスタ３１は非活
性となり、アドレスデータ”Ａ５Ａ４Ａ３”にどの
ようなデータが入力されようとも、アドレスデータ”Ａ
５Ａ４Ａ３”に応答した動作を行わない。また、ト
ランジスタ１３４、１３６は活性化するので、インバー
タ１３８の入力はトランジスタ１３６から供給される電
源電圧はトランジスタ１３４を介して接地へ抜けるの
で、ローレベルとなる。よって、インバータ１３８の出
力信号の電圧はハイレベルである。この状態はトランジ
スタ１３７でラッチされる。よって、ワード線Ｗ０は駆
動された状態となる。

【００２３】このように、サブデコーダ１３０ー１は、
通常動作の時には、テスト制御信号ＲＳＯ，ＲＳＥを共
にローレベルとし、アドレスデータ”Ａ５Ａ４Ａ
３”として”０００”が入力された際にワード線Ｗ０を
駆動する。また、機能テスト動作の時は、テスト制御信
号ＲＳＯがハイレベルであれば、ワード線Ｗ０が駆動さ
れるようになっている。

【００２４】他のサブデコーダ、例えば、サブデコーダ
１３０ー１と同様に、奇数番目のサブデコーダ１３０ー
３、１３０ー５、１３０ー７は、トランジスタ１３４の
ゲート電極にテスト制御信号ＲＳＯを受信し、トランジ
スタ１３６にテスト制御信号ＲＳＥを１つのインバータ
を介して受信するものである。よって、機能テスト動作
の時は、サブデコーダ１３０ー１と同様に、テスト制御
信号ＲＳＯがハイレベルであれば、それぞれ対応するワ
ード線Ｗ２、Ｗ４、Ｗ６が駆動されるようになってい
る。なお、通常動作の時は、テスト制御信号ＲＳＯ，Ｒ
ＳＥを共にローレベルとし、アドレスデータ”Ａ５Ａ
４Ａ３”として例えば、サブデコーダ１３０ー３、１
３０ー５、１３０ー７にそれぞれ”０１０”、”１０
０”、”１１０”が入力された際に、ワード線Ｗ２、Ｗ
４、Ｗ６を駆動するようにインバータが配置されてい
る。

【００２５】また、偶数番目のサブデコーダ１３０ー
２、１３０ー４、１３０ー６、１３０ー８は、トランジ
スタ１３４のゲート電極にテスト制御信号ＲＳＯを１つ
のインバータを介して受信し、トランジスタ１３６にテ
スト制御信号ＲＳＥを受信するものである。よって、機
能テスト動作の時は、テスト制御信号ＲＳＥがハイレベ
ルであれば、それぞれ対応するワード線Ｗ１、Ｗ３、Ｗ
５、Ｗ７が駆動されるようになっている。なお、通常動
作の時は、テスト制御信号ＲＳＯ，ＲＳＥを共にローレ
ベルとし、アドレスデータ”Ａ５Ａ４Ａ３”として
例えば、サブデコーダ１３０ー２、１３０ー４、１３０
ー６、１３０ー８にそれぞれ”００１”、”０１
１”、”１０１”、”１１１”が入力された際に、ワー
ド線Ｗ１、Ｗ３、Ｗ５、Ｗ７を駆動するようにインバー
タが配置されている。

【００２６】従って、テスト制御信号ＲＳＥ，ＲＳＯの
電位レベルの組み合わせが、共にローレベルの時は通常
動作状態、テスト制御信号ＲＳＥがローレベルでテスト
制御信号ＲＳＯがハイレベルの時はワード線Ｗ０、Ｗ
２、Ｗ４、Ｗ６を駆動する状態、テスト制御信号ＲＳＥ
がハイレベルでテスト制御信号ＲＳＯがローレベルの時
はワード線Ｗ１、Ｗ３、Ｗ５、Ｗ７を駆動する状態、テ
スト制御信号ＲＳＥ，ＲＳＯが共にハイレベルの時は全
てのワード線Ｗ０〜Ｗ７を駆動する状態を設定できる。

【００２７】次に、カラムデコーダ１２０の具体的な回
路構成について、図４を用いて説明する。カラムデコー
ダ１２０はサブデコーダ１２０ー１〜１２０ー８を有す
る構成となっている。各サブデコーダ１２０ー１〜１２
０ー８の回路構成は同様である。よって、代表として、
サブデコーダ１２０ー１を用いて説明する。サブデコー
ダ１２０ー１は４個のｎチャネル型ＭＯＳトランジスタ
１２１〜１２４、２個のｐチャネル型ＭＯＳトランジス
タ１２５及び１２７、インバータ１２８、高電圧供給ス
イッチ１２９により構成されている。トランジスタ１２
１〜１２３は縦列接続され、その一端に位置するトラン
ジスタ１２３の第１電極は接地され、他端に位置するト
ランジスタ１２１の第１電極はトランジスタ１２５及び
１２７の第１電極に接続されている。トランジスタ１２
５及び１２７の第２電極には電源電圧が供給されてい
る。トランジスタ１２４の第１電極はトランジスタ１２
５及び１２７の第１電極に接続され、第２電極は接地さ
れている。トランジスタ１２１〜１２３のゲート電極は
それぞれアドレスデータＡ０〜Ａ２に応答した信号を受
信する。また、トランジスタ１２４のゲート電極はテス
ト制御信号ＲＳＥ及びＲＳＯを入力とするＯＲゲート２
２６の出力を受信する。トランジスタ１２５のゲート電
極はクリア信号ＣＬＲを受信する。トランジスタ１２７
のゲート電極はカラム線Ｃ０で転送される信号を受信す
る。インバータ１２８は入力がトランジスタ１２５及び
１２７の第１電極に接続され、出力がカラム線Ｃ０に接
続されている。また、高電圧供給スイッチ１２９は高電
圧Ｖｐｐ（例えば、２０Ｖ）をカラム線Ｃ０に供給する
ものであり、制御信号φにより動作が制御されるもので
ある。なお、この高電圧供給スイッチ１２９は、先に説
明した高電圧スイッチ１３９と同様な動作をするもので
ある。

【００２８】ここで、各サブデコーダ１２０ー１に入力
される信号のうち、クリア信号ＣＬＲ及びＯＲゲート２
２６の出力はそのまま入力されるがアドレスデータＡ２
〜Ａ０はそれぞれインバータ２２３〜２２１を介して入
力されるものである。よって、サブデコーダ１２０ー１
は次のように動作する。予め、クリア信号ＣＬＲを一時
的にローレベルの信号として入力して、トランジスタ１
２５を活性化しておく。これにより、インバータ１２８
の出力は、ローレベルとなるので、カラム線Ｃ０は駆動
されていない状態（ローレベルの状態）としておく。こ
の状態はトランジスタ１２７でラッチされる。その後、
次の動作（例えば、機能テストやアドレスデータの受
信）に入る前までは、クリア信号ＣＬＲはハイレベルに
しておく。

【００２９】まず、通常の動作状態の時、テスト制御信
号ＲＳＥ，ＲＳＯは共にローレベルである。このため、
ＯＲゲート２２６の出力はローレベルとなる。よって、
トランジスタ１２４は非活性化状態となる。ここで、サ
ブデコーダ１２０ー１にアドレスデータ”Ａ２Ａ１
Ａ０”として、電圧が全てローレベルであるデータ”０
００”が入力された時に、インバータ２２３〜２２１を
介してハイレベルの信号がトランジスタ１２３〜１２１
にそれぞれ入力されるので、トランジスタ１２３〜１２
１は活性化し、インバータ１２８の入力を接地状態とす
る。従って、インバータ１２８の出力信号の電圧はハイ
レベルとなり、カラム線Ｃ０は駆動される（ハイレベル
の状態）こととなる。アドレスデータ”Ａ２Ａ１Ａ
０”が”０００”以外であれば、トランジスタ１２３〜
１２１の少なくとも１つが非活性のままとなるので、カ
ラム線Ｃ０は駆動されない（ローレベルの状態）。

【００３０】次に、機能テストの時、テスト制御信号Ｒ
ＳＥ、ＲＳＯのどちらか一方がハイレベルの時、ＯＲゲ
ート２２６はハイレベルの出力信号を出力する。このた
め、トランジスタ１２４は活性化し、アドレスデータ”
Ａ２Ａ１Ａ０”にどのようなデータが入力されよう
とも、インバータ１２８の入力はトランジスタ１２４を
介して接地状態となる。よって、インバータ１２８の出
力信号の電圧はハイレベルである。従って、ワード線Ｗ
０は駆動された状態となる。

【００３１】このように、サブデコーダ１２０ー１は、
通常動作の時には、テスト制御信号ＲＳＯ，ＲＳＥを共
にローレベルとし、アドレスデータ”Ａ２Ａ１Ａ
０”として”０００”が入力された際にカラム線Ｃ０を
駆動する。また、機能テスト動作の時は、テスト制御信
号ＲＳＥ，ＲＳＯのどちらか一方がハイレベルであれ
ば、カラム線Ｃ０が駆動されるようになっている。

【００３２】他のサブデコーダ、例えば、サブデコーダ
１２０ー１と同様に、サブデコーダ１３０ー２〜１２０
ー８も、トランジスタ１２４のゲート電極にＯＲゲート
２２６の出力を受信するものである。よって、機能テス
ト動作の時は、サブデコーダ１２０ー１と同様に、テス
ト制御信号ＲＳＥ，ＲＳＯのどちらか一方がハイレベル
であれば、それぞれ対応するカラム線Ｃ１〜Ｃ７が駆動
されるようになっている。なお、通常動作の時は、テス
ト制御信号ＲＳＯ，ＲＳＥを共にローレベルとし、アド
レスデータ”Ａ２Ａ１Ａ０”として例えば、サブデ
コーダ１２０ー２〜１２０ー８にそれぞれ”００１”
〜”１１１”が入力された際に、カラム線Ｃ１〜Ｃ７を
駆動するようにインバータが配置されている。

【００３３】上記のような構成を有するＥＥＰＲＯＭ１
００の動作について以下に説明する。まず、通常動作
の説明として、アドレスデータ”Ａ５Ａ４Ａ３Ａ
２Ａ１Ａ０”は”００００１０”が入力されて、ワー
ドメモリセル１１０ー３が選択される場合を例とする。
通常動作を行うため、テスト制御信号ＲＳＯ，ＲＳＥを
共にローレベルとし、各ワード線Ｗ０〜Ｗ７及び各カラ
ム線Ｃ０〜Ｃ７はクリア信号ＣＬＲを一時的にローレベ
ルとすることにより、ローレベルの状態にしてある。

【００３４】メモリセルアレイ１１０にデータを書き込
む前に、古いデータの消去を行う必要がある。このた
め、アドレスデータの入力に伴って、消去制御信号ＥＥ
が入力される。この時、書き込み制御信号ＷＥ及び読み
出し制御信号ＲＥは入力されない。これにより、ワード
メモリセル１１０ー３のトランジスタ２１１〜２１８の
ゲート電極には、カラムデコーダ１２０により駆動され
たカラム線Ｃ２により、カラムスイッチ１４０ー３を介
しておよそ電圧供給線ＶＳ２から２０Ｖの電圧が供給さ
れる。また、トランジスタ２１１〜２１８の一方の電極
には、ロウデコーダ１３０により駆動されたワード線Ｗ
０により、ビット線Ｂ１６〜Ｂ２３から供給される信号
を受けるが、この時点では、まだ、書き込むべきデータ
が転送されずに、接地電圧あるいはフローティング状態
とする。従って、ワードメモリセル１１０ー３のデータ
が消去される。

【００３５】次に、消去制御信号ＥＥの入力をやめて、
書き込み制御信号ＷＥを入力する。この時、書き込むべ
きデータがデータラッチ回路１５０からデータ線ＤＢ０
〜ＤＢ７及びビット線Ｂ０〜Ｂ７を介して、それぞれワ
ードメモリセル１１０ー３を構成するトランジスタ２１
１〜２１８の一方の電極に与えられる。また、トランジ
スタ２１１〜２１８のゲート電極には、電圧供給線ＶＳ
２から接地電圧が供給される。従って、入力された書き
込みデータに従って、トランジスタ２１１〜２１８それ
ぞれのフローティングゲートのエレクトロンの放出状態
によりデータの書き込みが行われる。

【００３６】次に、書き込み制御信号ＷＥの入力をやめ
て、読み出し制御信号ＲＥを入力する。トランジスタ２
１１〜２１８のゲート電極には、電圧供給線ＶＳ２から
２Ｖ〜５Ｖが供給される。従って、書き込まれたデータ
に従って、トランジスタ２１１〜２１８それぞれの閾値
の差異により書き込まれたデータをビット線Ｂ１６〜Ｂ
２３に転送する。

【００３７】次に、メモリセルアレイ１１０の機能テス
ト動作について以下に説明する。まず、この機能テスト
のうち、全てのワードメモリセル１１０ー１〜１１０ー
６４に同一のデータを書き込む場合についてを説明す
る。テスト制御信号ＲＳＥ，ＲＳＯを共にハイレベルと
する。これにより、カラムデコーダ１２０及びロウデコ
ーダ１３０は、前述したように、全てのカラム線Ｃ０〜
Ｃ７及び全てのワード線Ｗ０〜Ｗ７を駆動することにな
る。よって、書き込むべきデータ、例えば、”１１１１
１１１１”をデータラッチ回路１５０を介してメモリセ
ルアレイ１１０に入力することにより、全てのワードメ
モリセル１１０ー１〜１１０ー６４へ書き込むべきデー
タ”１１１１１１１１”を同時に転送することができ
る。この際、書き込み制御信号ＷＥは入力されており、
読み出し制御信号ＲＥ及び消去制御信号ＥＥは入力され
ないことは言うまでもない。

【００３８】次に、市松模様のデータをメモリセルに書
き込む場合についてを説明する。まずは、テスト制御信
号ＲＳＥをローレベル、テスト制御信号ＲＳＯをハイレ
ベルにする。カラムデコーダ１２０は、前述したよう
に、全てのカラム線Ｃ０〜Ｃ７を駆動する。ロウデコー
ダ１３０は、奇数番目のサブデコーダ１３０ー１、１３
０ー３、１３０ー５、１３０ー７により駆動されるワー
ド線Ｗ０、Ｗ２、Ｗ４、Ｗ６を駆動する。この時、書き
込むべきデータとして、”０１０１０１０１”をデータ
ラッチ回路１５０を介してメモリセルアレイ１１０に入
力することにより、選択されているワードメモリセル１
１０ー１〜１１０ー８、１１０ー１７〜１１０ー２４、
１１０ー３３〜１１０ー４０、１１０ー４９〜１１０ー
５６にそれぞれ書き込むべきデータ”０１０１０１０
１”を同時に転送することができる。この際、書き込み
制御信号ＷＥは入力されており、読み出し制御信号ＲＥ
及び消去制御信号ＥＥは入力されないことは言うまでも
ない。

【００３９】この後、テスト制御信号ＲＳＥをハイレベ
ル、テスト制御信号ＲＳＯをローレベルにする。カラム
デコーダ１２０は、前述したように、全てのカラム線Ｃ
０〜Ｃ７を駆動することで変わらない。ロウデコーダ１
３０は、偶数番目のサブデコーダ１３０ー２、１３０ー
４、１３０ー６、１３０ー８により駆動されるワード線
Ｗ１、Ｗ３、Ｗ５、Ｗ７を駆動する。この時、書き込む
べきデータとして、”１０１０１０１０”をデータラッ
チ回路１５０を介してメモリセルアレイ１１０に入力す
ることにより、選択されているワードメモリセル１１０
ー９〜１１０ー１６、１１０ー２５〜１１０ー３２、１
１０ー４１〜１１０ー４８、１１０ー５７〜１１０ー６
４にそれぞれ書き込むべきデータ”１０１０１０１０”
を同時に転送することができる。この際、書き込み制御
信号ＷＥは入力されており、読み出し制御信号ＲＥ及び
消去制御信号ＥＥは入力されないことは言うまでもな
い。この結果、各ワードメモリセルを構成する各トラン
ジスタ２１１〜２１８それぞれの上下左右に書き込まれ
るデータは互いに異なるものとなり、市松模様のデータ
入力が完了する。

【００４０】なお、機能テスト時における読み出しは、
ワードメモリセル全てに同じデータを書き込んだ場合
と、市松模様のデータを書き込む場合とで変わりはない
のでまとめて説明する。読み出し時には、テスト制御信
号ＲＳＥ，ＲＳＯを共にローレベルとし、読み出し制御
信号ＲＥを入力、書き込み制御信号ＷＥ及び消去制御信
号ＥＥを共に入力しない。つまり、通常動作の読み出し
時と同じである。この後、アドレスデータ”Ａ５Ａ４
Ａ３Ａ２Ａ１Ａ０”を”００００００”から順
次１ずつ増加することにより、全てのワードメモリセル
１１０ー１〜１１０ー６４から書き込まれたデータを読
み出すことができる。この読み出したデータの状態をチ
ェックすることにより各ワードメモリセルの欠陥や、相
互干渉状態を知ることができる。

【００４１】このように、本願発明においては、全ての
ワードメモリセルへ同じテストデータを書き込む場合
は、１回の書き込みで完了し、市松模様のテストデータ
を書き込む場合は、２回の書き込みで完了する。従っ
て、書き込みにかかる時間を短縮することができる。ま
た、これらの書き込みには、２つのテスト制御信号ＲＳ
Ｅ，ＲＳＯの電位レベルの組み合わせだけで設定できる
ので、機能テストのために複雑な手順が必要ない。ま
た、上記機能テストを実現するための回路構成も、２つ
のテスト制御信号と、それに応答するトランジスタやゲ
ート回路をする追加したことのみでよい。

【００４２】次に、本願発明の第２の実施例を図５を用
いて説明する。図５は、第２の実施例におけるロウデコ
ーダ３３０の具体的な回路図である。図３に示す第１の
実施例のロウデコーダ１３０と同じ構成要素について
は、同じ符号を符している。ロウデコーダ３３０は図３
のロウデコーダ１３０同様にサブデコーダ３３０ー１〜
３３０ー８から構成されている。図３のロウデコーダ１
３０とロウデコーダ３３０との違いは、ロウデコーダ３
３０を構成するサブデコーダ３３０ー１〜３３０ー８に
は、トランジスタ３１、１３６及びＮＯＲゲート３２に
該当する構成がなく、ＡＮＤゲート及びＯＲゲートから
なるゲート回路３３１が追加されていることである。つ
まり、サブデコーダ３３０ー１を代表に説明すると、図
３のトランジスタ１３４のゲート電極にはテスト制御信
号ＲＳＥあるいはＲＳＯのどちらか一方に対応する信号
が入力されているが、図５のトランジスタ１３４は、テ
スト制御信号ＲＳＥ及びＲＳＯを入力とするＯＲゲート
３３２の出力が入力されるようになっている。また、縦
列接続された３つのトランジスタ１３１〜１３３のうち
一端に位置するトランジスタ１３３の第１電極が接地さ
れている。さらに、ゲート回路３３１を構成するＯＲゲ
ートには、テスト制御信号ＲＳＥの反転信号とテスト制
御信号ＲＳＯが入力され、ＡＮＤゲートには、クロック
信号φとＯＲゲートの出力信号が入力され、ＯＲゲート
の出力が高電圧スイッチ１３９に入力されている。よっ
て、図４のカラムデコーダ１２０のサブデコーダとほぼ
同様な回路構成となる。このため、第１の実施例である
図３のロウデコーダ１３０の各サブデコーダ１３０ー１
〜１３０ー８内の高電圧スイッチ１３９がクロック信号
φに応答して動作するのに対し、第２の実施例である図
５のロウデコーダ３３０の各サブデコーダ３３０ー１〜
３３０ー８内の高電圧スイッチ１３９は、クロック信号
φが入力されても、テスト制御信号ＲＳＥがハイレベル
で、テスト制御信号ＲＳＯがローレベルの時は高電圧ス
イッチが動作しない、つまり、ワード線Ｗ０の電圧値が
電源電圧レベルにまで上昇しても、それ以上の高電圧レ
ベルには昇圧しないようにしている。この場合、ワード
線Ｗ０に接続されるワードメモリセル内のトランジスタ
１１１〜１１９は電源電圧レベルの信号をゲート電極に
受けても活性化しないものでなければならない。よっ
て、サブデコーダ３３０ー１は、第１の実施例と同様
に、通常動作の時には、テスト制御信号ＲＳＯ，ＲＳＥ
を共にローレベルとし、アドレスデータ”Ａ５Ａ４
Ａ３”として”０００”が入力された際にワード線Ｗ０
を駆動する。また、機能テスト動作の時は、テスト制御
信号ＲＳＯがハイレベルであれば、ワード線Ｗ０が高電
圧レベルを有するように駆動されるようになっている。

【００４３】他のサブデコーダについてを説明すると、
奇数番目に位置するサブデコーダ３３０ー３、３３０ー
５、３３０ー７については、サブデコーダ３３０ー１と
同様の回路構成となっている。また、偶数番目に位置す
るサブデコーダ３３０ー２、３３０ー４、３３０ー６、
３３０ー８についてはゲート回路３３１に入力される信
号が、クロック信号φ、テスト制御信号ＲＳＥ、テスト
制御信号ＲＳＯの反転信号となる以外は同様である。つ
まり、奇数番目のサブデコーダは、機能テスト動作の時
は、テスト制御信号ＲＳＯがハイレベルであれば、対応
するワード線が高電圧レベルを有するように駆動される
ようになっており、偶数番目のサブデコーダは、機能テ
スト動作の時は、テスト制御信号ＲＳＥがハイレベルで
あれば、対応するワード線が高電圧レベルを有するよう
に駆動されるようになっている。よって、第１の実施例
と同様な動作が可能となる。このように構成すること
で、第２の実施例では、第１の実施例で得られる効果の
他に、カラムデコーダとほぼ同様な回路構成となること
で、製造上の容易さが期待でき、また、第１の実施例の
ロウデコーダに比べて回路構成を簡略化でき、装置の集
積化やコストの低減が期待できる。

【００４４】なお、本願発明は、上記構成に限定される
ものではない。例えば、上記実施例ではＥＥＰＲＯＭを
用いて説明したが、本発明と同様な構成にすることが可
能ならば他のＲＯＭやＲＡＭに適用してもよい。また、
例えば、ロウデコーダ、カラムデコーダ、カラムスイッ
チ、ワードメモリセルを構成するｎチャネル型トランジ
スタ及びｐチャネル型トランジスタは、そのチャネル型
に限定されず、上記動作を実現できるものであれば、変
更されても問題ない。また、例えば、図３におけるトラ
ンジスタ１３１及びインバータ２３１は１つのｐチャネ
ル型トランジスタに変更されてもよい。また、メモリセ
ルアレイ１１０は６４個のワードメモリセルとしている
が、これに限定されるものではないことも言うまでもな
い。また、メモリセルをワード単位でデータを格納する
ものとしているが、ビット単位でデータを格納するもの
においても本発明は適用されるものであることも言うま
でもない。同様に、ロウデコーダ及びカラムデコーダも
６ビットのアドレスデータのうちのそれぞれ３ビットの
アドレスデータを受信するものに限定されず、例えば、
メモリセルアレイが２５６個あれば８ビットのアドレス
データのうちのそれぞれ４ビットのアドレスデータを受
信し、それぞれ１６本のワード線及びカラム線を選択的
に駆動するように変更すればよい。また、ＮＯＲゲート
３２やゲート回路３３１は、サブデコーダ内に構成され
るように示しているが、サブデコーダの外に設けてもよ
い。ＮＯＲゲート３２であれば、ＮＯＲゲートを１つ設
けて、その出力信号を、ロウデコーダを構成するサブデ
コーダ全てに共通に伝達するようにすればよい。ゲート
回路３３１であれば、入力信号として、テスト制御信号
ＲＳＥの反転信号を受けるものとテスト制御信号ＲＳＯ
の反転信号を受けるものとでゲート回路を２つ設けて、
偶数番目のサブデコーダ及び奇数番目のサブデコーダそ
れぞれに共通に出力信号を伝達するようにすればよい。
このようにすれば、さらにデコーダを構成する素子数を
減らすことができる。また、例えば、ゲート回路３３１
をＡＮＤゲートとして構成し、奇数番目のサブデコーダ
には、クロック信号φとテスト制御信号ＲＳＥの反転信
号とを入力し、偶数番目のサブデコーダには、クロック
信号φとテスト制御信号ＲＳＯの反転信号とを入力する
ようにすれば、市松模様のテストデータの書き込みに関
してを２回の書き込み、全て同じテストデータの書き込
みに関しても２回の書き込みで行うことができる回路を
実現できるものである。

【００４５】

【発明の効果】以上説明したとおり、本発明の請求項に
記載される構成とした場合では、半導体メモリ装置にお
いて、機能テストの高速化を実現することができる。さ
らに、本発明は、複雑な手順を必要とせずに容易に機能
テストを行うこともできる。さらに、本発明は、装置全
体として大型化することなく機能テストを行うこともで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としての半導体メモリ装
置の構成ブロック図である。

【図２】図２は、カラムスイッチ及びワードメモリセル
の具体的な回路図である。

【図３】図３は、ロウデコーダの回路図である。

【図４】図４はカラムデコーダの回路図である。

【図５】図５は本発明の第２の実施例におけるロウデコ
ーダの回路図である。

【符号の説明】

１００ＥＥＰＲＯＭ１１０メモリセルアレイ１２０カラムデコーダ１３０ロウデコーダ１４０カラムスイッチ群１５０データラッチ回路１６０電圧供給回路

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、該複数の第１のワー
ド線と交差する複数のビット線と、それぞれが該複数の
ワード線の１つと少なくとも該複数のビット線の１つと
に電気的に接続される複数のメモリセルからなるメモリ
セルアレイと、入力されるアドレスデータが有する第１
の情報で選択される前記複数のワード線の１つを駆動す
る第１のデコード回路と、前記アドレスデータが有する
第２の情報で選択される前記複数のビット線の少なくと
も１つを駆動する第２のデコード回路とを有する半導体
メモリ装置において、前記第１のデコード回路は、それぞれが第１及び第２の
電位レベルを有する第１及び第２の制御信号を受信し、
該第１及び該第２の制御信号の電位レベルの組み合わせ
によって、該第１の情報で選択される１つのワード線を
駆動する第１の状態、１つおきの複数のワード線を駆動
する第２の状態、前記１つおきに駆動される該ワード線
とは異なる１つおきの複数のワード線を駆動する第３の
状態、あるいは、該複数のワード線全てを駆動する第４
の状態のいづれかの状態を選択することを、特徴とする半導体メモリ装置。