KR100387970B1 - 불휘발성반도체기억장치 - Google Patents

Abstract

메모리의 대용량화에 대응한 고속일괄 리드나 비트선의 협피치화에 적합한 불휘발성 반도체 기억장치에 관한 것으로, 일괄 리드의 고속화를 실현하기 위해, 여러개의 워드선, 여러개의 비트선, 여러개의 워드선과 여러개의 비트선과의 각 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리 셀로 이루어지는 메모리 어레이 및 비트선상의 신호를 증폭하고 유지하는 여러개의 증폭ㆍ정보유지수단을 적어도 구비한 불휘발성 반도체 기억장치에 있어서, 메모리 어레이를 포함하는 메모리 매트가 제 1 및 제 2 뱅크로 분할되어 구성되고, 제 1 뱅크에 속하는 비트선과 제2 뱅크에 속하는 비트선이 각각 쌍으로 되어 센스래회로를 각각 공유함과 동시에 여러개의 비트선쌍 및 비트선쌍과 동일한 수의 증폭ㆍ정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치 수단을 마련한 구성으로 한다.

이러한 구성으로 하는 것에 의해, 메모리 어레이의 정보를 고속으로 또한 연속적으로 리드하는 것이 가능하게 되고, 또 메모리의 대용량화에 의한 메모리 셀의 미세화에 따른 비트선의 협피치화에 대응할 수 있게 된다.

Description

불휘발성 반도체 기억 장치{non volatile semiconductor memory}

본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히 메모리의 대용량화에 대응한 고속일괄 리드나 비트선의 협피치화에 적합한 불휘발성 반도체 기억장치에 관한 것이다.

종래에, 이와 같은 종류의 불휘발성 반도체 기억장치, 예를들면, 플래시 메모리에 대해서는 1994 Symposium on VLSI Circuits Digest of Technical Papers, pp. 61-62에 기재되어 있다. 이하 이 종래의 플래시 메모리의 [1]리드, [2]라이트 및 [3]소거의 각 동작에 대해서 제9도를 사용해서 설명한다.

제9도는 종래의 플래시 메로리의 동작을 설명하기 위해 워드선과 비트선에 접속되는 1개의 메모리 셀을 도시한 주요부의 회로도이다. 제9도에 있어서, MC는 플로팅게이트를 갖는 메모리셀, (10) ∼ (17)은 스위치 동작을 하는 n채널 MOS트랜지스터(이하, 단지 NMOS스위치라 한다)를 나타내고, 이하의 설명에 있어서는 특별히 언급하지 않는 한, 각 NMOS스위치는 그것을 제어하는 게이트에 접속되는 신호선의 부호명으로 부르는 것으로 한다.

[1]리드 동작:

리드 동작은 메모리 셀MC에 흐르는 전류에 의해 메모리 셀MC의 "1" 또는 "0"의 상태를 판정한다. 제9도에 있어서, 신호선PRC와 신호선 TR을 기동시켜 NMOS스위치(13), (15)를 온시키고 비트선BL과 센스래치회로 SL을 공통소오스선VSA의 전압으로 프리차지 한 후, 신호선PRC선과 신호선TR의 전압을 내려 NMOS스위치(13), (15)를 온 시킨다.

다음에, 워드선WL에 전원전압Vcc(도시하지 않음)를 인가한 후, 3개의 신호선ST1, ST2, TR을 기동시켜 각각의 NMOS스위치(10), (11), (15)을 온 시키고, 셀 정보에 대응한 비트선BL의 전압의 변화를 각 비트선마다 마련된 센스래치회로SL에 일괄해서 일시적으로 유지시킨다.

그후, 각 비트선BL에 마련된 NMOS스위치(17)을 SW선에 의해서 온하는 것에 의해, 메모리 셀MC에 유지시킨 정보를 IO선으로 출력시킨다.

[2]라이트동작:

한편, 라이트동작은 먼저 IO선에서 NMOS스위치 SW을 거쳐서 센스래치회로SL에 "1" 또는 "0" 의 정보를 유지시킨다. 센스래치회로SL에 "1"이 유지되어 있는 경우에는 NMOS스위치(16)이 온하고 있으므로, NMOS스위치PG를 온하는 것에 의해, 비트선BL은 공통 소오스VSA의 전압 4V로 프리차지된다. 또한 센스래치회로SL에 "0"이 유지되어 있는 경우에는 NMOS스위치(16)은 오프상태이므로 비트선BL은 프리차지되지 않는다.

다음에 워드선WL의 전압을 -9V로하고, NMOS스위치 TR과 ST2를 온시킨다. 이때, 정보 "1"이 유지되어있는 센스래치회로SL에 접속되어 있는 비트선의 전압은 4V로 프리차지되어 있고, 정보 "0"이 유지되어 있는 센스래치회로SL에 접속되어있는 비트선의 전압은 프리차지되지 않고 0V이다. 따라서, 라이트는 정보 "1"이 유지되어 있는 센스래치회로SL에 이어지는 메모리 셀MC에 정보 "1"이 라이트된다.

그후, NMOS스위치DDC을 온시키고 비트선BL을 공통 소오스 V2에 접속하여 비트선BL을 디스차지시킨다. 정보 "1" 또는 "0"이 유지되어 있는 센스래치회로SL에 이어지는 각 비트선BL을 NMOS스위치PG를 온시키는 것에 의해, 각각의 센스래치회로의 정보 데이타에 대응하여, 정보 "1"인 경우는 NMOS스위치(16)이 온되어 있으므로 공통소오스VSA의 전압을 1V로 하여 1V로 재차 프리차지하고, 정보 "0"인 경우는 NMOS스위치(16)이 오프된 상태이므로 프리차지하지 않는다.

다음에, 라이트가 종료했는지 아닌지를 확인하는 검증동작을 실행한다. 검증동작은 워드선WL의 전압을 1.5V로 하고, NMOS스위치 ST1, ST2를 온시킨 후에 NMOS스위치 TR을 온시킨다. 센스래치회로SL에 정보 "1"이 유지되어 있고 또한 라이트된 메모리 셀MC의 임계값이 1.5V보다도 낮게 되어 있으면, 워드선WL의 전압 1.5V에서메모리 셀MC이 온되므로 비트선BL의 전압이 낮아지고, 센스래치회로SL에 기억되어 있던 정보 "1"은 "0"으로 변화한다. 이것에 의해, 메모리 셀MC에 정보가 라이트된 것을 확인하고,이 메모리 셀MC로의 라이트를 종료한다. 라이트 동작을 한 후, 검증동작에 의해 메모리 셀MC의 임계값이 1.5V이상인 것이 확인되면, 센스래치회로SL에 기억된 정보 "1"은 그대로이고, 재차, 이 메모리 셀MC에는 라이트 동작이 실행되어, 메모리 셀MC의 임계값이 1.5V보다 낮아지고, 센스래치회로SL에 유지된 정보가 "1"에서 "0"으로 변화할 때까지 리라이트 및 검증동작이 계속된다.

[3]소거동작:

소거동작은 워드선마다 실행한다. 이를 위해 워드선WL의 전압을 12V로하고, 기판(도시하지 않음)에 -4V를 인가하여 NMOS스위치(10)의 신호선 ST1을 전원 전압Vcc, NMOS스위치(10)의 소오스에 접속되는 공통소오스선 V1을 -4V로 하고 또한 NMO스위치DDC, ST2의 게이트전압을 0V, NMOS스위치 DDC의 소오스에 접속되는 공통소오스선V2의 전압을 0V로 하여 비트선BL을 플로팅으로 하는 것에 의해 소거동작을 실행한다.

또한, 제9도에 있어서, 신호선SET는 센스래치회로SL을 구동하는 NMOS스위치(18)을 전환하는 신호선이다.

또, 종래의 플래시 메모리에 있어서, 비트선의 단락등에 의한 결함에 대한 DC적인 구제조치에 대해서는 아직 실행되어 있지 않다.

그러나 상술한 종래의 플래시 메모리는 워드선마다 일괄해서 리드하는 메모리 구성으로서, 1개의 워드선의 리드가 종료하면 센스래치회로를 리세트해서 비트선과 센스래치회로를 디스차지하고, 다음에 재차 비트선과 센스래치회로의 프리차지를 실행한 후 다음의 워드선을 선택하여 리드하는동작을 전체 워드선에 대해서 반복하는 것에 의해 메모리 내용을 일괄하여 리드하기 때문에, 메모리 용량이 커지면 커질수록 프리차지, 디스프리차지에 필요한 시간이 걸려, 메모리의 대용량화와 함께 고속으로 일괄 리드를 실행하는 것이 곤란하게 된다는 문제점이 발생하고 있다.

또, 종래의 플래시 메모리와 같이 비트선 1개마다 센스래치회로를 마련하는 구성에서는 메모리의 대용량화에 따른 메모리 셀의 미세화에 의해서 레이아웃 상의 비트선 간격은 좁게 할 수 있지만, 대응하는 센스래치회로의 크기는 이 비트선의 협피치화에 대응할 수 없다는 문제점이 있었다.

또, 메모리 셀의 미세화에 의해서 비트선간의 단락등의 결함이 발생한 경우의 DC적인 구제조치를 해결할 필요가 있지만, 종래의 플래시메모리에 있어서는 이러한 구제조치가 아직 실행되어 있지 않았다.

그래서, 본 발명의 목적은 메모리의 대용량화에 대응하여 고속으로 일괄 리드를 실행할 수 있음과 동시에 메모리 셀의 미세화에 따른 비트선간의 단락 불량등에 대한 DC 구제조치를 용이하게 마련하는 것이 가능한 불휘발성 반도체 기억장치를 제공하는 것이다.

또, 본 발명의 다른 목적은 메모리의 대용량화에 의한 메모리셀의 미세화에 대응한 센스래치회로의 협피치화가 가능함과 동시에 메모리 셀의 미세화에 따른 비트선간의 단락 불량등에 대한 DC구제조치를 용이하게 마련하는 것이 가능한 불휘발성 반도체 기억장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에서는 메모리 매트를 2개의 뱅크로 분할하고, 이들 2개의 뱅크에서 1조의 증폭ㆍ정보유지수단 즉 센스래치회로를 공유하고, 센스래치회로가 각각 블럭마다 독립적으로 동작할 수 있도록 구성함과 동시에 외부 클럭과 동기시켜 리드동작을 실행하도록 구성해서 리드의 고속화를 도모한다.

또, 여러쌍의 비트선에서 1개의 센스래치회로를 공유하는 블럭으로 이루어진 여러개의 블럭 구성으로 하는 것에 의해 협피치화에 대응한다.

그리고, 각 블럭마다 센스래치회로의 전원스위치, 프리차지회로의 전원스위치 및 디스차지용의 스위치를 마련함과 동시에 미세화에 따른 비트선간의 단락 불량등의 결함에 대한 DC구제용으로 이들 스위치를 병용하여 사용하는 구성으로 한다. 또한 구체적으로 본 발명의 상기 목적 달성 수단에 대해서 상세하게 설명하면 다음과 같다.

본 발명에 관한 불휘발성 반도체 기억장치는 제1도에서 도시한 바와같이 여러개의 워드선, 여러개의 비트선, 상기 여러개의 워드선과 여러개의 비트선과의 각 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리 셀 MC로 이루어지는 메모리 어레이, 비트선상의 신호를 증폭하고 유지하는 여러개의 증폭 정보유지수단 즉 센스래치회로를 적어도 구비한 불휘발성 반도체 기억장치에 있어서, 상기 메모리 어레이를 포함하는 메모리 매트가 제1 및 제2 뱅크로 분할되어 구성되고, 제1 뱅크에 속하는 비트선 즉 BL11la, …… BLn4a와 제2 뱅크에 속하는 비트선BL11b,…… BLn4b가 각각 쌍으로 되어 상기 센스래치회로를 각각 공유함과 동시에 여러개의 상기 비트선 쌍BL11a와 BL11b, …… BLn4a와 BLn4b 및 상기 비트선쌍과 동일한 수의 센스레치회로SL11, …… SLn4로 이루어지는 각 블럭을 선택적으로 제어하는 스위치 수단을 마련한 것을 특징으로 하는 것이다.

상기 불휘발성 반도체 기억장치에 있어서, 상기 각 블럭을 선택적으로 제어하는 스위치수단은 제1도의 실시예로 설명하면 비트선을 프리차지할 때 전하를 공급하기 위한 전원선PP와 접속하는 경로를 각 블럭단위로 선택적으로 제어하는 스위치DCPC1, …… DCPCn, 비트선을 디스차지 할 때 각 블럭단위로 선택적으로 제어하는 스위치/DCPC1a, …… /DCPCna, /DCPC1b, …… /DCPCnb 및 증폭ㆍ정보유지수단의 전원의 온, 오프를 블럭 단위로 선택적으로 제어하기 위한 스위치 DCD1, …… DCDn으로 구성된다.

또, 이 경우, 각 뱅크는 외부 클럭의 배의 주기로 동작하는 스위치수단 즉 제1도에 도시한 바와 같이 스위치 YS1a, b와 YS2a, b를 거쳐서 각각 출력용 증폭ㆍ정보유지수단 즉 출력용 센스래치회로SLa, b에 병렬접속되는 제1 및 제2 부입출력선IO1a, b와 IO2a, b를 갖고, 출력용 센스래치회로는 외부클럭과 반주기 어긋나게 동작하는 출력용 스위치수단SWa,b를 거쳐서 각각 각 뱅크의 출력선IOa, b에 접속되고, 각 뱅크의 제1 부입출력선IO1a, b는 외부 클럭과 동기해서 동작하는 각 스위치수단S11a, S13a, …… Sn1a, Sn3a, S11b, S13b, …… Sn1b, Sn3b를 거쳐서 상기 각 블럭내의 제1조의 여러개의 센스래치회로에 병렬접속되고, 제2 부입출력선IO2a, b는 외부 클럭과 동기해서 동작하는 각 스위치 수단 S12a, S14a, …… Sn2a, Sn4a,S12b, S14b, …… Sn2b, Sn4b를 거쳐서 상기 각 블럭내의 제2조의 여러개의 센스래치회로에 병렬접속되어 구성되면 적합하다.

또, 상기 제1 부입출력선IO1a, b와 접속되는 제1조의 센스래치회로에 저장된 동일 워드선에 접속되는 메모리 셀의 정보가 상기 출력용 센스래치회로SLa, b를 거쳐서 뱅크의 출력선IOa, b에서 출력되는 동작과 병행하여, 상기 제2 부입출력선IO2a, b에 접속되는 제2조의 센스래치회로에 저장된 상기 동일 워드선에 접속되는 메모리 셀의 정보를 상기 출력용 센스래치회로SLa, b에 저장하는 동작을 실행하도록 구성하면 적합하다.

상기 제1조의 센스래치회로는 각 블럭내의 기수번째의 센스래치회로SL11, SL13, …… SLn1, SLn3으로 이루어지는 조로 하고, 상기 제2조의 센스래치회로는 각 블럭내의 우수번쩨의 센스래치회로SL12, SL14, …… SLn2, SLn4로 이루어지는 조로 할 수 있다.

또, 한쪽의 뱅크의 워드선, 예를들면, 제1도로 설명하면 워드선WL1a에 대해서 접속되는 메모리 셀의 정보를 뱅크A의 출력선IOa로부터 출력을 실행하고 있는 동안, 다른쪽의 뱅크B의 워드선WL1b를 선택하는 동작을 실행하도록 구성하면 적합하다.

이경우, 상기 동작은 외부 클럭 신호와 동기하여 실행하도록 구성하면 적합하다.

또 본 발명에 관한 불휘발성 반도체 기억장치는 제4도에 도시한 바와 같이 여러개의 워드선, 여러개의 비트선, 상기 여러개의 워드선과 여러개의 비트선과의각 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리 셀로 이루어지는 메모리 어레이, 비트선상의 신호를 증폭하고 유지하는 여러개의 증폭ㆍ정보유지수단 즉 센스래치회로를 적어도 구비한 불휘발성 반도체 기억장치에 있어서, 상기 메모리 어레이를 포함하는 메모리 매트가 리드측 메모리 매트MAa와 기준매트MAb로 분할되어 구성되고, 리드측 메모리 매트MAa에 속하는 비트선BL11a, …… BLn4a와 기준매트에 속하는 비트선BL11b, …… BLn4b가 각각 쌍으로 됨과 동시에 상기 여러개의 비트선쌍BL113와 BL11b, …… BLn4a와 BLn4b 및 1개 의 센스래치회로SL1, …… SLn으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치 수단을 마련한 것을 특징으로한다.

이 경우, 상기 각 블럭을 선택적으로 제어하는 스위치수단은 제4도로 설명하면 비트선을 프리차지할 때 전하를 공급하기 위한 전원선Vcc와 접속하는 경로를 각 블럭단위로 선택적으로 제어하는 스위치 DCPC1, …… DCPCn, 비트선을 디스차지할 때 각 블럭 단위로 선택적으로 제어하는 스위치/DCPC1a, …… /DCPCna, /DCPC1b, …… /DCPCnb 및 센스래치회로의 전원의 온, 오프를 블럭단위로 선택적으로 제어하기 위한 스위치DCD1, …… DCDn으로 구성된다.

상기 불휘발성 반도체 기억장치에 있어서, 비트선끼리가 결선불량이나 이물에 의한 도통불량을 발생시킨 경우에, 도통불량을 발생시킨 블럭의, 상기 블럭을 선택적으로 제어하는 스위치 수단을 선택적으로 절단하는 제 1 신호선선택수단, 즉, 제8도에 도시한 바와 같이, 어드레스버퍼(21), 퓨즈ROM(22), AND회로(23) 및 디코더(24)로 구성되는 신호선선택회로(30)을 여러개의 블럭마다 또 마련하면 적합하다.

또, 상기 제1 및 제2 뱅크의 각 워드선에 공통 접속된 각 워드선을 갖는 예비 메모리매트와 예비 메모리매트내의 여러개의 비트선쌍 및 상기 비트선쌍파 동일한 수의 센스래치회로로 이루어지는 각 블럭, 예를들면 제1도의 메모리 매트와 같이 비트선쌍BL11a와 BL11b, …… BL14a와 BL4b의 4쌍과 4개의 센스래치회로SL11,…… SL14로 이루어지는 블럭의 각 블럭을 선택적으로 제어하는 스위치수단 즉 스위치 DCPC1, …… DCPCn, 스위치/DCPC1a, …… /DCPCna, /DCPC1b, …… /DCPCnb 및 스위치DCD1, …… DCDn을 또 선택하는 제2 신호선선택수단 즉 제8도에 도시한 바와 같은 비교회로(25), 퓨즈ROM(26), (27), AND회로(28) 및 디코더(29)로 이루어지는 신호선선택회로(31)을 마련할 수 있다.

또는, 제8도에 도시한 바와 같이, 상기 리드측 메모리 매트와 기준매트의 각 워드선에 공통접속된 각 워드선을 갖는 예비 메모리 매트RM과 예비 메모리 매트내의 여러개의 비트선쌍과 1개의 증폭 정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치 수단을 또 선택하는 신호선선택회로(31)을 마련한 구성으로 하면 좋다.

이경우, 상기 예비 메모리 매트내의 각 블럭을 선택적으로 제어하는 스위치수단은 제7도(b)에 도시한 바와 같이, 비트선을 프리차지할 때 전하를 공급하기 위한 전원선Vcc와 접속하는 경로를 각 블럭단위로 선택적으로 제어하는 스위치DCPC, 비트선을 디스차지할 때 각 블럭 단위로 선택적으로 제어하는 스위치/DCPCa, DCPCb 및 센스래치회로SL의 전원의 온, 오프를 블럭단위로 선택적으로 제어하기 위한 스위치DCD로 구성되는 스위치이다.

본 발명에 관한 불휘발성 반도체 기억장치에 의하면, 메모리어레이를 포함하는 메모리 매트가 제1 및 제2 뱅크로 분할되어 구성되고, 제1 뱅크에 속하는 비트선과 제2 뱅크에 속하는 비트선이 각각 쌍으로 되어 센스래치회로를 각각 공유함과 동시에 여러개의 상기 비트선쌍 및 상기 비트선쌍과 동일한 수의 센스래치회로로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 마련한 것에 의해, 제1 뱅크의 워드선에 이어지는 메모리 셀의 정보를 리드하고 있는 도중에 제2 뱅크의 워드선에 이어지는 블럭의 비트선을 프리차지하는 것이 가능하다.

상기 각 블럭을 선택적으로 제어하는 스위치수단을 비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 경로를 각 블럭 단위로 선텍적으로 제어하는 스위치,비트선을 더스차지할 때 각 블럭단위로 선택적으로 제어하는 스위치 및 증폭ㆍ정보유지수단의 전원의 온, 오프를 블럭단위로 선택적으로 제어하기 위한 스위치로 한 것에 의해, 후술하는 바와 같이 비트선 단락등의 결함이 있는 불량블럭을 블럭단위로 구제하는 것이 가능하게 된다.

각 뱅크는 외부클럭의 배의 주기로 동작하는 스위치수단을 거쳐서 각각 출력용 센스래치회로에 병렬접속되는 제1및 제2 부입출력선을 갖고, 출력용 센스래치회로는 외부클럭과 반주기 어긋나게 동작하는 출력용 스위치 수단을 거쳐서 각각 각 뱅크의 출력선에 접속되고, 각 뱅크의 제1 부입출력선은 외부 클럭과 동기하여 동작하는 각 스위치 수단을 거쳐서 상기 각 블럭내부의 제1조의 여러개의 센스래치회로에 병렬접속되고, 제 2 부입출력 선은 외부 클럭과 동기하여 동작하는 각 스위치수단을 거쳐서 상기 각 블럭내부의 제2조의 여러개의 센스래치회로에 병렬접속되어 이루어지도록 구성한 것에 의해, 각 뱅크의 워드선에 접속되는 메모리 셀의 정보를 외부클럭과 동기하여 리드할 수 있다.

상기 제1 부입출력선과 접속되는 제1조의 센스래치회로에 저장된 동일 워드선에 접속되는 메모리 셀의 정보가 상기 출력용센스래치회로를 거쳐서 뱅크의 출력선에서 출력되는 동작과 병행해서, 상기 제2 부입출력선에 접속되는 제2조의 센스래치회로에 저장된 상기 동일 워드선에 접속되는 메모리 셀의 정보를 상기 출력용센스래치회로에 저장하도록 동작하므로, 동일 워드선에 접속된 메모리 셀의 정보를 외부클럭과 동기하여 고속으로 리드할 수 있다.

또, 상기 제1조의 센스래치회로를 각 블럭내의 기수번째의 센스래치회로로 이루어지는 조로 하고, 상기 제2조의 센스래치회로를 각 블럭내의 우수번째의 센스래치회로로 이루어지는 조로 하는 것에 의해, 동일 워드선에 접속된 메모리 셀의 정보를 연속해서 외부클럭과 동기하면서 고속으로 리드할 수 있다.

또, 한쪽의 뱅크의 워드선에 대해서 접속되는 메모리 셀의 정보를 상기 한쪽의 뱅크의 출력선에서 출력을 실행하고 있는 동안, 다른쪽의 뱅크의 워드선을 선택하도록 워드선단위로 뱅크가 교대로 동작하므로, 비트선의 프리차지, 디스차지에 의한 지연을 없애어 고속으로 메모리의 일괄 리드를 실행할 수 있다. 특히, 상기 동작은 외부클럭신호와 동기해서 실행하는 것에 의해, 외부클럭과 동기해서 고속으로 메모리의 일괄 리드를 실행할 수 있다.

이와 같이, 리드의 고속화에 대해서는, 어드레스의 발생부터 일련의 리드동작까지를 외부클럭과 동기시켜 실행하고, 각각 독립적으로 동작할 수 있는 1조의 센스래치회로를 공유한 2개의 뱅크를 전환해서 워드선마다 리드하는 것에 의해, 종래의 방식보다 고속으로 메모리의 일괄 리드동작이 가능하게 된다.

또, 메모리 어레이를 포함하는 메모리 매트가 리드측 메모리 매트와 기준매트로 분할되어 구성되고, 리드측 메모리 매트에 속하는 비트선과 기준매트에 속하는 비트선이 각각 쌍으로 됨과 동시에 상기 여러개의 비트선쌍과 1개의 상기 증폭ㆍ정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치 수단을 마련하는 것에 의해, 대용량화에 따른 메모리 셀의 미세화에 의한 비트선의 협피치화에 대응할 수 있다.

그리고, 이 경우에도 상기 각 블럭을 선택적으로 제어하는 스위치 수단을 비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 경로를 각 블럭단위로 선택적으로 제어하는 스위치, 비트선을 디스차지할 때 각 블럭단위로 선택적으로 제어하는 스위치 및 증폭ㆍ정보유지수단의 전원의 온, 오프를 블럭단위로 선택적으로 제어하기 위한 스위치로 한 것에 의해, 다음에 기술하는 바와 같이 비트선 단락등의 결함이 있는 불량블럭을 블럭단위로 구제하는 것이 가능하게 된다.

비트선끼리가 결선불량이나 이물에 의한 도통불량을 발생시킨경우, 도통불량을 발생시킨 블럭의 상기블럭을 선택적으로 제어하는 스위치 수단을 선택적으로 절단하는 제1 신호선선택수단을 여러개의 블럭마다 또 마련하는 것에 의해 불량 비트선을 갖는 메모리 셀의 블럭단위로 전원선을 거쳐서 흐르는 이상전류를 차단하는 것이 가능함과 동시에, 불량비트선에 이어지는 메모리 셀의 어드레스 지정이 이루어져도 선택되지 않도록 할 수 있다.

또, 상기 제1 및 제2 뱅크의 각 워드선에 공통접속된 각 워드선을 갖는 예비 메모리매트와 예비메모리 매트내의 여러개의 비트선쌍 및 상기 비트선쌍과 동일한 수의 증폭ㆍ정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 또 선택하는 제2 신호선선택수단을 마련하는 것에 의해, 불량블럭내의 메모리 셀이 어드레스지정되었을 때 불량블럭내의 메모리 셀 대신에 예비 메모리 매트내의 블럭이 대응하는 메모리 셀이 선택되도록 할 수 있다.

마찬가지로, 리드측 메모리 매트와 기준매트의 각 워드선에 공통접속된 각 워드선을 갖는 예비 메모리 매트와 예비메모리 매트내의 여러개의 비트선쌍과 1개 의 증폭ㆍ정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 또 선택하는 제2 신호선선택수단을 마련한 것에 의해, 불량블럭내의 메모리 셀이 어드레스지정되었을때 불량블럭내의 메모리 셀 대신에 예비메모리 매트내의 블럭이 대응하는 메모리 셀이 선택되도록 할 수 있다. 즉, 여러개의 임의의 비트선과 이것과 대응하는 센스래치회로로써 하나의 블럭으로 하고, 센스래치회로의 전원스위치와 블럭마다 마련한 프리차지회로의 전원스위치 및 비트선을 디스차지하는 스위치를 끄는 것에 의해서, 비트선의 단락등에 의한 전원전압이 이상하게 저하하는 불량이 발생한 경우, 예비로 마련한 메모리 매트와 블럭단위로 치환하여 메모리의 결함을 구제하는 것이 가능하게 된다.

이 경우, 예비 메모리 매트내의 각 블럭을 선택적으로 제어하는 스위치수단을 비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 경로를 각 블럭단위로 선택적으로 제어하는 스위치, 비트선을 디스차지할 때 각 블럭단위로 선택적으로 제어하는 스위치 및 증폭ㆍ정보유지수단의 전원의 온, 오프를 블럭단위로 선택적으로 제어하기 위한 스위치로 구성하는 것에 의해, 예비의 메모리블럭으로의 전원공급스위치로써 동작한다.

다음에, 본 발명에 관한 불휘발성 반도체 기억장치의 실시예에 대해서 첨부도면을 참조하면서 이하 상세하게 설명한다. 또한, 도면중에서 참조부호의 위에 선을 그어 나타낸 상보(complementary)신호는 본문중에서는 참조부호의 앞에 / 를 붙여 나타낸다.

＜실시예1＞

제1도는 본 발명에 관한 불휘발성 반도체 기억장치의 1실시예를 도시한 주요부의 회로도이다. 제1도에 있어서, 메모리 매트를 2개의 뱅크A, B로 나누고, 각 신호선등의 참조부호의 말미의 소문자a, b는 각각의 뱅크A, B의 것인 것을 나타낸다.

또, 동일도면에 있어서, 외부클럭 및 외부클럭 페치회로는 도시되어 있지 않지만(또, 싱크로너스 DRAM에 사용되고 있는 일반적인 외부클럭 페치회로를 사용하면 좋다.), 후술하는 바와 같이 본 실시예에서는 외부클럭과 동기하여 2개의 뱅크A, B를 워드선마다 전환하는 것에 의해 리드동작의 고속화를 도모한다.

제1도에 도시한 바와 같이, 뱅크A에는 4n개의 비트선BL11a, …… BLn4a와 m개의 워드선WL1a, …… WLma가 있고, 마찬가지로 뱅크B에는 4n개의 비트선BL11b, …… BLn4b와 m개의 워드선WL1b, …… WLmb가 있다. 비트선과 워드선의 각 교점에는 플로팅게이트를 갖고 드레인이 NMOS스위치ST2a 또는 ST2b를 거쳐서 비트선에,소오스가 NMOS스위치ST1a 또는 ST1b를 거쳐서 공통소오스선VSA에, 제어게이트가 워드선에 각각 접속된 메모리 셀MC이 접속된다. 따라서, 뱅크A, B에는 4n개의 비트선과 m개의 워드선의 각 교점에 메모리 셀MC이 마련된 각각 4n행 m열의 메모리 어레이MAa, MAb가 있다.

그리고, 뱅크A의 비트선BL113와 뱅크B의 비트선BL11b가 센스래치회로SL11을, 비트선BL12a와 비트선BL12b가 센스래치회로SL12를, …… 비트선BLn4a와 비트선BLn4b가 센스래치회로SLn4를 각각 공유하도록 접속하고, 4개의 센스래치회로를 1블럭으로 하여 동시에 구동하고 리세트하기 위한 n개의 스위치DCD1, …… DCDn을 마련하고 있다. 또한, 스위치DCD1, …… DCDn은 각각 NMOS스위치와 인버터를 거친 p채널 MOS트랜지스터의 스위치(이하, PMOS스위치라 한다.)로 구성된다.

동일 도면에 있어서, n개의 PMOS스위치DCPC1, …… DCPCn, 뱅크A측에 n개의 NMOS스위치 /DCPC1a, …… /DCPCna 및 뱅크B측에 n개의 NMOS스위치 /DCPC1b, …… /DCPCnb는 각각 4개씩의 비트선을 프리차지 및 디스차지하기 위해 마련한 스위치로써 DC구제용으로도 사용되는 스위치이다. 또, 각 뱅크에 마련한 4n개의 NMOs스위치D11a, D12a, …… Dn4a 및 D11b, D12b, …… Dn4b는 각각에 접속된 비트선을 디스차지하기 위한 스위치이다. NMOS스위치PRCa와 PRCb는 리드시에 비트선을 프리차지할 때 사용하는 스위치이고, NMOS스위치YWa와 YWb는 라이트시에 비트선을 프리차지할 때 사용하는 스위치이다.

각각의 센스래치회로SL11, …… SLn4에 일시적으로 유지된 대응하는 비트선상의 선택된 메모리 셀MC의 정보는 뱅크A측의 메모리 셀의 경우, 외부클럭CLK(도시하지 않음)과 각각 동기하여 동작하는 NMOS스위치S11a, S12a, …… Sn4a, S1a, …… Sna, YS13, YS2a, SWa를 거쳐서 입출력신호선IOa로 출력하고, 뱅크B측의 메모리 셀의 경우, 외부클럭CLK과 각각 동기하여 동작하는 NMOS스위치S11b, S12b, …… Sn4b,S1b, …… Snb, YS1b, YS2b, SWb를 거쳐서 입출력신호선IOb로 출력하도록 접속된다. 또, WDa는 뱅크A측의 워드디코더를 나타내고, WDb는 뱅크B측의 워드디코더를 나타낸다.

이와 같이 구성되는 본 실시예의 불휘발성 반도체 기억장치의 [1]리드, [2]라이트 및 [3]소거의 각 동작에 대해서 이하 설명한다.

[1]리드 동작:

메모리 일괄 리드동작에 대해, 제2도에 도시한 동작타이밍도를 사용하여 설명한다.

리드하는 순번은 워드선으로 말하면, 뱅크A의 워드선WL1a, 뱅크B의 워드선WL1b, 이하, WL2a, WL2b, …… WLma, WLmb와 2개의 뱅크의 워드선을 교대로 선택하여 리드한다. 제2도의 타이밍도에서는 도시하고 있지 않지만, 우선 먼저 NMOS스위치PRCa, n개의 PMOS스위치DCPC1, …… DCPCn 및 NMOS스위치ST2a를 닫고, 즉 온상태로 하여 뱅크A의 비트선 전체를 프리차지한다.

다음에, NMOS스위치PRCa와 PMOS스위치DCPC1, …… DCPCn을 연 후 즉 오프상태로 한 후, 공통소오스선VSA을 0V로 하고, NMOS스위치ST1a를 닫고, 워드선WL1a를 워드디코더WDa에 의해 선택하여 전원전압Vcc로 상승시켜 하이상태로 한다. 또한, NMOS스위치ST1a, ST2a는 뱅크A의 리드 종료후에 연다. 다음의 외부 클럭 CLK의 상승에 맞추어 NMOS스위치S1a를 닫고, 동시에 스위치DCD1을 닫아 4개의 센스래치회로SL11, SL12, SL13, SL14를 구동하고, 뱅크A의 4개의 비트선BL11a, BL12a, BL13a, BL14a에 이어지는 각 메모리셀 MC의 정보를 각각의 센스래치회로SL11, …… SL14에 일시적으로 유지시킨다. NMOS스위치S1a는 외부클럭CLK의 하강과 동시에 열고 스위치DCD1은 닫힌 상태이다. 이후, 특별히 언급하지 않는 한, 각 NMOS스위치는 외부클럭CLK의 상승 및 하강에 맞추어 「폐쇄」 「개방」 의 동작을 하는 것으로 한다.

다음의 외부클럭CLK에 맞추어 NMOS스위치S11a와 YS1a가 닫히고, 센스래치회로SL11에 유지되어 있던 정보는 부입출력신호선IO1a를 거쳐서 센스래치회로SLa로 보내지고 여기에서 또 일시적으로 유지된다. NMOS스위치SWa는 외부클럭CLK에 대하여 반주기 어긋나서 동작하고 NMOS스위치S11a와 YS1a가 열림과 동시에, 이 NMOS스위치SW3가 닫히고, 워드선WL1a와 비트선BL11a의 교점과 이어지는 1개의 메모리 셀MC의 정보가 입출력신호선IOa를 통하여 출력된다. 이것과 동시에, NMOS스위치S12a와 YS2a가 닫히고, 센스래치회로SL12에 유지되어 있던 정보는 부입출력신호선IO2a를 거쳐서 센스래치회로SLa에 보내져 일시적으로 유지된다. 즉시 NMOS스위치SWa가 닫히고 이 정보가 입출력신호선IOa를 거쳐서 외부로 출력된다.

다음의 외부클럭CLK에서, 센스래치회로SL13에 유지되어 있던 정보는 NMOS스위치S13a와 YS1a가 접속되는 부입출력신호선IO1a를 거쳐서 또 센스래치회로SLa로 보내져 유지된다. NMOs스위치YS1a와 VS2a는 외부클럭CLK의 배의 주기로 동작하여 메모리 셀MC의 정보를 센스래치회로SLa로 보낸다.

센스래회로SL11, …… SL14의 구동스위치DCD1은 NMOS스위치S14a와 YS2a가 열리고 4번째의 센스래치회로SL14에 유지되어 있던 정보가 부입출력신호선IO2a를 거쳐서 센스래치회로SLa로 보내짐과 동시에 열리고 4개의 센스래치회로SL11, SL12, SL13, SL14를 리세트한다.

이와 같이 하여, 각 스위치를 외부클럭CLK과 동기시킨 것에 의해, 워드선WL1a에 이어지는 메모리 셀MC의 정보를 끊임없이 출력시키는 것이 가능하다. 또한, 메모리 셀MC는 플로팅게이트를 갖는 불휘발성의 메모리 셀이기 때문에 리드동작을 실행해도 메모리 셀의 정보는 소거되지 않으므로, 싱크로너스 DRAM(Dynamic Rardom Access Memory)과 같이 리드 후에 리라이트를 실행하는 리프레시동작이 필요하지 않는 것은 물론이다.

또, 뱅크A의 출력중에 뱅크B의 NMOS스위치PRCb를 닫음과 동시에, 이미 입출력신호선IOa에 정보를 출력한 블럭의 센스래치회로의 스위치, 이 경우 PMOS스위치DCPC1을 닫고, 그 블럭의 4개의 비트선BL11b, …… BL14b와 4개의 센스래치회로SL11, …… SL14를 프리차지한다.

뱅크A의 워드선WLa의 하강과 동시에, 뱅크B의 워드선WL1b를 워드디코더WDb에 의해 선택하여 하이로 상승시켜 두면, 외부클럭CLK과 동기시켜 각 스위치S1b, DCD1, …… DCDn, S11b, --- Sn4b, YS1b, YS2b, SWb를 상술한 뱅크A에서의 일련의 동작과 마찬가지로 동작시킨 것에 의해, 워드선WL1b에 이어지는 메모리 셀의 정보를 부입출력신호선IO1b, IO2b를 거쳐서 입출력신호선IOb에서 외부로 출력시키는 것이 가능하다. 이때, 또 뱅크A의 비트선을 프리차지해 두면, 뱅크A의 1개의 워드선에 이어지는 메모리 셀의 정보를 계속 출력시키는 것이 가능하다.

이와 같이 하여, 각 스위치의 동작을 외부클럭CLK과 동기시켜 실행하고, 2개의 뱅크를 워드선마다 교대로 전환하는 것에 의해, 일괄 리드의 고속화를 도모할 수 있다. 또한, 리드동작시에 있어서는 공통소오스선VSA과 PN을 로우상태, 이 경우 0V로 하고, 공통소오스선PP를 1V의 전압으로 한다. 또, NMOS스위치D11a, …… Dn4a, D11b, …… Dn4b는 오프상태로 한다.

[2] 라이트동작:

다음에, 제1도의 회로에 있어서의 라이트동작에 대해서 제3도를 사용하여 설명한다. 제3도는 라이트동작시의 각 스위치 및 선택된 워드선의 동작을 도시한 타이밍도이다. 라이트동작은 워드선마다 일괄하여 실행되고 뱅크A에 라이트하는 경우는 입출력신호선IOa와, 부입출력신호선IO1a 또는 IO2a를 통해서, 뱅크B에 라이트하는 경우는 입출력선IOb와 부입출력신호선IO1b 또는 IO2b를 통해서 각각 라이트할 정보를 보낸다.

예를들면, 뱅크A의 워드선WL1a에 이어지는 메모리 셀MC에 라이트를 실행하는 경우에 대해서 설명한다. 또한, 라이트대상의 워드선에 대해서 후술하는 소거동작을 실행하고 나서 라이트동작을 실행한다.

먼저, 센스래치회로SL11, …… SLn4를 구동하기 위해 스위치DCD1, …… DCDn을 닫고, 라이트가 실행되는 메모리 셀MC에 이어지는 비트선에 대응하는 각 센스래치회로SL11, …… SLn4에 정보를 유지시키기 위해 각 NMOS스위치SWa, S11a, …… Sn4a, YS1a 또는 YS2a를 닫는다. 여기에서 비트선BL11a에 이어지는 메모리 셀MC에라이트를 실행할 경우, 비트선BL11a를 포함한 4개의 비트선의 블럭을 공통소오스선PP의 전압 4V로 프리차지하기 위해 NMOS스위치YWa와 ST2a 및 PMOS스위치DCPC1을 닫는다.

다음에, NMOS스위치S1a를 닫고 공통소오스선VSA을 0V고 하고, NMOS스위치ST1a를 닫고, 워드디코더WDa에 의해 선택된 워드선WL1a에 -9V의 전압을 인가하고, 그 밖의 비선택의 워드선WL2a, …… WLma의 전압은 0V로 한다.

그후, NMOS스위치D11a와 /DCPC1a를 닫고 비트선BL11a를 디스차지한 후에 NMOS스위치D11a를 열고, NMOS스위치YWa와 ST2a를 닫고 재차 비트선BL11a를 공통소오스선PP의 전압 1V로 프리차지한다. 워드선WL1a를 예를 들면 1.5V로 상승시키고 공통소오스선VSA을 0V로 하고, NMOS스위치S1a를 열고 검증동작을 실행하고, 메모리 셀MC의 임계값에 의해 라이트동작의 검증을 실행한다. 이 검증동작에 있어서, 라이트가 실행된 메모리 셀MC의 임계값이 1.5V보다 높고 라이트가 불충분하면 재차 라이트동작이 실행되고, 메모리 셀MC와 임계값이 1.5V보다 낮게 되어 센스래치회로SL11에 유지되어 있던 정보가 「하이」 에서 「로우」 로 반전할 때까지 라이트와 검증동작이 반복된다.

[3]소고동작:

제1도의 회로에 있어서의 소거동작에 대해서 설명한다. 이 소거동작은 워드선단위로 실행된다. 일례로써, 워드선WL1a에 이어지는 메모리 셀MC에 대해 소거를 실행하는 것으로 한다. 워드디코더WDa에 의해 선택된 워드선WL1a에 12V, 기판(도시하지 않음)에 -4V, 비선택의 워드선WL2a, …… WLma에는 0V를 인가하고, 공통소오스선VSA에는 -4V를 인가한 후, NMOS스위치 ST1a를 닫고 메모리 셀의 소오스측에 -4V를 인가하는 것에 의해 실행된다. 이때, 소거된 메모리 셀MC의 임계값은 1.5V보다 충분히 높은 전암값으로 된다.

본 실시예의 불휘발성 반도체 기억장치는 비트선간에 단락등의 결함이 발생한 경우의 DC구제조치를 용이하게 마련할 수 있지만, 이 DC구제조치에 대해서는 후술하는 실시예3에서 상세하게 설명한다.

＜실시예2＞

제4도는, 본 발명에 관한 불휘발성 반도체 기억장치의 다른 실시예를 도시한 주요부의 회로도이다. 본 실시예는 비트선의 협피치화에 적합한 구성으로 되어 있다. 제4도에 있어서 MAa, MAb는 메모리어레이를 나타내고, 메모리 어레이MAa, MAb는 실시예1의 제1도에서 도시한 플로팅게이트를 갖는 각각 4n행 m열의 메모리 어레이MAa, MAb와 동일한 구성이다. 또, 본 실시예의 경우, 제4도에 있어서의 각 신호선 및 각 스위치의 참조부호의 말미의 소문자a는 리드측의 메모리 매트의 것인 것을 나타내고, b는 기준매트의 것인 것을 나타낸다.

본 실시예에서는 4개의 비트선에 대하여 1개의 센스래치회로를 마련하고 비트선의 협피치화에 대응하고 있다. 예를 들면, 제4도중에 점선으로 둘러싸인 부분을 1개의 블럭으로하고, 이 블럭중에 4쌍의 비트선BL11a와 BL11b, B12a와 BL12b, BL13a와 BL13b, BL14a와 BL14b 및 이들에 대응한 센스래치회로SL1이 마련되 있다. 스위치DCD1은 게이트끼리가 인버터를 거쳐서 접속됨과 동시에 공통소오스PN, PP에 한쪽의 단자가 각각 접속된 NMOS와 PMOS로 이루어지는 스위치로서,센스래치회로SL1의 구동 및 리세트를 실행한다. 4쌍의 비트선에는 리드측에 각각 NMOS스위치S1a, S2a, S3a, S4a가 접속되고, 기준측에 각각 NMOS스위치 S1b, S2b, S3b, S4b가 접속되어 있고, 이들 스위치에 의해 각 비트선쌍과 센스래치와의 접속을 전환한다. 각 비트선쌍을 통해서 메모리 셀의 정보를, 신호선SWa, SWb에 의해 제어되는 NMOS스위치를 거쳐서 센스래치회로SL1로 보낸다. NMOS스위치YS1a는 센스래치회로SL1에 일시적으로 유지된 정보를 입출력신호선IOa로 출력시키기 위한 스위치이다. NMOS스위치PRCa, PRCb는 리드시에 비트선을 프리차니할 때 사용되는 스위치이고, 한쪽의 단자가 전원전압Vcc에 접속되는 PMOS스위치DCPC1은 비트선을 프리차지할 때 사용된 것 이외에 DC구제를 필요로하는 경우에도 사용되는 스위치이다. NMOS스위치YWa는 라이트시에 있어서 비트선을 프리차지하기 위한 스위치이고, NMOS스위치YWb는 검증시에 비트선을 프리차지하기 위한 스위치이다. WL1a는 워드선으로서, 1개만 도시되어 있지만, 제1도의 메모리 어레이와 마찬가지로 WL1a, …… WLma의 m개로 이루어진다. 또, 제4도에서는 4개의 비트선마다 센스래치회로를 마련하는 구성예를 도시하였지만 2개마다 이어도 좋고 또는 8개마다 이어도 좋다.

본 실시예의 불휘발성 반도체 기억장치는 소위 일괄소거형의 플래시 메모리라고 불리는 것으로서, 상기한 바와 같은 블럭이 n개로 구성된다. 이하, 이와 같이 구성되는 플래시 메모리의 [1]리드, [2]라이트, 및 [3]소거의 각 동작에 대해서 설명한다.

[1]리드동작:

리드동작에 대해서, 제5도에 도시한 타이밍도를 사용하여 설명한다. 리드측메모리 어레이MAa내의 선택된 1개의 워드선WL1a 상의 4n개의 메모리 셀(도시하지 않음)의 리드동작은 다음과 같다.

먼저, 각 블럭의 제1번째의 비트선쌍BL11a와 BL11b, BL21a와 BL21b, …… BLn1a와 BLn1b를 전원전압Vcc로 프리차지하기 위해 NMOS스위치S1a, S1b를 닫고, 또 NMOS스위치PRCa, PRCb와 PMOS스위치DCPC1, DCPC2, …… DCPCn을 닫는다. 이들 스위치를 연 후, 선택된 1개의 워드선WL1a를 전원전압Vcc로 상승시키고 나서 센스래치회로SL1, SL2, --- SLn을 구동하기 위해 스위치DCD1, DCD2, …… DCDn을 닫는다.

다음에, NMOS스위치 S1a, S1b, SWa, SWb를 닫고, 1쌍의 비트선BL11a와 BL11b의 전위차에 따라서 비트선BL11a에 이어지는 메모리 셀에 기억된 정보를 센스래치회로SL1에 일시적으로 유지시킨다. 마찬가지로, 비트선BL21a, …… BLn1a에 이어지는 각 메모리 셀의 정보를 각각의 센스래치회로SL2, …… SLn에 일시적으로 유지시킨다.

이 후, 순차 NMOS스위치YS1a, YS2a, …… YSna의 순으로 닫고, 각 메모리 셀의 정보를 입출력신호선IOa로 출력시킨다. 이때, 전체 워드선의 전압을 내려둔다. NMOS스위치YSna가 닫히고 비트선BLn1a에 이어지는 메모리 셀의 정보가 입출력신호선IOa로 출력된 후, 각 블럭의 제2번째의 비트선쌍BL12a와 BL12b, BL22a와 BL22b, …… BLn2a와 BLn2b를 프리차지하기 위해 NMOS스위치S2a, S2b를 닫고, NMOS스위치PRCa, PRCb를 닫고, PMOS스위치DCPC1, DCPC2, …… DCPCn을 닫는다. 이들 스위치를 연 후, 재차 워드선WL1a를 전원전압Vcc로 상승시킨다. 이것과 동시에, 스위치DCD1, DCD2, …… DCDn을 열고 센스래치회로SL1, SL2, …… SLn을 일시 리세트한 후에 재차 센스래치회로SL1, SL2, …… SLn을 구동하기 위해 스위치DCD1, DCD2, …… DCDn을 닫는다.

다음, NMOS스위치S2a, S2b, SWa, SWb를 닫고, 비트선BL12a, BL22a, …… BLn2a에 이어지는 메모리 셀의 정보를 각각의 센스래치회로SL1, SL2, …… SLn에 일시적으로 유지시킨다.

이 후, NMOS스위치YS1a, YS2a, …… YSna의 순으로 닫고, 입출력신호선IOa로 메모리 셀의 정보를 출력시킨다. 이하, 마찬가지로 워드선WL1a의 전압을 낮추고 전원전압Vcc로 상승시키고 센스래치회로SL1, SL2, …… SLn의 리세트 및 구동을 반복하면서 NMOS스위치S3a와 S3b, S4a와 S4b를 개폐하는 것에 의해, 각 블럭의 제3번째의 비트선BL13a, BL23a, …… BLn3a 및 제 4번째의 비트선BL14a, BL24a, …… BLn4a의 순으로 이들에 이어지는 메모리 셀의 정보를 출력한다.

[2] 라이트동작:

다음에, 라이트동작에 있어서 각 스위치의 동작을 도시한 제6도의 타이밍도를 사용하여 설명한다. 라이트동작은 워드선단위로 실행되고, 각 메모리 셀에 라이트되는 정보는 블럭마다 마련된 센스래치회로에 일시 유지된다. 여기에서는 리드측의 메모리 어레이MAa의 선택된 워드선WL1a와 비트선BL11a에 이어지는 메모리 셀에 라이트하는 것으로 한다. 또한, 라이트를 실행하기 전에 선택된 워드선WL1a를 후술하는 소거동작에 의해 소거해 둔다.

먼저, 스위치DCD1과 PMOS스위치DCPC1을 닫고 센스래스회로SL1을 구동하고, 입출력신호선IOa에서 NMOS스위치YS1a를 거쳐서 라이트할 정보를 센스래치회로SL1에유지시킨다.

다음에, NMOS스위치S1a, YWa를 닫고 비트선BL11a를 전원전압 Vcc로 프리차지하고, 도시하지 않은 워드디코더에 의해 선택된 워드선WL1a에, -9V를 인가하고 NMOS스위치SWa와 S1a를 닫는다.

이 후, NMOS스위치 SWa, S1a를 열고, NMOS스위치/DCPC1a, D11a를 닫고 비트선BL11a를 디스차지한다.

이들 스위치를 연 후, 검증동작을 하기 위해 먼저 NMOS스위치YWa, YWb, S1a, S1b를 닫고 비트선BL11a와 BL11b를 1V로 프리차지시킨 후, 워드선WL1a를 예를 들면 1.5V로 상승시키고 나서 NMOS스위치SWa, SWb, S1a, S1b를 닫는다. 이 검증동작에 의해 라이트가 실행된 메모리 셀의 임계값이 1.5V보다 높고 라이트가 불충분하면 재차 라이트동작이 실행되고, 라이트와 검증동작은 메모리셀의 임계값이 1.5V보다 낮게 되어, 센스래치회로SL1에 유지되어 있던 정보가 「하이」 에서 「로우」 로 반전할 때까지 반복된다.

[3]소거동작:

소거동작은 워드선 단위로 실행된다. 예를 들면, 워드선WL1a에 이어지는 메모리 셀에 대해서 소거를 실행하는 경우, 선택된 워드선WL1a에는 12V, 비선택의 워드선에는 0V, 기판(도시하지 않음)에는 -4V를 인가하고, 메모리 셀의 소오스측을 -4V로 하는 것에 의해 실행된다. 이 경우, 소거된 메모리 셀의 임계값은 1.5V보다 충분히 높은 전압값으로 된다.

이와 같이 본 실시예의 플래시 메모리는 여러개의 비트선에 대하여 1개의 센스래치회로를 사용하는 구성으로 한 것에 의해, 메모리 셀의 미세화에 따른 레이아웃 상의 비트선의 협피치화에 대응할 수 있다.

또, 본 실시예의 플래시 메모리도 비트선 간에 단락등의 결함이 발생한 경우의 DC구제조치를 용이하게 마련할 수 있지만, DC구제조치에 대해서는 후술하는 실시예3에 있어서 상세하게 설명한다.

＜실시예3＞

제7도는 본 발명에 관한 불휘발성 반도체 기억장치의 또 다른 실시예를 도시한 도면이다. 본 실시예에서는 비트선 단락에 의한 결합이 발생한 경우의 DC구제조치를 설명한다. 또한, 제7도에 있어서, 설명의 편의상, 실시예2의 제4도에서 도시한 구성부분과 동일구성부분에 대해서는 동일 참조부호를 붙여 그 상세한 설명을 생략한다.

제7도(a)에 도시한 개략 블럭도에서 알 수 있는 바와 같이, 본 실시예의 플래시 메모리는 실시예2의 제4도의 회로와 마찬가지로, 메모리 어레이MAa측과 MAb측의 1블럭당 4쌍의 비트선에 대하여 1개의 센스래치회로SL을 공유하고, 이러한 블럭으로 이루어지는 다수의 블럭으로 구성한 메모리 매트MM를 갖지만, 또 DC구제용으로 수 블럭의 예비메모리 매트RM을 구비하고 있는 점이 상이하다. 제7도(b)는 동일도면(a)중에 비트선 단락(↔로 표시)에 의한 결함이 발생하고 있는 일점쇄선으로 둘러싸인 블럭의 주요부의 회로도이다.

비트선이 단락되어 있으면, 비트선의 프리차지가 되지 않아 전원전압의 저하를 발생시켜 정확한 리드동작 또는 라이트동작을 할 수 없게 된다. 이 동작불량을본 실시예에서는 다음과 같이 해서 구제한다.

제7도(b)에 도시한 회로에 있어서, 메모리 셀의 정보를 리드하기 위해 단락된 비트선에 이어지는 메모리 어레이MAa내의 메모리 셀에 대응한 어드레스지정이 이루어졌을 때, 센스래치회로SL1을 구동하기 위한 스위치DCD, 비트선을 프리차지할 때 전하를 공급하기 위한 PMOS스위치DCPC 및 비트선을 디스차지할 때 사용하는 NMOS스위치 /DCPCa, /DCPCb의 4개의 스위치를 열고 즉 오프상태로 하고, 단락된 비트선을 포함한 4쌍의 비트선과 센스래치회로로 이루어지는 블럭을 예비의 메모리 매트RM내의 블럭으로 치환해서 이후 사용하지 않도록 한다.

이 불량블럭의 4개의 스위치를 오프하고 예비메모리 매트RM의 블럭으로 치환하는 동작을 제8도에 도시한 개략구성도를 사용해서 더욱 상세하게 설명한다. 제8도에 있어서, 참조부호 (22), (26), (27)은 각각 퓨즈ROM을 나타내고, 각 퓨즈ROM에는 미리 어드레스신호가 기억되어 있다. AND회로(23)은 어드레스선(20)에서 어드레스버퍼(21)로 들어가는 어드레스신호와 퓨즈ROM(22)로 부터의 신호가 일치했을 때 디코더(24)를 구동하고, 그 어드레스신호에 대응하는 블럭의 신호선/DCPCa, /DCPCb, DCPC, DCD가 선택된다. 또한, 이들 회로(21)∼(24)로 이루어지는 신호선선택회로(30)은 메모리 매트MM내에 여러개의 블럭마다 1개의 비율로 마련된다.

비트선 단락등의 불량이 웨이퍼상태에서의 칩검사시에 검출된 경우, 그 불량 비트선을 포함하는 블럭의 4종류의 신호선/DCPCa, /DCPCb, DCPC, DCD를 메모리 매트MM상에서 선택하지 않고 예비메모리 매트RM에서 선택하기 위하여 퓨즈ROM(22)중의 불량부분에 대응한 어드레스신호를 발생하는 부분의 퓨즈를 절단하고, 어드레스선(20)에서 불량부분을 선택하는 어드레스신호가 메모리 매트MM의 어드레스버퍼(21)로 들어가도 불량부분의 4종류의 신호선 /DCPCa, /DCPCb, DCPC, DCD가 선택되지 않도록 한다. 즉 불량 블럭의 4개의 스위치 /DCPCa, /DCPCb, DCPC, DCD는 항상 오프상태로 된다.

다음에, 이 불량블럭 대신에 예비메모리 매트RM내의 블럭을 선택하기 위하여, 퓨즈ROM(26)중의 불량부분에 대응한 블럭의 어드레스신호 이외의 퓨즈를 절단하고, 또 비교회로(25)를 동작하도록 예를 들면 비교회로로의 전원공급스위치(도시하지 않음)를 온시킨다. 이것에 의해 메모리 매트MM의 불량블럭부분의 비트선을 선택하는 어드레스신호가 어드레스선(20)에서 비교회로(25)로 들어가고, 퓨즈ROM(26)으로 부터의 신호와 일치했을 때 비교회로(25)는 출력신호를 내보낸다. 퓨즈ROM(27)으로 부터의 신호와 비교회로(25)로 부터의 신호가 일치하면 AND회로(28)에 의해 디코더(29)가 구동되고, 메모리 매트MM내의 불량부분 대신에 예비메모리 매트RM의 그 어드레스신호에 대응하는 블럭의 4종류의 신호선/DCPCa, /DCPCb, DCPC, DCD가 선택된다. 또한 이들 회로(25)∼(29)로 이루어지는 신호선선텍회로(31)은 예비메모리 매트RM의 규모가 작아도 좋으므로 1개 이면 충분하다.

이와 같이 결함을 포함한 메모리 매트MM의 블럭내의 메모리 셀에 대응한 어드레스지정이 실행된 경우, 예비메모리 매트RM에 마련된 블럭의 스위치DCD, PMOS스위치DCPC 및 NMOS스위치/DCPCa, /DCPCb의 4개의 스위치를 동작가능하게 하여 대신 사용하므로, 블랙마다 치환하여 예비메모리 매트RM의 블럭을 사용하는 것에 의해 비트선단락의 불량의 구제를 실행할 수 있다. 이것에 의해, 비트선이 단락되어도 4쌍의 비트선과 1개의 센스래치회로로 이루어지는 작은 블랙단위로 구제가 가능하게 되어 제조효율이 크게 향상한다. 또한, 본 실시예에 있어서, 센스래치회로당의 비트선 수는 2개이어도 좋고 8개이어도 좋고 또는 다른 갯수라도 좋은 것은 실시예2와 마찬가지이다.

상기한 바와 같은 비트선 단락을 블럭단위로 구제하기 위한 4종류의 스위치DCD, DCPC, /DCPCa, /DCPCb가 실시예 1에 도 마련되어 있으므로, 즉 센스래치회로를 구동 및 리세트하는 스위치DCD1, …… DCDn, 비트선을 프리차지하는 PMOS스위치DCPC 및 비트선을 디스차지하기 위한 NMOS스위치/DCPC1a, …… DCPCna, /DCPC1b, …… /DCPCnb가 블럭마다 마련되어 있으므로 4개의 센스래치회로와 그것을 공유하는 4쌍의 비트선으로 이루어지는 블럭단위로 워드선을 공통으로 하는 예비의 블럭을 수 블럭 마련하거나 또는 뱅크A, B의 n블럭중 수블럭을 예비의 블럭으로서 사용하는 예비메모리 매트, 예를 들면 퓨즈ROM으로 이루어지는 신호선선택회로(30) 및 스위치선택회로(31)을 갖는 용장구성으로 하는 것에 의해, 본 실시예와 마찬가지로 블럭단위의 DC구제를 실행할 수 있어 제조효율의 향상을 도모할 수 있다.

지금까지 기술한 실시예의 메모리 어레이의 구성은 AND형의 메모리 어레이 구성이지만, 다른 구성, 예를 들면, 닉케이 마이크로디바이스의 1993년 1월호 제91권 P. 59∼63에 기재되어 있는 NOR형, DINORl형, NAND형의 메모리 어레이 구성에 있어서도 실시할 수 있다. 또, 플래시 메모리 이외에도 강유전체 메모리등의 다른 불휘발성 메모리에도 적용할 수 있다.

이상, 본 발명의 적합한 실시예에 대해서 설명하였지만, 본 발명은 상기의 실시예에 한정되는 것은 아니고 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지의 설계변경을 할 수 있는 것은 물론이다.

상술한 실시예에서 명확한 바와 같이, 본 발명에 의하면 메모리 매트를 2개의 뱅크로 분할하고, 각 뱅크의 워드선을 교대로 기동시켜 1개의 워드선마다의 리드동작을 외부클럭과 동기시켜 실행하는 구성으로 하는 것에 의해, 메모리 어레이의 정보를 고속으로 또한 연속적으로 리드하는 것이 가능하게 된다.

또, 1개의 센스래치회로를 여러개의 비트선에서 공유하는 구성으로 하는 것에 의해, 메모리의 대용량화에 의한 메모리셀의 미세화에 따른 비트선의 협피치화에 대응할 수 있다.

또, 비트선과 센스래치회로를 이와같은 어느 것인가의 구성으로 하고 이들 비트선과 센스래치회로를 1개의 블럭으로 해서, 이 블럭마다 센스래치회로의 구동 및 리세트를 제어하는 스위치, 비트선의 프리차지에 사용하는 스위치 및 비트선의 디스차지에 사용하는 스위치를 예비메로리 매트로 전환하는 DC구제용의 스위치로서 겸용할 수 있도록 마련하고, 신호선선택회로를 퓨즈ROM을 포함하는 구성으로 하는 것에 의해, 비트선간의 단락등에 의해 발생되는 전원전압이 이상하게 저하하는 결함이 발생한 경우, 예비메모리 매트내에 마련된 블럭과 블럭마다 치환하는 것에 의해, 전원전압의 이상 저하에 의한 불량을 구제하는 것이 가능하게 된다.

제1도는 본 발명에 관한 불휘발성 반도체 기억장치의 1 실시예를 도시한 주요부의 회로도.

제2도는 제1도에 도시한 회로의 리드 동작예를 도시한 타이밍도.

제3도는 제1도에 도시한 회로의 라이트 동작예를 도시한 타이밍도.

제4도는 본 발명에 관한 불휘발성 반도체 기억 장치의 다른 실시예를 도시한 주요부의 회로도.

제5도는 제4도에 도시한 회로의 리드 동작예를 도시한 타이밍도.

제6도는 제4도에 도시한 회로의 라이트 동작예를 도시한 타이밍도.

제7도는 본 발명에 관한 불휘발성 반도체 기억장치의 또 다른 실시예를 도시한 도면으로써, (a)는 개략 구성도, (b)는 동일 도면 (a)에 일점쇄선으로 도시한 블럭의 주요부의 회로도.

제8도는 제7도의 (a)에 도시한 구성의 메모리 매트와 예비 메모리 매트내의 블럭의 전환을 설명하기 위한 개략 구성도.

제9도는 종래의 플래시 메모리의 구성예를 도시한 주요부의 회로도.

* 부호의 설명 *

20 ---어드레스선,

21 ---어드레스버퍼,

22, 26, 27 ---퓨즈ROM,

23, 28 ---AND회로,

24, 29 ---디코더,

30, 31 ---신호선선택회로,

BL11a∼BLn4a, BL11b∼BLn4b ---비트선,

D11a∼Dn4a, D11b∼Dn4b ---MOS스위치전환스위치,

DCD1∼DCDn ---센스래치회로의 구동스위치 전환신호선,

DCPC1∼DCPCn ---DC구제용의 스위치전환신호선,

/DCPC1a∼/DCPCna ---DC구제용의 스위치전환신호선,

/DCPC1b∼/DCPCnb ---DC구제용의 스위치전환신호선,

GND ---접지전위,

IOa, IOb ---입출력신호선,

IO1a, IO2a, IO1b, IO2b ---부입출력선,

MAa, MAb ---메모리 어레이,

MM ---메모리 매트,

RM ---예비메모리 매트,

PN, PP, VSA, V1, V2 ---공통소오스선,

PRCa, PRCb ---MOS스위치전환신호선,

S1a∼Sna, S1b∼Snb ---MOS스위치전환신호선,

S11a~Sn4a, S11b∼ Sn4b ---MOS스위치전환신호선,

SET ---센스래치회로의 구동스위치전환신호선,

SL1∼SLn, SL11∼SLn4 ---센스래치회로,

SLa, SLb --- 센스래치회로,

SWa, SWb, YS1a∼ YSna ---MOS스위치전환신호선,

Vcc ---전원전압,

WL1a∼WLma, WL1b∼WLmb ---워드선,

WDa, WDb ---워드디코더,

YS1b∼YSnb, ST1a, ST2a ---MOS스위치전환신호선,

YW3, YWb ---MOS스위치전환신호선.

Claims (22)

1. 여러개의 워드선;

   여러개의 비트선;

   사익 워드선과 상기 비트선의 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리셀을 구비하는 메모리 어레이 및;

   비트선상의 신호를 증폭하고 유지하는 여러개의 증폭정보유지수단을 적어도 포함하는 불휘발성 반도체 기억장치에 있어서,

   상기 메모리 어레이를 구비하는 메모리 매트가 제1 뱅크와 제2 뱅크로 분할되고,

   상기 제1 뱅크에 속하는 비트선과 상기 제2 뱅크에 속하는 비트선이 비트선쌍을 형성하도록 조합되고 각각의 비트선쌍이 하나의 상기 증폭정보유지수단을 공유하고,

   소정수의 비트선쌍 및 상기 비트선쌍과 동일 수의 증폭정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 마련하고,

   상기 블럭을 선택적으로 제어하는 스위치수단은

   비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 회로를 각 블럭단위로 선택적으로 제어하는 스위치,

   비트선을 각 블럭단위로 선택적으로 디스차지하는 스위치 및

   증폭정보유지수단의 전원을 각 블럭단위로 선택저긍로 온/오프하는 스위치를구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제1항에 있어서,

   긱 뱅크는 외부 클럭의 2배의 주기로 동작하는 수위치수단을 거쳐서 출력용 증폭정보유지수단에 병렬 접속되는 제1 및 제2 부입출력선을 갖고,

   상기 출력용 증폭정보유지수단은 외부클럭과 반주기 어긋나게 동작하는 출력용 스위치수단을 거쳐서 각 뱅크의 출력선에 접속되고,

   각 뱅크의 상기 제1 부입출력선은 외부 클럭과 동기해서 동작하는 스위치수단을 거쳐서 상기 각 블럭내의 제1조의 여러개의 증폭정보유지수단에 병렬 접속되고,

   상기 제2 부입출력선은 외부 클럭과 동기해서 동작하는 스위치수단을 거쳐서 상기 각 블럭내의 제2조의 여러개의 증폭정보유지수단에 병렬 접속되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 제2항에 있어서,

   상기 제1 부입출력선과 접속되는 상기 제1조의 증폭정보유지수단에 저장된 하나의 워드선에 접속되는 메모리셀의 정보가 상기 출력용 증폭정보유지수단을 거쳐서 뱅크의 출력선에서 출력됨과 동시에, 상기 제2 부입출력선에 접속되는 제2조의 증폭정보유지수단에 저장된 상기 동일 워드선에 접속되는 메모리셀의 정보를 상기 출력용 증폭정보유지수단에 저장하도록 동작하는 것을 특징으로 하는 불휘발성반도체 기억장치.
4. 제2항 또는 제3항에 있어서,

   상기 제1조의 증폭정보유지수단은 각 블럭내의 기수번째의 증폭정보유지수단의 조이고, 상기 제2조의 증폭정보유지수단은 각 블럭내의 우수번째의 증폭정보유지수단의 조인 것을 특징으로 하는 불휘발성 반도체 기억장치.
5. 제3항에 있어서,

   한쪽의 뱅크의 워드서에 대해서 접속되는 메모리셀의 정보를 상기 뱅크의 출력선에서 출력을 실행하는 동안, 다른쪽의 뱅크의 워드선을 선택하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
6. 제3항에 있어서,

   상기 동작은 외부클럭신호와 동기해서 실행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
7. 여러개의 워드선;

   여러개의 비트선;

   상기 워드선과 상기 비트선의 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리셀로 이루어지는 메로리 어레이 및;

   비트선상의 신호를 증폭하고 유지하는 여러개의 증폭정보유지수단을 적어도 포함하는 불휘발성 반도체 기억장치에 있어서,

   상기 메모리 어레이를 포함하는 메모리 매트는 리드측 메모리 매트와 기준매트로 분할되고, 상기 리드측 메모리 매트에 속하는 비트선과 상기 기준매트에 속하는 비트선이 비트선쌍을 형성하도록 조합되고,

   상기 여러개의 비트선쌍과 1개의 증폭정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 마련한 것을 특징으로 하는 불휘발성 반도체 기억장치.
8. 제7항에 있어서,

   상기 블럭을 선택적으로 제어하는 스위치수단은

   비트선을 프리차지할 때 전하를 공급하기 위한 전원선에 접속되는 회로를 각 블럭단위로 선택적으로 제어하는 스위치,

   비트선을 각 블럭단위로 선택적으로 디스차지하는 스위치 및

   증폭정보유지수단의 전원을 각 블럭단위로 선택적으로 온/오프하는 스위치를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
9. 제1항에 있어서,

   비트선끼리가 결선불량 또는 이물에 의한 도통불량을 발생시킨 블럭에 속하는 블럭을 선택적으로 제어하는 스위치수단을 선택적으로 절단하는 제1 신호선택수단을 2개 이상의 블럭마다 1개 마련하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
10. 제9항에 있어서,

    상기 제1 및 제2 뱅크의 워드선에 공통 접속된 워드선을 갖는 예비 메모리매트 및

    상기 예비 메모리매트내의 여러개의 비트선쌍 상기 비트선쌍과 동일 수의 증폭정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 선택하는 제2 신호선 선택수단을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
11. 제9항에 있어서,

    상기 리드측 메모리 매트와 기준매트의 워드선에 공통 접속된 워드선을 갖는 예비 메모리 매트 및

    상기 예비 메모리 매트내의 여러개의 비트선쌍과 하나의 증폭정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 선택하는 제1 신호선 선택수단을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
12. 제10항 또는 제11항에 있어서,

    상기 예비 메모리 매트내의 블럭을 선택적으로 제어하는 스위치수단은

    비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 회로를 각 블럭단위로 선택적으로 제어하는 스위치,

    비트선을 각 블럭 단위로 선택적으로 디스차지하는 스위치 및

    증폭정보유지수단의 전원을 각 블럭단위로 선택적으로 온/오프하는 스위치를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
13. 제7항에 있어서,

    비트선끼리가 결선불량 또는 이물에 의한 도통불량을 발생시킨 블럭에 속하는 블럭을 선택적으로 제어하는 스위치수단을 선택적으로 절단하는 제1 신호선택수단을 2개 이상의 블럭마다 1개 마련하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
14. 여러개의 워드선;

    여러개의 비트선;

    상기 워드선과 상기 비트선의 교점에 배치되고 각각 플로팅게이트를 갖는 여러개의 메모리셀을 구비하는 메모리 어레이 및;

    비트선상의 신호를 증폭하고 유지하는 여러개의 증폭정보유지수단을 적어도 포하하는 불휘발성 반도체 기억장치에 있어서,

    상기 메모리 어레이를 구비하는 메로리 매트는 제1 뱅크와 제2 뱅크로 분할되고,

    상기 제1 뱅크에 속하는 비트선과 상기 제2 뱅크에 속하는 비트선이 비트선쌍을 형성하도록 조합되고, 각각의 비트선쌍이 하나의 상기 증폭정보유지수단을 공유하고,

    소정수의 비트선쌍 및 상기 비트선쌍과 동일 수의 증폭정보유지수단으로 이루어지는 각 블럭을 선택적으로 제어하는 스위치수단을 마련하고,

    상기 블럭을 선택적으로 제어하는 스위치수단은

    비트선을 프리차지할 때 전하를 공급하기 위한 전원선과 접속하는 회로를 각 블럭단위로 선택적으로 제어하는 스위치,

    비트선을 각 블럭단위로 선택적으로 디스차지하는 스위치 및

    증폭정보유지수단의 전원을 각 블럭 단위로 선택적으로 온/오프하는 스위치를 구비하고,

    각 뱅크는 외부 클럭의 2배의 주기로 동작하는 스위치수단을 거쳐서 출력용 증폭정보유지수단에 병렬 접속되는 제1 및 제2 부입축력선을 갖고,

    상기 출력용 증폭정보유지수단은 외부클럭과 반주기 어긋나게 동작하는 출력용 스위치수단을 거쳐서 각 뱅크의 출력선에 접속되고,

    각 뱅크의 상기 제1 부입출력선은 외부 클럭과 동기해서 동작하는 스위치수단을 거쳐서 상기 각 블럭내의 제1조의 여러개의 증폭정보유지수단에 병렬 접속되고,

    상기 제2 부입출력선은 외부 클럭과 동기해서 동작하는 스위치수단을 거쳐서 상기 각 블럭내의 제2조의 여러개의 증폭정보유지수단에 병렬 접속되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
15. 제14항에 있어서,

    상기 제1 부입출력선과 접속되는 상기 제1조의 증폭정보유지수단에 저장된 하나의 위 선에 접속되는 메모리셀의 정보가 상기 출력용 증폭정보유지수단을 거쳐서 뱅크의 출력선에서 출력됨과 동시에, 상기 제2 부입출력선에 접속되는 제2조의 증폭정보유지수단에 저장된 상기 동일 워드선에 접속되는 메모리셀의 정보를 상기 출력용 증폭정보유지수단에 저장하도록 동작하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
16. 제14항 또는 제15항에 있어서.

    상기 제1조의 증폭정보유지수단은 각 블럭내의 기수번째의 증폭정보유지수단의 조이고, 상기 제2조의 증폭정보유지수단은 각 블럭내의 우수번째의 증폭정보유지수단의 조인 것을 특징으로 하는 불휘발성 반도체 기억장치.
17. 제4항에 있어서,

    한쪽의 뱅크의 워드선에 접속되는 메모리셀의 정보를 상기 뱅크의 출력선에서 출력을 실행하는 동안, 다른쪽의 뱅크의 워드선을 선택하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
18. 제4항에 있어서,

    상기 동작은 외부클럭신호와 동기해서 실행하는 것을 특징으호 하는 불휘발성 반도체 기억장치.
19. 제5항에 있어서,

    상기 동작은 외부클럭신호와 동기해서 실행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
20. 제14항에 있어서,

    상기 제1조의 증폭정보유지수단은 각 블럭내의 기수번째의 증폭정보유지수단의 조이고 상기 제2조의 증폭정보유지수단은 각 블럭내의 우수번째의 증폭정보유지수단의 조인 것을 특징으로 하는 불휘발성 반도체 기억장치.
21. 제20항에 있어서,

    한쪽의 뱅크의 워드선에 접속되는 메모리셀의 정보를 상기 뱅크의 출력선에서 출력을 실행하는 동안 다른쪽의 뱅크의 워드선을 선택하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
22. 제21항에 있어서,

    상기 동작은 외부클럭신호와 동기해서 실행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.