KR100865818B1 - 불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치 Download PDF

Info

Publication number
KR100865818B1
KR100865818B1 KR1020070015356A KR20070015356A KR100865818B1 KR 100865818 B1 KR100865818 B1 KR 100865818B1 KR 1020070015356 A KR1020070015356 A KR 1020070015356A KR 20070015356 A KR20070015356 A KR 20070015356A KR 100865818 B1 KR100865818 B1 KR 100865818B1
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
high level
sensing node
cell array
Prior art date
Application number
KR1020070015356A
Other languages
English (en)
Other versions
KR20080076007A (ko
Inventor
정상화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070015356A priority Critical patent/KR100865818B1/ko
Publication of KR20080076007A publication Critical patent/KR20080076007A/ko
Application granted granted Critical
Publication of KR100865818B1 publication Critical patent/KR100865818B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Read Only Memory (AREA)

Abstract

본원 발명의 불휘발성 메모리 장치는 동일 페이지 버퍼에 의하여 제어되는 상측 메모리 셀 어레이 및 하측 메모리 셀 어레이와, 상기 상측 메모리 셀 어레이의 메모리 셀과 접속된 상측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 상측 비트라인 선택부와, 상기 하측 메모리 셀 어레이의 메모리 셀과 접속된 하측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 하측 비트라인 선택부를 포함하는 것을 특징으로 한다.
비트라인 부하, 메모리 셀 어레이

Description

불휘발성 메모리 장치{Non volatile memory device}
도 1a는 통상적인 불휘발성 메모리 장치의 구성을 도시한 레이 아웃도이다.
도 1b는 통상적인 불휘발성 메모리 장치에 포함된 비트라인 선택부와 페이지 버퍼의 상세 회로도이다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 레이 아웃도이다.
도 3은 본원 발명의 일 실시예에 따른 비트라인 선택부와 페이지 버퍼의 상세 회로도이다.
도 4a는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작시에 인가되는 전압신호를 도시한 파형도이다.
도 4b는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압신호를 도시한 파형도이다.
<도면의 주요 부분에 대한 설명>
200: 불휘발성 메모리 장치
210, 214: 상측 메모리 셀 어레이
212, 216: 하측 메모리 셀 어레이
220, 224: 상측 비트라인 선택부
222, 226: 하측 비트라인 선택부
230, 232: 페이지 버퍼
234: 비트라인 차지부
236: 감지노드 프리차지부
240, 242: 로우 디코더
본원 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 비트라인에 걸리는 부하(loading)를 감소시키기 위하여 페이지 버퍼와 비트라인 접속 구조를 개선한 불휘발성 메모리 장치에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
통상의 페이지 버퍼 구조에 있어서, 제조 공정의 선폭이 감소하고 집적도는 증가함에 따라 비트 라인간 커패시턴스가 증가하고 있고, 각 비트라인이 부담하는 부하 또한 증가하고 있다.
상술한 문제점을 해결하기 위하여, 메모리 셀 어레이의 구조와 비트 라인의 구조를 개선하여 비트라인이 부담하는 부하를 감소시키는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 동일 페이지 버퍼에 의하여 제어되는 상측 메모리 셀 어레이 및 하측 메모리 셀 어레이와, 상기 상측 메모리 셀 어레이의 메모리 셀과 접속된 상측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 상측 비트라인 선택부와, 상기 하측 메모리 셀 어레이의 메모리 셀과 접속된 하측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 하측 비트라인 선택부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1a는 통상적인 불휘발성 메모리 장치의 구성을 도시한 레이 아웃도이다.
상기 불휘발성 메모리 장치(100)는 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이(110, 112), 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼(130, 132), 상기 메모리 셀 어레이에 포함된 특정 셀과 페이지 버퍼를 접속시키는 복수의 비트라인들을 포함한다. 또한, 특정 셀과 페이지 버퍼와 접속을 선택적으로 제어하는 비트라인 선택부(120, 122)와 메모리 셀 어레이에서 로우(ROW) 방향으로 특정 셀을 선택하는 로우 디코더(140)를 포함한다.
상기 비트라인 선택부(120)와 페이지 버퍼(130)의 접속 구조를 도면을 통해 좀더 상세히 살펴보기로 한다.
도 1b는 통상적인 불휘발성 메모리 장치에 포함된 비트라인 선택부와 페이지 버퍼의 상세 회로도이다.
상기 비트라인 선택부(120)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 페이지 버퍼(130)를 접속시키는 NMOS 트랜지스터(N124)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 상기 페이지 버퍼(130)를 접속시키는 NMOS 트랜지스터(N126)를 포함한다.
또한, 상기 비트라인 선택부(120)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 이븐 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N120), 오드 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키 는 NMOS 트랜지스터(N122)를 포함한다.
상기 페이지 버퍼(130)는 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P130)를 포함한다. 따라서, 로우레벨의 프리차지 신호(PRECH_N)가 입력되면, 감지 노드(SO)를 전원전압 레벨로 프리차지 시키게 된다.
도 1a 및 1b에 도시된 바와 같이, 페이지 버퍼를 기준으로 하여 한쪽 방향으로만 비트라인이 접속되는 구조이기 때문에 제조 공정의 선폭이 감소하고 집적도가 증가함에 따라 각 비트라인이 부담하는 부하 또한 증가하고 있다.
상술한 문제점을 해결하기 위하여 페이지 버퍼를 상기 메모리 셀 어레이의 중앙에 배치하고 비트라인들이 페이지 버퍼를 기준으로 하여 양쪽방향으로 접속되는 구조를 제안하고자 한다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구성을 도시한 레이 아웃도이다.
상기 불휘발성 메모리 장치(200)는 동일한 페이지 버퍼 블록(230 또는 232)에 의하여 제어되는 상측 메모리 셀 어레이(210 또는 214)와 하측 메모리 셀 어레이(212 또는 216)를 포함한다. 즉, 하나의 페이지 버퍼 블록을 기준으로 양 방향으로 메모리 셀 어레이를 배치하여 페이지 버퍼와 메모리 셀 어레이 사이에 접속되는 각 비트라인들의 길이를 단축시키는 구조이다.
바람직하게는, 상기 상측 메모리 셀 어레이(210 또는 214)와 상기 하측 메모리 셀 어레이(212 또는 216)의 크기는 동일한 것을 특징으로 한다.
또한, 페이지 버퍼와 상기 상측 메모리 셀 어레이를 접속시키는 상측 비트라인들의 길이와, 페이지 버퍼와 상기 하측 메모리 셀 어레이를 접속시키는 하측 비트라인들의 길이는 동일한 것을 특징으로 한다. 따라서, 종래의 비트라인들에 비하여 비트라인 부하를 반으로 감소시킬 수 있게 된다.
이와 같은 구조를 위하여 상측 비트라인들과 상기 페이지 버퍼의 감지노드(SO)와의 접속을 제어하는 상측 비트라인 선택부(220 또는 224)와, 하측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 하측 비트라인 선택부(222 또는 226)를 포함한다.
또한, 상측 메모리 셀 어레이(210, 214)에서 로우(ROW) 방향으로 특정 셀을 선택하는 상측 로우 디코더(240)와 하측 메모리 셀 어레이(212, 216)에서 로우 방향으로 특정 셀을 선택하는 하측 로우 디코더(242)를 포함한다.
상기와 같은 구조의 선택을 위하여 비트라인 선택부와 페이지 버퍼의 구조를 새롭게 구성하였는바 이에 대해 살펴보기로 한다.
도 3은 본원 발명의 일 실시예에 따른 비트라인 선택부와 페이지 버퍼의 상세 회로도이다.
상기 불휘발성 메모리 장치는 상기 상측 비트라인(Top bitline)에 해당하는 상측 이븐 비트라인(BLTe)과 상측 오드 비트라인(BLTo)중 어느 하나의 비트라인과 페이지 버퍼의 감지노드를 선택적으로 접속시키는 상측 비트라인 선택부(220)와, 하측 비트라인(Bottom bitline)에 해당하는 하측 이븐 비트라인(BLBe)과 상측 오드 비트라인(BLBo)중 어느 하나의 비트라인과 페이지 버퍼의 감지노드를 선택적으로 접속시키는 하측 비트라인 선택부(222)를 포함한다.
상기 상측 비트라인 선택부(220)는 하이 레벨의 상측 이븐 비트라인 선택 신호(BSLTe)에 응답하여 상측 이븐 비트라인(BLTe)과 페이지 버퍼의 감지노드를 접속시키는 NMOS 트랜지스터(N220)와, 하이 레벨의 상측 오드 비트라인 선택 신호(BSLTo)에 응답하여 상측 오드 비트라인(BLTo)과 페이지 버퍼의 감지노드를 접속시키는 NMOS 트랜지스터(N221)를 포함한다. 따라서, 하이 레벨의 상측 이븐 비트라인 선택 신호(BSLTe) 또는 상측 오드 비트라인 선택 신호(BSLTo)가 인가되면, 상측 이븐 비트라인(BLTe) 또는 상측 오드 비트라인(BLTo)과 페이지 버퍼가 접속된다.
또한, 상기 하측 비트라인 선택부(222)는 하이 레벨의 하측 이븐 비트라인 선택 신호(BSLBe)에 응답하여 하측 이븐 비트라인(BLBe)과 페이지 버퍼의 감지노드를 접속시키는 NMOS 트랜지스터(N222)와, 하이 레벨의 하측 오드 비트라인 선택 신호(BSLBo)에 응답하여 하측 오드 비트라인(BLBo)과 페이지 버퍼의 감지노드를 접속시키는 NMOS 트랜지스터(N223)를 포함한다. 따라서, 하이 레벨의 하측 이븐 비트라인 선택 신호(BSLBe) 또는 하측 오드 비트라인 선택 신호(BSLBo)가 인가되면, 하측 이븐 비트라인(BLBe) 또는 하측 오드 비트라인(BLBo)과 페이지 버퍼가 접속된다.
상기 불휘발성 메모리 장치의 페이지 버퍼(230)는 이븐 비트라인(BLe)과 오 드 비트라인(BLo) 중 특정 비트라인에 대하여 특정 전압레벨의 제어신호를 인가하여 프리차지(precharge)시키거나 디스차지(discharge)시키는 비트라인 차지부(232), 페이지 버퍼의 감지노드(SO)를 하이 레벨로 프리차지시키는 감지노드 프리차지부(234)를 포함한다.
상기 비트라인 차지부(232)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 하이 레벨의 이븐 디스차지 신호(DISCHe)에 응답하여 상기 제어신호를 이븐 비트라인(BLe)으로 인가하는 NMOS 트랜지스터(N230)와, 하이 레벨의 오드 디스차지 신호(DISCHo)에 응답하여 상기 제어신호를 오드 비트라인(BLo)으로 인가하는 NMOS 트랜지스터(N231)를 포함한다. 따라서, 하이 레벨의 디스차지 신호의 입력에 따라, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)이 상기 제어신호(VIRPWR)의 전압레벨에 따라 하이 레벨로 프리차지 되거나, 로우 레벨로 디스차지 될 수 있다.
또한, 상기 페이지 버퍼(230)는 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)를 하이 레벨로 프리차지 시키는 프리차지부(234)를 포함한다. 이를 위해, 프리차지 신호(PRECH_N)에 응답하여 제어되며 전원전압(VCC)과 감지노드(SO)사이에 접속된 PMOS 트랜지스터(P130)를 포함한다. 따라서, 로우레벨의 프리차지 신호(PRECH_N)가 입력되면, 감지 노드(SO)를 전원전압 레벨로 프리차지 시키게 된다.
이제 상기 불휘발성 메모리 장치의 프로그램 동작과 독출 동작등에 대해 살펴보기로 한다.
도 4a는 본원 발명의 일 실시예에 따른 프로그램 동작시에 인가되는 전압신호를 도시한 파형도이고, 도 4b는 본원 발명의 일 실시예에 따른 독출 동작시에 인가되는 전압신호를 도시한 파형도이다.
먼저, 도 4a의 프로그램 동작을 살펴보기로 한다.
(1) T1 구간
상기 비트라인 차지부(234)에 로우레벨의 제어신호(VIRPWR)와 하이 레벨의 디스차지 신호(DISCHe, DISCHo)를 인가하여, 각 비트라인에 대하여 로우레벨의 제어신호(VIRPWR)를 인가한다.
이때, 상기 제어신호(VIRPWR)는 로우레벨 전위를 가지므로, 상기 각 디스차지 신호는 각 NMOS 트랜지스터(N234, N235)를 턴온 시킬 문턱전압 레벨이상이면 된다.
(2) T2 구간
다음으로, 상기 비트라인 차지부(234)에 하이 레벨의 제어신호(VIRPWR)를 인가하고, 상기 제어신호(VIRPWR)가 각 비트라인에 전달될 수 있도록, 하이 레벨의 디스차지 신호(DISCHe, DISCHo)를 인가한다.
이때, 상기 디스차지 신호(DISCHe, DISCHo)는 제어신호(VIRPWR)의 전압레벨과 각 NMOS 트랜지스터(N234, N235)들의 문턱전압의 합 이상이 되도록 한다.
한편, 특정 메모리 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키기 위하여, 상기 하이 레벨의 제어신호가 상측 비트라인 또는 하측 비트라인에 인가되도록 상기 상측 비트라인 선택부(220) 또는 하측 비트라인 선택부(222)에 하이 레벨의 비트라인 선택신호를 인가한다.
도면에서는, 상측 비트라인들을 선택하고 있는바, 하이 레벨의 상측 비트라인 선택 신호(BSLTe, BSLTo)를 인가하고 있다. 이에 의하여, 상측 비트라인들에 하이 레벨의 제어신호(VIRPWR)가 인가되어, 하이 레벨로 천이되고 있다.
이때, 본원 발명 특유의 구조로 인하여 비트라인에 걸리는 부하가 감소되므로, T2 구간이 종래 기술에 비하여 짧아지는 효과가 있다.
(3) T3 구간
이후 상기 상측 비트라인 중 특정 비트라인(BLTe 또는 BLTo)에 대하여 하이 레벨의 제어 신호 인가를 중단하고, 감지노드에 인가되는 전압레벨에 따라 비트라인에 프로그램시키고자하는 데이터를 인가할 준비를 한다. 이를 위해, 상기 디스차지 신호 중 특정 디스차지 신호를 로우 레벨로 천이시킨다.
도면에서는 이븐 디스차지 신호(DISCHe)를 로우 레벨로 천이시켜 상측 이븐 비트라인에 하이 레벨의 제어 신호 인가를 중단하게 된다.
상기와 같은 동작을 통해, 특정 비트라인을 프리차지 또는 디스차지 하게 된다. 이후, 프로그램하고자 하는 셀이 하측 메모리 셀 어레이에 포함된 경우에는 마 찬가지 방법으로, 하측 비트라인을 선택하여 프리차지하게 된다.
다음으로 도 4b의 독출 동작을 살펴보기로 한다.
(1) T1 구간
상기 비트라인 차지부(234)에 로우레벨의 제어신호(VIRPWR)와 하이 레벨의 디스차지 신호(DISCHe, DISCHo)를 인가하여, 각 비트라인에 대하여 로우레벨의 제어신호(VIRPWR)를 인가한다.
이때, 상기 제어신호(VIRPWR)는 로우레벨 전위를 가지므로, 상기 각 디스차지 신호는 각 NMOS 트랜지스터(N234, N235)를 턴온 시킬 문턱전압 레벨이상이면 된다.
(2) T2 구간
다음으로, 독출하고자 하는 특정 메모리 셀과 접속된 비트라인에 대하여 제어신호의 인가를 중단하기 위하여, 상기 디스차지 신호(DISCHe 또는 DISCHo)를 로우 레벨로 천이시킨다. 도면에서는 상기 이븐 비트라인에 대하여 제어신호의 인가를 중단하기 위하여, 이븐 디스차지 신호(DISCHe)를 로우레벨로 천이시키고 있다.
한편, 특정 메모리 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키기 위하여, 상기 상측 비트라인 선택부(220) 또는 하측 비트라인 선택부(222)에 하이 레 벨의 비트라인 선택신호를 인가한다.
또한, 특정 메모리 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키기 위하여, 상기 감지노드 프리차지부(236)에 로우 레벨의 프리차지 신호를 인가하여 페이지 버퍼(230)의 감지노드에 하이 레벨 전압을 인가한다.
도면에서는, 상측 비트라인들 중 상측 이븐 비트라인들을 선택하고 있는바, 하이 레벨의 상측 비트라인 선택 신호(BSLTe)를 인가하고 있다. 이에 의하여, 상측 이븐 비트라인이 하이 레벨로 천이되고 있다.
이때, 본원 발명 특유의 구조로 인하여 비트라인에 걸리는 부하가 감소되므로, T2 구간이 종래 기술에 비하여 짧아지는 효과가 있다.
(3) T3 구간
이후 상기 비트라인 선택 신호의 인가를 중단하고, 독출하고자 하는 특정 셀의 전압레벨을 비트라인 인가시키기 위하여 상기 구간에서 하이 레벨로 프리차지된 감지노드와 특정 비트라인의 접속을 차단시킨다. 이를 위해, 상기 하이 레벨로 인가된 비트라인 선택신호를 로우 레벨로 천이시킨다.
도면에서는 상측 이븐 비트라인 선택신호(BSLTe)를 로우 레벨로 천이시켜 상측 이븐 비트라인과 접속된 특정 셀의 프로그램 여부를 평가하고 있다. 특정 셀이 프로그램된 경우에는 비트라인의 전압레벨이 하이 레벨로 유지되나, 소거된 셀인 경우에는 로우레벨로 천이된다.
상술한 본원 발명의 구성에 따라, 특정 비트라인이 부담하는 부하가 감소하게 되어, 순간적인 피크 전류가 감소하게 되며, 결과적으로 전력 강하 현상을 줄일 수 있고 동작 전류 소모를 줄일수 있다. 또한, 도 4a,4b 등에 도시된 T2 구간이 감소되어 전체적으로 프로그램동작 시간, 독출동작 시간을 감소시킬 수 있다.
또한, 상기와 같은 구성에 따라 웰(well)을 분리할 수 있어 웰 바이어싱을 빠르게 할 수 있으며, 이로 인해 웰 바운싱(well bouncing)을 최소화 할 수 있는 효과가 있다.

Claims (9)

  1. 동일 페이지 버퍼에 의하여 제어되는 상측 메모리 셀 어레이 및 하측 메모리 셀 어레이와,
    상기 상측 메모리 셀 어레이의 메모리 셀과 접속된 상측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 상측 비트라인 선택부와,
    상기 하측 메모리 셀 어레이의 메모리 셀과 접속된 하측 비트라인들과 상기 페이지 버퍼의 감지노드와의 접속을 제어하는 하측 비트라인 선택부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 상측 메모리 셀 어레이와 상기 하측 메모리 셀 어레이의 크기는 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 상측 비트라인들과 상기 하측 비트라인들의 길이는 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 상측 비트라인 선택부는 하이 레벨의 상측 비트라인 선택신호에 응답하여 상측 비트라인과 감지노드를 접속시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 하측 비트라인 선택부는 하이 레벨의 하측 비트라인 선택신호에 응답하여 하측 비트라인과 감지노드를 접속시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 상측 비트라인 선택부는 하이 레벨의 상측 이븐 비트라인 선택신호에 응답하여 상측 이븐 비트라인과 감지노드를 접속시키는 제1 NMOS 트랜지스터와,
    하이 레벨의 상측 오드 비트라인 선택신호에 응답하여 상측 오드 비트라인과 감지노드를 접속시키는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 하측 비트라인 선택부는 하이 레벨의 하측 이븐 비트라인 선택신호에 응답하여 하측 이븐 비트라인과 감지노드를 접속시키는 제1 NMOS 트랜지스터와,
    하이 레벨의 하측 오드 비트라인 선택신호에 응답하여 하측 오드 비트라인과 감지노드를 접속시키는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 페이지 버퍼는 이븐 비트라인 또는 오드 비트라인에 대하여 특정 전압레벨의 제어신호를 인가하는 비트라인 차지부를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 비트라인 차지부는 특정 전압레벨의 제어신호를 인가하는 제어신호 입력단과,
    하이 레벨의 이븐 디스차지 신호에 응답하여 상기 제어신호를 이븐 비트라인으로 인가하는 제1 NMOS 트랜지스터와,
    하이 레벨의 오드 디스차지 신호에 응답하여 상기 제어신호를 오드 비트라인으로 인가하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
KR1020070015356A 2007-02-14 2007-02-14 불휘발성 메모리 장치 KR100865818B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070015356A KR100865818B1 (ko) 2007-02-14 2007-02-14 불휘발성 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070015356A KR100865818B1 (ko) 2007-02-14 2007-02-14 불휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20080076007A KR20080076007A (ko) 2008-08-20
KR100865818B1 true KR100865818B1 (ko) 2008-10-28

Family

ID=39879340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070015356A KR100865818B1 (ko) 2007-02-14 2007-02-14 불휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR100865818B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235878A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 不揮発性半導体記憶装置
KR970017687A (ko) * 1995-09-23 1997-04-30 김광호 공유 페이지 버퍼를 가진 반도체 메모리 장치
KR20080001222A (ko) * 2006-06-29 2008-01-03 주식회사 하이닉스반도체 플래쉬 메모리 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235878A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 不揮発性半導体記憶装置
KR970017687A (ko) * 1995-09-23 1997-04-30 김광호 공유 페이지 버퍼를 가진 반도체 메모리 장치
KR20080001222A (ko) * 2006-06-29 2008-01-03 주식회사 하이닉스반도체 플래쉬 메모리 소자

Also Published As

Publication number Publication date
KR20080076007A (ko) 2008-08-20

Similar Documents

Publication Publication Date Title
KR100795647B1 (ko) 반도체 메모리 디바이스 및 그 데이터 기록 방법
US8503246B2 (en) Semiconductor memory device and method of operating the same
JP4806814B2 (ja) 不揮発性メモリデバイスにおけるマルチレベルプログラミング
KR100865821B1 (ko) 불휘발성 메모리 장치의 독출 방법
KR100885784B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
US7889551B2 (en) Page buffer of non-volatile memory device and programming method of non-volatile memory device
US9564227B2 (en) Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
KR100672117B1 (ko) 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법
KR100865817B1 (ko) 비트라인 선택 전압 발생부 및 이를 이용한 불휘발성메모리 장치의 독출 방법
KR100816156B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
JPH0945093A (ja) メモリおよびメモリにおいて検出する方法
JP4012144B2 (ja) 半導体記憶装置
KR100865818B1 (ko) 불휘발성 메모리 장치
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR100891411B1 (ko) 불휘발성 메모리 장치 및 그 독출 방법
US7924621B2 (en) NAND-type flash memory and NAND-type flash memory controlling method
KR20090055799A (ko) 불휘발성 메모리 소자와 그 페이지 버퍼 회로
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
KR20090026496A (ko) 플래시 메모리 소자의 페이지 버퍼
KR20080090841A (ko) 불휘발성 메모리 장치 및 그 독출 방법
KR100783999B1 (ko) 불휘발성 메모리 장치의 독출 방법
CN104700879B (zh) 半导体存储器装置、读出方法及编程方法
JP4047003B2 (ja) 半導体記憶装置
KR20070109174A (ko) 플래쉬 메모리 소자의 읽기 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee