JPH03263693A - 半導体メモリ装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 121
- 230000015654 memory Effects 0.000 claims abstract description 803
- 238000003860 storage Methods 0.000 claims abstract description 111
- 230000004044 response Effects 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims description 107
- 230000008859 change Effects 0.000 claims description 38
- 230000002950 deficient Effects 0.000 claims description 30
- 238000003491 array Methods 0.000 claims description 12
- 230000009467 reduction Effects 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 claims 3
- 230000007423 decrease Effects 0.000 abstract description 24
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract 2
- 101100278884 Arabidopsis thaliana E2FD gene Proteins 0.000 description 70
- 101100386518 Caenorhabditis elegans dbl-1 gene Proteins 0.000 description 57
- 238000010586 diagram Methods 0.000 description 55
- 230000003111 delayed effect Effects 0.000 description 47
- 230000007257 malfunction Effects 0.000 description 31
- 238000000034 method Methods 0.000 description 29
- 238000012546 transfer Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 210000002784 stomach Anatomy 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 101000609457 Trichosanthes kirilowii Trypsin inhibitor 1 Proteins 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- UAKWLVYMKBWHMX-UHFFFAOYSA-N SU4312 Chemical compound C1=CC(N(C)C)=CC=C1C=C1C2=CC=CC=C2NC1=O UAKWLVYMKBWHMX-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 235000021419 vinegar Nutrition 0.000 description 3
- 239000000052 vinegar Substances 0.000 description 3
- 101100064317 Arabidopsis thaliana DTX41 gene Proteins 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 2
- 241000750042 Vini Species 0.000 description 2
- 210000001015 abdomen Anatomy 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 102100034088 40S ribosomal protein S4, X isoform Human genes 0.000 description 1
- 241001279686 Allium moly Species 0.000 description 1
- 101001130128 Arabidopsis thaliana Leucoanthocyanidin dioxygenase Proteins 0.000 description 1
- 101150102482 BBLN gene Proteins 0.000 description 1
- 101000732165 Homo sapiens 40S ribosomal protein S4, X isoform Proteins 0.000 description 1
- 235000019687 Lamb Nutrition 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013524 data verification Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 201000010099 disease Diseases 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000003623 enhancer Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体メモリ装置に関するものである。
（従来の技術）
従来のデータ読出し速度をより速めるようにした半導体
メモリ装置について、第５４図を参照して説明する。こ
れは同一構成の二つのメモリセルアレイを備え、一対の
セルを同時に動作させて読み出すものであり、浮遊ゲー
ト型ＭＯ３ＦＥＴをメモリセルとしてマトリクス状に配
置したＥＦＲＯＭである。浮遊ゲート型ＭＯ３ＦＥＴか
ら成るメモリセルＴｌｌ、Ｔ１２．・・・、Ｔｍｎ及び
メモリセルＴＴ１１．ＴＴ１２．−．ＴＴｍｎは、二進
データのいずれか一方を記憶するものであり、１ビット
分のデータを記憶するのに、例えばメモリセルＴｌｌと
ＴＴｌｌ、Ｔ１２とＴＴ１２というように二つのメモリ
セルを１組として用いている。 このそれぞれの同一行に属するメモリセルのゲートはワ
ード線ＷＬ１．ＷＬ２．−．ＷＬｍに接続され、各列に
属するメモリセルのドレインはビット線ＢＬＩ、ＢＬ２
．・・・、ＢＬｎ又はビット線ＢＢＬＩ、ＢＢＬ２．＝
・、ＢＢＬｎに接続されている。そしてそれぞれのメモ
リセルの選択は列デコーダ４及び行デコーダ５によって
行われる。列デコーダ４は、カラムゲートトランジスタ
ＣＧＩ、ＣＧ２．−−−、ＣＧｎ及びカラムゲートトラ
ンジスタＣＣＧＩ、ＣＣＧ２． ・−、ＣＣＧｎを選択
的に駆動することによりビット線を選択する。 トランジスタＱ２及びＱ４はこれらのビット線ＢＬ及び
ＢＢＬをそれぞれ充電するもので、トランジスタＱ３及
びＱ６はビット線ＢＬおよびＢＢＬを接続することで等
電位にするものであり（以下イコライズと称する）、い
ずれもパルス信号φが論理“１”のときに動作する。ト
ランジスタＱ１及びＱ５は、トランジスタＱ２及びＱ４
によって充電されたビット線ＢＬ又はビット線ＢＢＬの
電位が、リーク電流等によって低下しないように補償す
るべく所定の電流を流して充電するものである。 トランジスタＱ７．Ｑ８．Ｑ９及びＱ１０は、メモリセ
ルのドレイン電圧の上昇を抑えて一定のレベル以上にな
らないようにして、メモリセルの信頼性を上げるための
ものである。 またセンスアンプ１０は、それぞれ電圧ＶＩＮ１．。 ＶＩＮ２として与えられるビット線ＢＬおよびビット線
ＢＢＬの電位の変化を比較することによってメモリセル
に記憶されたデータを検出し、信号りとして図示されて
いない外部機器に出力するものである。 このような構成を有したメモリ装置において、メモリセ
ルに記憶されたデータをセンスアンプ１０が読み出す動
作について説明する。 メモリセルにおけるデータの記憶は、浮遊ゲートに電子
が注入されているか否かによって行われる。浮遊ゲート
に電子が注入されているものはゲートに論理“１”レベ
ルの信号が与えられてもオフ状態を維持し、注入されて
いないものはオン状態となる。そして−組のメモリセル
は、例えば−方のメモリセルＴｌｌの浮遊ゲートに電子
が注入されていれば他方のメモリセルＴＴＩＩには電子
が注入されていないという互いに反対状態になっている
関係にある。 行デコーダ５によって例えばワード線ＷＬＩが所定の電
位になり、列デコーダ４によってカラムゲートトランジ
スタＣＧＩ及びカラムゲートトランジスタＣＣＧＩが導
通状態になり、−組の例えばメモリセルＴｌｌ及びＴＴ
ｌｌが選択される。 このようにして選択されたメモリセルＴｌｌ及びＴＴＩ
Ｉに記憶されているデータを、センスアンプ１０によっ
て読取る。この読取り動作は、以下のように行うことに
よって動作速度を速めており、第５５図を用いて説明す
る。 プリチャージ用トランジスタＱ２．Ｑ４及びイコライズ
用トランジスタＱ３．Ｑ６のそれぞれのゲートにレベル
“１°のイコライズ信号φが印加されて導通し、ビット
線ＢＬ及びＢＢＬがプリチャージ及びイコライズされる
。これによりイコライズ信号φのレベルが“１”である
間（期間ｔ１１）、ビット線ＢＬの電位Ｖ ＩＮＩとビ
ット線ＢＢＬの電位Ｖ ＩＮ２は共に等しい電位に充電
される。 この後、イコライズ信号φのレベルが０＃になると（期
間ｔ１２）、プリチャージ用トランジスタＱ２．Ｑ４及
びイコライズ用トランジスタＱ３．Ｑ６は非導通状態と
なり、ビット線ＢＬ及びＢＢＬの電位は、それぞれメモ
リセルＴｌｌ及びＴＴＩＩの記憶したデータに応じた電
位ＶＩＮｉＶＩＮ２になる。電子が注入された一方のト
ランジスタＴｌｌは非導通状態であるため、ビット線Ｂ
Ｌは充電された状態となって電位ＶＩＮＩは高くなり、
他方のトランジスタＴＴＩＩは電子が注入されていない
ためビット線ＢＢＬは放電状態となって低い電位Ｖ Ｉ
Ｎ２となる。 このようなビット線ＢＬ、ＢＢＬの電位の差をセンスア
ンプ１０において比較し、第５５図のように電位Ｖ Ｉ
ＮＩが電位ＶＩＮ２よりも高い場合には“１“の信号り
を出力し、逆に電位ＶＩＮＩが電位ＶＩＮ２よりも低い
場合には“０′の信号りを出力する。このように、イコ
ライズ信号φが“１“から“０”になった瞬間に生じた
電位差を検出することにより、プリチャージ及びイコラ
イズをせずに、記憶状態に応じて電位差か自然に生じる
まて待った後読み取る場合よりも、読取り動作か高速化
されていた。 また第５５図に記号Ｂて示したように、センスアンプの
出力信号りもイコライズ信号φて制御し、イコライズ信
号φが“１”の時は、信号りを“１”と“０°の中間に
設定することにより、イコライズ信号φが“Ｏ＃になっ
た後の信号りの“１”あるいは“○°への変化をより高
速化していた。 またこのような高速動作を行う半導体メモリ装置では、
読み取ったデータを外部に出力する際に、外部の装置と
の接続線へ高速にデータを出力するため、データを外部
に出力する出力段のトランジスタの電流供給能力を極め
て大きく設定している。 この結果、出力段のトランジスタに流れる電流の変化量
か大きくなって電源電圧変動を招くため、二つのメモリ
セルを組み合わせて同一のワード線で選択駆動し、それ
ぞれのメモリセルのデータの違いによって生しるビット
線の電位を比較することによって、それぞれのビット線
の電位に与える電源電圧変動の影響を等価にし、誤動作
の発生を防止していた。 （発明か解決しようとする課＠） この結果、動作の高速化のために１ビツトのデータの記
憶に二つのメモリセルを組み合わせていたため、低速あ
るいは中速動作の半導体メモリ装置に比較してチップ面
積が増大し、チップコストが高くなるという問題があっ
た。 本発明は上記事情に鑑み、動作が高速でかつ電源電圧変
動によって誤動作が生じない上に、チップ面積が縮小さ
れ、チップコストを低減した安価な半導体メモリ装置を
提供することを目的とする。 （課題を解決するための手段） 本発明にかかる半導体メモリ装置の第１の観点によれば
、少なくとも二進のデータを記憶するメモリセルと、前
記二進のデータの一方と等価な記憶状態にある第１のダ
ミーセルと、前記二進のデータの他方と等価な記憶状態
にある第２のダミーセルと、前記メモリセルと前記第１
のダミーセルのそせぞれの記憶状態に応じて変化した電
圧を比較し、その結果に応じた第１の出力をする第１の
センスアンプ部と、前記メモリセルと前記第２のダミー
セルのそれぞれの記憶状態に応じて変化した電圧を比較
し、その結果に応じた第２の出力をする第２のセンスア
ンプ部と、前記第１の出力と前記第２の出力とを比較す
ることによって、前記メモリセルの記憶状態を検出する
第３のセンスアンプ部とを備えた半導体メモリ装置が提
供される。 メモリセルの記憶状態に応じた電圧を出力するビット線
、第１のダミーセルの記憶状態に応じた電圧を出力する
第１のダミービット線、第２のダミーセルの記憶状態に
応じた電圧を出力する第２のダミービット線を備えるこ
とが好ましい。 メモリセルは浮遊ゲートを有し、この４Ｍゲートに電子
が注入されるか否かで二進のデータを記憶するものであ
るとよい。 第１および第２のダミーセルとメモリセルとが電気的に
等価な接続となっており、第１のダミーセルの閾値が電
子の注入されたメモリセルの閾値とほぼ同じ高い値とな
っていることが好ましい。 第１のダミービット線に微小電流をえして、浮遊状態に
なることを防止するダミービット線リーク手段を備える
と良い。 メモリセルの浮遊ゲートに電子が注入されていない場合
にはビット線の電位がダミービット線の電位より低くな
るように、あるいはメモリセルの浮遊ゲートに電子が注
入されている場合にはビット線の電位がダミービット線
の電位より高くなるように、ビット線ダミービット線に
リーク電流路を形成するリーク手段を設けるとよい。 メモリセルを選択するアドレス信号が変化した場合、所
定の期間導通してビット線、第１および第２のダミービ
ット線を充電するプリチャージ手段を設けると良い。 メモリセルを選択するアドレス信号が変化した場合、所
定の期間導通してビット線、第１および第２のダミービ
ット線の相互間の電位をイコライズするイコライズ手段
を備えると良い。 また、本発明にかかる半導体メモリ装置の第２の観点に
よれば、浮遊ゲートを有し、この浮遊ゲートに電子が注
入されるか否かで、二進のデータを記憶する第１）第２
のメモリセルと、前記浮遊ゲートに電子が注入された前
記メモリセルと等価な記憶状態にある第１のダミーセル
線と前記浮遊ゲートに電子が注入していない前記メモリ
セルと等価な記憶状態にある第２のダミーセル線と、前
記第１のメモリセルに記憶されたデータを読み出すとき
に、前記第１のメモリセルの記憶状態に応じた電圧を出
力する第１のビット線と、前記第２のメモリセルに記憶
されたデータを読み出すときに、前記第２のメモリセル
の記憶状態に応じた電圧を出力する第２のビット線と、
前記第１のダミーセル線の記憶状態に応じた電圧を出力
する第１のダミービット線と、前記第２のダミービット
線の記憶状態に応じた電圧を出力する第２のダミービッ
ト線と、前記第１のビット線と前記第１ダミービット線
との電圧を比較することによって、前記第１のメモリセ
ルの記憶状態に応じた第１の出力を発生する第１のセン
スアンプ部と、前記第１のビット線と前記第２ダミービ
ット線との電圧を比較することによって、前記第１のメ
モリセルの記憶状態に応じた第２の出力を発生する第２
のセンスアンプ部と、前記第１の出力と前記第２の出力
とを比較することによって、前記第１のメモリセルの記
憶状態を検出する第３のセンスアンプと、前記第２のビ
ット線と、前記第１ダミービット線との電圧を比較する
ことによって、前記第２のメモリセルの記憶状態に応じ
た第４の出力を発生する第４のセンスアンプ部と、前記
第２のビット線と、前記第２のダミービット線との電圧
を比較することによって、前記第２のメモリセルの記憶
状態に応じた第５の出力を発生する第５のセンスアンプ
部と、前記第４の出力と前記第５の出力とを比較するこ
とによって、前記第２のメモリセルの記憶状態を検出す
る第６のセンスアンプ部とを備えた半導体メモリ装置が
提供される。 さらに、本発明にかかる半導体メモリ装置の第３の観点
によれば、浮遊ゲートを有し、この浮遊ゲートに電子が
注入されるか否かで、二進のデータを記憶するメモリセ
ルと、前記浮遊ゲートに電子が注入された前記メモリセ
ルと等価な記憶状態にある第１のダミーセルと、前記浮
遊ゲートに電子か注入されていない前記メモリセルと等
価な記憶状態にある第２のダミーセルと、前記メモリセ
ルに記憶されたデータを読み出すときに、前記メモリセ
ルの記憶状態に応じた電圧を出力するビット線と、前記
第１のダミーセルの記憶状態に応じた電圧を出力する第
１のダミービット線と、前記第２のダミーセルの記憶状
態に応じた電圧を出力する第２のダミービット線と、前
記ビット線と前記第１のダミービット線との電圧を比較
することによって、前記メモリセルの記憶状態に応じた
第１の出力をする第１のセンスアンプ部と、前記ビット
線と前記第２のダミービット線との電圧を比較すること
によって、前記メモリセルの記憶状態に応じた第２の出
力をする第２のセンスアンプ部と、前記第１の出力と前
記第２の出力とを比較することによって前記メモリセル
の記憶状態を検出する第３のセンスアンプ部と、前記メ
モリセルへデータを書き込んだ後に行うプログラムベリ
ファイデータリード時に前記第２のダミービット線が出
力する電圧を、通常データリード時にメモリセルのデー
タを読み出す際の前記第２のダミービット線が出する電
圧よりも高く設定する手段と、前記プログラムベリファ
イ時に、前記第２のダミービット線が出力する電圧と、
前記ビット線が出力する電圧とを比較することによって
、前記メモリセルの記憶状態を検出する第４のセンスア
ンプ部と、前記データを読み出す時は前記第３のセンス
アンプ部の検出結果を出力し、前記プログラムベリファ
イデータリード時は前記第４のセンスアンプ部の検出結
果を出力する出力切換手段とを備えたことを特徴とする
半導体メモリ装置が提供される。 また、本発明にかかる半導体メモリ装置の第４の観点に
よれば、浮遊ゲートを有し、この浮遊ゲートに電子が注
入されるか否かで、二進のデータを記憶するメモリセル
と、前記浮遊ゲートに電子が注入された前記メモリセル
と等価な記憶状態にある第１のダミーセルと、前記浮遊
ゲートに電子が注入されていない前記メモリセルと等価
な記憶状態にある、第２のダミーセルと、前記メモリセ
ルと前記第１のダミーセルのそれぞれの記憶状態に応じ
て変化した電圧を比較し、その結果に応じた第１の出力
をする第１のセンスアンプ部と、前記メモリセルと前記
第２のダミーセルのそれぞれの記憶状態に応じて変化し
た電圧を比較し、その結果に応じた第２の出力をする第
２のセンスアンプ部と、前記第１の出力と前記第２の出
力とを比較することによって、前記メモリセルの記憶状
態を検出する第３のセンスアンプ部とを備え、前記浮遊
ゲートに電子が注入されていないメモリセルに流れる電
流より、前記第２のダミービット線に流れる電流が少な
いことを特徴とする半導体メモリ装置が提供される。 さらに、本発明にかかる半導体メモリ装置の第５の観点
によれば、浮遊ゲートを有し、この、Ｖ遊ゲートに電子
が注入されるか否かで、二進のデータを記憶するメモリ
セルと、前記浮遊ゲートに電子が注入された前記メモリ
セルと等価な記憶状態にある第１のダミーセルと、前記
浮遊ゲートに電子が注入されていない前記メモリセルと
等価な記憶状態にある第２のダミーセルと、前記メモリ
セルと前記第１のダミーセルのそれぞれの記憶状態に応
じて変化した電圧とを比較し、その結果に応じた第１の
出力をする第１のセンスアンプ部と、前記メモリセルと
前記第２のダミーセルのそれぞれの記憶状態に応じて変
化した電圧を比較し、その結果に応じた第２の出力をす
る第２のセンスアンプ部と、前記第１の出力と前記第２
の出力とを比較することによって前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、電源電圧に対
応し、前記電源電圧よりも所定値だけ低い電圧を出力す
る電圧低下回路と、ドレインが前記第１のダミーセルの
ドレインに接続され、ゲートが前記電圧低下回路の出力
に接続される前記浮遊ゲートに電子が注入されない前記
メモリセルと等価な状態にある第３のダミーセルとを具
備したことを特徴とする不揮撥性半導体メモリが提供さ
れる。 また、本発明にかかる半導体メモリ装置の第６の観点に
よれば、バイナリデータの“０°あるいは“１“をガラ
スマスクにパターン化することにより製造段階てバイナ
リデータを記憶するメモリセルと、前記バイナリデータ
の“１”が記憶された前記メモリセルと等価な記憶状態
にある第１のダミーセルと、前記バイナリデータの“１
″が記憶された前記メモリセルと等価な記憶状態にある
第２のダミーセルと、前記メモリセルと前記第１のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第１の出力をする第１のセンス
アンプ部と、前記メモリセルと前記第２のダミーセルの
それぞれの記憶状態に応じて変化した電圧を比較し、そ
の結果に応じた第２の出力をする第２のセンスアンプ部
と、前記第１の出力と前記第２の出力とを比較すること
によって、前記メモリセルの記憶状態を検出する第３の
センスアンプ部とを備えた半導体メモリ装置が提供され
る。 さらに、本発明にかかる半導体メモリ装置の第７の観点
によれば、バイナリデータの“０“あるいは１２をＭＯ
Ｓトランジスタがデプレッション型かエンハンスメント
型かでデータを記憶する不揮接柱メモリセルと、ｎ個の
前記メモリセルとナンド選択トランジスタを直接に接続
してなるナンド束トランジスタ列と、前記ナンド束トラ
ンジスタ列が複数組接続され、前記メモリセルに記憶さ
れたデータを読み出すときに前記メモリセルの記憶状態
に応じた電圧を出力するビ・ント線と、前記ナンド束ト
ランジスタ列と同様の構成を有し、前記デプレッション
型メモリセルと等価な１個の第１ダミーセルと前記エン
ノ＼ンスメント型メモリセルと等価な（ｎ−１）個の第
１のダミーセルとナンド選択トランジスタとを直列に接
続してなる第１のダミーナンド束トランジスタ列と、前
記第１のダミーセルナンド束トランジスタ列が複数個接
続され、前記デプレッション型の第１のダミーセルの記
憶状態に応じた電圧を出力する第１のダミービット線と
、前記ナンド束トランジスタ列と同様の構成を有し、前
記エンノ１ンスメント型メモリセルと等価なｎ個の第２
のダミーセルとナンド選択トランジスタとを直列に接続
してなる第２のダミーナンド東トランジスタ列と、前記
ダミーナンド東トランジスタ列が複数組接続され、エン
ハンスメント型第２のダミーセルの記憶状態に応じた電
圧を出力する第２のダミービット線と、前記ビット線と
前記第１のダミービット線との電圧を比較することによ
って前記メモリセルの記憶状態に応じた第１の出力を発
生する第１のセンスアンプ部と、前記ビット線と前記第
２のダミービット線との電圧を比較することによって前
記メモリセルの記憶状態に応じた第２の出力を発生する
第２のセンスアンプ部と、前記第１の出力と前記第２の
出力を比較することによって前記メモリセルの記憶状態
を検出する第３のセンスアンプ部とを備えた不揮撥性半
導体メモリ装置か提供される。 また、本発明にかかる半導体メモリ装置の第８の観点に
よれば、ビット線と、ワード線と、前記ビット線と前記
ワード線の交点にメモリセルが配置されたメモリセルア
レイと、前記メモリセルアレイに併設して設けられた予
備メモリセルアレイと、前記メモリセルアレイ中に不良
セルがあ乙ことを記憶するためのプログラム手段と、前
記メモリセルアレイ中に不良セルがある場合には、前記
プログラム手段の出力に応答して、前記不良セルの代り
に前記予備メモリセルアレイ中より予備メモリセルを選
択する選択手段と、前記メモリセルと等価なダミーセル
のドレインが接続され、基準電位を発生するダミービッ
ト線と、前記ビット線にあられれる電圧と、前記ダミー
ビット線にあられれる電圧を比較し、選択されたメモリ
セルのデータを読み出すセンスアンプと、データ読み出
し時所定の時間前記ビット線と前記ダミービット線をイ
コライズするイコライズ手段とを備え、前記メモリセル
中に不良セルがある場合には、前記プログラム手段の出
力に応答して、前記イコライズ手段によるイコライズ時
間を、前記所定の時間より長くするようにした半導体メ
モリ装置か提供される。 さらに、本発明にかかる半導体メモリ装置の第９の観点
によれば、ビット線と、ワード線と、浮遊ゲートを有し
、この浮遊ゲートに電子が注入されるか否かで二進デー
タを記憶するメモリセルと、前記ビット線と前記ワード
線の交点に前記メモリセルが配置されたメモリセルアレ
イと、前記メモリセルアレイに併設して設けられた予備
メモリセルと、前記メモリセルアレイ中に不良セルがあ
ることを記憶するためのプログラム手段と、前記メモリ
セルアレイ中に不良セルがある場合には、前記プログラ
ム手段の出力に応答して前記不良セルの代りに前記予備
メモリセルアレイ中より予備メモリセルを選択する選択
手段と、前記浮遊ケートに電子が注入された前記メモリ
セルと等価な記憶状態にある第１のダミーセルと、前記
第１のダミーセルの記憶状態に応じた電圧を出力する第
１のダミーセルの記憶状態に応じた電圧を出力する第１
のダミービット線と、前記浮遊ゲートに電子が注入され
ていない前記メモリセルと等価な記憶状態にある第２の
ダミーセルと、前記第２のダミーセルの記憶状態に応じ
た電圧を出力する第２のダミービット線と、前記メモリ
セルと前記第１のダミーセルのそれぞれの記憶状態に応
じて変化した電圧を比較し、その結果に応じた第１の出
力をする第１のセンスアンプ部と、前記メモリセルと前
記第２のダミーセルのそれぞれの記憶状態に応じて変化
した電圧を比較し、その結果に応じた第２の出力をする
第２のセンスアンプ部と、前記第１の出力と前記第２の
出力とを比較することによって、前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、データ読み出
し時、所定の時間前記ビット線と前記第１のダミービッ
ト線と前記第２のダミービット線をイコライズするイコ
ライズ手段と前記メモリセルアレイ中に不良セルがある
場合には、前記プログラム手段の出力に応答して、前記
イコライズ手段によるイコライズ時間を前記所定の時間
より長くするようにした半導体メモリ装置が提供される
。 （作 用） 本発明によれば、メモリセルの記憶状態と第１のダミー
セル、第２のダミーセルの状態とが比較されて、メモリ
セルに記憶されているデータが検出される。したがって
、１ビット分のデータを２つのメモリセルに記憶し、相
互の記憶状態を比較することによりデータを読み出すも
のに比べ、必要なメモリセルの数か半分で済む。 第１のダミービット線に微小電流を流すことにより、浮
遊状態になることを防止でき、誤動作を防止できる。 リーク手段を設けた場合にはビット線とダミービット線
との電位の関係が適切化され、センス動作が高速化し、
マージンが拡大される。 イコライズ手段を設けた場合、ビット線、ダミービット
線の電位を等しくし、動作を安定化させることができる
。 プリチャージ手段を設けた場合にはイコライズ終了時に
イコライズ信号の変化によるビット線およびダミービッ
ト線の電位変動を防止することができ、誤動作の発生を
防止することができる。 第２の観点による装置では、１ビット分のデータを２つ
のメモリセルで記憶し、それぞれについて２つの状態の
ダミーセルでデータを取り出すようにしているので、高
速のデータ検出が可能で、また、イコライズを適切に行
うことによりさらに高速動作か可能となる。 第３の観点による装置では、プログラムベリファイリー
ド時に第２のビット線の出力電圧を通常のリード時より
も高く設定し、専用のセンスアンプを用いることにより
書き込み時にメモリセルに注入される電子量を増加させ
、電圧マージンを拡大することが可能となる。 第４の観点による装置では、メモリセルの浮遊ゲートに
電子が注入されていなメモリセルに流れる電流より、第
２のダミービット線に流れる電流か少なくされている。 これにより第２のセンスアンプの出力が“Ｏ”と“１″
の中間電位に達するのが速くなり、データ検出速度か向
上する。 第５の観点による装置では、電源電圧よりも所定値たけ
低い電圧を出力する電圧低下回路と、ドレインが第１の
ダミーセルのトレインに接続され、ゲートか電圧低下回
路の出力に接続された、浮遊ゲートに電子が注入されな
いメモリセルと等価な状態にある第３のダミーセルを設
けることにより、動作がさらに高速化される。 第６の観点による装置では、メモリセルかバイナリデー
タの“０”あるいは“１″をガラスマスクにパターン化
することにより、第１の観点による装置と同様のマスク
ＲＯＭを得ることができる。 第７の観点による装置では、メモリセルをＭＯＳトラン
ジスタがデプレッション型かエンハンスメント型かでデ
ータを記憶する不揮発性メモリセルで構成し、ダミーセ
ルをナンド束トランジスタ列で構成することにより、不
揮発性半導体メモリ装置を得ることができる。 第８の観点による装置では、？モリセルアレイに予備メ
モリセルが併設され、不良セルがある場合にはビット線
とダミービット線をイコライズするイコライズ時間を通
常より長くするようにしているので、動作不良を起こし
ている行線が確実に非選択になり、誤動作を起こす可能
性か減少する。 第９の観点による装置では、第１の観点によるメモリ装
置に第８の観点によるイコライズ時間の延長を適用して
おり、同様に誤動作発生の可能性か減少する。 （実施例） 本発明の実施例について、図面を参照して説明する。 第１図は第１の実施例の回路構成を示したものである。 従来の場合と比較して、１ビット分のデータの記憶を一
つのメモリセルて構成し、このデータを読み出す際に基
準となる電圧を設定するためのデータを記憶する第１及
び第２のダミーセルをＤＭＩ １．−、ＤＭｍｌとＤＭ
Ｉ２゜・・・ＤＭｍ２の二列を設け、さらにこれに伴い
メモリセルに記憶されているデータを検出するセンスア
ンプを三つ設けた点が異なっている。ここで従来と同じ
構成要素には、同一の番号を付して説明を省略する。 第１のダミーセルＤＭ１．１． ＤＭ２１．・・・ＤＭ
ｍｌはソースが浮遊状態であって、ゲートに論理“１”
レベルの信号が与えられても電流経路を形成せず、浮遊
ゲートに電子が注入されているメモリセルと等価である
。第２のタミーセルＤＭ１２．ＤＭ２２．−＝、ＤＭｍ
２は浮遊ゲートに電子か注入されておらず、電子が注入
されていないメモリセルと等価である。 そして第１のダミーセルＤ〜１１１．ＤＭ２１゜・・・
、ＤＭｍｌのドレインは第１のダミービット線ＤＢＬＩ
に、第２のダミーセルＤＭ１２ＤＭ２２．・・・、ＤＭ
ｍ２のドレインは第２のダミービット線ＤＢＬ２にそれ
ぞれ接続されている。 さらにこのダミービット線ＤＢＬＩ及びダミービット線
ＤＥＬ２には、カラムゲートＣＧと等価なＭＯＳＦＥＴ
ＤＣＧＩとＤＣＧ２とが接続されている。容ｉｃ１
．Ｃ２は、メモリセル側のカラムゲートトランジスタＣ
ＧＩ、ＣＧ２・・・・・・と、ダミーセル側のダミーカ
ラムゲートトランジスタＤＣＧＩ、Ｄ’ＣＧ２との個数
の差によるビット線とダミービット線の容量の差をなく
し、ビット線とダミー線との容量を等しくするために接
続されている。 ダミービット線ＤＢＬＩに接続されたリーク電流路Ｌ１
は、第１のダミーセルに電流路が形成されないため電気
的にダミービット線ＤＢＬＬが浮遊状態になるのを防ぐ
ために電流路を形成するものである。ビット線の特性を
すべて等価にするために、ビット線ＢＬ、ダミービット
線ＤＢＬ２にも同様に、微少電流を流すリーク電流路を
接続することもできる。 図示されていないアドレス変化検出回路は外部から入力
されるアドレス信号か変化したのを検知してイコライズ
信号φを発生する。そして、このイコライズ信号φが論
理“１”のときに、トランジスタＱ１１．Ｑ１Ｂ及びＱ
１５はこのビット線ＢＬ、ダミービット線ＤＢＬ１及び
ＤＢＬ２をプリチャージし、トランジスタＱ１２）Ｑ１
４）Ｑ１６及びＱ１７はビット線とダミービット線の電
位を等しくする。さらにトランジスタＱ１００゜Ｑ１０
１及びＱ１０２は、それぞれ第１，２及び第３の負荷回
路に相当し、トランジスタＱ１１．０１Ｂ及びＱ１５に
よってプリチャージされたビット線ＢＬ、ダミービット
線ＤＢＬＩ及びＤＢＬ２の電位が、リーク電流等によっ
て低下しないように所定の電流を流して充電する。この
ため、それらの導通抵抗は極めて大きく設定されている
。 トランジスタＱ２１．Ｑ２２．Ｑ２３．Ｑ２４及びＱ２
５は、メモリセルあるいはダミーセルのドレイン電圧の
上昇を抑えて、所定レベルを超えないようにし、メモリ
セルの信頼性を向上させるためのものである。そして、
トランジスタＱ２１゜Ｑ２２及びＱ２３はそれぞれ、第
１．第２及び第３のバイアストランジスタに相当する。 第１のセンスアンプ１は、ビット線ＢＬの電位ＶＩＮと
ダミービット線ＤＢＬＩの電位ＶＲＩとを比較し、その
比較結果として第１の出力に相当する信号Ａを出力する
ものである。 第２のセンスアンプ２は、この電位ＶＩＮと、ダミービ
ット線ＤＢＬ２の電位ＶＲ２とを与えられて比較し、第
２の出力に相当する信号Ｂを出力する。 そして第３のセンスアンプ３は、この第１及び第２の信
号を与えられて比較し、選択されたメモリセルのデータ
に対応じた第３の出力に相当する信号りを出力する。 第２図は、この第１）第２及び第３のセンスアンプの回
路構成の一例を示したものである。いずれもカレントミ
ラー回路の構成を有している。第１のセンスアンプ１の
Ｐチャネルエンノ）ンスメント型トランジスタＳｌ及び
Ｓ２のゲートには電位ＶＩＮ及びＶＲｌがそれぞれ印加
され、第１の信号Ａが出力される。第２のセンスアンプ
２のＰチャネルエンハンスメント型トランジスタＳ３及
ヒＳ４のゲートには電位ＶＲ２及びＶＩＮがそれぞれ印
加され、第２の信号Ｂが出力される。そして第３のセン
スアンプ３のＰチャネルエンハンスメント型トランジス
タＳ５及びＳ６のゲートには第１の信号Ａ及び第２の信
号Ｂがそれぞれ印加され、第３の信号りが出力される。 このような構成を有した本実施例において、メモリセル
に記憶されたデータを読み出す動作について、以下に説
明する。 行デコーダ５によってワード線ＷＬの１つが選択される
。列デコーダ４により、カラムゲートトランジスタＣＧ
のうち１つが選択される。この選択されたカラムゲート
トランジスタに対応じたビット線と、選択されたワード
線との交点にあるメモリセルが選択される。 行コーダ５によって選択されたメモリセルと同一のワー
ド線ＷＬに接続された二つのダミーセルも選択される。 次にイコライズ信号φと電位ＶＩＮ、 ＶＲＩ及びＶＲ
２）さらに信号Ａ、 Ｂ及びＤの相互関係を第３図に
示す。イコライズ信号φが“０”から“１“になると（
期間ｔ１）、トランジスタＱ１１゜Ｑ１３及びＱ１５が
オンすることによりビット線ＢＬ、ダミービット線ＤＢ
ＬＬ及びＤＢＬ２がプリチャージされ、さらにトランジ
スタＱ１２及びＱ１４及びＱ１６及びＱ１７によってビ
ット線ＢＬ、ダミービット線ＤＢＬＩ及びＤＥＬ２は、
はぼ同電位に設定される。これにより、この期間ｔ１に
おいてＶＩＮ、 ＶＩ？ｌ及びＶＲ２は等しい電位にプ
リチャージされる。 このときは第１）第２及び第３のセンスアンプにおける
それぞれのＮチャネルエンハンスメント型トランジスタ
Ｓ２１．Ｓ２２及びＳ２３は論理“１”のイコライズ信
号φによって導通しており、このイコライズ信号φによ
りＰチャネルエンハンスメント型トランジスタＳ３１）
Ｓ３２．Ｓ３３は、オフするため、節点Ｎｌ、Ｎ３及び
Ｎ５から出力される信号Ａ、Ｂ及びＤは全て論理“Ｏ”
となる。 そしてイコライズ信号φが１から“○”になると（期間
ｔ２）、トランジスタＱｌｌ、Ｑ１３）Ｑ１５及びトラ
ンジスタＱ１２）Ｑ１４）Ｑ１６Ｑ１７はいずれも非導
通状態となり、ビット線ＢＬ、ダミービット線ＤＢＬＩ
及びＤＢＬ２の電位は選択されたメモリセル又はダミー
セルの記憶状態に応じて変わる。同様に第２図中のトラ
ンジスタＳ２１．Ｓ２２及びＳ２３も非導通状態となり
、トランジスタＳ３１．Ｓ３２．Ｓ３３は導通状態とな
るため、第１）第２）第３のセンスアンプは検知動作を
始める。 この期間ｔ２は、浮遊ゲートに電子が注入されていない
メモリセルが選択された場合を示している。ビット線Ｂ
Ｌはメモリセルか導通状態であるため、放電されて電位
ＶＩＮの電位は低下する。これに対し、ダミーセルＤＭ
ＩＩ〜ＤＭｍｌはいずれも電子か注入されたのと等価な
非導通状態であるため、ダミービット線ＤＢＬＩは充電
された状態となり、電位ＶＲＩは充電状態を維持する。 この場合に電位ＶＲＩは、リーク電流路Ｌ１によってリ
ーク電流分だけわずかに低下する。さらにダミーセルＤ
Ｍ１２〜ＤＭｍ２は、いずれも電子が注入されておらず
導通状態であるため、ダミービット線ＤＥＬ２は放電さ
れ、電位ＶＲ２は電位ＶＩＮと同じレベルまで低下する
。 これにより、第１のセンスアンプ１のトランジスタＳ１
のゲートには放電状態の電位ＶＩＮが印加されて導通し
、トランジスタＳ２のゲートには充電状態の電位ＶＲＬ
が印加されて非導通状態を維持する。これにより、“１
“の信号Ａが第１のセンスアンプから出力される。 第２のセンスアンプ２のトランジスタＳ３及びトランジ
スタＳ４のゲートには共に放電状態の電位ＶＪ？２）Ｖ
ＩＮがそれぞれ印加され、いずれも導通状態となる。こ
のようにＰチャネルトランジスタＳ３及びＳ４が導通状
態の場合には、信号Ｂは論理“１“と“０′の中間値を
とる。 第３のセンスアンプのトランジスタＳ５及びＳ６のゲー
トには、それぞれ論理“１”の信号Ａと、論理“１°と
“０”の中間の信号Ｂとがそれぞれ印加される。 すなわち、第３のセンスアンプは、信号Ａの電位が、信
号Ｂの電位より高いことを検知して、その出力に論理“
○°を出力する。 次に新たに選択されたメモリセルに記憶されたデータを
読み取るため、イコライズ信号φが“Ｏ”から“１′に
変わると（期間ｔ３）、ビット線ＢＬ、ダミービット線
ＤＢＬＩ及びＤＥＬ２がそれぞれプリチャージされ同電
位にされる。この場合の電位ＶＩＮ、 ＶＲＩ及びＶ
Ｈ２）さらに信号Ａ、 Ｂ及びＤは期間ｔ１の場合と
同様である。 そしてイコライズ信号φが“１″から“Ｏ“に変わると
（期間ｔ４）、期間ｔ２と同様にビット線ＢＬ、ダミー
ビット線ＤＢＬＩ及びＤＢＬ２の電位は新たに選択され
たメモリセル又はダミーセルのそれぞれの記憶状態に応
じて変わる。この区間ｔ４は、浮遊ゲートに電子か注入
されたメモリセルが選択された場合を示している。この
メモリセルは非導通状態であるため、ビット線ＢＬは充
電された状態を維持する。ダミービット線ＤＢＬ１とダ
ミービット線ＤＢＬ２の電位は上述した区間ｔ２の場合
と全く同様であるため、電位ＶＲＩは充電状態を維持し
、電位ＶＲ２は低下する。これにより、第１のセンスア
ンプ１のトランジスタＳ１及びＳ２のゲートには、共に
充電状態の電位ＶＩＮ及びＶＲＩがそれぞれ印加されて
トランジスタＳ１は、非導通状態となり、信号Ａはトラ
ンジスタＳ２］で放電された状態を維持する。すなわち
信号Ａは論理“０′である。 第２のセンスアンプ２のトランジスタＳ３のゲートには
放電状態の電位ＶＲ２が印加されてトランジスタＳ３は
、導通し、トランジスタＳ４には充電状態の電位ＶＩＮ
が印加される。第２のセンスアンプ２は、電位ＶＲ２よ
りもＶＩＮの電位の方が高いことを検知して、その出力
信号Ｂを論理“１”にする。 第３のセンスアンプは、信号Ａの電位が、信号Ｂの電位
よりも低いことを検知して、その出力信号りを論理“１
”にする。 このように、メモリセルの浮遊ゲートに電子か注入され
ていないときは“０”の信号りが出力され、注入されて
いるときは“１゛の信号りが出力されることによって、
メモリセルの記憶状態が読み出される。 このように本実施例によれば、以下のような効果が得ら
れる。先ず従来の装置と比較して、１ビット分のデータ
の記憶を一つのメモリセルで行うことができるため、チ
ップ面積が縮小され、チップコストが低減される。 この場合の読み出し速度は、選択されたメモリセルに接
続されたビット線と、二種類のダミーセルに接続された
ダミービット線をそれぞれプリチャージ及びイコライズ
することによって等しく高い電圧にしておき、その状態
からそれぞれの記憶状態に応じた電圧に変化した瞬間を
検出して読み取るため、二つのメモリセルに、お互いに
反対のデータを１ビット分として記憶させた従来の読み
方と等価になり読み出し速度は、従来同様高速化されて
いる。 さらに電源電圧変動か生じた場合における誤動作の発生
は、次のようにして貼止される。電子か注入されていな
いメモリセルか選択された場合（期間ｔ２）は、第１の
センスアンプ］は、電子が注入されていないメモリセル
と、電流経路のない、電子か注入されたメモリセルと等
価なダミセルＤＭＩＩ〜ＤＭｍｌからのデータ、すなわ
ち、オンしたメモリセルからのデータと、オフしたダミ
ーセルからのデータを比較することになる。したがって
、電源変動が生した場合でも、従来の１ビット分のデー
タを二つのメモリセルに互いに反対のデータとして記憶
させたものと同様に、ビット線の電位は逆転することな
く誤動作することはない。 また、第２のセンスアンプ２ては電子が注入されていな
いメモリセルと、このようなメモリセルと等価なダミー
セルＤＭ１２〜ＤＭｍ２からのデータとを比較して読み
出すことになる。このため電源電圧変動が生じた場合に
も、ビット線ＢＬとダミービット線ＤＥＬ２が受ける電
源電圧変動の影響は等しい。従って入力される電圧ＶＩ
ＮとＶＲ２とは共に低い電圧であるが、同じ影響を受け
ることになる。 これにより、第２のセンスアンプ２から出ツノされる信
号Ｂは第１のセンスアンプ１からの信号Ａよりも低いと
いう関係が維持されて、第３のセンスアンプ３からの信
号りは安定して“０“を保ち、誤動作の発生が防止され
る。 電子が注入されたメモリセルが選択された場合は（期間
ｔ４）、第２のセンスアンプ２は、電子が注入されたメ
モリセルと、電子が注入されていないメモリセルと等価
なダミーセルＤＭ１２〜ＤＭｍ２からのデータ、すなわ
ち、オフしたメモリセルからのデータと、オンしたダミ
ーセルからのデータを比較することになる。したかって
、電源変動が生した場合でも、従来の１ビツト分のデー
タを二つのメモリセルに互いに反対のデータとして記憶
させたものと同様に、ビット線の電位とダミービット線
の電位は逆転することがなく誤動作することはない。ま
た、第１のセンスアンプ１は、電子か注入されたメモリ
セルと、このメモリセルと等価なダミーセルＤＭＩＩ〜
ＤＭｍｌからのデータを比較して読み出す。第１のセン
スアンプ１において比較するビット線ＢＬ及びダミービ
ット線ＤＢＬ１が受ける電源電圧変動の影響は等しく、
同じ変化をすることになる。従って第１のセンスアンプ
１から出力される信号Ａは、第２のセンスアンプ２から
の信号Ｂよりも低いという関係は維持され、第３のセン
スアンプ３からは、論理“１”の信号りが電源電圧変動
にかかわらず安定して出力される。 このように第１の実施例によれば、高速度で動作し、電
源電圧変動による誤動作の発生を防止し得る上に、１ビ
ツトのデータを記憶させるのに１つのメモリセルで足り
るため、従来の中速又は低連動作のメモリ装置と同程度
にチップ面積を縮小することができ、コストが低減され
る。 本発明の他の実施例を以下に示す。第２の実施例として
、第３のセンスアンプ３を第４図に示されたものとして
もよい。また第１）第２）第３のセンスアンプすべてを
第４図に示したものを用いてもよい。第２図に示された
第３のセンスアンプ３は、ｐチャネル型トランジスタＳ
５）Ｓ６のゲートに信号Ａ、Ｂをそれぞれ供給していた
か、第４図に示したものは、略Ｏｖの閾電圧を持つＮチ
ャネル型トランジスタＳ１５．Ｓ１６のゲートに信号Ａ
と信号Ｂをそれぞれ供給している。トランジスタＳ１５
のドレインは電源ＶＣＣに、ソースは、Ｎチャネルエン
ハンスメント型トランジスタ５Ｓ１５のドレインに接続
されるとともにＮチャネルエンハスメント型トランジス
タＳ Ｓ １．６のゲートに接続される。トランジスタ
Ｓ１６のドレインは電源ＶＣＣに、ソースはトランジス
タ５Ｓ１６のドレインに接続されるとともに、トランジ
スタ５８１５のゲートに接続される。トランジスタ５Ｓ
１５．５Ｓ１６のソースは接地される。この場合も同様
に、信号Ａ、 Ｂ及びＤは第３図に示されたような変
化をする。 即ち信号Ａ及びＢか共に論理“Ｏ”のとき（期間ｔｌ）
は、トランジスタＳ１５及びＳ１６は共に非導通状態で
あり、信号りは“０”となる。信号Ａか“１″で信号Ｂ
が“１”と“０”の間の電位にあるとき（期間ｔ２）は
、Ａの電位か、Ｂの電位に比べ高くなるため節点Ｎ１６
は“０″になり、論理“Ｏ”の信号りが出力される。さ
らに信号Ａか“０”で信号Ｂが“１°の場合には（期間
ｔ４）、Ｂの電位の方がＡの電位よりも高いため節点Ｎ
１６の電位は上昇し、“１°の信号が出力される。 パルス信号φが論理“１″から“０”に変化すると、共
に“０″の状態であった信号Ａ及びＢのうちのいずれか
の信号が“１１に変化することになるが、この変化を直
ちに読み取って信号りを出力する。 第２の実施例として、第１及び第２のセンスアンブに第
４図に示した回路を用いた場合には、ビット線及びダミ
ービット線のプリチャージ電位に関係なく、ビット線と
ダミービット線との間に電位差が生じれば、すみやかに
これを検出することができる。 次に、本発明の第３の実施例について説明する。 この場合の回路構成を第５図に、読出し時における各信
号のタイミングを第６図に示す。上述した第１及び第２
の実施例と比較し、以下の点が異なる。 ビット線プリチャージ回路として、Ｎチャネルデイプレ
ッション型トランジスタＱｌｌ及びＰチャネルエンハン
スメント型トランジスタＱ３１を直列に接続し、ダミー
ビット線ＤＢＬＩのプリチャージ回路としてＮチャネル
デイプレッション型トランジスタＱ１Ｂ及びＰチャネル
エンハンスメント型トランジスタＱ３３を直列に接続し
、ダミービット線ＤＢＬ２のプリチャージ回路としてＮ
チャネルデイプレッション型トランジスタＱ１５及びＰ
チャネルエンハンスメント型トランジスタＱ３５を直列
に接続して構成している。 ＰチャネルトランジスタＱ３１．Ｑ３Ｂ。 Ｑ３５のゲートは、それぞれビット線ＢＬ、ダミービッ
ト線ＤＢＬＩ、ダミービット線ＤＢＬ２に接続される。 さらに負荷トランジスタとしてトレインとゲートも共通
にビット線あるいはダミービット線、接続してＰチャネ
ルトランジスタＱ１００゜ＱＩＯＩ Ｑ１０２を使用
している。 イコライズ信号φが、第６図の期間ｔｌ、又はｔ３のよ
うに“１°レベルになると、Ｎチャネルデイプレッショ
ン型トランジスタＱ１１．Ｑ１３及びＱ１５は全て導通
状態になり、ビット線ＢＬ。 ダミービット線ＤＢＬＩ、ＤＥＬ２はいずれも充電され
て、電源電圧ＶＣＣからＰチャネルトランジスタの閾値
電圧ｖ ｔｈｐを引いた電位（Ｖｃｃ−Ｉ Ｖｔｈｐ
ｌ ）まで上昇する。第１のセンスアンプ及び第２のセ
ンスアンプの入力トランジスタが、第２図の実施例回路
のようにＰチャネルエンハンスメント型で構成されてい
る場合、プリチャージ後のビット線及びダミービット線
の電位を、入力トランジスタＳ１〜Ｓ４のオンとオフの
境界点から変化させることにより、第１）第２のセンス
アンプの応答は、早くなる。このため、Ｐチャネルトラ
ンジスタＱ３１）Ｑ３３及びＱ３５を使用してプリチャ
ージ後のビット線及びダミービット線の電位が（Ｖｃｃ
−ｌ Ｖｔｈｐｌ）となるよう設定している。また、
このプリチャージの期間、ＮチャネルトランジスタＱ１
２及びＱ１４及びＱ ］、 ６及びＱ１７は導通状態と
なりビット線ＢＬとダミービット線ＤＢＬＩとダミービ
ット線ＤＥＬ２の電位はそれぞれ等しくされる。 イコライズが終了した後、期間ｔ２又はｔ４のようにイ
コライズ信号φが“０°レベルになると、ゲートにイコ
ライズ信号φが入力されたブリチャジトランジスタＱｌ
ｌ、Ｑ１３及びＱ１５は全て非導通状態となる。またこ
のとき、同時にイコライズトランジスタＱ１２．Ｑ１４
．Ｑ１６及びＱ１７も非導通状態となる。これにより、
電位ＶＩＮＳＶＲＩ及びＶＨ２は、それぞれメモリセル
、又はダミーセルの記憶状態に対応じたレベルに変化す
る。イコライズおよびプリチャージが終了したときトラ
ンジスタＱｌｌ、Ｑ１Ｂ及びＱ１５のゲートに印加され
る電圧が“１°レベルから“０”レベルに変化するため
、ゲート・ソース間の容量結０によりＰチャネルエンハ
ンスメント型トランジスタＱ３１．Ｑ３３及びＱＢ５の
ソース電圧は低下する。しかしながらビット線及びダミ
ービット線の電位ＶＩＮ、 ＶＲＩ、 ＶＨ２は前述
した（Ｖｃｃ−Ｖｔｈｐｌ）の電位となっているためＰ
チャネルトランジスタＱ３１．Ｑ３３及びＱ３５はいず
れもまた非導通状態にあり、電位ＶＩＮＳＶＲ１及びＶ
Ｈ２はイコライズ信号φが“１”レベルから“０”レベ
ルに変化しても、その影響を受けることなく、安定して
メモリセル及びダミーセルの記憶データに対応じた電位
に変化することが可能となる。 このようにプリチャージ回路として、デブリッション型
ＮチャネルトランジスタＱｌｌ Ｑ１３及びＱ１５と
、ＰチャネルトランジスタＱ３１゜Ｑ３３．Ｑ３５を組
み合わせることで、動作を安走化させることができ、高
速読み出しが可能となる。 ＰチャネルトランジスタＱ３１．Ｑ３３゜Ｑ３５はプリ
チャージ動作終了時のビット線、ダミービット線の電位
を設定するとともにプリチャージ動作時のビット線、ダ
ミービット線の充電電流をコントロールする機能も有し
ている。 選択されていないビット線はＧｒｏｕｎｄに放電されて
いるためカラムアドレスが変化して新しいビット線が選
択される場合、このビット線はＯＶから充電されるため
ビット線のプリチャージに必要な時間かもっとも長い。 高速読み出しのためには短いプリチャージ期間てビット
線（Ｂ Ｌ）と第１）第２のダミービット線（ＤＢＬｌ
、ＤＢＬ２）を所定電位まで充電する必要がある。ビッ
ト線と第１のダミービット線及び第１のダミービット線
と第２のダミービット線間はイコライズトランジスタに
よりイコライズされるが、トランジスタの導通抵抗のた
めビット線とダミービット線間にはわずかに電位差が生
じる。カラムアドレスが変化した後のビット線のプリチ
ャージ時間か、ダミービット線のプリチャージ時間より
長いことを考慮してトランジスタＱ３１の導通抵抗は、
トランジスタＱ３３またはトランジスタＱ３５の導通抵
抗より小さく設定してもよい。 またビットｆｉＢＬにはエンハンスメント型Ｎチャネル
トランジスタＱ４２を接続し、ダミービット線ＤＢＬＩ
にはエンハンスメント型ＮチャネルトランジスタＱ４０
を接続し、同様にＤＥＬ２にはエンハンスメント型Ｎチ
ャネルトランジスタＱ４１を接続し、それぞれのトラン
ジスタサイズ（Ｗ／Ｌ）をＱ４０ ＞Ｑ４２ ＞Ｑ４１
の関係に設定しているがこれは以下の理由による。 第６図の期間ｔ４に示すように、電子が注入されたメモ
リセルからデータを読み出す場合は、電位ＶＩＮは電位
ＶＲＩと同様に（、Ｖｃｃ −ｌ Ｖｔｈｐ ｌ ）の
電位になる。しかしながら一般に、メモリセルのゲート
に印加される電源電圧Ｖｃｃは常に一定のレベルが保持
されているわけてなく出力バッファ回路からデータが外
部に出力される際には、その出力端に存在する大きな負
荷容量を駆動するために大電流が流れ、電源配線のイン
ダクタンスによって、チップ内部の電源電圧ＶＣＣは１
〜２Ｖ程度変動することがある。例えば、正常時に電源
電圧ＶＣＣは５ｖであるとすると、−時的に６〜７Ｖま
で上昇することがある。この結果、電子が浮遊ゲートに
注入されたメモリセルが選択された場合でも、メモリセ
ルのゲート電圧（ＶＧ ）か上昇するため、メモリセル
は一時的に導通状態となり、電位ＶＩＮは（Ｖｃｃ −
Ｉ Ｖｔｈｐ ｌ ）よりわずかに低くなることがある
。このノイズの影響で第１のセンスアンプの出力信号Ａ
は“０″レベルから“１″レヘルへと変化し、第３のセ
ンスアンプ出力信号りは１”レベルから“０“レベルへ
と変化するため、電子が注入されたメモリセルが選択さ
れているにもかかわらず、センス回路から電子か注入さ
れていない“１”データに対応する信号が出力されてし
まう。この問題を解決するため、ビット線ＢＬとダミー
ビット線ＤＢＬＩに設けられたリークトランジスタＱ４
０，４１．４２のリーク電流に差を持たせ、電子が注入
されたメモリセルが選択された場合の、ビット線電位Ｖ
ＩＮが、ダミービット線電位ＶＩ？１より高くなるよう
設定している。 この結果ノイズの影響でメモリセルがわすかに導通状態
となり、メモリセルに数μＡ程度電流が流れてち、第３
のセンスアンプの出力信号りは反転することなく安定し
てメモリセルの“０″データを出力することができる。 ビット線のリーク電流量を、第１のダミービット線のリ
ーク電流量より小さく設定するため、リークトランジス
タＱ４０とＱ４２のトランジスタのサイズＷ／Ｌすなわ
ちトランジスタのチャンネル幅と長さの比はＱ４０〉Ｑ
４２となるよう選定している。ここでトランジスタＱ４
２及びＱ４０のゲートには、リーク量を所定の値に設定
するための電（ｎＬｌが共通に印加されている。 またチップ内の個々のメモリセルに流れる電流はまった
く同一ではなく、Ｗ／Ｌのばらつきにより数％程度の差
がある。このため電子が注入されていないメモリセルが
選択され、選択されたメモリセルに流れる電流が選択さ
れた第２のダミーセルに流れる電流より少ない場合、電
位ＶＩＮは電位ＶＲ２より高いレベルになる。このＶＩ
ＮとＲＶ２の電位差のため第２のセンスアンプの出力信
号Ｂの“１゛レベルと“０″レベルの中間電位が高くな
り、また上昇する速度が速い。第３のセンスアンプは、
信号Ａと信号Ｂが“０“レベルから“１″レベルへ変化
するときの上昇速度の差を検知してデータ検出を行なう
ため、メモリセルに流れる電流のばらつきにより信号Ａ
と信号Ｂが“○”から“１“に変化するときの電位差が
小さくなり、読み出し速度が遅くなる問題がある。この
問題を解決するため、ビット線のリーク電流量を、第２
のダミービット線のリーク電流量より多く設定し、浮遊
ゲートに電子の注入されていないメモリセルが選択され
たときの電位ＶＩＮが電位ＶＲ２より低くなるよう設定
している。ビット線のリーク電流量を、第２のダミービ
ット線のリーク電流量より大きく設定するため、リーク
トランジスタＱ４２とＱ４１のトランジスタのサイズＷ
／ＬがＱ４２〉Ｑ４１となるよう選定している。 以上述べたように安定したデータ出力と高速読み出しを
実現するためにビット線及びダミービット線に設けられ
たリーク回路のリーク電流量は、第１のダミービット線
ＤＢＬＩ＞ビット線ＢＬ＞第２のダミービット線ＤＥＬ
２の関係となることか好ましい。 第５図の実施例では、各リーク回路のトランジスタサイ
ズを変更することによりリーク電流量を設定しているが
、各トランジスタサイズを同一にしてゲート電圧をコン
トロールすることにより、同様なリーク電流量の関係を
実現することも可能である。 また、第２のダミービット線の電位ＶＲ２かビット線の
電位ＶＩＮよりゆるやかに変化するよう、ダミー容量を
第２のダミービット線に付加することによってもまた、
上述した電子が注入されていないメモリセルを読み出す
場合に、メモリセルに流れる電流のばらつきによる読み
出し速度の遅れを防ぐことができる。第５図に示す実施
例では、このダミー容量を、Ｐチャンネルトランジスタ
Ｃ６とＮチャネルトランジスタＣ５のゲート容量を用い
て構成している。 次に第４の実施例について、第２図、第７図及び第８図
を用いて説明する。第１図及び第２図に示す実施例の回
路において、浮遊ゲートに電子が注入されたメモリセル
を読み出すとき、このメモリセルかわずかに導通状態で
あると、プリチャージ動作後のある時間の間は、メモリ
セルの“Ｏ“データが読み出されるが、その後データが
反転し誤まった″１°データが出力される問題がある。 前述したようにメモリセルがわずかに導通状態のとき、
電位ＶＩＮは電位ＶＲＩより、はんのわずか低いレベル
となる。ビット線のプリチャージ動作後、第２のダミー
ビット線の電位は、直ちに所定の低いレベルに変化する
ため、第２のセンスアンプはその変化を検知して、その
出力Ｂは直ちにＶＣＣに向って変化する。これに対し、
ビット線の電位ＶＩＮと、電流径路のないダミーセルの
接続された第１のダミービット線の電位ＶＲＩは共に（
ＶｃｃＶｔｈｐｌ）レベル近傍の所定の高いレベルにあ
り、電位ＶＩＮか電位ＶＲ１よりわずかに低いレベルに
あるため、第１のセンスアンプの出力Ａの電位は徐々に
Ｖｃｃ電位まで上昇する。このため数１００ｎｓｅｃ程
度時間が経過すると、第２図に示す第３のセンスアンプ
のトランジスタＳ５はトランジスタＳ６と同様に非導通
状態となり、その出力信号りは徐々にＧｒｏｕｎｄ電位
まで低下する。 出力信号りが“０”レベルへと反転するまでの時間は一
定でなく、電位ＶＩＮと電位ＶＲＩの電位差が小さけれ
ばより長い時間の後に出力信号りが論理“１″から論理
“０″に反転する。通常、￥−遊アゲート注入された電
子の量が充分かどうかチエツクするためデータ書き込み
後電源電圧■ｃｃを所定の電位まで上昇させ、“０′デ
ータが安定して出力される事をチエツクしている。この
ため、上述のように読み出す時間により、読み出しデー
タが異なると浮遊ゲートに注入された電子の量が十分か
どうか判断するのが困難となる。 第８図の実施例はこの問題を考慮し、第３のセンスアン
ブ３の出力端と電源Ｖｃｃとの間に導通抵抗の大きなプ
ルアップ用のＮチャネルデプレッション型トランジスタ
Ｑ４Ｂを備えることにより、安定したデータ出力を行え
るよう構成している。 第３のセンスアンプの出力をプルアップすることにより
、上述したように“０“データ読み出し後ある時間経過
して第３のセンスアンプのトランジスタＳ５及びトラン
ジスタＳ６が非導通状態となった場合でも、その出力り
の電位はＶＣＣ電位に保たれる。このため電子が注入さ
れたわずかに導通状態のメモイセルが選択された場合で
も長い時間の間に第３のセンスアンプの出力データが“
○”レベルに反転する誤動作はなくなる。本実施例では
、電源電圧を上昇させメモリセルに流れる電流が所定の
値になった時、第２のセンスアンプの出力Ｂが（Ｖｃｃ
−ｌ Ｖｔｈｐ ｌ ） 以下の電位へと変化するた
め、第３のセンスアンプの出力信号りが論理“１“レベ
ルから論理“０°レベルへと変化する。このため、読み
出し時間にかかわりなく浮遊ゲートへの電子の注入量を
正しくチエツクすることができる。なお、このトランジ
スタ０４Ｂの導通抵抗は、メモリセルから“１″データ
を読み出す時に、読み出し速度か遅くならない程度に小
さく設定するのが好ましい。 また前述したように、メモリセルのゲートに印加される
電源電圧Ｖｃｃは、常に一定のレベルが保持されている
わけではなく、正常時に電源電圧■ＣＣは５■であると
すると、出力バッファノイズの影響で一時的に６〜７Ｖ
まで上昇することがある。 また、浮遊ゲートはシリコン酸化膜に覆われているが、
一般にこのシリコン酸化膜には欠陥が存在するため、浮
遊ゲートに注入された電子は長い時間の間に徐々に抜け
てゆく場合がある。このような場合でも、長期間の安定
した読み出し動作を保証するためには、電子か注入され
たメモリセルの閾値電圧は、高ければ高いほど良い。こ
のため第４の実施例においては、電源電圧上昇に対する
安定した読み出し動作を保証し、電源電圧マージンを拡
大するため、プログラムベリファイ時の専用の読み出し
回路を備えている。 一般にＥＰＲＯ〜１のプログラムは、プログラムベリフ
ァイモードで書き込み不十分と判断されたメモリセルに
ついては、再び所定時間追加書き込みを行なうことによ
って、浮遊ゲートへの電子の注入量を増加させるプログ
ラムシーケンスが採用されている。このため電子を注入
されたメモリセルの閾値電圧が所定の電圧（例えば７Ｖ
）以下ではプログラムベリファイモードで“１°データ
が出力されるようセンス回路を設定することにより、閾
値電圧が７Ｖ以下のメモリセルについては追加書き込み
が行なわれ、電子が注入されたメモリセルの閾値電圧を
、電源電圧の変動に対してマージンのある７■以上に設
定することができる。これを実現するため、第４の実施
例においては第１図に示すデータ読み出し用のセンスア
ンプ１． ２及び３とは別に第８図に示すプログラムベ
リファイセンス回路３６を新たに設け、スイッチ回路３
２により、通常読み出し時は、第３のセンスアンプの出
力信号がラッチ回路３７を経由して出力バッフ７回路３
８に伝達され、プログラムベリファイモード時はプログ
ラムベリファイセンス回路の出力信号か、ラッチ回路３
７を経由して出カバソファ回路３８に伝達されるよう切
り換え動作を行なっている。切り換えをコントロールす
る信号ＷＲは、プログラムベリファイ時“０“ レベル
となり、通常読み出し時“１”レベルとなる。またＷＲ
はＷＲの逆相信号である。このプログラムへリファイセ
ンス回路３６は、電圧比較用の入力トランジスタにＰチ
ャネルトランジスタを使用した差動増幅回路３３と、イ
ンバータ３４．３５から構成されており、電圧比較用ト
ランジスタの入力ゲートにはそれぞれビット線ＢＬの電
位ＶＩＮと第２のダミービット線ＤＢＬ２の電位ＶＲ２
が印加される。 さらに通常読み出し時、差動増幅回路３３での消費電流
を小さくし、チップの消費電流が増加しないよう電源端
子と入力トランジスタ間に接続されたＰチャネルトラン
ジスタのゲートに信号ＷＲを入力している。プログラム
ベリファイ時の第２のダミービット線ＤＢＬ２の電位Ｖ
Ｒ２は第７図のＰチャンネルトランジスタＱ３７とＱＢ
８で構成されるプログラムベリファイ用負荷回路１１が
導通状態となるため、通常の読み出し時の電位Ｖｌ？２
より高いレベルに設定される。プログラムベリファイ時
のデータ読み出し動作は一般に、ＣＭＯＳ ＥＦＲＯ
Ｍで使用される差動増幅回路を使用したセンス方式と同
様で、電位ＶＲ２をリファレンス電位として、この電位
よりビット線の電位ＶＩＮか高い場合メモリセルのデー
タは浮遊ゲートに電子が注入されている“０”データと
判断され、リファレンス電位よりビット線の電位ＶＩＮ
が低い場合、メモリセルのデータは浮遊ゲートに電子が
注入されていない“１”データと判断される。 上述したプログラムベリファイ用負荷回路のトランジス
タＱ３７の導通抵抗はメモリセルの閾値電圧が７Ｖ以下
では、プログラムベリファイモード時にプログラムベリ
ファイセンス回路から″１１データが出力されように設
定される。プログラムベリファイセンス回路を使用した
読み出し速度は１つのリファレンス電位を使用するセン
ス方式のため、１００ｎｓｅｃ程度である。一般にＥＰ
ＲＯＭのプログラム装置のプログラムベリファイ時の出
力データの判定はアドレスを入力してから後、１μｓｅ
ｃ程度と非常に長く設定されているため、１００ｎｓｅ
ｃ程度の読み出し速度であれば十分である。 また第８図のプログラムベリファイセンス回路の差動増
幅回路３３は、プログラムベリファイ時に第１〜第３の
センスアンプのカレントミラー回路のうちの１つを使用
して構成することも可能である。例えば、第１のセンス
アンプのＰチャネルトランジスタＳ２のゲート入力信号
を、通常読み出し時は第１のダミービット線とし、プロ
グラムベリファイ時は第２のダミービット線に切り換え
、さらに第１のセンスアンプの出力信号Ａをインバータ
２段とスイッチ回路３２を介して出力バッファ回路に入
力することにより第８図のプログラムベリファイセンス
回路を実現でき、チップ面積を縮小することが可能とな
る。 第８図において、データ転送回路３２と出力バッファ回
路３８との間には、ランチ回路３７が接続されている。 このラッチ回路３７はイコライズ及びプリチャージか行
なわれている間、出力バッファ回路３８からメモリセル
のデータに対応しないデータが出力され、このデータ出
力により電源電圧が変動することを防止するために設け
られている。 第９図はデータ読み出し時の各信号のタイミングを示し
てあり、以下にラッチ回路使用時の読み出し動作を説明
する。第９図でアドレス信号が変化すると（時点ｔ１１
）、このアドレス信号の変化は図示されていないアドレ
ス変化検出回路（ＡＴＤ回路）により検出され、このＡ
ＴＤ回路ヨリ所定の時間“１２レベルのＡＴＤパルスカ
出力される（時点ｔ１２）。このＡＴＤパルスが出力さ
れるとラッチ回路３７をコントロールするラッチパルス
が“１”レベルに変化する（時点ｔ１３）。さらにこの
ラッチパルスの変化を受けて上述したイコライズ及びプ
リチャージ制御用のイコライズ信号φも“１″レベルに
変化する（時点ｔ１４）。第９図に示すように、ラッチ
パルスは、イコライズ信号φの立ち上がりよりも先に“
１″レヘルヘ変化する。 このため、イコライズ及びプリチャージ動作が開始され
る前に出力信号りは時点ｔ１３においてラッチ回路３７
でラッチされ、イコライズ信号φの変化により第３のセ
ンスアンプ３の出力信号りが“１ルベルから“Ｏ”レベ
ルに変化しても（ｔ１５）、出力バッファ回路３８から
はラッチされた出力信号Ｆか出力される。 そしてＡＴＤパルスか所定時間経過後に“０″レベルに
なると（時点ｔ１．６）、その変化を受けてイコライズ
信号φも“０“レベルとなり（時点ｔ１７）、選択され
たメモリセルのデータが読み出される。イコライズ信号
φが“０”レベルに変化してから所定時間経過後ラッチ
パルスも“０”Ｌ／／＜ルになり（時点ｔ１８）、第３
のセンスアンプ３からの出力信号りがラッチ回路を介し
て出力バッフ７回路３８に転送され外部に出力される。 このように本実施例ではセンス動作が行われている間は
、出力バッファからラッチされた前のデ−夕が出力され
るため、電源電圧は安定しており、高速読み出しか可能
となる。 次に、第５の実施例について説明する。上述した第１〜
第４の実施例では、電子の注入されたメモリセルＭユ１
〜Ｍｍｎと等価な第１のダミーセルＤＭＩ １〜ＤＭｍ
ｌとして、電流経路を形成しないもので説明した。従っ
て、この第１のダミーセルＤＭＩＩ〜ＤＭｍｌのゲート
に電圧を印加しても電流経路は形成されない。ところか
メモリセルＭｌｌ〜Ｍｍｎのうち、浮遊ゲートに電子が
注入されたものは、その閾値電圧が上昇している点のみ
が注入されていないセルと異なる。このため、ゲートに
閾値電圧よりも高い電源電圧ＶＣＣが印加されると電流
経路は形成され、導通することになる。この結果、第３
のセンスアンプ３からは、誤ったデータ“１″が検出さ
れることになる。 前述したように、メモリセルのゲートに印加される電源
電圧Ｖｃｃは、常に一定のレベルが保持されているわけ
ではない。例えば、出力バッファ回路３８からデータが
出力される際には、その出力に依存する大きな負荷容量
を駆動するために大電流を流す必要がある。このため、
前述したように電源配線に存在するインダクタンスによ
って、電源電圧ｖＣＣは１〜２Ｖ程度変動することがあ
る。 例えば、正常時に電源電圧Ｖｃｃは５Ｖであるとすると
、−時的に６〜７Ｖまで上昇することがある。 このような場合にも、誤動作を招かないためには、電子
を注入されたメモリセルの閾値電圧は、前述したように
７Ｖ以上であることか必要になってくる。 しかし閾値電圧を高めるためには、追加書き込みにより
より多くの電子を注入する必要があり、プログラムに長
い時間を要することになる。一つのメモリセルに電子を
注入するために時間が長くかかるとなると、メモリ装置
全体のプログラムには多大な時間が必要となり、メモリ
容量が大きくなればなる程、長い時間を費やさなければ
ならなくなる。 第５の実施例は、上記の事情を考慮してなされたもので
ある。この実施例における第１のダミーセルＤＭＩＩ〜
ＤＭｍｌは、第１０図に示されたように、電子の注入さ
れたメモリセルと電気的に等価なものを用いている。 そして、この第１のダミーセルの閾値電圧は、浮遊ゲー
トに電子か注入されていないメモリセルの閾値電圧より
高くなっており、電子の注入されているメモリセルの閾
値電圧と同様の値となっている。第１のダミーセルのゲ
ートに閾値電圧を超える電源電圧Ｖｃｃが印加されると
、メモリセルと同様に電流経路が形成され、導通ずるこ
とになる。 例えば、電子の注入されたメモリセルの閾値電圧が６■
であり、第１のダミーセルの閾値電圧も同様に６■であ
るとする。これにより、電源変動が生じて電源電圧ｖｃ
ｃが６Ｖ以上に上昇すると、メモリセルのみならず、第
１のダミーセルも同様に導通するため、誤動作が防止さ
れる。 この実施例では、必ずしも電子の注入されたメモリセル
の閾値電圧をより高めておく必要はない。 ４〜５Ｖ程度であってもよく、この場合には第１のダミ
ーセルも同様に４〜５Ｖの閾値電圧を持つようにすれば
よい。 ここで、第１のダミーセルの閾値電圧を、電子の注入さ
れたメモリセルと同程度に高めるには、幾つかの方法か
考えられる。例えば、トランジスタのチャネルへ注入す
る不純物イオンのドーズ量を多くしても良い。あるいは
、メモリセルと同様に浮遊ゲートに電子を注入してもよ
い。この場合に、第１のダミーセルの閾値電圧は、電子
の注入されたメモリセルの閾値電圧よりも低くなるよう
に設定するのが好ましい。このためには、メモリセルと
第１のダミーセルとに電子を注入する際に、プログラム
電圧を印加する時間を第１のダミーセルの方が短くなる
ように設定すればよい。 次に、この第５の実施例に関連した第６の実施例につい
て説明する。この実施例では、第１〜第４の実施例と同
様に、第１のダミーセルとして電流経路の形成されてい
ないメモリセルを用いている。その代わりに、電源電圧
ＶＣＣが一定値を超えた場合には、ダミー列線ＤＢＬＩ
にリーク電流路を設けて、電位ＶＲＩを必要なレベルた
け低下させて誤動作を防止するリーク手段を備えている
。 第１１図に、そのリーク手段を示す。節点Ｎ１００は、
第１図に示されたダミー列線ＤＢＬＩの節点Ｎ１００に
接続されている。Ｐチャネルエンハンスメント型トラン
ジスタＴｒ４のゲートに、チップイネーブル信号ＣＥか
印加されており、チップがイネーブル状態になると、Ｐ
チャネルエンハンスメント型トランジスタＴｒ２に電源
電圧Ｖｃｃが供給される。このトランジスタＴｒ２のド
レイン電極からは、電源電圧ｖｅｃより所定電圧だけ低
い電圧Ｖ ｏｕｔが出力される。 このリーク回路の動作を、第１２図を用いて説明する。 第１２図の実線は第１１図のＮチャネルデブリッション
型トランジスタＴｒｌのドレイン電圧（Ｖ ｏｕｔ）と
流れる電流（１１）の関係を示し、破線はＰチャネルハ
ンスメント型トランジスタＴｒ２の、ドレイン電圧（Ｖ
ｏｕｔ）と流れる電流（Ｉ２）の関係を示している。破
線■は電源電圧ＶＣＣがＶｃｌの場合のトランジスタＴ
ｒ２に流れる電流１２の特性で、破線■は電源電圧ＶＣ
ＣかＶｃｌより高いＶｃ２の場合のトランジスタＴｒ２
に流れる電流Ｉ２の特性を示している。 電源電圧ＶｃｃがＶＣｌからＶＯ２へ上昇すると、出力
電圧ＶｏｌｔはＶｏｕｔｌからＶｏｕｔ２へ変化すル。 即ち出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃの変化に応じ
て変化し、その電圧はＶＣＣよりも所望の電圧だけ低く
なる。例えば第１２図において、正規の電源電圧Ｖｃ↓
が５Ｖのとき出力電圧Ｖｏｕｔｌは約ＩＶであるとする
と、電源電圧Ｖｃ２が６Ｖのとき、出力電圧Ｖｏｕｔ２
は約２Ｖとなる。この電源電圧ＶＣＣより降下された出
力電圧ｖ ｏｕｔか第３のダミーセルに相当スるＮチャ
ネルエンハンスメント型トランジスタＤ１のゲートに印
加される。これにより、このトランジスタＤ１のドレイ
ンは、データ読み出し時にリード信号Ｒによって導通ず
るＮチャネルエンハンスメント型トランジスタＴｒ３を
介して、節点Ｎ１００に接続される。 ここで、トランジスタＤ１のゲートに印加される出力電
圧Ｖｏｕｔは、トランジスタＴｒｌ及びＴｒ２の導通抵
抗の比率を変えることによって、任意に設定することか
できる。またトランジスタＴｒｌに流れる電流１１は、
閾値電圧の絶対値か低い程、小さい出力電圧Ｖｏｕｔて
飽和領域に到達する。従って、電源電圧ＶＣＣの広い範
囲に渡って所望の出力電圧Ｖｏｕｔを設定するには、ト
ランジスタＴｒｉの閾値電圧の絶対値をより低く設定す
るのが望ましい。 このような構成を備えたリーク手段は、電源電圧ＶＣＣ
が上昇して所定値（例えば６Ｖ）に達すると、この電圧
より降下された出力電圧Ｖｏｕｔ （例えば２Ｖ）か
トランジスタＤ１のゲートに印加されてこのトランジス
タＤ１が導通し、節点Ｎ１００においてリーク電流路か
形成される。これにより、電源電圧が所定の電圧（５Ｖ
）以上になると第１のダミービット線ＤＢＬＩの電位■
Ｒ１は低下する。 ここでトランジスタＤ１は、電子を注入されたメモリセ
ルよりも、結果的に低い電源電圧ＶＣＣて導通ずるよう
に閾値電圧が設定されていれば、電源電圧か上昇した場
合でも誤動作を防ぐことが可能である。 第１図で示した実施例の回路のチップ上の回路配置の実
施例を第１３図に示す。通常ＥＦＲＯＭでは、１つのの
アドレスに対して複数のデータを記憶する。第１３図の
実施例では、１０の行アドレス信号と５つの列アドレス
信号によって４つのメモリセルが選択される。同時に４
ビツトのデータが出力されるメモリチップの構成が示さ
れている。メモリセルアレイは、各ビットに対応じてメ
モリセルアレイ０からメモリセルアレイ３まて４分割さ
れ、列デコーダにより選択された各ビットに対応じた４
本のビット線には、それぞれ行デコーダにより選択され
たメモリセルのデータに対応じた電位ＶＩＮか出力され
る。また、メモリセルアレイＯと１）及びメモリセルア
レイ２と３の間には、それぞれ第１のダミービット線と
第２のダミービット線が配置され、各々のダミービット
線に接続されている第１のダミーセルと第２のダミーセ
ルの記憶状態に対応じた電位（ＶＩ？ｌとＶ Ｒ２）が
各々のダミービット線ＤＢＬＩ、ＤＥＬ２に現われる。 本実施例では、２本の第１のダミービット線のうち、メ
モリセルアレイ０と１の間に配置された第１のダミービ
ット線の電位（ＶＩ？１．）は、ビット０のメモリセル
データを検知するセンス回路Ｓ／ＡＯと、ビット１のメ
モリセルデータを検知するセンス回路Ｓ／ＡＩで、各々
選択されたビット線の電位（ＶＩＮ）と比較される。ま
たメモリセルアレイ２と３の間に配置された第１のダミ
ービット線の電位（Ｖ Ｒ１）は、ビット２のメモリセ
ルデータを検知するセンス回路Ｓ／Ａ２とビット３のメ
モリセルデータを検知するセンス回路Ｓ／Ａ３て各々選
択されたビット線の電位（ＶＩＮ）と比較される。同様
に、２本の第２のダミービット線のうち、メモリセルア
レイＯと、メモリセルアレイ１の間に配置された第２の
ダミービット線の電位（Ｖ Ｒ２）は、センス回路Ｓ／
ＡＯとセンス回路Ｓ／Ａｌで、またメモリセルアレイ２
とメモリセルアレイ３の間に配置された第２のダミービ
ット線の電位（Ｖ Ｒ２）はセンス回路２とセンス回路
３でそれぞれ選択されたビット線の電位と比較される。 この比較結果に基づき、それぞれのセンス回路からメモ
リセルの記憶状態に対応じたデータか４ビット分出力さ
れ、このデータがそれぞれ出力バッファ０． １． ２
． ３を介して外部にビット０゜１．２．３の信号とし
て出力される。Ｓ／ＡＯ〜３の領域では、それぞれ第１
の実施例におけるビット線の電位を所定の低いレベルに
設定するバイアストランジスタＱ２１及びプリチャージ
トランジスタＱｌｌ、ビット線負荷トランジスタＱ１０
０、第１のセンスアンプ、第２のセンスアンプ、第３の
センスアンプの回路が形成されている。また、２個のリ
ファレンス回路Ｒ口の領域ではそれぞれ第１のダミービ
ット線の電位を所定の低いレベルに設定するバイアスト
ランジスタＱ２２）プリチャージトランジスタＱ１３）
第１のダミービット線負荷トランジスタＱ１０１が形成
される。さらに２個のＲ１の領域では、それぞれ第２の
ダミービット線の電位を所定の低いレベルに設定するバ
イアストランジスタＱ２Ｂ、プリチャージトランジスタ
Ｑ１５）第２のダミービット線負荷トランジスタＱ１０
２か形成されている。 メモリセルのデータは、第３のセンスアンプで第１のセ
ンスアンプと第２のセンスアンプの出力信号の電位差を
比較することにより、読み出されるため、第１または第
２のセンスアンプの一方の動作が遅いと誤動作が生じる
。このため、第１のセンスアンプと第２のセンスアンプ
のセンス速度は、等しくなるように設定されるのが好ま
しい。この点を考慮し、第２図に示されるセンスアンプ
回路では、第１のセンスアンプ１と第２のセンスアンプ
２の対応するトランジスタのトランジスタサイズＷ／Ｌ
は等しくなるよう設計される。しかしながら第２図の実
施例回路でビット線に付加されるゲート容量は、トラン
ジスタＳ１と８４のゲート容量の和になり第１または第
２のダミービット線に付加されるゲート容量の２倍とな
る。このためビット線電位ＶＩＮの変化速度は、ダミー
ビット線の電位ＶＪ？２の変化速度より遅くなる。ビッ
ト線が放電される時、ＶＩＮの電位の変化がＶ］？２の
電位の変化により遅くなるため、ＶＩＮの電位がＶＲ２
の電位より高くなる。このため第２のセンスアンプ出力
信号Ｂがすばやく “１”レベルへ変化し誤動作を生し
る。第１３図の実施例ではこの問題を考慮し、上述のよ
うに第１のダミービット線の電位ＶＲＩを、領域Ｓ／Ａ
ＯとＳ／Ａ］に形成される２個の第１のセンスアンプの
電圧比較トランジスタのゲートに印加しており、ビット
線に付加されるゲート容量と第１のダミービット線に付
加されるゲート容量が等しくなるように論定している。 同様に第２のダミービット線の電位ＶＲ２を、領域Ｓ／
ＡＯとＳ／Ａｌに形成される２個の第２のセンスアンプ
の電圧比較トランジスタのゲートに印加することにより
、ビット線に付加されるゲート容量と第２のダミービッ
ト線に付加されるゲート容量が等しくなるよう設定して
いる。この結果、ビット線とダミービット線に付加され
る容量が等しくなり、誤動作を防止することができる。 第１３図の実施例は他にもさまざまな応用が可能である
。 前述したように“１′のメモリセルデータを高速に読出
すためには、ビット線の電位ＶＩＮは第２のダミービッ
ト線の電位ＶＲ２より先に低いレベルへと変化すること
が好ましい。このため行線が切り換り“１”のメモリセ
ルが選択される場合選択されたメモリセルのゲート電位
は選択された第２のダミーセルのゲート電位より高い程
高速読み出しか可能となる。一般に行線はポリシリコン
が材料として用いられており、行線の線幅は１μｍ以下
と微細化されているため、メモリセルアレイ中の行デコ
ーダに近いメモリセルと遠いメモリセルでは行線の電位
の変化に１０ｎＳｅｅ程度の差が生じる。このため第２
のダミーセルを行デコーダからもっとも遠い位置に配置
し行線が切り換わる際選択されたメモリセルのゲート電
位より第２のダミービット線電位が低くなるように設定
することにより、高速読み出しを実現できる。例えば、
メモリセルアレイ０とメモリセルアレイ１の間に、配置
される第２のダミービット線をメモリセルアレイ１と２
の間に配置し、この第２のダミービット線が入力される
領域Ｒ１とセンス回路の領域Ｓ／Ａ１とを交換すること
により実現できる。同様に、メモリセルアレイ２とメモ
リセルアレイ３との間に配置されている第２のダミービ
ット線をメモリセルアレイ３の右側に配置し、この第２
のダミービット線が入力される領域Ｒ１とＳ／Ａ３を交
換することにより、ビット２とビット３についても同様
の効果が得られる。 上述した第１〜第６の実施例のように、本発明の半導体
メモリ装置として種々な応用例が可能である。 第１４図は本発明の第７の実施例を示すものである。 この実施例においては、第１図の実施例と比べて、プリ
チャージ用トランジスタＱｌｌ、Ｑ１３゜Ｑ１５が省略
されている。これは発明者らが第１４図に示した半導体
メモリを試作し、評価したところ、イコライズ用トラン
ジスタＱ１２゜Ｑ１４．Ｑ１６．Ｑ１７がＶＩＮ、ＶＲ
Ｉ、ＶＢ２を同じ電位に設定するので、メモリセルに記
憶されたデータに対応じて第１のセンスアンプ１及び第
２のセンスアンプ２の出力信号Ａ、 Ｂも変化し、正
しいデータが検出されるため、プリチャージ用トランジ
スタＱｌｌ、Ｑ１３．Ｑ１５は必ずしも必要ないことが
判明したことに基づく。 したかって、この実施例の構成では、素子数が減少し、
面積効率の良い半導体メモリが提供されることになる。 さらに発明者らは第１図に示した半導体メモリを試作し
、評価したところ、メモリセル毎に動作する最小の電源
電圧が異なっていることが分かった。前述したように各
セルが同じ構造および状態となっているはずの集積回路
であっても、流れる電流がメモリセル毎に僅かずつ異な
っており、オンしたダミーセルよりも少ない電流が流れ
るメモリセルにおいて、動作する最小電源電圧が高くな
っていることが判明した。 一般に、半導体集積回路は、低い電源電圧でも動作する
ことが望ましいが、電源電圧Ｖｃｃを下げていくと信号
Ａと信号Ｂの電位差が小さくなっていくとともに、信号
Ａ、Ｂと電源電圧Ｖｃｃとの差も小さくなる。後者の差
がトランジスタＳ５゜Ｓ６の閾電圧よりも小さくなれば
、トランジスタＳ５．Ｓ６はオフし、動作しなくなる。 この場合、電源電圧か低下していくのに伴って信号Ｂと
電源電圧Ｖｃｃとの電位差か小さくなっていく速さはＶ
ＩＮよりＶＢ２の電位が低いものほど速いことが分かっ
た。すなわち、オンしたダミーセルよりもメモリセルの
電流が小さいものは、ＶＩＮよりもＶＢ２の電位の方か
低いので、他のメモリセルに比べ、信号Ｂと電源電圧と
の電位差が小さくなる割合か速く、動作する電源電圧の
最低値が他のメモリセルに比べて高いことが分かった。 このようにＶＩＮの電位はＶＢ２よりも低い方が前述し
たように読み出し速度は早く、さらに低い電源電圧で動
作可能となる。逆にＶＩＮの電位がＶＢ２より高くなっ
ては電源マージンが狭まるという問題が生ずることにな
る。 第１５図に示す本発明の第８の実施例は、上記の事情に
基づいてなされたもので、メモリ電流が小さくてもより
低い電源電圧まで動作する半導体メモリを提供すること
を目的とする。 この実施例においてはメモリセルを構成するトランジス
タのチャネル長Ｌ１よりも、ダミーセルを構成するトラ
ンジスタのチャネル長Ｌ２を長く設定している。このよ
うにすることで、メモリセル毎の電流値のばらつきに対
して常にダミーセルの電流値の方が小さくなるようにで
きるので、ＶＩＮよりもＶＨ２の電位が高くなるように
設定でき、このため、従来よりも信号ＢとＶＣＣとの電
位差の小さくなる割合を少なくしている。したがって、
より低い電源電圧まで動作させることが可能となる。 このような実施例においては、メモリセル電流の各メモ
リセル毎におけるばらつきのもつとも少ないメモリセル
電流を持つものよりもダミーセルの電流が少なければ良
いので、メモリセルのチャネル長に比べてダミーセルの
チャネル長をそれほど長く設定する必要はなく、メモリ
セルのチャネル長よりも１０％長い程度で良い。すなわ
ち、メモリセルのチャネル長が１μｍであるならばダミ
ーセルのチャネル長は１．１μｍ程度で良い。この場合
、メモリセルとダミーセルのチャネル長に差があるすぎ
るとＶＩＮとＶＨ２の電源ノイズに対する応答性が違い
、誤動作の原因となるので、あまり差をつけすぎるのは
好ましくない。 この実施例によれば、電圧マージンの大きい半導体メモ
リを提供することができる。 第１６図は本発明の第９の実施例を示すもので、第１図
に示したトランジスタＱ２４．Ｑ２５で作った固定バイ
アス方式に代えて、インバータ１１゜１．２．Ｉ３によ
る周知のフィードバックバイアス回路を用いたものであ
る。 この回路を試作し、評価した結果、第１６図に示すフィ
ードバックバイアス回路を用いたものの方が、第１図に
示す固定バイアス回路を用いたものよりもビット線ある
いはダミービット線のプリチャージに要する時間が短く
て済んた。このため、アドレスが入力されてから、デー
タが出力されるまでの時間は第１６図に示したフィード
バックバイアス方式の方が固定バイアス方式よりも短く
することができ、より高速動作が可能であることが分か
った。 発明者らは、さらに高速動作をさせるため、第１６図に
示した回路においてイコライズおよびプリチャージの時
間を最適化し、その上、出力バッファ回路の出力段のト
ランジスタサイズをより大きく設定し、外部端子の充放
電時間をより短くした。このことにより、より高速動作
をする半導体メモリが得られた。しかし、出力段トラン
ジスタの電流駆動能力を大きくとったため、パッケージ
あるいは電源配線のインダクタンス成分により、データ
出力時において、電源電圧がより大きく変動し、この電
源ノイズにより“０”データを記憶したメモリセルが選
択された場合に誤動作が生じるという新たな問題が生じ
た。この場合、発明者らの解析によれば、電源ノイズに
より誤動作するのはプリチャージパルス幅の短いもので
あることが分かった。その理由は次のように考えられる
。 一般に、ビット線のプリチャージに要する時間は、ビッ
ト線が放電状態である時にプリチャージする場合が最も
長くかかる。これに対して、ダミービット線ＤＢＬＩは
すてに充電状態にあるため、プリチャージに要する時間
は短くて済む。プリチャージが終了して“０“データか
出力されるとき、電源電圧が変動すると、インバータ１
１，１２Ｉ３の出力も電源変動の影響を受けて変動する
。 この時、電源電圧Ｖｃｃか低下しインバータＩ２の出力
か“０”方向に変動するためトランジスタＱ２１．及び
トランジスタＱ２２の導通抵抗か大きくなる。ビット線
ＢＬはプリチャージに要する時間か長いため、トランジ
スタＱ２１の抵抗か大きくなるために完全にプリチャー
ジ状態とはなっていないが、ダミービット線はプリチャ
ージ時間が短くても充分プリチャージされる。このこと
により、ＶＩＮとＶＲＩとの間に電位差が生ずる。すな
わち、イコライズ終了後、ＶＩＮの電位がＶＲＩより低
くなり、第１のセンスアンプが間違ったデータを出力し
、これにより誤動作していた。 以下に示す実施例はこのような事情から電源ノイズによ
り誤動作しない高速動作可能な半導体メモリを提供する
ものである。 第１７図は第１６図の実施例において用いたインバータ
１１〜Ｉ３を示す回路記号で、第１８図はその回路構成
を示している。このインバータを構成するトランジスタ
Ｎ１の閾電圧あるいはＰチャネルトランジスタＮ２とＮ
チャネルトランジスタＮ１の寸法の比を変えることでビ
ット線の電位を最適化することができる。例えば、Ｎ１
の閾電圧はＯＶ程度が望ましい。 第１９図は第１６図の実施例において用いたインバータ
を改良することにより、上述した誤動作の対策を行なっ
たもので前述した第１８図のインバータの電源とＮ２と
の間に定電流源Ｃ１を挿入したものである。このような
構成では出力バッファからデータが出力される時、電源
電圧Ｖｃｃが変動しても、定電流源Ｃ１が存在するため
電流値は不変で、インバータの出力ＯＵＴか変動せず、
上述したような誤動作は生しない。 第２０図は定電流源としてデプレッション型トランジス
タＮ３を用いたもので、ソースとゲートとを接続するこ
とにより定電流特性を得ている。 第２１図は第２０図に示されたトランジスタＮ３のゲー
トを接地したもので、トランジスタＮ３が飽和領域で動
作するため、定電流特性が得られる。 第２２図はＰチャネルトランジスタＮ４を定電流特性で
用いたものである。この実施例ではそれぞれドレインと
ゲートを接続したＰチャネルトランジスタＮ５．Ｎ６．
デプレッンヨントランジスタＮ７を直列に接続したもの
を電源Ｖｃｃと接地間に接続し、トランジスタＮ４のゲ
ートをトランジスタＮ６とＮ７の接続点に接続している
。この場合、トランジスタＮ４のゲート電圧はＶＣＣ−
Ｖｔｈｎ５１ ｌ Ｖｔｈｎ６ ｌとなり電源電圧
の変動とともに、トランジスタＮ４のケート電圧も同様
に変化するため、定電流特性を得ている。 Ｖ ｔｈｎ５及びＶ ｔｈｎ６はそれぞれトランジスタ
Ｎ５及びＮ６のンキイ電圧である。 第２３図、第２４図はゲートとソースが接続されたＮチ
ャネルデプレッション型トランジスタＮ８と、ゲートと
ドレインが接続された３つのＮチャネルトランジスタＮ
９．ＮＩＯ，Ｎｌｌを電源ＶＣＣと接地間に接続してお
り、ｎチャンネルトランジスタＮ１２およびしきい値が
ほぼＯＶのｎチャンネルトランジシスタＮ１Ｂを飽和領
域で動作させることにより、定電流特性を実現している
。 このため電源電圧ｖｃｃが変動しても流れる電流は変動
せず、インバータの出力ＯＵＴも変動しない。 したかって、上述した誤動作も生じない。 このように、これらの実施例では電源電圧の変動かあっ
てもフィードバックバイアス回路のインバータ１１〜Ｉ
３の出力か変動しないので、プリチャージ時間を短くす
ることかでき、これにより動作か速く、誤動作のない半
導体メモリを提供することができる。 第２５図はフィードバックバイアス回路のさらに他の実
施例を示す回路図である。 本実施例のフィードバックバイアス回路は入力がビット
ＩＩＢＬに接続され出力がトランジスタＱ２１のゲート
電極に接続された第一のインバータ回路と、入力がビッ
ト線ＢＬに接続され、出力が初期充電用トランジスタＱ
６０のゲート電極に接続された第二のインバータ回路よ
り構成される。 第一のインバータ回路はＰチャネルトランジスタＱ６４
．Ｑ７１としきい値電圧がほぼＯｖのＮｃｈトランジス
タＱ７３より構成される。また第二のインバータ回路は
ＰチャネルトランジスタＱ６３゜Ｑ７０としきい値がほ
ぼＯＶのＮチャネルトランジスタＱ７２の直列接続回路
より構成される。ＮチャネルトランジスタＱ６１．Ｑ６
２はそれぞれ第二、第一のインバータの出力とＧｒｏｕ
ｎｄとの間に接続される。ＰチャネルトランジスタＱ６
３Ｑ６４とＮチャネルトランジスタＱ６１．Ｑ６２はチ
ップが待機状態の時、チップのｌ自費電力を削減する目
的で使用される。初期充電用トランジスタＱ６０はビッ
ト線の高速充電のため使用されるもので、ビット線の充
電が開始されてＮチャネルトランジスタＱ２１がしゃ断
するより先に、初期充電用トランジスタＱ６０がしゃ断
するように、第二のインバータの出力電位は第一のイン
バータの出力電位より低くなるよう設定される。このよ
うに、フィードバックタイプバイアス回路で初期充電用
トランジスタを使用することにより、０■から所定電位
までのビット線の充電時間をさらに短縮化することが可
能となった。 第２６図は本発明の第１０の実施例を示すもので、第２
５図に示したビット線バイアス回路の半導体記憶装置内
でのセンスアンプ等と接続構成を示す。第１のダミービ
ット線ＤＢＬＩ及び第２のダミービット線ＤＥＬ２のバ
イアス回路にも第２５図と同様の構成のバイアス回路を
使用することにより、メモリセルの“Ｏ°デデー読出し
時のビット線電位と第１のダミービット線の電位、及び
メモリセルの“１”データ読出し時のビット線電位と第
２のダミービット線の電位が等しくなり、読出し速度を
高速にすることができる。 第２７図は第２６図のビット線バイアス回路の他の実施
例を示すもので、第２５図の第１のインバータを構成し
ているＰチャネルトランジスタＱ７１をゲート電極がソ
ース電極に接続されたデプレッション型Ｎチャネルトラ
ンジスタＱ７５に、また第２のインバータを構成してい
るＰチャネルトランジスタＱ７０をゲート電極がソース
電極に接続されたデプレッション型Ｎチャネルトランジ
スタＱ７４に置換えたものである。また第２８図はバイ
アス回路のさらに他の実施例を示すもので、第２５図の
ＰチャネルトランジスタＱ７１をゲート電極かドレイン
電極に接続されたしきい値電圧がほぼＯＶのＮチャネル
トランジスタＱ７９に、またＰチャネルトランジスタＱ
７０をゲート電極がドレイン電極に接続されたしきい値
電圧がほぼＯＶのトランジスタＱ７ｇに置換えたもので
ある。 このように第１のインバータと第２のインバータには第
２０図〜第２４図に示したインバータの他に従来技術で
使用した種々のタイプを使用することが可能である。 第３０図にビット線が切替わり、新しく選択されたビッ
ト線が充電される際のビット線電位変化（ＢＬ）と、第
２５図及び第２６図に示されたフィードバックバイアス
回路の第１のインバータの出力の電位変化を実線で示す
。第３０図において時間ｔｏで新しく選択されたビット
線ＢＬの充電が開始されると、このビット線ＢＬの低い
電位に対応じて第１のインバータの出力電位は上昇する
。 時間ｔ１てビット線はデータ“１”が記憶されたメモリ
セルが選択された時のビット線電位まで充電されるか、
インバータの入力に対するインバータ出力の応答速度の
遅れにより、このとき第１のインバータの出力電位は“
１＃のメモリセル（“１″セル）が選択された時の例え
ば第３０図の時刻ｔ３の時の所定の安定した電位より高
い電位である。このためビット線は第３０図に示した時
刻ｔ３の時の“１″セルが選ばれた時の所定の安定電位
以上に充電され、第１のインバータの出力電位は低下し
ビット線は充電されない。選択されたメモリセルにより
、ビット線は徐々に放電されるが、ビット線の容量が大
きいため時間ｔ３ではじめて“１″セル選択時のビット
線電位に回復する。このようにビット線が所定の安定電
位に達してもさらに余分に充電が行われ（過充電）るた
め、″１″データの読出し速度が遅くなるという問題が
ある。このため第２９図に示す第１０の実施例ではカラ
ムゲートトランジスタのドレイン電極とビット線バイア
ス回路の入力（ＢＬＤ）間にゲートがＶｃｃに接続され
たデプレッション型ＮチャネルトランジスタＱ５０を挿
入している。 第３０図に破線で示した電圧波型が、第２９図における
、ビット線の電位、ビット線バイアス回路の入力電位と
、第１のインバータの出力電位である。ここでビット線
バイアス回路の入力電位をＢＬＤで示す。 第２９図におけるトランジスタＱ５０は抵抗として動作
するため、新しく選択されたビット線ＢＬを充電すると
き、このトランジスタＱ５０ののドレイン（ＢＬＤ）と
ソースとの間には電位差が生じる。 すなわち、ビット線が切り替わり、新しく選択されたビ
ット線が充電されるとき、ビット線の電位（トランジス
タＱ５０のソース側）より、ビット線バイアス回路の入
力端の電位は高くなる。 このためビット線バイアス回路の入力端がデ−タ“１２
のメモリセル選択時の安定したビット線電位以上まで余
分に充電されても、ビット線ＢＬは、データ“１″のメ
モリセル選択時の安定したビット線電位まで充電されな
い。 さらにビット線バイアス回路の入力端か、余分に充電さ
れたあとで、ビット線バイアス回路に入力端は充電され
なくなる。このとき、ビット線バイアス回路の入力端の
電位は、ビット線ＢＬより高い電位となっているため、
ビット線バイアス回路の入力端の余分に充電された電荷
によりビット線ＢＬがさらに充電され、ビット線バイア
ス回路の入力端とビット線ＢＬの電位は、データ“１゜
のメモリセルが選択された場合の安定した電位となる。 デプレッション型トランジスタＱ５０を挿入することに
より、ビット線バイアス回路の入力端の電位を、デプレ
ッション型トランジスタＱ５０が挿入されていない場合
のビット線バイアス回路の入力端の電位より速く上昇さ
せることができるため、ビット線とバイアス回路の第１
のインバータの出力電位はデプレッション型トランジス
タＱ５０が挿入されることにより従来より速く低下する
。 例えば第３０図に示すように、第１のインバータの出力
電位が低下し、トランジスタＱ２１を介してのビット線
の充電がなくなるまでの時間は、デプレッション型トラ
ンジスタＱ５０を挿入することによりｔ２−ｔ２’たけ
高速になる。ビット線バイアス回路の第１のインバータ
の応答速度の遅れによるビット線の過充電を防止し、ビ
ット線ＢＬの電位が、データ“１“のメモリセル選択時
の安定したビット線電位になるまでの時間を短縮化でき
る。 このようにビット線バイアス回路の入力端とビット線Ｂ
Ｌ間にゲートをＶＣＣに接続したデプレッション型トラ
ンジスタを挿入し、ビットｉＢＬと、ビット線バイアス
回路の入力端との間に電位差を生じさせることにより、
ビット線ＢＬの過充電が防止され、高速読出しが可能と
なる。 第２９図の実施例では、さらにデプレッション型トラン
ジスタをダミービット線ＤＢＬＩ。 ＤＢＬ２とビット線バイアス回路１２．１３間にそれぞ
れ挿入することにより、メモリセルの“０゜データ読出
し時のビット線と第１のダミービット線の電位及びメモ
リセルの“１”データ読出し時のビット線と第２のダミ
ービット線の電位を等価に１７で続出し動作を安定化さ
せている。 第３１図は第２９図に示す実施例においてデプレッショ
ン型トランジスタＱ５０のゲート入力を書込みコントロ
ール信号Ｈとしたものである。通常ＥＦＲＯＭではメモ
リセルへ“０”データを書込む場合、書込み回路により
ビット線に９Ｖ程度の高電圧が印加される。 本実施例回路では書込み時にＯＶとなる信号Ｈをデプレ
ッション型トランジスタＱ５０のゲート電極に供給する
ことにより、バイアス回路に高電圧が印加されるのを防
止している。またメモリセルのデータ読出し時にこの信
号Ｈは電源ＶＣＣの電位となるため、第２図実施例で説
明したビット線過充電によるデータ読出し速度が遅くな
る問題も解決している。 第３２図は第２９図に示す実施例の変形例であって第２
９図に示した回路の容ｆｆ１ｃ１．Ｃ２をダミービット
線ＤＢＬ１ａ、ＤＥＬ２ａで構成したものである。この
実施例ではこれらの追加ダミービット線に接続されるダ
ミーセルＤＭ１１ａＤＭ２１ ａ、ＤＭＩ ２ａ、ＤＭ
２２ａ、−・・の個数を調整することにより、メモリセ
ル側のカラムゲートＣＧＩ、ＣＧ２．・・・・・・に存
在する寄生容量を補償し、ビット線とダミービット線の
負荷容量を等しく設定している。 第３３図は本発明の第１１の実施例を示す回路図であり
、本発明のメモリ装置におけるイコライズ方式を説明す
るものである。この実施例ではビット線ＢＬとダミービ
ット線ＤＢＬ２との間のイコライズを行うトランジスタ
Ｑ２００．Ｑ２０１が追加されている。 第３３図に示した半導体メモリにおいて、例えばビット
線ＢＬと第１のダミービット線ＤＢＬＩと第２のダミー
ビット線ＤＥＬ２が共にイコライズされた場合について
考える。この場合にトランジスタＱ１２．Ｑ１４．Ｑ２
０１及びＱ１６Ｑ１７．Ｑ２００にて接続される経路を
簡略図で示すと、第３４図（Ａ）のようになる。 第３４図（Ａ）−第３４図（Ｄ）を用いて“○“データ
が読出される場合と“１゛データが読出される場合につ
いて、各ビット線の電位変化について以下に説明する。 まず、選択されたメモリセルか、“０″データを記憶し
ている場合を考える。この場合、このメモリセルおよび
第１のダミーセルはオフしており、第２のダミーセルか
オンしているため、ビット線ＢＬ、第１）第２のダミー
ビット線ＤＢＬＩ。 ＤＥＬ２のうち、オン状態のメモリセルが、接続されて
いるのは、第２のダミービット線だけである。このため
ビット線及び第１のダミービ・ソト線から、第２のダミ
ービット線へ流れる電流経路が形成される。 イコライズが完了した後、ビット線ＢＬ、第１のダミー
ビット線ＤＢＬＩ、第２のダミービット線ＤＥＬ２の電
位は、それぞれメモリセル、第１）第２のダミーセルに
記憶されたデータに対応じて変化する。第１）第２及び
第３のセンスアンプはビット線ＢＬ、第１）第２のダミ
ービット線ＤＢＬＩ、ＤＢＬ２上の電位の変化を検知し
て、メモリセルに記憶されたデータを検知する。 より速くメモリセルに記憶されたデータを検知するため
には、第１）第２及び第３のセンスアンプの詳細な回路
構成から理解されるように、メモリセルに記憶されてい
る“０“データ（メモリセルがオフ）を検知する場合は
、イコライズが完了された時、第１のダミービット線Ｄ
ＢＬＩの電位より、ビット線ＢＬの電位の方が高いこと
が望ましい。逆に、メモリセルに記憶されている“１゜
データ（メモリセルかオン）を検知する場合は、イコラ
イズが完了した時第２のダミービット線ＤＢＬ２の電位
より、ビット線ＢＬの電位の方が低いことが望ましい。 これに対し、メモリセルに記憶されている“０”データ
を検知する場合に、イコライズ完了時に、第１のダミー
ビット線ＤＢＬＩの電位よりビット線ＢＬの電位の方が
低いとデータの検知は遅くなる。“１″データを検知す
る場合に第２のダミービット線ＤＥＬ２の電位よりビッ
ト線ＢＬの電位の方か高いとデータの検知は遅くなる。 前述したように、第３４図（Ａ）において、メモリセル
と第１のダミーセルとは、ともにオフ状態であるため、
電気的に第３４図（Ａ）のＡ−Ａ′線で対称関係にある
。 このため、ビット線ＢＬから第２のダミービット線ＤＢ
Ｌ２へ流れる電流値と、第１のダミービット線ＤＢＬＩ
から第２のダミービット線ＤＢＬ２へ流れる電流値とは
等しく、■１の値を持つ。 また、ビット線ＢＬ及び第１のダミービ・ント線ＤＢＬ
Ｉから流れ出す電流は等しい値を持つので、“０“デー
タのメモリセルが選択された時のビ・ソト線ＢＬの電位
と第１のダミービット線ＤＢＬ１の電位とは等しい。す
なわち、“０”データを検知する場合に、イコライズ完
了時、第１のダミービット線ＤＢＬＩの電位よりビット
線の電位の方か低くなることかないので、データの検知
は遅くならない。 次に、選択されたメモリセルが“１”データを記憶して
いる場合について考える。 この場合、このメモリセルおよび第２のダミーセルは、
オンしており、第１のダミーセルは、オフにいるため、
第３４図（Ａ）に示したようにＢ−Ｂ’線をはさんで、
電気的に対称な状態となる。 このため、ビット線ＢＬに流れ込む電流値と、第２のダ
ミービット線ＤＥＬ２へ流れ込む電流値は共に１２であ
り等しいので、“１°データのメモリセルが選択された
時のビット線の電位と第２のダミービット線ＤＢＬ２の
電位とは等しい。すなわち、“１″データを検知する場
合に第２のダミービット線ＤＥＬ２の電位よりビット線
ＢＬの電位の方が高くなることがないのでデータの検知
は遅くならない。 以上のように、第３３図の構成で第３４図（Ａ）のよう
なイコライズ方法を採用することにより、メモリセルに
記憶されているデータが“０“であっても“１”であっ
てもデータ検知速度は遅くならない。 また、他のイコライズ方法を第３４図（Ｂ）〜（Ｄ）の
簡略図を用いて説明する。 まず、第３４図（Ｂ）のようにビット線ＢＬと第２のダ
ミービット線ＤＥＬ２との間にトランジスタＱ２００．
Ｑ２０１を接続しなかった場合を考える。 選択されたメモリセルが“０“データを記憶シている場
合、このメモリセルはオフしているので、オンされてい
る第２のダミーセルのみを通して、電流が流れる。この
ため、電流経路は■となり、ビット線ＢＬ−第１のダミ
ービット線ＤＢＬｌ→第２のダミービット線ＤＢＬ２の
順に電流が流れる。この結果、ビット線ＢＬの電位は第
１のダミービット線ＤＢＬＩの電位より高くなる。前述
したように、“０″データを読む場合にはビット線ＢＬ
の電位が第１のダミービット線ＤＢＬＩの電位よりも高
い方がリードマージンが上がる。 選択されたメモリセルか“１°データを記憶している場
合は、第３４図（Ａ）の場合と同様にＢ−Ｂ’線で電気
的に対称となり、第３４図（Ａ）で説明したのと同じ効
果か得られる。 以上の様に、第３４図（Ｂ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“０”であっても、“１”であっても、データ検知
速度は遅くならない。 次に、第３４図（Ｃ）のようにビット線ＢＬと第１のダ
ミービット線との間にトランジスタＱ１６．０１２を接
続しなかった場合について考える。 選択されたメモリセルが“０”データを記憶している場
合は、第３４図（Ａ）に示したようにＡ−Ａ”線をはさ
んで電気的に対称になるため、第３４図（Ａ）と同様の
効果が得られる。 選択されたメモリセルか１“データを記憶している場合
は、このメモリセルはオンしており、電流経路は■とな
って第１のダミービット線ＤＢＬ１−第２のダミービッ
ト線ＤＢＬ２→ビット線ＢＬの順に電流は流れる。この
結果、ビット線ＢＬの電位は第２のダミービット線より
も低くなる。前述したように、“１”データを読む場合
には、ビット線ＢＬの電位か第２のダミービット線より
も低い方がリードマージンか上かる。 以上の様に、第３４図（Ｃ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“０”であっても、“１″であっても、データ検知
速度は遅くならない。 第３４図（Ｄ）は、第１のダミービット線ＤＢＬＩと第
２のダミービット線ＤＥＬ２との間にトランジスタＱ１
７．Ｑ１４を接続しない場合である。 第３４図（Ｄ）においては、選択されたメモリセルが、
“０“データを５己憶していても、“１″データを記憶
していても電流経路は■となり、選択されたメモリセル
が“０”データを記憶している時は、ビット線ＢＬは、
第１のダミービット線ＤＢＬＩの電位よりも低くなり、
選択されたメモリセルが“１”データを記憶している時
は、ビット線ＢＬは、第２のダミービット線よりも高く
なる。 前述した理由により、第３４図（Ｄ）の場合は、メモリ
セルに記憶されているデータが“０″あるいは“１″の
どちらでも読出し動作はマージンのない方向に働く。 現実の読出動作においてはイコライズ時間を十分にとっ
ているため、各ビット線の電位差が非常に小さい。この
ため、上記のように第３４図（Ａ）〜（Ｄ）のイコライ
ズ方法の違いによる差は現れない。 しかし、さらに高速動作を求める場合には、イコライズ
時間を短くする必要かあり、この場合には、上記の様に
イコライズ方法の違いによる差が現われるためイコライ
ズ方法は第３４図（Ａ）〜（Ｃ）のいずれかの方式にし
ておくことか望ましい。 また、トランジスタＱ１２．Ｑ１４．Ｑ２０１の組と、
トランジスタＱ１６．Ｑ１７．Ｑ２００の組の両方が、
第３４図（Ａ）〜（Ｃ）の接続をとる必要はなく、上記
組のいずれか一方のみに適用するたけでもよく、第３４
図（Ａ）〜（Ｃ）を上記組毎に異るように組み合わせて
使用してよい。 次に、第３５図のように、２ビツトに対し、第１のダミ
ービット線ＤＢＬＩと、第２のダミービット線ＤＥＬ２
を１本ずつ配置した場合のイコライズ方法を考える。 第３６図は、本発明の第１１の実施例を示す回路図であ
って、第３５図の２ビツト分についての詳細な回路図で
ある。 この実施例では各線間を接続するトランジスタＱ１６．
Ｑ１７．Ｑ２００．Ｑ１６’ 、Ｑ１７’Ｑ２００’及
びＱ１２．Ｑ１４．Ｑ２０１゜Ｑ１２’ 、Ｑ１４’
、Ｑ２０１’が設けられ、これらを適宜動作させること
により各線間をイコライズすることが可能である。 第３６図に示した半導体メモリにおいて、例えば、第１
のビット線ＩＢＬと第２のビット線２ＢＬと第１のダミ
ービット線ＤＢＬＩと第２のダミービット線ＤＢＬ２と
が、イコライズされた場合について考える。このとき接
続される経路を簡略図で示すと、第３７図（１）のよう
になる。 第３７図（１）の場合について、以下に説明する。 まず、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとか、共に“０°データを記憶
している場合について、考える。 これらのメモリセルは、オフしているため、第１のビッ
ト線ＩＢＬ、第２のビット線２ＢＬ、第１のダミービッ
ト線ＤＢＬＩ、第２のダミービット線ＤＢＬ２の内、オ
ン状態のメモリセルが接続されているのは、第２のダミ
ービット線だけである。このため、第１のビット線ＩＢ
Ｌ及び第２のビット線２ＢＬ及び第１のダミービット線
ＤＢＬ１から、第２のダミービット線へ流れる電流経路
が形成される。第１のビット線ＩＢＬと第２のダミービ
ット線ＤＢＬ２の関係と、第２のビット線２ＢＬと第２
のダミービット線ＤＥＬ２の関係と、第１のダミービッ
ト線ＤＢＬＩと第２のダミービット線ＤＢＬ２の関係は
、おのおの電気的に等しい状態になっている。 この状態をわかりやすくするために第３７図（１）を変
形すると、第３７図（１−０）のようになる。第１のビ
ット線ＩＢＬから第２のダミービット線ＤＢＬ２に流れ
る電流と、第２のビット線２ＢＬから第２のダミービッ
ト線ＤＢＬ２に流れる電流と、第１のダミービット線Ｄ
ＢＬ１から第２のダミービット線に流れる電流とはそれ
ぞれ等しい。したがって、第１のビット線ＩＢＬ、第２
のビット線２ＢＬ及び、第１のダミービット線ＤＢＬＩ
から流れ出す電流は等しい値を持つので、第１のビット
線ＩＢＬの電位と第２のビット線２ＢＬの電位と、第１
のダミービット線ＤＢＬＩの電位とは、等しい。すなわ
ち、第１のビット線１ＢＬと第２のビット線２ＢＬに接
続されている選択されたメモリセルとか、共に゛０°デ
ータを記憶する場合に、第１のダミービット線ＤＢＬＬ
の電位より、第１のビット線ＩＢＬの電位と第２のビッ
ト線２ＢＬの電位の方が、低くなることがムいので、デ
ータの検知は遅くならない。 また、第３７図（１−０）より明らかなように第１のビ
ット線ＩＢＬと第２のビット線２ＢＬと第１のダミービ
ット線ＤＢＬＩの電位は等しいため第３７図（１−０）
図のＡ、Ｂ、Ｃの経路に沿って流れる電流はない。経路
Ａ、Ｂ、Ｃに沿って流れる電流はないため、経路Ａ、Ｂ
、Ｃのどの１つの以上の経路を取り除いても、第１のビ
ット線ＩＢＬと、第２のビット線２ＢＬと第１のダミー
ビット線ＤＢＬＩの電気的状態は、経路Ａ、Ｂ。 Ｃを接続した時と変わらない。すなわち、選択された２
つのメモリセルに記憶されたデータが、ともに“０”の
場合は、経路Ａ、Ｂ、Ｃかあっても、なくても同じ電気
的状態となる。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとが、共に“１”データを記憶
している場合について、考える。これらのメモリセルは
、オンしているため、第１のダミービット線ＤＢＬＩか
ら、第１のビット線ＩＢＬ及び第２のビット線２ＢＬ及
び第２のダミービット線ＤＥＬ２へ流れる電流経路が形
成される。第１のビット線ＩＢＬと第１のダミービット
線ＤＢＬＩの関係と、第２のビット線２ＢＬと第１のダ
ミービット線ＤＢＬＩの関係と、第２のダミービット線
ＤＢＬ２と第１のダミービット線ＤＢＬ１の関係は、お
のおの電気的に等しい状態になっている。この状態をわ
かりやすくするために第３７図（１）を変形すると、第
３７図（１−１）のようになる。このため、第１のダミ
ービット線ＤＢＬＩから第１のビット線ＩＢＬに流れる
電流と、第１のダミービット線ＤＢＬＩから第２のビッ
ト線ＩＢＬに流れる電流と、第１のダミービット線ＤＢ
ＬＩから第２のダミービット線ＤＥＬ２に流れる電流と
は、等しい。第１のビット線ＩＢＬに流れ込む電流と、
第２のビット線２ＢＬに流れ込む電流と、第２のダミー
ビット線ＤＢＬ２に流れ込む電流とは等しい値を持つの
で、第１のビット線ＩＢＬの電位と第２のビット線２Ｂ
Ｌの電位と、第１のダミービット線ＤＢＬＩの電位とは
等しい。すなわち、第１のビット線１ＢＬと第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルとが
、共に“１”データを記憶する場合に、第２のダミービ
ット線ＤＥＬ２の電位よりも、第１のビット線ＩＢＬの
電位と第２のビット線２ＢＬの電位の方が、高くなるこ
とかないので、データの検知は遅くならない。また、第
３７図（１−１）より明らかなように、第１のビット線
ＩＢＬと第２のビット線２ＢＬと第２のダミービット線
ＤＥＬ２の電位は等しいため、第３７図（１−１）図の
ＤＳＥＳＦの経路に沿って流れる電流はない。経路り、
Ｅ、Ｆに沿って流れる電流はないため、経路り、Ｅ、Ｆ
のどの１つの以上の経路を取り除いても、第１のビット
線ＩＢＬと、第２のビット線２ＢＬと第１のダミービッ
ト線ＤＢＬＩの電気的状態は、経路り、 ＥＦを接続
した時と変わらない。すなわち、選択された２つのメモ
リセルに記憶されたデータが、ともに“１”の場合は、
経路り、Ｅ、Ｆがあっても、なくても同じ電気的状態と
なる。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルが“１”データを記憶しており、第２のビ
ット線２ＢＬに接続されている選択されたメモリセルか
“○゛データ記憶している場合について考える。この場
合、オンするメモリセルが接続されているのは、第１の
ビット線ＩＢＬと、第２のダミービット線ＤＥＬ２であ
る。 このため、第２のビット線２ＢＬから第１のビット線Ｉ
ＢＬと第２のダミービット線へ流れる電流経路と、第１
のダミービット線ＤＢＬＩから第１のビット線ＩＢＬと
第２のダミービットｖＡＤＢＬ２へ流れる電流経路が形
成される。第２のビット線２ＢＬと第１のビット線ＩＢ
Ｌ及び第２のダミービット線ＤＢＬ２の関係と、第１の
ダミービット線ＤＢＬＬと第１のビット線ＩＢＬ及び第
２のダミービット線ＤＢＬ２の関係とは、おのおの電気
的に等しい状態になっている。この結果、第２のビット
線２ＢＬから第１のビット線ＩＢＬと第２のダミービッ
ト線ＤＢＬ２に流れる電流と、第１のダミービット線Ｄ
ＢＬＩから第１のビット線ＩＢＬと第２のダミービット
線ＤＥＬ２に成れる電流とは、等しい。第１のビット線
ＩＢＬに流れ込む電流と、第２のダミービット線ＤＢＬ
２に流れ込む電流とは等しい値を持つので、第１のビッ
ト線ＩＢＬの電位と第２のダミービット線ＤＢＬ２の電
位とは等しい。すなわち、接続されている選択されたメ
モリセルか“１”データを記憶している第１のビット線
ＩＢＬの電位は、第２のダミービット線ＤＥＬ２の電位
よりも高くなることがないので、データの検知は遅くな
らない。また、第２のビット線２ＢＬから流れ出す電流
と、第１のダミービット線ＤＢＬ １から流れ出す電流
とは等しい値を持つので、第２のビット線２ＢＬの電位
と第１のダミービット線の電位ＤＢＬＩとは等しい。す
なわち、接続されている選択されたメモリセルが“０１
データを記憶している第２のビット線２ＢＬの電位は、
第１のダミービット線ＤＢＬＩの電位よりも低くなるこ
とがないのて、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０１データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合も同様で、共にデータの検知
は遅くならない。 以上のように、第３７図（１）のようなイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータが“０゛であっても、“１゛であってもデータの検
知は遅くならない。 第３７図（２）に示すようにイコライズした場合につい
て、以下に説明する。 まず、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルが、共に“０”データを記憶し
ている場合について考える。 これは第３７図（１−０）からＣの経路を省略した形と
なっており、第１のビット線ＩＢＬと、第２のビット線
２ＢＬと第１のダミービット線ＤＢＬＩの電位は等しい
。第１のダミービット線ＤＢＬＩの電位より、第１のビ
ット線ＩＢＬの電位と第２のビット線２ＢＬの電位の方
が、低くなることがないので、データの検知は遅くなら
ない。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとか、共に“１“データを記憶
している場合について考える。これは第３７図（１−１
）からＦの経路を省略した形となっており、第１のビッ
ト線ＩＢＬと、第２のビット線２ＢＬと第２のダミービ
ット線ＤＥＬ２の電位は等しい。第２のダミービット線
ＤＢＬ２の電位より、第１のビット線ＩＢＬの電位と第
２のビット線２ＢＬの電位の方が高くなることがないの
で、データの検知は遅くならない。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルが“１“データを記憶しており、第２のビ
ット線２ＢＬに接続されている選択されたメモリセルか
“０”データを記憶している場合について考える。この
場合、第１のビット線ＩＢＬに第１のダミービット線Ｄ
ＢＬＩから電流が流れる。第２のダミービット線ＤＢＬ
２に、第１のダミービット線ＤＢＬＩと第２のビット線
２ＢＬとから電流か流れる。この結果、接続されている
選択されたメモリセルか“１”データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位よりも低くなる。 前述したように、“１″データを読む場合には、ビット
線の電位が第２のダミービット線よりも低い方が、リー
ドマージンが上がる。また、第２のビット線２ＢＬから
、第２のダミービット線ＤＢＬ２に電流が流れる。第１
のビット線ＩＢＬから、第２のダミービット線ＤＢＬ２
と第１のビット線ＩＢＬとに電流が流れる。この結果、
接続されている選択されたメモリセルか“０″データを
記憶している第２のビット線２ＢＬの電位は、第１のダ
ミービット線ＤＢＬＩの電位よりも高くなる。前述した
ように、“０°データを読む場合には、ビット線の電位
が第１のダミービット線よりも高い方か、リードマージ
ンが上がる。第１のビット線ＩＢＬに接続されている選
択されたメモリセルが“０”データを記憶しており、第
２のビット線２ＢＬに接続されている選択されたメモリ
セルが“１”データを記憶している場合も同様で、共に
リードマージンが上がる。 以上のように第３７図（２）のようなイコライズ方性を
採用することによりメモリセルに記憶されているデータ
が“Ｏ“てあっても“１”であってもデータの検知は遅
くならない。 第３７図（３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場合を考える。これは第３７図（１−０）から、Ａの
経路を省略した形となっており、第１のビット線ＩＢＬ
と、第２のビット線２ＢＬと第２のダミービット線ＤＢ
Ｌ２の電位は等しい。第１のダミービット線ＤＢＬＩの
電位より、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位の方が低くなることがないので、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１”データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第２のダミービ・ソト線ＤＢＬ２に第１のダミービ
ット線ＤＢＬＩから電流が流れる。第１のビット線ＩＢ
Ｌには第１のダミービット線ＤＢＬＩから直接電流は流
れない。この結果、第２のビット線２ＢＬの電位は、第
２のダミービット線ＤＢＬ２の電位と等しく、第１のビ
ット線ＩＢＬの電位は、第２のダミービット線ＤＥＬ２
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンが上がる。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０“
データを記憶している場合につい−Ｃ考える。この場合
、第１のビ・ソト線ＩＢＬに、第２のダミービット線Ｄ
ＢＬＩから電流が流れる。第２のダミービット線２ＢＬ
に、第１のダミービット線ＤＢＬＩと第２のビット線２
ＢＬとから電流か流れる。この結果、接続されている選
択されたメモリセルか“１”データを記憶している第１
のビット線ＩＢＬの電位は、第２のダミービット線ＤＢ
Ｌ２の電位よりも低くなる。 したかって、前述した理由でリードマージンが上がる。 また、第２のビット線２ＢＬから、第２のダミービット
線ＤＢＬ２と第１のビット線ＩＢＬとに電流が流れる。 第１のダミービット線ＤＢＬ１から、第２のダミービッ
ト線ＤＢＬ２に電流が流れる。この結果、接続されてい
る選択されたメモリセルが“０”データを記憶している
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。この場合には前述した
理由からリードマージンの無い方向に働く。 第］のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０°データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビ、ソト線ＩＢＬから、第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流か流れる。第１の
ダミービット線ＤＢＬＩから、第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流が流れる。 この結果、接続されている選択されたメモリセルが“０
”データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ１の電位とは等しく、前
述の理由で、データの検知は遅くならない。また、第２
のビット線２ＢＬには、第１のビット線ＩＢＬと第１の
ダミービット線ＤＢＬ １から電流が流れる。第２のダ
ミービット線ＤＢＬ２に、第１のビット線ＩＢＬと第１
のダミービット線ＤＢＬＩから電流が流れる。この結果
、接続されている選択されたメモリセルが“１“データ
を記憶している第２のビット線２ＢＬの電位は、第２の
ダミービット線ＤＢＬ２の電位とは等しく、前述の理由
でデータの検知は遅くならない。 第３７図（４）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０゜データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第１のダミービット線ＤＢＬ１から第２のダミービ
ット線り、 Ｂ Ｌ ２に電流が流れるが、第１のビッ
ト線ＩＢＬは直接節２のダミービット線ＤＥＬ２には電
流が流れない。このため、第２のビット線２ＢＬの電位
は、第１のダミービット線ＤＢＬＩの電位と等しく、第
１のビット線］、 Ｂ Ｌの電位は、第２のダミービッ
ト線ＤＢＬ２の電位よりも高くなる。したがって前述し
た理由でリードマージンが上がる。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１“データを記憶する場
合を考える。これは第３７図（１−１）からＤの経路を
省略した形となっており、第１のビット線ＩＢＬと、第
２のビット線２ＢＬと第２のダミービット線ＤＢＬ２の
電位は等しい。第２のダミービット線ＤＢＬ２の電位よ
りも第１のビット線ＩＢＬの電位と第２のビット線２Ｂ
Ｌの電位の方が高くなることかないので、データの検知
は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＩから電流が流れる。第２のダ
ミービット線ＤＢＬ２にも、第２のビット線２ＢＬと第
１のダミービット線ＤＢＬＩから電流が流れる。このた
め、第１のビット線ＩＢＬの電位と第２のダミービット
線ＤＢＬ２の電位とは等しく、前述した理由でデータの
検知は遅くならない。また、第２のビット線２ＢＬから
第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ２
とに電流が流れ、第１のダミービット線ＤＢＬＩからも
、第１のビット線ＩＢＬと第２のダミービット線ＤＢＬ
２とに電流が流れる。この結果、接続されている選択さ
れたメモリセルが“Ｏ”データを記憶している第２のビ
ット線２ＢＬの電位は、第１のダミービット線ＤＢＬ１
の電位と等しく、前述した理由でデータの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬに電流
が流れ、第１のダミービット線ＤＢＬＩから第２のビッ
ト線２ＢＬと第２のダミービット線ＤＥＬ２とに電流か
流れる。この結果、第１のビット線ＩＢＬの電位は、第
１のダミービット線ＤＢＬ１の電位より高くなる。した
がって前述した理由でリードマージンか上がる。また、
第２のビット線２ＢＬに第１のビット線ＩＢＬと第１の
ダミービット線ＤＢＬＩから電流が流れるが、第２のダ
ミービット線ＤＥＬ２には、第１のダミービット線ＤＢ
Ｌ１から電流が流れる。この結果、第２のビット線２Ｂ
Ｌの電位は、第２のダミービット線ＤＥＬ２の電位より
高くなる。したかって、前述した理由でこの場合はリー
ドマージンの無い方向に働く。 第３７図（５）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０”データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第２のビット線２ＢＬからは、第２のダミービット線Ｄ
ＥＬ２に電流が流れるか、第１のダミービット線ＤＢＬ
Ｉからは、第２のダミービット線ＤＢＬ２に直接電流が
流れない。この結果、第１のビット線ＩＢＬの電位と、
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したがって、前述した
理由でこの場合はリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１゜データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬには、第１のダミービット線
ＤＢＬＩから＠流が流れるか、第２のダミービット線Ｄ
ＢＬ２は、第１のダミービット線ＤＢＬＩから直接電流
が流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位も高くなる。したがって、前述した理由
でこの場合はリートマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか′Ｏ“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬには第１のダミービット線ＤＢＬ
Ｉと第２のビット線２ＢＬから電えか売れるが、第２の
ダミービット線ＤＢＬ２には、第１のダミービット線Ｄ
ＢＬＩにのみ電流が流れる。この結果、接続されている
選択されたメモリセルが“１″データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＢＬ２の電位よりも、高くなる。したがって前述した理
由からリードマージンの無い方向に働く。また、第２の
ビット線２ＢＬから、第２のダミービット線ＤＢＬ２と
第１のビット線ＩＢＬに電流が流れるか、第１のダミー
ビット線ＤＢＬＩからは、第１のビット線ＩＢＬにのみ
電流が流れる。この結果、接続されている選択されたメ
モリセルが“０″データを記憶している第２のビット線
２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位
よりも、低くなる。 したがって前述した理由でこの場合はリードマージンの
無い方向に働く。 第１のビット線１． Ｂ Ｌに接続されている選択され
たメモリセルが“Ｏ″データ記憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルが“
１“データを記憶している場合について考える。この場
合、第１のビット線ＩＢＬから、第２のビット線２ＢＬ
と第２のダミービット線ＤＢＬ２に電流が流れる。第１
のダミービット線ＤＢＬＩからは第２のビット線２ＢＬ
に電流が流れる。この結果、接続されている選択された
メモリセルが“０”データを記憶している第１のビット
線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの電
位よりも低くなる。前述した理由で、この場合はリード
マージンの無い方向に働く。また、第２のビット線２Ｂ
Ｌには、第１のビット線ＩＢＬと第１のダミービット線
ＤＢＬＩから電流が流れ、第２のダミービット線ＤＥＬ
２には、第１のビット線ＩＢＬからのみ電流が流れる。 この結果、接続されている選択されたメモリセルが“１
“データを記憶している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位よりも低くなる
。前述した理由により、この場合は、リードマージンの
無い方向に働く。 第３７図（６）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“Ｏ″データ記憶している
場合について考える。この場合、第１のビット線ＩＢＬ
と第１のダミービット線ＤＢＬＩには第２のダミービッ
ト線ＤＢＬ２こ電流が流れるが、第２のビット線２ＢＬ
から第２のダミービット線ＤＥＬ２には直接電流か流れ
ない。この結果、第１のビット線ＩＢＬの電位と、第１
のダミービット線ＤＢＬＩの電位は等しく、第２のビッ
ト線２ＢＬの電位は、第１のダミービット線ＤＢＬ １
の電位よりも高くなる。したがって、前述した理由でこ
の場合、第１のビット線ＩＢＬも第２のビット線２ＢＬ
も、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第２のダミービット線ＤＢＬ２には第１のダミービ
ット線ＤＢＬＩにから電流が流れるが、第１のビット線
ＩＢＬには第１のダミービット線ＤＢＬ １から直接電
流は流れない。この結果、第１のビット線１． Ｂ Ｌ
の電位は、第２のダミービット線ＤＢＬ２の電位よりも
低くなり、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＥＬ２の電位と等しい。したがって、前述
した理由でリードマージンが上がるため、この場合、第
１のビット線ＩＢＬも第２のビット！２ＢＬも、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬには、第２のビット線２ＢＬから
電流が流れ、第２のダミービット線ＤＥＬ２には第１の
ダミービット線ＤＢＬＩから電流が流れる。この結果、
接続されている選択されたメモリセルが”１“データを
記憶している第１のビット線ＩＢＬの電位は、第２のダ
ミービット線ＤＢＬ２の電位と等しく、データの検知は
遅くならない。また、第２のビット線２ＢＬから、第１
のビット線ＩＢＬに電流が流れ、第１のダミービット線
ＤＢＬ１から第２のダミービット線ＤＥＬ２に電流か流
れる。 この結果、接続されている選択されたメモリセルが“Ｏ
”データを記憶している第２のビット線２ＢＬの電位は
、第１のダミービットＩＤＢＬＩの電位と等しく、デー
タの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１＃
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＥＬ２に電流が流れ、第１のダミー
ビット線ＤＢＬＩからも第２のビット線２ＢＬと第２の
ダミービット線ＤＢＬ２に電流が流れる。この結果、接
続されている選択されたメモリセルが“０”データを記
憶している第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＥＬＩの電位と等しく、データの検知は遅
くならない。 また、第２のビット線２ＢＬには、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＬから電流が流れ、第
２のダミービット線ＤＥＬ２にも、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＩから電流か流れる。 このため、接続されている選択されたメモリセルが“１
”データを記憶している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位とは等しく、デ
ータの検知は遅くならない。 以上のように、第３７１ｍ（６）のようなイコライズ方
法を採用することにより、メモリセルに記憶されている
データが“０”であっても、“１″であってもデータの
検知は遅くならない。 第３７図（７）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶する場
合について考える。この場合、第３７図（１−０）から
Ｂの経路と、Ｃの経路を省略した形となっており、第１
のビット線ＩＢＬの電位と第２のビット線２ＢＬの電位
は、第１のダミービット線ＤＢＬＩの電位と等しくなり
、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“ｌ”データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のダミービット線ＤＢＬ２に、第１のダミービ
ット線ＤＢＬＩから電流が流れるが、第２のビット線２
ＢＬには第１のダミービット線ＤＢＬＩから直接電流は
流れない。この結果、第２のビット線２ＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位より低くなる。し
たがって、前述した理由でリードマージンが上がるため
、この場合、データの検知は遅くならない。しかし、第
１のビット線ＩＢＬの電位と第２のダミービット線ＤＢ
Ｌ２の電位が上がったときは、第２のダミービット線Ｄ
ＥＬ２からは第２のビット線２ＢＬに電流が流れるが、
第１のビット線ＩＢＬから第２のビット線２ＢＬに直接
電流は流れない。従って、第１のビット線ＩＢＬの電位
は、第２のダミービット線ＤＢＬ２の電位より高くなる
。このため、リードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データをＳ記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“０
“データを記憶している場合について考える。この場合
、第１のビット線ＩＢＬに、第１のダミービット線ＤＢ
ＬＩから電流か流れ、第２のダミービット線ＤＥＬ２に
は、第１のダミービット線ＤＢＬ１と第２のビット線２
ＢＬから電流か流れる。この結果、接続されている選択
されたメモリセルか“１′データヲ記憶している第１の
ビット線１． Ｂ Ｌの電位は、第２のダミービット線
ＤＢＬ２の電位より低くなる。したがって、前述した理
由でリードマージンが上がるため、データの検知は遅く
ならない。また、第２のビット線２ＢＬからは、第２の
ダミービット線ＤＢＬ２に電流が流れ、第１のダミービ
ット線ＤＢＬＩからは、第２のダミービット線ＤＥＬ２
と第１のビット線ＩＢＬに電流か流れる。この結果、接
続されている選択されたメモリセルか“Ｏ”データを記
憶している第２のビット線２ＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位より高くなる。したがって、
前述した理由でリードマージンが上がるため、この場合
、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０＃データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが１”デ
ータを記憶している場合について、考える。この場合、
第１のビット線ＩＢＬから、第２のダミービット１ｊｌ
ＤＢＬ２に電流が流れ、第１のダミービット線ＤＢＬＩ
からも第２のダミービット線Ｄ２ＢＬに電流が流れる。 この結果、接続されている選択されたメモリセルが“０
”データを記憶している第１のビット線ＩＢＬの電位は
第１のダミービット線ＤＢＬＩの電位と等しく、データ
の検知は遅くならない。また、第２のダミービット線Ｄ
ＢＬ２には、第１のビット線ＩＢＬと第１のダミービッ
ト線ＤＢＬＩから電流が流れ、第２のビット線２ＢＬに
は第１のビット線ＩＢＬと第１のダミービット線ＤＢＬ
１から直接電流は流れない。この結果、接続されている
選択されたメモリセルが“１”データを記憶している第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より低くなる。 したがって、前述した理由でリードマージンか上がるた
め、データの検知は遅くならない。 第３７図（８）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第１のダミービット線ＤＢＬＩから第２のダミービット
線ＤＢＬ２に電流が流れるが、第１のビット線］、 Ｂ
Ｌには、その電位が下がってくると第２のビット線２
ＢＬから電流が流れる。 このため、第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位よりも高くなる。また、第２
のビット線２ＢＬの電位は、第１のビット線ＩＢＬの電
位より高いため、第２のビット線２ＢＬの電位は、第１
のダミービット線ＤＢＬＬの電位よりも高くなる。した
かって、前述した理由でリードマージンが上がるため、
この場合、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか共に“１′データを記憶している
場合について考える。この場合、第１のビット線ＩＢＬ
と第２のダミービット線ＤＢＬ２に、第１のダミービッ
ト線ＤＢＬＩから電流が流れるが、第１のビット線ＩＢ
Ｌからは、その電位が上ってくると第２のビット線２Ｂ
Ｌに電流が流れる。 このため、第１のビット線ＩＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位より低くなる。 また、第２のビット線２ＢＬの電位は、第１のビット線
ＩＢＬの電位より低いため、第２のダミービット線ＤＢ
Ｌ２の電位よりも低くなる。したがって、前述した理由
でリードマージンか上がるため、この場合、データの検
知は遅くならない。 第１のビット線１．、 Ｂ Ｌに接続されている選択さ
れたメモリセルが“１”データを記憶しており、第２の
ビット線２ＢＬに接続されている選択されたメモリセル
か“０°データを記憶している場合について考える。こ
の場合、第１のビット線ＩＢＬに、第２のビット線２Ｂ
Ｌと第１のダミービット線ＤＢＬＩから電流が売れ、第
２のダミービット線ＤＢＬ２に、第１のダミービット線
ＤＢＬＩから電流か成れる。このため、接続されている
選択されたメモリセルか“１”データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より高くなる。 したがって、前述した理由によりこの場合、リードマー
ジンの無い方向に働く。また、第２のビット線２ＢＬか
ら第１のビット線ＩＢＬに電流が流れ、第１のダミービ
ット線ＤＢＬＩからは、第１のビット線ＩＢＬと第２の
ダミービット線ＤＢＬ２に電流が流れる。このため、接
続されている選択されたメモリセルが“０”データを記
憶している第２のビット線２ＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位より高くなる。したがって、
前述した理由でリードマージンが上がるため、データの
検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬと第
２のダミービット線ＤＥＬ２に電流が流れ、第１のダミ
ービット線ＤＢＬＩから、第２のダミービット線ＤＢＬ
２に電流が流れる。このため、接続されている選択され
たメモリセルが“０“データを記憶している第１のビッ
ト線〕ＢＬの電位は、第１のダミービット線ＤＢＬ１の
電位より低くなる。したかって、前述した理由でこの場
合、リートマージンの無い方向に働く。また、第２のビ
ット線２ＢＬに、第１のビット線ＩＢＬから電流が流れ
、第２のダミービット線ＤＢＬ２に、第１のビット線Ｉ
ＢＬと第１のダミービット線ＤＢＬＩから電流か流れる
。このため、接続されている選択されたメモリセルが“
ユ”データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＢＬ２の電位より低くなる
。したがって、前述した理由でリードマージンか上がる
ため、データの検知は遅くならない。 第３７図（９）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に０”データを記憶している
場合について考える。この場合、第１のダミービット線
ＤＢＬＩからは第２のダミービット線ＤＢＬ２に電流か
流れるが、第１のビット線ＩＢＬと第２のビット線２Ｂ
Ｌからは第２のダミービット線ＤＢＬ２に直接電流か流
れない。この結果、第１のビット線ＩＢＬの電位と第２
のビット線２ＢＬの電位は、第１のダミービット線ＤＢ
ＬＩの電位よりも高くなる。したがって、前述した理由
でリードマージンが上がるため、データの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１″データを記憶してい
る場合について考える。この場合、第３７図（１−１）
のＤの経路とＥの経路を省略した形となっており、第１
のビット線ＩＢＬの電位と第２のビット線２ＢＬの電位
と、第２のダミービット線ＤＢＬ２の電位と等しく、デ
ータの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＬから電流が流れ、第２のダミ
ービット線ＤＢＬ２に、第１のダミービット線ＤＢＬＩ
から電流か流れる。この結果、接続されている選択され
たメモリセルが“１°データを記憶している第１のビッ
ト線ＩＢＬの電位は、第２のダミービット線ＤＥＬ２の
電位より高くなる。 したかって、前述した理由でこの場合、リードマージン
の無い方向に働く。また、第２のビット線２ＢＬから第
１のビット線ＩＢＬに電流が流れ、第１のダミービット
線ＤＢＬ１から、第１のビット線ＩＢＬと第２のダミー
ビット線ＤＢＬ２に電流が流れる。この結果、接続され
ている選択されたメモリセルか“０″データを記憶して
いる第２のビット線２ＢＬの電位は、第１のダミービッ
ト線ＤＢＬＩの電位より高くなる。したがって、前述し
た理由でこの場合リードマージンが上がるため、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬに電
流が流れ、第１のダミービット線ＤＢＬＩからは、第２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２に電
流が流れる。この結果、接続されている選択されたメモ
リセルが“０°データを記憶している第１のビット線Ｉ
ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位よ
りも高くなる。したかって前述した理由でリードマージ
ンが上るためデータの検知は遅くならない。また、第２
のビット線２ＢＬに、第１のビット線ＩＢＬと第１のダ
ミービット線ＤＢＬＩから電えが流れ、第２のダミービ
ット線ＤＥＬ２には、第１のダミービット線ＤＢＬＩか
ら電流が流れる。この結果、接続されている選択された
メモリセルが“１“データを記憶している第２のビット
線２ＢＬの電位は第２のダミービット線ＤＥＬ２の電位
より高くなる。したかって前述した理由でこの場合リー
ドマージンの無い方向に働く。 第３７図（ｌＯ）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌから、第２のダミービット線ＤＢＬ２に電流が流れる
か、第１のダミービット線ＤＢＬＩと第２のビット線２
ＢＬから第２のダミービット線ＤＢＬ２には電流か流れ
ない。この結果、第１のビット線ＩＢＬの電位は、第１
のダミービット線ＤＢＬ１の電位よりも低くなる。した
がって、前述した理由でリードマージンの無い方向に働
く。なお、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位と等しく、データの検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１゛データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬには、第１のダミービット線
ＤＢＬＩから電流か流れるが、第２のダミービット線Ｄ
ＢＬ２には、第１のダミービット線ＤＢＬＩから直接電
流は流れない。この結果、第１のビット線ＩＢＬの電位
と第２のビット線２ＢＬの電位は、第２のダミービット
線ＤＢＬ２の電位より高くなる。したがって、前述した
理由で第１のビット線１．８Ｌ。 第２のビット線２ＢＬとも、リードマージンの無い方向
に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“Ｏ″
′′データ憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＩから電流が流れ、第２のダミ
ービット線ＤＢＬ２には、第２のビット線２ＢＬからも
第１のダミービット線ＤＢＬ １からも直接電流が流れ
ない。この結果、接続されている選択されたメモリセル
か“１″データを記憶している第１のビット線ＩＢＬの
電位は、第２のダミービット線ＤＢＬ２の電位より高く
なる。したかって、前述した理由でこの場合、リードマ
ージンの無い方向に働く。また、第２のビット線２ＢＬ
から、第１のビット線ＩＢＬに電流か流れ、第１のダミ
ービット線ＤＢＬＩからも、第１のビット線ＩＢＬに電
流が流れる。この結果、接続されている選択されたメモ
リセルか“Ｏ”データを記憶している第２のビット線２
ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位と
等しく、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１′
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬと第
２のダミ−ビット線ＤＢＬ２に電流か流れ、第１のダミ
ービット線ＤＢＬＩから、第２のビット線２ＢＬに電流
か流れる。 このため、接続されている選択されたメモリセルか“０
“データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬＩの電位よりも低くなる
。したがって、前述した理由でリードマージンの無い方
向に働く。また、第２のビット線２ＢＬに、第１のビッ
ト線ＩＢＬと第１のダミービット線ＤＢＬＩから電流が
流れ、第２のダミービット線ＤＥＬ２に、第１のビット
線ＩＢＬから電流が流れる。このため、接続されている
選択されたメモリセルが“１”データを記憶している第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＢＬ２の電位より高くなる。 したがって、前述した理由でリードマージンの無い方向
に働く。 第３７図０１〉の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０′データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＩから、第２のダミー
ビット線ＤＢＬ２に電流か流れるか、第１のダミービッ
ト線ＤＢＬＩには、その電位が下かってくると、第２の
ビット線２ＢＬから電流が流れる。この結果、第１のビ
ット線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩ
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンの無い方向に働く。なお、第２のビット線
２ＢＬの電位は、第１のダミービット線よりも高いため
、リードマージンは上がり、データの検知は遅くならな
い。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１′データを記憶してい
る場合について考える。この場合、第３７図（１−１）
からＥの経路とＦの経路を省略した形となっており、第
１のビット線ＩＢＬの電位と第２のビット線２ＢＬの電
位と第２のダミービット線ＤＢＬ２の電位は、等しく、
データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第１のダミービット線ＤＢＬ
Ｉから電流が流れ、第２のダミービット線ＤＥＬ２にも
第１のダミービット線ＤＢＬＩから電流か流れる。 この結果、接続されている選択されたメモリセルが“１
”データを記憶している第１のビット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タの検知は遅くならない。 また、第１のダミービット線ＤＢＬＩから、第１のビッ
ト線ＩＢＬと第２のダミービット線ＤＥＬ２に電流か流
れ、第２のビット線２ＢＬからは第１のビット線ＢＬＩ
にも、第２のダミービット線ＤＥＬ２にも直接電流は流
れない。このため、接続されている選択されたメモリセ
ルが″０′データを記憶している第２のビット線２ＢＬ
の電位は、第１のダミービット線ＤＢＬＩの電位より高
くなる。 したがって、前述した理由でリードマージンか上かるた
め、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０゛データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“コ−
”データを記憶している場合について、考える。この場
合、第１のビ、ソト線ＩＢＬから、第２のダミービット
線ＤＢＬ２に電流か流れ、第１のダミービット線ＤＢＬ
Ｉから、第２のダミービット線ＤＢＬ２と第２のビット
線２ＢＬに電流が流れる。この結果、接続されている選
択されたメモリセルか“Ｏ”データを記憶している第１
のビット線ＩＢＬの電位は、第１のダミービット線ＤＢ
ＬＬの電位より高くなる。したがって、前述した理由で
リードマージンが上がるため、データの検知は遅くなら
ない。第２のビット線２ＢＬに第１のダミービット線Ｄ
ＢＬＩから電流が流れ、第２のダミービット線ＤＥＬ２
に第１のビット線ＩＢＬと第１のダミービット線ＤＢＬ
Ｉから電流か流れる。この結果、接続されている選択さ
れたメモリセルか“１”データを記憶している第２のビ
ット線２ＢＬの電位は、第２のダミービット線ＤＥＬ２
の電位より低くなる。 したかって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。 第３７図（１２）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット１ｊｔ
ｌＢＬと第２のビット線２ＢＬから、第２のダミービッ
ト線ＤＢＬ２に電流が流れるが、第１のダミービット線
ＤＢＬＩから第２のダミービット線ＤＥＬ２に直接電流
は流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したがって、前述した
理由で第１のビット線ＩＢＬ、第２のビット線２ＢＬと
もリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１＃データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬに第１のダミービット線ＤＢ
ＬＩから電流が流れるが、第２のダミービット線ＤＥＬ
２には第１のダミービット線ＤＢＬＩから直接電流は流
れない。この結果、第１のビット線１．８ Ｌの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位より高くなる。したかって、前述した理
由で第１のビット線ＩＢＬ、第２のビット線２ＢＬとも
、リードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０″
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに第１のダミービット線ＤＢＬＩ
から電流か流れ、第２のダミービット線ＤＢＬ２に第２
のビット線２ＢＬから電流が流れる。この結果、接続さ
れている選択されたメモリセルか“１”データを記憶し
ている第１のビット線ＩＢＬの電位は、第２のダミービ
ット線ＤＢＬ２の電位と等しく、データの検知は遅くな
らない。また、第１のダミービット線ＤＢＬＩから第１
のビット線ＩＢＬに電流が流れ、第２のビット線２ＢＬ
から第２のダミービット線ＤＥＬ２に電流が流れる。こ
の結果、接続されている選択されたメモリセルが“０”
データを記憶している第２のビット線２ＢＬの電位は、
第１のダミービット線ＤＢＬＩの電位と等しく、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１′
データを記憶している場合について、考える。この場合
、第１のビット線ＩＢＬから第２のダミービット線ＤＢ
Ｌ２に電流か流れ、第１のダミービット線ＤＢＬＩから
第２のビット線２ＢＬに電流が流れる。この結果、接続
されている選択されたメモリセルか“Ｏ″データ記憶し
ている第１のビット線］、 Ｂ Ｌの電位は、第１のダ
ミービット線ＤＢＬＩの電位と等しく、データの検知は
遅くならない。第２のビット線２ＢＬに、第１のダミー
ビット線ＤＢＬ］から電流が流れ、第２のダミービット
線ＤＢＬ２に、第１のビット線ＩＢＬから電流が流れる
。この結果、接続されている選択されたメモリセルが″
１″データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＥＬ２の電位と等しく、デ
ータの検知は遅くならない。 第３７図（１３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に０”データを記憶している
場合について考える。この場合、第３７図（１−０）の
Ａの経路とＢの経路を省略した形となっており、第１の
ビット線ＩＢＬの電位と第２のビット線２ＢＬの電位と
第１のダミービット１ＤＢＬ１の電位は等しく、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第２のダミービット
線ＤＢＬ２には第１のダミービット線ＤＢＬＩから電流
が流れるが、第１のビット線ＩＢＬと第２のビット線２
ＢＬには第１のダミービット線ＤＢＬＩから直接電流は
流れない。この結果、第１のビット線ＩＢＬの電位と第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より低くなる。したがって、前述した理由
でリードマージンが上がるため、データの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに第２のビット線２ＢＬから電流
が流れ、第２のダミービット線ＤＢＬ２には第２のビッ
ト線２ＢＬと第１のダミービット線ＤＢＬＩから電流が
流れる。 この結果、接続されている選択されたメモリセルが“１
°データを記憶している第１のビット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位よりも低くなる
。したがって、前述した理由でリードマージンが上がる
ため、データの検知は遅くならない。また、第２のビッ
ト線２ＢＬから第１のビット線ＩＢＬと第２のダミービ
ット線ＤＢＬ２に電流が流れ、第１のダミービット線Ｄ
ＢＬ１から第２のダミービット線ＤＥＬ２に電流が流れ
る。この結果、接続されている選択されたメモリセルが
″０１データを記憶している第２のビット線２ＢＬの電
位は、第１のダミービット線ＤＢＬＩの電位よりも低く
なる。 したかって、前述した理由でこの場合、リードマージン
の無い方向に働く。 第１のビット線ＩＢＬに接続されている選択され戸二メ
モリ七ノしか“０”データを記憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルか“
１“データを記憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流が流れ、第１のダ
ミービット線ＤＢＬＩから第２のダミービット線ＤＢＬ
２に電流か流れる。このため、接続されている選択され
たメモリセルか“０“データを記憶している第１のピン
ト線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの
電位よりも低くなる。したかって、前述した理由でリー
ドマージンの無い方向に働く。 また、第２のビット線２ＢＬには＠］のビット線１．
Ｂ Ｌから電流か流れ、第２のダミービット線ＤＥＬ２
に第１のビット線〕ＢＬと第１のダミービット線ＤＢＬ
〕から電流が流れる。このため、接続されている選択さ
れたメモリセルか“１”データを記憶している第１のビ
ット線１． Ｂ Ｌの電位は、第２のダミービット線Ｄ
ＢＬ２の電位よりも低くなる。したかって、前述した理
由てリートマージンが上がるため、データの検知は遅く
ならない。 第３７図（１４）の場合について、以下に説明する。 第１のビット線〕ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場急について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が滝れ、第１のダミービット線ＤＢＬ１か
ら第２ダミービット線ＤＢＬ２に直接電流か流れない。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電
位より低くなる。したかって、前述した理由でリードマ
ージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１゛データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌには第１のダミービット線ＤＢＬＩから電流か流れる
が、第１のビット線ＩＢＬと第２のダミービット線ＤＢ
Ｌ２には第１のダミービット線ＤＢＬ １から直接電流
は流れない。この結果、第１のビット線ＩＢＬの電醒は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タの検知は遅くならない。しかし、第２のビット線２Ｂ
Ｌの電位は、第２のダミービット線ＤＢＬ２の電位より
畠くなる。したかって、前述した理由でリードマージン
の無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線１） Ｂ Ｌには第２のビット線２ＢＬ
から電流が流れ、第２のダミービット線ＤＢＬ２にも第
２のビット線２ＢＬから電流かえれる。二〇結果、接続
されている選択されたメモリセルか“１″データを記憶
している第１のビット線ＩＢＬの電位は、第２のダミー
ビット線ＤＢＬ２の電位は、等しく、データの検知は遅
くならない。また、第２のビット線２ＢＬから第１のビ
ット線ＩＢＬと第２のダミービット線ＤＢＬ２に電流か
流れ、第１のダミービット線ＤＢＬＩからは、第１のビ
ット線１． Ｂ Ｌにも第２のダミービット線ＤＢＬ２
にも直接電流か流れない。この結果、接続されている選
択されたメモリセルか“０”データを５己ｔａシている
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したかって、前述した
理由でリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＢＬ２に電流か流れ、第１のダミー
ビット線ＤＢＬＩから第２のビット線２ＢＬに電流か流
れる。 二の結果、接続されている選択されたメモリセルが“０
″データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位よりも低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線２ＢＬには、第１の
ビット線Ｉ Ｂ Ｉ−と第１のダミービット１ｉｌＤＢ
Ｌ１から電流か流れ、第２のダミービット線ＤＢＬ２に
は第１のビット線ＩＢＬから電流か流れる。この結果、
接続されている選択されｔこメモリセルか“１“データ
を５己憶している第１のビット線ＩＢＬの電位は、第２
のダミービット線ＤＢＬ２の電（立よりも、高くなる。 したがって、前述した理由でリートマージンの無い方向
に働く。 第３７図（１５）の場急について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、ノ（に“０“データを記憶して
いる場合について考える。この場合、第１のビット線］
、 Ｂ Ｌと第２のピント線２ＢＬから第２のダミービ
ット線ＤＢＬ２に直接電流か流れｆよいか、第１のダミ
ービット線ＤＢＬ１からは、第２のダミービット線ＤＢ
Ｌ２に゛電流か流れる。この結果、第１のビット線１Ｂ
Ｌの電峙と第２のビット線２ＢＬの電位は、第１のグミ
ビット１ｌＤＢｔｙｉの電１立より、高くなる。したか
って、前述した理由てリートマージンか上かるため、デ
ータ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のピント線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬと第２のダミービット線ＤＥ
Ｌ２に、第１のダミービット線ＤＢＬＩから電流か流れ
る。この結果、第３７図（１−１）から、Ｄ、 Ｅ、
Ｆの経路を省略した形となっており、第１のビット線〕
ＢＬの電位と第２のビット線２ＢＬの電（立と、第２の
ダミービット線ＤＢＬ２の電位と等しく、データ検知は
遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ２
に第１のダミービット線ＤＢＬＩから電流が流れる。こ
のため、接続されている選択されたメモリセルか“１”
データを記憶している第１のビット線ＩＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位と等しく、データ
検知は遅くならない。また、第１のダミービット線ＤＢ
ＬＩから第１のビット線ＩＢＬと第２のダミービット線
ＤＢＬ２に電流が流れるか、第２のビット線２ＢＬから
は第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ
２に直接電流か流れない。この結果、接続されている選
択されたメモリセルか“０”データを記憶している第２
のビット線２ＢＬの電位は、第１のダミービット線ＤＢ
ＬＩの電位より高くなる。したかって、前述した理由で
リードマージンか上がるため、データ検知は遅くならな
い。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを２己憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“１
″データを記憶している場合について考える。この場合
、第１のダミービット線ＤＢＬＩから第２のビット線２
ＢＬと第２のダミービット線ＤＢＬ２に電流か流れるが
、第１のビット線ＩＢＬからは、第２のビット線２ＢＬ
にも第２のダミービット線ＤＢＬ２にも直接電流は流れ
ない。この結果、接続されている選択されたメモリセル
が“０″′データを記憶している第１のビット線ＩＢＬ
の電位は、第１のダミービット線ＤＢＬＩの電位より高
くなる。したがって、前述した理由て、リードマージン
が上がるため、データ検知は遅くならない。また、禎２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２に、
第１のダミービット線ＤＢＬＩから電流か流れる。この
結果、接続されている選択されたメモリセルか“１″デ
ータを記憶している第２のビット線２ＢＬの電位は、第
２のダミービット線ＤＢＬ２の′電位と等しく、データ
検知は遅くならない。 以上のように、第３７Ｖ（１５）の様なイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータか“０“であっても、“］”てあってもデータの検
知は遅くならない。 第３７図〈１６〉の場合について、以下に説明する。 第］のビット線１．ＢＬに接続されている選択されたメ
モリセルと、第２のビット線２ＢＬに接続されている選
択されたメモリセルとが、共に“０”データを記憶して
いる場合について考える。この場き、第３７図（１−０
）からＡ、Ｂ、Ｃの経路を省略した形とな−）でおり、
第１のビット線ＩＢＬの電位と第２のピント線２ＢＬの
電位は、第１のダミービット線ＤＢＬＩの電位と等しく
、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、兵に“１”データを記憶してい
る場合について考える。二の場合、第２のダミービット
線ＤＥＬ２には第１のダミービット線ＤＢＬ１から電流
か流れるか、第１のビット線〕ＢＬと第２のビット線２
ＢＬには第１のダミービット線から直接電流は流れない
。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第２のダミービット線ＤＢＬ２の電
位より低くなる。したかって、前述した理由でリードマ
ージンが上かるため、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“Ｏ”
データを記憶している場合について考える。この場合、
第２のダミービット線ＤＢＬ２には第２のビット線”Ｂ
Ｌと第１のダミービット線ＤＢＬＩから電流が流れるが
、第１のビット線ＩＢＬには、第２のビット線２ＢＬか
らも第１のダミービット線ＤＢＬＩからも直接電流は流
れない。この結果、接続されている選択されたメモリセ
ルか“１”データを記憶している第１のビット線ＩＢＬ
の電位は、第２のダミービット線ＤＥＬ２の電位より低
くなる。したかつて、前述した理由てリードマージンが
上がるため、データ検知は遅くならない。また、第２の
ビット線２ＢＬと第１のダミービット線ＤＢＬＩから第
２のダミービット４１ＤＢＬ２に電流が流れる。この結
果、接続されている選択されたメモリセルか“０”デー
タを記憶している第２のビット線２ＢＬの電位は、第１
のダミービット線ＤＢＬＩの電位と等しく、データ検知
は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“０”データをＣ記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“１
”データを記憶している場合について、考える。この場
合、第１のビット線ＩＢＬと第１のダミービット線ＤＢ
ＬＩから、第２のダミービット線ＤＢＬ２に電流が流れ
る。この結果、接続されている選択されたメモリセルか
“０“データを記憶している第１のビット線ＩＢＬの電
位は、第１のダミービット線ＤＢＬ１の電位と等しく、
データ検知は遅くならない。また、第２のダミービット
線ＤＢＬ２には第１のビット線ＩＢＬと第１のダミービ
ット線ＤＢＬ１から電流か流れるが、第２のビット線２
ＢＬには、第１のビット線ＩＢＬからも第］のダミービ
ット線ＤＢＬＩからも直接電流は滝れない。二の結果、
接続されている選択されたメモリセルか“１”データを
記憶している第２のビット線２ＢＬの電位は、第２のダ
ミービット線ＤＢＬ２の電位より低くなる。したかって
、前述した理由でリードマージンか上がるため、データ
検知は遅くならない。 以上のように、第３７図（１６）の様なイコライス方法
を採用することにより、メモリセルに記憶されているデ
ータか“０“てあっても、“１″であってもデータの検
知は遅くならない。 第３７図（Ｉ７）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第１のダミービットＩＤＢＬＩから第２のダミービ
ット線ＤＢＬ２に電流が滝れるが、第１のダミービット
線ＤＢＬ１には、その電位か下がってくると、第２のビ
ット線２ＢＬから電流が流れる。この結果、第１のビッ
ト線ＩＢＬの電位は、第１のダミーピント線ＤＢＬＩの
電位より、低くなる。したがって、前述した理由でリー
ドマージンの無い方向に働く。 第２のビット線２ＢＬの電位は第１のダミービット線Ｄ
ＢＬ １の電位よりも高いため、データ検知は遅くなら
ない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“〕”データを記憶してい
る場合について考える。二の場合、第２のビット線２Ｂ
Ｌと第２のダミービット線ＤＢＬ２に、第１のダミービ
ット線ＤＢＬ１から電流か成れるか、第２のダミービッ
ト線ＤＢＬ２はその電位か上かってくると、第２のビッ
ト線２ＢＬに電流か流れる。この結果、第２のビット線
２ＢＬの電醍は、第２のダミービット線ＤＢＬ２の電位
よりも高くなる。したかって、前述した理由でリードマ
ージンの無い方向に動く。 第１のビット線ＩＢＬの電位は第２のダミーヒツト線Ｄ
ＢＬ２の電位よりも低いため、データ検知は遅くならな
い。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“］”デ・−夕を記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“０
”データを記憶している場合について、考える。この場
合、第２のビット線２ＢＬＳ第１のダミービット線ＤＢ
Ｌ１）第２のダミービット線ＤＢＬ２）第１のビット線
１ＢＬの順に電流が流れる電流経路が形成される。この
結果、接続されている選択されたメモリセルか“１”デ
ータを：２岱している第１のヒ゛ット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位より低くなる。 したが−）て、前述した理由でリートマージンが上かる
ため、データ検知は遅くならない。また、第２のビット
線２ＢＬは第１のダミービット線ＤＢＬＩに接続されて
いる選択されｔニメモリセルか“○”データをＳ記憶し
ている第２のビット線２ＢＬの電位は、第１のダミービ
ット線ＤＢＬ １の電位よりも、高くなる。したかって
、前述した理由てリードマージンか上かるため、データ
検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか”０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されｔニメモリセルか“１
”データを：記憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が流れ、第１のダミービット線ＤＢＬＬか
ら第２のダミービット線ＤＢＬ２と第２のビット線２Ｂ
Ｌに電流か流れる。この結果、接続されている選択され
たメモリセルか“○”データを記憶している第１のビッ
ト線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの
電位より高くなる。したかって、前述した理由てリード
マージンか上かるため、データ検知は遅くならない。ま
た、第２のビット線２ＢＬに第１のダミービット線ＤＢ
Ｌ １から電流が流れ、第２のダミービット線ＤＢＬ２
こ、第１のビット線ＩＢＬと第１のダミービット線ＤＢ
Ｌ １から電流か流れる。この結果、接続されている選
択されたメモリセルか“１゛データを記憶している第２
のビット線２ＢＬの電位は、第２のダミービット線ＤＢ
Ｌ２の電位より低くなる。 したがって、前述した理由でリードマージンか上がるた
め、この場合、データ検知は遅くならない。 第３７図（１８）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬから、第２のダミービット線
ＤＥＬ２に電流か流れるか、第１のダミーピント線から
第２のダミービット線ＤＢＬ２には直接電流か流れない
。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第１のダミービット線ＤＢＬ １の
電位より低くなる。したかつて、前赴した理由でリード
マージンか無い方向に働く。 第１のビット線１ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“］”データを：己ｔａ
Ｌでいる場合１こついて４える。二の場合、オフ状態の
メモリセルか接続されているのは、第１のダミービット
！ｊｌＤＢＬまたけであるので、第１のダミービット線
ＤＢＬＩ、第２のビット線２ＢＬ、第２のダミービット
線ＤＢＬ２）第１のビット線ＩＢＬの順に電流か流れる
。このため、第２のビット線２ＢＬの電位は、第二のダ
ミービット線ＤＢＬ２の電位よりも高くなる。したかっ
て、前述した理由でリートマージンの無い方向に働く。 第１のビット線ＩＢＬの電位は第２のダミービット線Ｄ
ＥＬ２の電位よりも低いため、データ検知は遅くならな
い。 第１のビット線ｌＢＬに接続されている選択されたメモ
リセルか“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合二ついて考える。この場合、
第１のダミービット線ＤＢＬ１）第２のビット線２ＢＬ
、第２のダミービット線ＤＢＬ２）第１のビット線］Ｂ
Ｌの順に電流か流れる電流経路か形成される。このため
、接続されている選択されたメモリセルか“１′データ
を；己ｔ＝、 している朶１のビット線ＩＢＬの電１立
は、第２のダミービット線ＤＢＬ２の電位より低くなる
。したかって、前述した理由でリートマージンか上かる
ため、データ検知は遅くならない。 また、接続されている選択されたメモリセルか“０°デ
ータを記憶している第２のビット線２ＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位よりも、低くなる。 したかって、前赴した理由でリードマージンか上かるた
め、リートマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“０′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されｔニメモリセルか“１
”データを５己憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が流れ、第１のダミービット線ＤＢＬ］か
ら第２のビット線２ＢＬに電流か流れる。この結果、接
続されている選択されたメモリセルが“０１データを記
憶している第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位と等しく、データ検知は遅く
ならない。また、第２のビット線２ＢＬに第１のダミー
ビット線ＤＢＬＩから電流か流れ、第２のダミービット
線ＤＢＬ２に、第１のビット線ＩＢＬから電流か流れる
。この結果、接続されている選択されたメモリセルか“
１”データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＢＬ２の電ｆ立と等しく、
データ検知は遅くならない。 第３７図（１９）の場合について、以下に説明する。 第１のビット線〕ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０゛データを記憶してい
る場合について考える。この場合、オン状態のメモリセ
ルか接続されているのは、第２のダミービット線ＤＢＬ
またけであるので、第２のビット線２ＢＬ、第１のダミ
ービット線Ｄ Ｂ Ｌ １）第１のビット線１ＢＬ、第
２のダミービット線ＤＢＬ２の順に電流か流れる。この
結果、第１のビット線ＩＢＬの電位は、第１のダミービ
ット線ＤＢＬ １の電位より低くなる。したかって、前
述した理由でリートマージンか上かるため、リードマー
ジンの無い方向に働く。第２のビット線２ＢＬの電位は
第１のダミービット線よりも商いので、データ検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、」（に“１′データを記憶して
いる場合について考える。この場合、第１のビット線Ｉ
ＢＬと第２のビット線２ＢＬに、第１のダミービット線
ＤＢＬＩから電流か流れるが、第２のダミーピント線Ｄ
ＢＬ２には第１のダミービット線ＤＢＬＩから直接電流
は流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位よりも高くなる。したかって、前述した
理由でリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“Ｏ”
データを記憶している場合について、考える。この場合
、第２のビット線２ＢＬ、第１のダミービット線ＤＢＬ
Ｉ、第１のビット線ＩＢＬ、第２のダミービット線ＤＢ
Ｌ２の順に電流か流れる電流経路か形成される。この結
果、接続されている選択されたメモリセルか“〕°デー
タを記憶している第１のビット線ＩＢＬの電位は、第２
のダミービット線ＤＢＬ２の電位より高くなる。したが
って、前述した理由でリードマージンの無いｈ゛向に働
く。また、接続されている選択されたメモリセルか“０
゛データを記憶している第２のビット線２ＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位よりも高くな
る。したかって、前述した理由てリートマージンか上か
るため、データ検知は遅くならムい。 第１のビット線１．ＢＬに接続されている選択されたメ
モリセルが“０“データを２岱しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“〕
”データを記ｔａ、している場合について老゛える。こ
の場合、第１のピント翔ＩＢＬから第２のダミービット
線ＤＢＬ２に電流か流れ、第１のダミーピント線ＤＢＬ
Ｉから第２のビット線２ＢＬに電流か流れる。この結果
、接続されている選択されたメモリセルか“０“データ
を記憶している第１のビット線］、 Ｂ Ｌの電位は、
第１のダミービット線ＤＢＬ ］の電位と等しく、デー
タ検知は遅くｔよらない。また、第２のビット線２ＢＬ
に第１のダミービット線ＤＢＬＩから′電流が流れ、第
２のダミービット線ＤＢＬ２に、第１のビット線ＩＢＬ
から電流か流れる。二の結果、接続されている選択され
たメモリセルか“１″データを記憶している第２のビッ
ト線２ＢＬの電位は、第２のダミービット線ＤＢＬ２の
電位と等しく、データ検知は遅くならない。 第３７図（２０）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“〔）“データを記憶して
いる場合について考える。二の場合、オン状態のメモリ
セルが接続されているのは、第２のダミービット線ＤＢ
Ｌまたけであるので、第１のビット線ＩＢＬ、第２のビ
ット線２ＢＬ、第１のダミービット線ＤＢＬＩ、第２の
ダミービット線ＤＢＬ２の順に電流か流れる。このため
、第１のビットｉｌ ＢＬの電位と第２のビット線２Ｂ
Ｌの電位は、第１のダミービット線ＤＢＬ］の電位より
高くなる。したかって、前述した理由てリードマージン
が上かるため、データ検知は遅くならない。 第１のビット線ＩＢＩＬに接続されている選択されたメ
モリセルと、第２のビット線２ＢＬに接続されている選
択されたメモリセルとが、共に“１“データを記憶して
いる場合について考える。この場合、第２のビット線２
ＢＬと第２のダミービット線ＤＢＬ２に、第１のダミー
ビット線ＤＢＬＩから電流か流れるか、第２のビット線
２ＢＬからは、その電位か上かってくると、第１のピン
ト線ｌＢＬに電流が流れる。 この結果、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位よりも低くなる。 また、第１のビット線］、 Ｂ Ｌに、第２のビット線
２ＢＬを介して、第１のダミービット線ＤＢＬ］から電
流か流れるため、第１のビット線１ＢＬの電位は、第２
のダミービット線ＤＢＬ２の電位より低い。 したがって、前述した理由で両ビット線ともブタ検知は
遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを２忰しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記ｔＱ、 している場合について考える。この
場合、第１のビット線］、 Ｂ Ｌに第２のビット線２
ＢＬから電広か流れ、第２のダミービット線ＤＢＬ２に
、第１のダミーピント線ＤＢＬＩから電流か流れる。二
〇結果、接続されている選択されたメモリセルか”１”
データを記憶している第１のビット線１．ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タ検知は遅くならない。また、第２のビット線２ＢＬか
ら第１のビ・ノド線１ＢＬに電流か流れ、第１のダミー
ビット線ＤＢＬ１から第２のダミービット線ＤＢＬ２に
電流か流れる。このため、接続されている選択されたメ
モリセルか“０゛データを記憶している第１のビット線
１． Ｂ Ｌの電位は、第１のダミービット線ＤＢＬＩ
の電位と等しく、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されｔ：メ
モリセルか“Ｕ′デデーを５己憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルか“
１”データを記ｔキしている場合について考える。この
場合、第１のビット線ＩＢＬから第２のビット線２ＢＬ
に電流か流れ、第１のダミービット線ＤＢＬＩから第２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２にＪ
流か流れる。 この結果、接続されている選択されたメモリセルか“０
”データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位より高くなる
。したかって、前赴した理由でリートマージンか上がる
ため、データ検知は遅くならない。また、第２のビット
線２ＢＬに第１のビットｍｌＢｒ−と第］のダミービッ
ト線ＤＢＬＩから電流か流れ、簗２のダミービット線Ｄ
ＢＬ２に、第１のダミービット線ＤＢＬＩから電流か売
れる。この結果、接続されている選択されたメモリセル
か“１“データを記憶している第２のビット線２ＢＬの
＠葭は、第２のダミービット線ＤＥＬ’）の電位よりち
高くなる。 したかって、前述した理由でリートマージンの無い方向
に働く。 第３７図（２１）の場合について、以ドに説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０”データを記憶してい
る場合について考える。この場合、オン状態のメモリセ
ルか接続されているのは、第２のダミービット線ＤＥＬ
またけであるので、第１のダミービット線ＤＢＬＬ第２
のビット線２ＢＬ、第１のビット線ＩＢＬ、第２のダミ
ービット線ＤＢＬ２の順に電流か流れる。この結果、第
１のビット線ＩＢＬの電位と第２のビット線２ＢＬの電
位は共に、第１のダミービット線ＤＢＬＩの電位より低
くなる。したかって、前述した理由でリートマージンの
無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１”データを記憶してい
る場合について考える。この場合、オフ状態のメモリセ
ルか接続されているのは、第１のダミービット線ＤＢＬ
またけであるので、第１のダミービット線ＤＢＬ］、
第２のピント線２ＢＬ、第１のビット線ＩＢＬ、第２の
ダミービット線ＤＢＬ２の順に電流か流れる電流経路か
形成される。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は共に、第２のダミービッ
ト線ＤＢＬ２の電位よりも高くなる。したかって、前述
した理由でリートマージンの無い方向に働く。 第１のビット線１ＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか”０“
データを記憶している場合について考える。この場合、
第１のダミービット線Ｄ Ｂ Ｌ １）第２のビット線
２ＢＬ、第１のピッ（・線ＩＢＬ、第２のダミービット
線ＤＢＬ２のＩＩ［ｌ’ｉに電流か流れる電流経路が形
成される。このため、接続されている選択されたメモリ
セルか１“データを記憶している第１のビット線１ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位より高
くなる。したかって、前述した理由てリートマシンの無
い方向に働く。また、第２のビット線２ＢＬは第１のダ
ミービット線ＤＢＬ］に接続されている選択されたメモ
リセルか“０′データを記憶している第２のビット線２
ＢＬの電位は、第１のダミービット線ＤＢＬ１の電位よ
りも、低くなる。したかって、前述した理由でリートマ
ージンの無い方向に働く。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルか“○″データ記ｔ６．シており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“１
”データを記憶している場合について考える。この場合
、第１のビット線ＩＢＬから第２のビット線２ＢＬと第
２のダミービット線ＤＢＬ２に電流か流れ、第１のダミ
ービット線ＤＢＬＩから第２のビット線２ＢＬに電流か
流れる。 この結果、接続されている選択されたメモリセルか“０
”データを記憶している第１のビット線１ＢＬの電位は
、第１のダミービット線ＤＢＬＩの電位よりも、低くｌ
よる。したかって、前述した理由でリードマージンの無
い方向に働く。また、第２のビット線２ＢＬに第１のビ
ット線ＩＢＬと第１のダミービット線ＤＢＬ〕から電流
か流れ、第２のダミービット線ＤＢＬ２に、第１のビッ
ト線ＩＢＬから電流か流れる。この結果、接続されてい
る選択されたメモリセルか“１′データを記憶している
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位より晶くなる。 したかって、前述した理由てり−トマーシ〉の無い方向
に働く。 第３７図（２２）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に”０″データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第１のダミービット線ＤＢＬ１から第２のダミービット
線ＤＢＬ２に電流が流れるか、第１のビット線１ＢＬに
は電位か下がると、第２のビット線２ＢＬから電流が流
れる。この結果、第１のビット線ＩＢＬの電位は、第１
のダミービット線ＤＢＬ１の電位より、高くなる。また
、第２のビット線２ＢＬは、第２のダミービット線ＤＥ
Ｌ２に直接電流は流れｔよい。このため第２のビット線
２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位
より高くなる。したかって、前述した理由でリードマー
ジンか上がるため、第１のビット線ＩＢＬも第２のビッ
ト線２ＢＬも、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１″データを記憶してい
る場合について考える。二の場合、オフ状態のメモリセ
ルか接続されているのは、第１のダミービット線ＤＢＬ
Ｉだけであるので、第１のダミービット線ＤＢＬＩ、第
２のダミービット線ＤＢＬ２）第１のビット線ＩＢＬ、
第２のビット線２ＢＬの順に電流か流れる。この結果、
第１のビット線ＩＢＬの電位と第２のビ・ノド線２ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位よりも
低くする。したかつて、前述した理由てリートマージン
か上かるため、第１のビット線１． Ｂ Ｌも第のビッ
ト線２ＢＬもデータ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１′データを記憶５しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“０
“データを記憶している場合こついて考える。二の場合
、′５５１のビット線ＩＢＬに第２のビット線２ＢＬか
ら電流か流れ、第２のダミービット線ＤＢＬ２に第１の
ダミービット線ＤＢＬＩから電流か流れる。この＃！５
里、接続されている選択されたメモリセルか］“データ
を記憶している第１のビット線ＩＢＬの電位は、第２の
ダミービット線ＤＥＬ２の電位と等しく、データ検知は
遅くｆよらない。また、第２のビット１２ＢＬから第１
のビット！！ｉ！ＩＢＬに電流か流れ、第〕のダミービ
ット線ＤＢＬ１から第２のダミービット線ＤＥＬ２に電
流か売れる。この結果、接続されている選択されたメモ
リセルが“Ｏ“デ夕を記憶している第２のビット線２Ｂ
Ｌの電位は、第１のダミービット線ＤＢＬ １の電にと
−５しく、二の場合、データ検Ｉ口は遅くならない。 簗１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“υ′デデーを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１”
データを記憶している場合について考える。この場６
％ ′Ｆ？Ｘ１のビット線１） Ｂ Ｌから第２のビッ
ト線２ＢＬと第２のダミービット線ＤＢＬ２に電流か流
れ、第１のダミービット線ＤＢＬＩから第２のダミービ
ット線ＤＢＬ２に電流か流れる。二の結果、接続されて
いる選択されたメモリセルか“０“データを記憶してい
る第１のビット線ＩＢＬの電位は、第１のダミービット
線ＤＢＬＩの電位より低くなる。したがって、前述した
理由てリートマージンの無い方向に働く。また、第２の
ビット線２ＢＬに第１のビット線］、 Ｂ Ｌから電流
か流れ、第２のダミービット線ＤＢＬ２に第１のビット
線ＩＢＬと箇１のダミービット線ＤＢＬＩから電流が流
れる。このため、接続されている選択されたメモリセル
か“１“データを記憶、している第２のビット線２ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位より低
くなる。 したかって、前述した理由でリートマージンか上がるた
め、データ検知は遅くならない゛。 第３７図（２３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“目”データを記憶してい
る場合について考える。この場合、第１のビット線１Ｂ
Ｌから第２のダミービット線ＤＢＬ２に電流が流れるか
、第２のビット線２ＢＬと第１のダミービット線ＤＢＬ
１からは第２のダミービット線ＤＢＬ２に直接電流は流
れない。この結果、第１のピント線ＩＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位より低くなる。した
がって、前述した理由てリードマージンの無い方向に働
く。第２のビット線２ＢＬの電位は第１のダミービット
線ＤＢＬＩの電位と等しく、データ検知は遅くならない
。 第１のピッ）・線１． Ｂ Ｌに接続されている選択さ
れたメモリセルと、第２のビット線２ＢＬに接続されて
いる選択されたメモリセルとか、兵に“１“データを記
憶している場合について考える。この場合、第１のビッ
ト線ＩＢＬは、第１のダミービット線ＤＢＬＩから電流
が流れるが、第２のビット線２ＢＬと第２のダミービッ
ト線ＤＢＬ２には第１のダミービット線ＤＢＬＩから直
接電流は流れない。この結果、第１のビット線ＩＢＬの
電位は、第２のダミービット１ＤＢＬ２の電位よりも高
くなる。したかって、前述した理由でリードマシンの無
い方向に働く。第２のビット線２ＢＬの電位は第２のダ
ミービット線ＤＢＬ２の電位と等しく、データ検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線１ＢＬに第２のビット線２ＢＬと第１の
タミービット線ＤＢＬ１から電流か流れ、第２のダミー
ビット線ＤＥＬ２には、第２のビット線２ＢＬと第１の
ダミービット線ＤＢＬＩ線から直接電流は流れない。こ
の結果、接続されている選択されたメモリセルか“１”
データを記憶している第〕のビット線１ＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位より高くなる。し
たかって、前述した理由でリードマージンの無い方向に
働く。第２のビット線２ＢＬと第１のダミービット線Ｄ
ＢＬＩから第１のビット線ＩＢＬに電流か流れる。この
結果、接続されている選択されたメモリセルが“０″デ
ータを記憶している第２のビット線２ＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位と等しく、この場合
、データ検知は遅くならない。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルか“Ｏ“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＢＬ２に電流か流れ、第１のダミー
ビット線ＤＢＬＩからは第２のビット線２ＢＬと第のダ
ミービット線ＤＢＬ２に電流は流れない。この結果、接
続されている選択されたメモリセルか“０″データを記
憶している第１のビット線１ＢＬの電位は、第１のダミ
ービット線ＤＢＬ １の電位より低くなる。したかって
、前述した理由でリードマージンの無いｈ゛向に働く。 また、第２のビット線２ＢＬと第２のダミービット線Ｄ
ＢＬ２は、第１のビット線ＩＢＬから電流か流れる。こ
の結果、接続されている選択されたメモリセルか“１”
データを：２怪している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、この
場合、データ検知は遅くならない。 以上をまとめると、データがどのようになっていてもデ
ータ検知か遅くならないのは第３７図（１）、（２）、
（６）、（１５）、（１６）の各場合である。 すなわち、第′３７図（１）においては、第１のビット
線ＩＢＬは、第２のビット線”ＢＬ、第１のダミービッ
ト線ＤＢＬ１）第２のダミービット線ＤＢＬ２とイコラ
イズされ、第２のビット線２ＢＬは、第１のビット線Ｉ
ＢＬ、第１のダミービット線、第２のダミービット線と
イコライズされ、第１のダミービット線ＤＢＬ １は、
第１）第２のビット線〕ＢＬ、２ＢＬ、第２のタミービ
ット１ｊＤＢＬ２とイコライズされ、気２のダミービッ
ト線ＤＢＬ２は、免１）朶２のビット線１． Ｂ Ｌ、
２ＢＬ、第１のダミービット線ｆ）ＢＬｌとイコライズ
されている。しかしなから、第３７図（１）のように、
第１）第２のビット線ＩＢＬ、２ＢＬ、第１）第２のダ
ミービット線ＤＢＬＩ、ＤＢＬ２を・Ｖ等にイコライズ
する必汝はない。イコライズ方法により、データ検知の
速度に差か出る。実際上はイコライズ時間を十分にとれ
ば各ビット線ごとの電位差か非常に小さいため、上記の
ようなイコライスｈ″法の違いによる差は現れＩよいか
高速動作を求めるためにイコライズ時間を短くする必要
かあり、上記のようにイコライズ方法の違いによる差が
現れるため、イコライズ方性は、（１，）、（２）、（
６）、（１５）、（１６）の方式にしておく二とか望ま
しい。これらの各場合のように、イコライスするための
経路を減らしたとしても、第３７図（１）の場合と等し
いマージンか確保できる。パターン占有面積に制約があ
り、イコライスするためのトランジスタの数を少なくし
たい時にち有効である。また、上記以外にもイコライズ
方法は、考えられるか、動作原理は、向様である。 また、トランジスタＱ１６）Ｑ１７）Ｑ ２００、Ｑ］
６′、Ｑ１７′、Ｑ２００の組とＱ１２）Ｑ１４）Ｑ２
０１）Ｑ１２’、Ｑ１４’Ｑ２（’）ｌ’の組の両ｈ゛
か、第３７図（１）、（２）、（６）、（１５）、（１
６）のいずれかの方式をとる必要はない。上記組のいず
れか一方のみに通用してもよく、また各組に第３７図（
１，）、（２）、（６）、（１５）、（１Ｂ）のうち異
なる方式を上記組で、組み合わせて使用して良い。 次に、本発明にかかる記憶装置をマスクプログラマブル
ＲＯＭ ｉｌ：適用した丈施例について説明する。 マスクプログラマブルＲＯＭは、ウェーハ製造工程中に
マスクを用いて情報を書き込むようにしたものである。 一般に、このマスクプログラマブルＲＯＭはメモリセル
アレイの回路＋１によってノア型とナンド型とに分類さ
れる。ノア型は高速動作に適しているか、チップサイズ
か大きくなってしまうという短所がある。−ノｊ１ナン
ド型はチップサイズか比較的小さくて済むという長所か
あり、メモリ容量がメガビット級の犬容童になるにつれ
て、歩留まりやコストの関係上でチップサイズを小さく
する必要性が高まり、ナンド型の採用が多くなっている
。 従来のナンド型ＲＯＭのメモリセルアレイの一部につい
て、チップ上の平面！＜ターンを第３８図に、回路を第
３９図に示す。第３８図および第３９図において、２列
のトランジスタ列の間に共通に１本のビット線Ｂｌ、を
設け、各トランジスタ列のナンド束（トランジスタＴ１
〜Ｔｎ）を選択用トランジスタとして、１ｆ固のエンハ
ンスメント型（Ｅ型）トランジスタＴ と１個のデイプ
レッション型（Ｄ型）のトランジスタＴ ′ とを直列
接続し、各ナンド束に２本の選択用ワード線ＷＬ ％
ＷＬ ’ を接続している。この場合、ビＳ ット線ＢＬの両側のトランジスタ列における各ナンド束
の選択用トランジスタは、互いに対応するトランジスタ
の動作特性（上記Ｅ型とＤ型）か異なるようにされてい
る。従って、ある記ｔεセルを選択してそのデータを読
み出す場合、この記憶セルか属するナンド束における２
個のナンド選択用トランジスタのうち、Ｄ型トランジス
タＴ ′に対応するワード線ＷＬ ’ を接地電位、
Ｅ型トランジスタＴ に対応するワード線ＷＬ を電
源電Ｓ 位Ｖｃｃ（例えば５Ｖ）にし、メモリセルトランジスタ
Ｔ１〜Ｔ、のうちの非選択なものにそれぞれ対応するワ
ード線ＷＬ・・・を電源電位ＶＣＣにし、選択されるメ
モリセルトランジスタのケート電極のワード線ＷＬを接
地電位にする。すると、選択されたナンド束の選択され
たセルトランジスタ（例えばＴ、）のオンまたはオフ状
態に応じたデータかビット線ＢＬに現われる。 メモリセルトランジスタは、記憶情報か“０“または“
１“に対応じてＤ型またはＥ型のトランジスタて作られ
ているため、ケートに電Ｒ電位ＶＣＣが印加される非選
択のセルトランジスタはすへてオンするか、ゲートに接
地電位が印加される選択されたセルトランジスタかＥ型
であればオフし、Ｄ型ならばオンする。このようなオン
、オフを検出してデータを読出しか行われる。 なお、選択されたナンド束に対応する隣りのトランジス
タ列のナンド束は、２個のナンド還択用トランジスタ列
のうちのＥ型トランジスタがオフになるので、このナン
ド束からビット線ＢＬにデータか読出されることはない
。 第３８図に示すパターンにおいては、ビット線ＢＬとナ
ンド束トランジスタ列の一端とのコンタクト部３２か設
けられており、斜線部分はＤ型トランジスタＴ ′のゲ
ート、チャネル鎮域を示している。 上記第３８図、第３９図の構成においては、２列のトラ
ンジスタ列に対して１本のビット線を設けるので、ビッ
ト線の本数を減少させることかでき、ビット線配線帆方
向のチップサイズの縮小化か可能である。このような長
所のため、現ｎ［最も普及している。 第１図に示した本発明にかかるメモリセルを二のような
マスクＲＯＭにおきかえた場合を考える。 メモリセルからの読み出し電ｔｎＶ ＩＮの電位か“１
″レヘルとなるのはＥタイプのメモリセルを選んた時て
あり、“０”レベルとなるのは、Ｄタイプのメモリセル
を遼んだ時である。この″０″レベルで最も電位が高く
なるのは、ナンド束中にＤタイプのメモリセルか１個の
み存在する場合である。 一般に、低い電源電圧でも動作することか半導体装置に
おいては望ましいか、第１図に示した本発明にかかる半
導体メモリにおいては、電源電圧ＶＣＣを下げていくと
信号Ａと信号Ｂの電位差か小さくｔよっていくとともに
、信号Ａ、Ｂと電源電圧ｖｃｅとの差も小さくなる。後
者の差が第２図に示されたトランジスタＳ５．Ｓ６の閾
電圧よりも小さくなれば、トラン・ン′スタＳ５．Ｓ６
は、ｔ７Ｌ、動作しなくなる。前述したように、ＺＲ雷
電圧低下していくのに伴って信号Ｂと電源電圧ＶＣＣと
の電位差が小さくなっていく速さはＶＢよりＶＲ２の電
位か低いものはと速い。このようにＶＩＮの電位はＶＲ
２よりも低い方か良く、畠くなると電イスマージンか狭
まるという問題か坐することになる。このためダミーセ
ルにおけるＶＲ２の電位については、本体の“０”レベ
ル中量も高い電位であるメモリナンド束中にＤタイプの
メモリセルが１個の時の電位と等しくなることか好まし
い。 第４０図に示す本発明の第１２の実施例は、上記の事情
に基づいてなされたもので、第１図の回路構成をナンド
型マスクＲＯＭを適用できるようにすることを目的とし
て構成されたものである。 第１図に示したダミーセルに対応するものとして、ダミ
ーセルナンド束ＤＭＢＩ〜ｎ ＤＭＢｎ＋１〜ｎ＋ｎ
か用いられる。ダミーセルナンド束ＤＭＢＩは共通のダ
ミービット線に接続されリファレンスカラムゲートＲＧ
Ｉに接続される。ダミーセルナンド束Ｄ Ｍ Ｂ ｎは
、ｊＬ通のダミーセルビット線に接続されリファレンス
カラムケートＲＧｎに接続される。リファレンス力ラム
ヶ−１・ＲＧＩ〜ＲＧｎの反対側は共通に接続され負荷
トランジスタＬ２に接続され、リファレンス電ｆ立ＶＲ
Ｉを作る。ダミーセルナンド束ＤＭ８１〜ｎは第４１図
に示すようにｆｇ或される。それぞれのダミーセルナン
ド束中のダミーメモリセルトランジスタはすべてＥ型で
ある。このダミーセルナンド束１〜ｎは選択されたメモ
リセルかＥ型トランジスタの場合の本体ナンド束と”９
価である。またワード線ＷＬ、ＷＬ’ との接続は従来
の茄Ｓ Ｓ ３９図と同様となっている。 このような構成では、メモリセル及びダミーセル、さら
に、本体側ビット線、ダミービット線の電源ノイズによ
る影響は等しいものとなっているので、Ｅタイプのメモ
リセルか選択された時のＶＩＮの電位とＶＲＩの電位は
、電源ノイズがある場合でも等しくなる。 第４２図はｎ−８の場合のダミーセルナンド束ＤＭＢＩ
〜ｎの１つを示したもので、８個のＥ型トランジスタか
直列接続されている。第４３図はｎ＝８の場合のワード
線ＷＬＩ〜ＷＬ８を選択するためのデコーダ、第４５図
はリファレンスデコーダ〕５の一実施例を示している。 第４３図の回路はナンド回路であり、ワード線ＷＬ］〜
ＷＬ８に対応じて８個設けられている。第４４図に示す
ように、Ｐ、 Ｑ、 Ｒへの入力が各ワード線に対
して冗ならせたアドレス入力Ａｏ〜Ａ２の組み合わせか
らなり、たた−本のワード線か選択され“０”レベルと
ｔよる。他の７本のワード線か非選択の“１”レベルと
なるようになっている。気４５図は、リファレンスデコ
ーダの一例を示す。 この回路はナンド回路とインバータからなっている。第
４６図に示すようにＡ。〜Ａ２を組合わせたアドレス入
力により、たた１つのリファレンスカラムケートが選択
されオンするようになっている。第４３図から第４６図
までから分るように、ＷＬＩか選択されるとＲＧＩ、Ｗ
Ｌ８か選択された時はＲＧ８かそれぞれ選択されるよう
になっている。 これに対し、ダミーセルナンド束ＤＭＢｎ＋１〜ＤＭＢ
ｎ＋ｎは第４７図に示すように構成される。それぞれの
ダミーセルナンド束は、たた１つのＤ型トランジスタを
含む。残りのダミーセルトランジスタはＥ型である。す
なわち、ダミーセルナンド束ＤＭＢｎ＋１では、ワード
線ＷＬＩに接続されているメモリセルのみがＤ型であり
、ダミーセルナンド束ＤＭＢｎ＋２ではワード線ＷＬ２
に接続されているダミーメモリセルのみかＤ型であり、
同様にダミーセルナンド束ＤＭＢｎ＋ｎはワードｍＷＬ
ｎに接続されているメモリセルのみがＤ型となっている
。そして４０図から明らかなように、ダミーセルナンド
束Ｄ〜ｉＢｎ＋１は共通のダミービット線に接続され、
リファレンスカラムゲートＲＧｎ＋１に接続される。ま
た、ダミーセルナンド束ＤＭＢｎ＋ｎは共通のダミービ
ット線に接続され、リファレンスカラムゲートＲＧｎ＋
ｎに接続される。リファレンスカラムケートＲＧｎ＋１
〜ＲＧｎ＋ｎの反対側はＪｌ、通に接続され、リファレ
ンス電位ＶＲ２を作る。 このような構成で、例えばワード線ＷＬ１か選択される
と、リファレンスデコーダにより、ＲＧｎ＋１かオンす
るように選択され、ダミーセルナンド束ｎ−ｔｌのＷＬ
Ｉに接続されたＤ型のダミーセルからリファレンス電位
ＶＲ２か作られる。 同様に、ワード線ＷＬｎか選択されるとリファレンスデ
コーダによりリファレンスカラムケートＲＧｎ＋ｎか選
択され、ダミーセルナンド束Ｄ〜ＩＢ ｎ ＋ ｎの、
ワード線ＷＬｎに接続されたＤ型のダミーセルからリフ
ァレンス電ｆＭＶＲ２が作られる。 このような構成により、メモリセルアレイ中にダミーセ
ルを作ることができ、また、ダミーセルナンド束中のＤ
ｕメモリセルはたた１個のみζこすることかできる。 また、このように構成することで、ダミーセルもワード
線Ｗしてコン！・ロールされるｔ二め、ｖＲ２の電位は
Ｖ１〜の”Ｏ”レベルの電位よりも低くなることはない
。 このように、この実施例では、ナンド型マスクＲＯＭに
おいても、電源マージンか広く、シかも高速で電源ノイ
ズに強い半導体メモリを提供することかできる。 メモリセルアレイ中に不良のメモリセルか存在した場合
、この不良のメモリセルの代りに使用される予備のメモ
リセルを備えた半導体メモリか知られている。 次にこのような予備のメモリセルを有した、半導体メモ
リに本発明を適用した失施例について説明する。 第４８図は、例えばデータ書換え可能なイ（ｒ＋発性半
導体メモリ（以下’ＥＦＲＯＭと記す）の一般的な構成
を示しており、２１は行アドレスバッファ凹路、２２は
行デコーダ回路、２３はメモリセルアレイ、２４は列ア
ドレス・バッファ回路、２５は列デコーダ、２６はカラ
ムゲートトランジスタ、２７はアドレス変化検出（ＡＴ
Ｄ）回路、２８はセンス・アンプ回路、２９は田カハッ
フ７回路、３０は冗長四路及び予備デコーダロ路、３１
は予備メモリセルアレイである。 外部から行アドレス信号ＡＯ〜Ａ１か入力される行デコ
ーダ２２によりワード！！ｉ！ＷＬＯ〜ＷＬｍのうちの
一本か選ばれ、外部からの列アドレス入力信号Ｂ［Ｌｌ
−Ｂｊか入力される列デコーダ２５によりビット線ＢＬ
Ｏ〜ＢＬｎのうちの一本か選ばれる。選択されたワード
♀をとビット線の交点に置かれたメモリセルか選択され
る。 このメモリでルのデータは、センスアンプにより検出、
地部され出力ハノファ回路を通して、チップ外部へと出
力される。 第４８図のセンス・アンプ回路２８は、第１図及び、第
２図に５己載の構成とブよっており、アドレスの変化を
検知するＡＴＤ回路２７の出力１．、、号ψにより、ビ
ット線のイコライズとプリチャー；動作が行ｌよりれて
いる。 第５０図は、冗長回路３０の回路図である。 ここで５１〜６０はエンハンスメント型ＭＯ８トランジ
スタ、６１は電源端子、６２〜６４゜８１はインバータ
、６５〜６６はナンド回路、７０〜７２はヒユーズであ
る。 ヒユーズ７０を切ると、第４８図で示す冗長回路および
予備デコーダ回路３０が使用可能になる。 ヒユーズ７１〜７２を選択的に切ることにより、不良の
メモリセルに対応じたアドレスが入力されたとき、予備
行デコーダにより、−本の予備ワード線が選択される。 同時に通常使用の行デコーダによるワード線の選択がや
められる。 セルアレイ内に不良のメモリセルか存在し、このメモリ
セルに対応するアドレスが入力された場合、そのアドレ
スが入力されている間、不良のメモリセルを含む行線の
使用を禁止するため、予備デコーダの成立を検出する信
号（ＥＷＳ）により、信号ＳＰＥが論理“０″になる。 信号ＳＰＥが論理“０”にされることによって、全ての
ワード線が非選択になる。この時予備のワード線（ＲＷ
Ｌ）が選択され、予備のメモリセルが選ばれる。 しかし、このようにｒ備メモリセルかせ選ばれる場合、
外部から入力されるアドレス１占号の変化は、アドレス
バッファ回路２］−冗長回路及びｒ備デコーダ回路３０
を介して伝達され、ｒ・備メモリセルか選択される。一
方、このアドレス信号の変化は、アドレスバッファ回路
２１から行デコーダ２２へも伝えられる。行デコーダ２
２は、冗長回路及び予備デコーダ回路３０から信号ＳＰ
Ｅにより、制御される。すなわち、行デコーダは、アド
レスバッファ回路２１と、冗長回路及び予備デコーダ回
路３０の２つの回路を経由して出力される信号で制御さ
れるため、アドレスバッファ回路２１と、行デコーダ２
２の２つの回路を経由したワード線の駆動信号も出力さ
れる。つまり、冗長回路及び予備デコーダ回路３０から
の信号ＳＰＥか完全に論理“Ｕｏになるまで、行デコー
ダ２２により選択されワード線は論理“１“になってい
る。すなわち通常使用のワード線の使用か禁止されるま
での間は、不良のメモリセルを含むワード線も選択され
るため、不良メモリセルも選択されてしまう。 このため不良メモリセルが選択される口、（１）ｆ篩の
ワード線により選択されたＴ’ （＋ｉメモリセルと、
ワード線により選択された不良のメモリセルの２つか選
択されてしまう事になる。 このような冗長回路を使用した場合、第１図及び第２図
の本発明のセンスアンプを用いると、以下の様な場合に
問題点がある事か判った。 このような予備メモリセルを有した＋４体メモリにおい
ては、１本のワード線に接続される複数のメモリセルの
うちの１つのメモリセルか不良であっても、２本のワー
ド線の代わりに予備のワード線を使用することによって
、不良のメモリセルの代わりに予備のメモリセルを使用
する。このため、不良のメモリセルか含まれるワード線
に関する不良のメモリセルも′ｆ−（Ｒのメモリセルに
置きかえられる。例えば第１図のＥＦＲＯＭの場合、不
良のメモリセルか含まれるワード線の良のメモリセルに
太しては、データが書き込まれないため、メモリセルの
浮遊ケートに電子が注入されていｔよい。 予備のワード線に接続された予備のメモリセルの／Ｖ遊
ケートに電子が注入されており、この予備のワード線に
置きかえられた不良のメモリセルか含まれるワード線に
よって接続されたメモリセルに電子か注入されていない
場合、選択された予備メモリセルのデータを読む速度か
遅くなる問題かおこった。 上記の様に予備メモリセルを使用した場合、ビット線Ｂ
Ｌには選択された１ｆｔｉケートに電子か注入された予
備メモリセルの他に、ｌｉ遊ゲートに電子か注入されて
いないメモリセルＭｍも接続されている。このメモリセ
ルＭｍのケートには、動作不良を起こしているメモリセ
ルを含むワード線ＷＬか接続されており、このワード線
ＷＬは、前赴の通り、−時的に選択される。このワード
線ＷＬは、３ｎｓの間選択されていることか分った。こ
のため、このメモリセルＭ ｍは、３ｎｓの間オン状態
となっている。 この期間ビット線ＢＬは上記メモリセルＭｍにより放電
される。 結果として、第２図の第１のセンスアンプの出力Ａは、
“０′データの記憶された予備メモリセルを選択してい
るにもかかわらず論理“１″レベルへと変化するため、
第３のセンスアンプから、“１”データのメモリセルデ
ータに対応する論理“０”レベルの出力１．、ｉ号りか
出力される。 ３ ｎ５ｅＣ経過すると、メモリセルｋｉｍＯによるビ
ット線ＢＬの放電はなくなり、ビット線ＢＬの電位は、
第１のダミービット線と回し電位まで充電される結果、
第１のセンスアンプのＰチャネルトランジスタＳｌ、Ｓ
２は非導通状態となる。ノドＮ２の電位がほぼＮチャネ
ルトランジスタの閾値電圧であるためＶＳＳとＰチャネ
ルトランジスタＳ１の間に接続されているＮチャネルト
ランジスタによるノードＮ２の放電スピードは遅＜、ｍ
ｌのセンスアンプの出力信号Ａは、例えば２ Ｏｎ５ｃ
ｃ後に論理“１”から論理“０”へと変化する。 このため、“Ｏ“データの検知スピードは２０ｎｓ程度
遅れてしまっていた。 本実施例は上記の事情により予備メモリでルか選択され
た場合でも、高速動作ＯＪ能な半導体メモリを提供する
ことを目的としてなされたものである。 第４９図は従来のアドレス・＼ッファ回路２１及びＡＴ
Ｄ回路２７を示す。 第４９図（ａ）に示すアドレスバッファ回路およびＡＴ
Ｄ回路において、Ａ１はアドレス入力、ＣＥは外部から
のチップイネーブル信号（あるいはチップ選択信号）に
応答してチップイネーブルバッファ回路（図示せず）に
より生成された集積回路チップを動作状態にしたり待機
状態にするための内部チップイネーブル信号、ＶＣｅは
電、１曳電餘、ＶＳＳは接地電餘である。Ａ１入力およ
び信号ＣＥは、アドレスバッファ回路における二入力の
ノアゲートＮＲＩに入力され、このノアケートＮＲＩの
出力側には、三段のインハータエ１〜Ｉ３が接続され、
また、このインバータ１１の出力側には、三段のインバ
ータＩＩ’ 〜■３′が接続されている。インバータ１
２．１３の出力およびインバータ１２’、１３’の出力
は、ＡＴＤ回路２７に入力される。 第４９図（ａ）のＡＴＤ回路においては、インバータＩ
３の出力Ａ１かインハータエ４に入力され、このインバ
ータＩ４の出力側に、ケートにＶ ＣＣ電位が与えられ
たＮチャネルトランジスタとゲートにＶｓｓ’Ｎ位か与
えられたＰチャネルトランジスタとが並列に接続されて
なる転送ケートＴＧＩを介して二段のインバータＩ５）
Ｉ６が接続されている。転送ケートＴＧＩの出力ノート
には、容量ｃＰ１及び容１ｃＮ１か接続されている。 容量ｃＰ１は、ソース・ドレインにＶ ｃｃ’％位が与
えられたＰチャネルトランジスタからなり、ケートがＴ
ＧＩの出力ノートに接続される。容量ＣＮ］はドレイン
・ソースにＶＳＳ電位が与えられたＮチャネルトランジ
スタらムリゲートがＴＧｌの出力ノードに接続される。 さらに、ＴＧｌの出力ノードには、ｖｃｃ電位との間に
ＰチャネルトランンスタＰ１か接続され、このトランジ
スタＰ１のゲートにインバータＩ３の出力Ａ１か入力さ
れてぃそして、インバータ１６の出力は、ソースがＶＳ
Ｓ電位に接続されたＮチャネルトランジスタＮコのゲー
トに接続され、二〇ＮチャネルトランジスタＮ１のトレ
インはケートがインバータ１２’の出力に接続されたＮ
チャネルトランニスタＮ２のソースが接続されている。 また、インバータ１３′の出力Ａｉかイン・＼りＩ４’
に入力され、このインバータ１４′の出力側に、ゲー
トにＶＣｅ電位か与えあれｔ：Ｎチャネルトランジスタ
とノｒ−トにＶｓｓ電陵か与えふれたＰチャネルトラン
ジスタとが並列に接続されてｆｉる転送ケートＴＧ１′
を介して二段のインバータ＋５’ １６’か接続さ
れている。転送ケートＴＧＩ’ の出力ノードには容量
ＣＰＩ’ 及び容量ＣＮ１’か接続される。容量ＣＰＩ
’ はソース・ドレインにＶｃｃＷｓ（立か与えられた
Ｐチャネルトランジスタからなり、ケートがＴ０１′の
出力ノートに接続される。容量ｃＮ１’ はトレイン
・ソースにＶ ５ｓＴＸ位か与えられたＮチャネルトラ
ンシス夕からなり、ケートかＴＧＩ’の出力ノートに接
続される。さらにＴＧ １’ の出力ノードには、ＶＣ
Ｑ電位との間にＰチャネルトランジスタＰＩ’が接続さ
れ、このトランジスタＰＩ’のケートにインバータＩ３
’の出力Ａ１か入力されている。 そして、インバータ１６’の出力は、ソースかＶＳＳ電
位に接続されたＮチャネルトランジスタＮ１′のゲート
に接続され、このＮチャネルトランジスタＮｌ’ のド
レインはゲートかインバータＩ２の出力に接続されたＮ
チャネルトランジスタＮ２’のソースか接続されている
。ＮチャネルトランジスタＮ２’ およびＮチャネルト
ランジスタＮ２の各トレインは相互に接続されており、
この接続点（ノードＮＤＩ）にはインバータＩ８の入力
端が接続されると共に、ソースがＶＣＣに接続されゲー
トに信号ＣＥか入力されるＰチャネルトランジスフＩ７
のドレインが接続されている。 さらにノートＮＤＩには、Ｎチャネルトランジスタ１７
’ のドレインが接続され、このトランジスタ１７’の
ケートは、信号ＣＥが入力され、ソスは接地される。 ！よお、インバータＩ４からＮチャネルトラシ。 スフＮ１まての回路、およびインバータ１４’ からＮ
チャネルトランジスタＮｌ’ までの回路は、それぞれ
所定の遅延時間を有する遅延回路Ｔを形成している。 第４９図（ａ、 ）のアドレスバッファ回路およびＡＴ
Ｄ回路において、信号ＣＥが論理“Ｏ”となりチップか
選択状態（動作状態）になると、ノードＮＤＩが１＃に
なる。この時、アドレス入力Ａｉか変化すると、Ｎチャ
ネルトランジスタＮ２” またはＮチャネルトランジス
タＮ２の対応するものかオンになり、ノードＮＤＩか論
理“Ｏ”になる。この後、遅延回路Ｔの所定遅延時間後
に、ＮチャネルトランジスタＮＶ またはＮチャネルト
ランジスタＮ１の対応するものかオフにｔより、ノード
ＮＤ１が再び論理“１′になる。このためインバータＩ
９から所定のパルス幅をｈ゛する論理“０“の信号ＡＴ
Ｄ ｉか出力される。各アドレス入力にそれぞれ対応じ
て設けられる第４９図（ａ）のアドレスバッファ回路お
よびＡ Ｔ Ｄ回路からの信号ＡＴＤ ｉは、それぞれ
第４９図（ｂ）に不すナンド回路に入力される。 このナンド回路の出力信号ＡＴＤは、第４９図（ｂ）に
示すインバータ４段で、波形整形・増幅され、その出力
信号φはセンス回路のブリチャジトランジスタ及びイコ
ライストランシスフのケートに入力される。 第５１図は本光明の第１３の実施例を下す。第４９［ｕ
）ａ）にホす。従来回路の溝底との違いは、インバータ
■４の出力側にケートにＶ ｃｃ’４位か与えられｔ二
Ｎチャネルトランジスタとケート１こＶＳＳ電位か与え
られたＰチャネルトランジスタとか並列に接続されてな
る転送ケートＴＧ２と、ケートに信号ＲＤＤか入力され
たＮチャネルトラン／スフとケートに信号ＲＤＤか入力
されたＰチャネルトランジスタとが並列に接続されてな
る転送ゲトＴＧ３とか、並列に接続されている点である
。 インバータＩ’４の出力にも同様に、ＴＧ２’ と転送
ゲー）ＴＧ３に対応するＴＧ３’ とが並列に接続され
ている。 信号ＲＤＤか論理“１゛で、信号ＲＤＤか論理“０″の
時、転送ケートＴＧ３はＯＮＬ、ＴＧ２とＴＧ３を並列
につないた合成された導通抵抗と従来のＴＧＩの導通抵
抗とは回しになる様設定しておく。同様に転送ゲートＴ
Ｇ３’かＯＮしたＨｌのＴＧ２’ とＴＧ３’ を並列
にっないた合成された導通抵抗と従来のＴＧＩ’ の導
通抵抗も間しになる様設定しておく。 第５２園は１≦号ＲＤＤとＲＤＤを出力する冗長回路で
あり、第５０図と同り一構成要素には同じ番号を付しで
ある。 インバータ６２の出力信号を、インバータＩｎＡでうけ
、その出力信号をＲＤＤとし、ＲＤＤをインバータＩｎ
Ｂてうけ、その出力信号をＲＤＤとする。 このような実施例の動作について以下に説明する。 予備メモリセルを使用していない場合はノーＦＡＡは、
ヒユースフ０によって電源ＶＳＳにっｔかっており、論
理”Ｄ“とｔ６つている。したかって、ノードＢＢは論
理“１”、ノーＦＣＣは論理“０“となり、信号ＲＤＤ
は論理“１″ となり、信号ＲＤＤは、“０“とデムる
。 この論理“１′の信号ＲＤＤと論理“Ｏ”の信号ＲＤＤ
をうけ第５１図の転送ゲートＴＧ３とＴＧ３’ は導通
する。 前述の通り、イコライズ時間を決めている信号φのパル
ス幅は、遅延回路Ｔによって決まっている。このため、
予備メモリセルを使用していない場合のパルス幅は、従
来回路のパルス幅と同じである。 次に予備メモリセルを使用した場合についてのべる。 予備メモリセルを使用する場合は、ヒユースフ０を切る
。電源が投入された時、電源Ｖｃｃにつながれたキャパ
シタ５１によりノーＦＡＡの電位は上がり、次段のイン
バータを反転させ、ノートＢＢは論理“０“となる。ノ
ードＢＢの“Ｏ”を受け、トランジスタ５２かオンし、
ノートＡＡは電源ＶＣＣに接続され論理“１”か安定し
て保持される。ノーＦＣＣは論理“１”となり、信号Ｒ
ＤＤは論理“０“になり、色号ＲＤＤは論理“１″にな
る。 この信号ＲＤＤと７６号ＲＤＤを受は第５１図の転送ゲ
ートＴＧ３とＴＧ３’ は非導通状態となり、遅延時間
ＴはＴ−５メモリセルを使用しないｎ＋ｆよりも長くな
る。 例えばＴＧ３とＴＧ３’ とか非導通状態の時、遅延回
路Ｔにおける遅延時間か３ｎｓｅｃ長くなるように、Ｔ
Ｇ２．ＴＧ２’ 、ＴＦ３’のそれぞれの導通抵抗を決
めれば、イコライズ信号φのパルス幅は３ｎｓ長くなる
。 これにより、予備のメモリセルが選択され、予備のメモ
リセルからデータを読み出す時、ビット線ＢＬ、ダミー
ビット線ＤＢＬＩ、ＤＢＬ２のプリチャージ及びイコラ
イズされる時間か３ｎｓｃｃ長くなり、不良のメモリセ
ルか接続される行線か、論理“〕”となり信号ＳＰＨに
よって論理“０“とされる３ ｎ５ｅｃの間プリチャー
ジ、及びイコライズか続１すられる。二〇ｔこめ、イコ
ライズ未冬了時（こ前述の様な誤動作を起こす事はない
。 上記の実施は、第５１図に示したＡＴＤ回路を利用して
、予備メモリセルを使用した時、信号φのパルス幅を長
くしたが、第４９図（ｂ）を利用しても、信号φのパル
ス幅を長くすることができる。この例を、第５３図を用
いて説明する。 第５３図は従来の第４９図（ｂ）の信号ＡＴＤを受けて
イコライズパルス信号φを形成するインバータ４段のう
ちの、２段目と３段目のインバータを改良している。 ２段目のインバータＩＮ２のＮチャネル型トランジスフ
Ｔｒｌｌのソースと接地との間に導通抵抗の大きいＮチ
ャネル型トランジスフＴ ｒ １．２と導通抵抗の小さ
いＮチャネル型トランジスフＴｒ１３とを並列に接続し
である。 また３段目インバータ４段３のＰチャネル型トランジス
フＴ「１４のソースと電ＲＶｃＣとの間に導通抵抗の大
きいＰチャネル型トランンスフＴｒ１５と導通抵抗の小
さいＰチャネル型トランジスフＴｒ１６とを並列に接続
しである。 上記、Ｎチャネル型トランジスフＴ ｒ ］ ３のケー
トには信号ＲＤＤか入力され、Ｐチャネル型トランジス
フＴｒ１６のメｒ−トには（、、ｉ号ＲＤＤか入力され
る。Ｎチャネル型トランジスフＴ「１２のゲートは、１
段目のインバータＩＮＩの出力に接続され、Ｐチャネル
型トランジスフＴ ｒ １．５のケートはインバータＩ
Ｎ２の出力に接続される。 以下上記回路の動作について説明する。 予備メモリセルを使用する場合について老える。 この場合、前述の通り信号ＲＤＤは、論理“０”となっ
ており、信号ＲＤＤは論理“１”となっている。したか
ってトランジスタＴｒｌＢとトランジスタＴｒ１６はオ
フする。 このため、インバータＩＮ２のゲート入力が、論理“Ｏ
”から論理“１゛へ変化する時、インバータＩＮ２の出
力は、トランジスタＴ ｒ １．１と、トランジスタＴ
ｒ１２を介してｈ文屯される。 また、インバータＩＮ３のゲート入ツノか、論理“〕”
から論理“０”へ変化するＢ：ｉ１インハータＩＮ３の
出力は、トランジスタＴｒ１５と、トランジスタＴｒ
１４を介して充電される。 インバータＩＮ２の出力は、導通抵抗の大きいトランジ
スタＴｒ１２を通して放電されるため、この放電速度は
、予備メモリセルを使用しない信号ＲＤＤが論理″１′
のトランジスタＴｒ１３がオンしている時のインバータ
ＩＮ２の出力をトランジスタＴｒ１２とＴｒ１３とで放
電するよりも、インバータＩＮ２の出力の放電速度は遅
い。 すなわち、トランジスタＴ「１１）トランジスタＴｒ１
２．トランジスタＴｒｌＢを介して、インバータＩＮ２
の出力を放電する方か、トランジスタＴｒｌｌ、トラン
ジスタＴｒ１２のみを介して、インバータＩＮ２の出力
を放電するよりも速い。 同様に、トランジスタＴｒ １４）トランジスタＴｒ１
．５．）ランジスフＴｒ １６を介してインバータＩＮ
３の出力を充電する方がトランジスタＴｒ１４）トラン
ジスタＴｒ１５のみを介してインバータＩＮ３の出力を
充電するよりも速い。 インバータＩＮ２の出力の放電速度とインバータＩＮ３
の出力の充電速度との和か、予病メモリセルを使用する
時か、使用しない時よりも３ｎｓ遅くなるよう１こ、ト
ランジスタＴｒｌｌ Ｔｒ１２Ｔｒ１３．Ｔｒ１４．
Ｔｒ１５）Ｔｒ１６の導通抵抗を設定すればよい。 したがって第５１図に示した実施例と同様にパルス幅φ
を、予備メモリセルを使う時に、使わｔい時より長くで
きるため、誤動作を起こすことはない。 予備メモリセルを使う時と、使わない叶て、パルスｆ≦
号φのパルス幅を変化させたか、これは、パルス（！号
φに限らず、他のタイミングパルスのパルス幅を変化さ
せることも可能である。すｔよりち、予備メモリセルを
使用した口４に、各タイミングパルスのパルス幅か最適
にｌよるように、各パルス幅を任意に決めることかてき
るのて、子６１メモＪセルを使用した場合ても予隔メモ
リセル選択の信号経路に合わせ、タイミンクパルスを最
適に設定するので、読み出し速度を速められる。 〔発明の効果〕 以上のように、本発明によれば、メモリセルの記憶状態
に応じた第１および第２の２種類のタミーセルを設け、
メモリセルの記憶状態とダミーでルの記憶状態を比較す
ることによりメモリセルの記憶データを検出するように
しているので、必要なメモリセルの数が少なくて良く、
高集積度のメモリ装置を提供することができる。 第］のダミービット線に微小電流を流す二とにより、浮
遊状態になることをμｈ止でき、誤動作を肋＋１．．ｘ
てきる。 Ｊ−り手段を設けた場合にはビット線とダミービット線
との電位の関係が適切化され、センス動作が高速化し、
マージンか拡大される。 イコライズ手段を設けた場合、ビット線、ダミービット
線の電位を等しくし、動作を安定化させることかできる
。 プリチャージ手段を設けた場合にはイコライズ終了時に
イコライズ信号の変化によるビット線およびダミービッ
ト線の電位変動を防止することかてき、課動作の発生を
防止することかできる。 １ビット分のデータを２つのメモリセルで記ｔ＝し、そ
れぞれについて２つの状態のダミーセルでデータを取り
出すようにすることにより、商運のデータ検出カーＩ″
ＩＪ能で、また、イコライスを適切に行うことによりさ
らに高速動作かｒＩＩ能となる。 プログラムベリファイリートロチに第２のビット線の出
力電圧を通常のり−ト時よりも高く設定し、専用のセン
スアンプを用いることにより書き込みり、ｌｆにメモリ
セルに注入される電子量を地側させ、電圧マージンを拡
大することか可能となる。 メモリセルの浮遊ケートに電子か注入されていなメモリ
セルに流れる電流より、第２のダミービット線に流れる
電流か少なくすることにより、第２のセンスアンプの出
力か“０”と“１”の中間電位に達するのか速くなり、
データ検出速度か向上する。 電源電圧よりも所定値たけ低い電圧を出力する電圧低ド
回路と、ドレインか第１のダミーセルのドレインに接続
され、ケートか電圧低Ｆ回路の出力に接続された、６遊
’ｒ−ｈに電子が注入されないメモリセルと等イ曲な状
態にある第３のダミーセルを設けることにより、動作か
さらに高速化される。 メモリセルかバイナリデータの“０゛あるいは“１°を
ガラスマスクにパターン化することにより、第１の観点
による装置と同様のマスクＲＯＭを得ることかできる。 メモリセルをＭＯＳトランジスタかデプレッション型か
エンハンスメント型かでデータを記憶する不揮発性メモ
リセルて構成し、ダミーセルをナンド東トランジスタ列
で構成することにより、不揮発性半導体メモリ装置を得
ることかできる。 メモリセルアレイに予備メモリセルか併設され、不良セ
ルがある場合にはビット線とダミービット線をイコライ
スするイコライズ時間を通常より長くすることにより、
動作不良を起こしている行線か確実に非選択になり、誤
動作を起こすｎＪ能性か減少する。 イコライズ時間の延長を適用することにより、誤動作発
生の可能性か減少する。 ４）
メモリ装置について、第５４図を参照して説明する。こ
れは同一構成の二つのメモリセルアレイを備え、一対の
セルを同時に動作させて読み出すものであり、浮遊ゲー
ト型ＭＯ３ＦＥＴをメモリセルとしてマトリクス状に配
置したＥＦＲＯＭである。浮遊ゲート型ＭＯ３ＦＥＴか
ら成るメモリセルＴｌｌ、Ｔ１２．・・・、Ｔｍｎ及び
メモリセルＴＴ１１．ＴＴ１２．−．ＴＴｍｎは、二進
データのいずれか一方を記憶するものであり、１ビット
分のデータを記憶するのに、例えばメモリセルＴｌｌと
ＴＴｌｌ、Ｔ１２とＴＴ１２というように二つのメモリ
セルを１組として用いている。 このそれぞれの同一行に属するメモリセルのゲートはワ
ード線ＷＬ１．ＷＬ２．−．ＷＬｍに接続され、各列に
属するメモリセルのドレインはビット線ＢＬＩ、ＢＬ２
．・・・、ＢＬｎ又はビット線ＢＢＬＩ、ＢＢＬ２．＝
・、ＢＢＬｎに接続されている。そしてそれぞれのメモ
リセルの選択は列デコーダ４及び行デコーダ５によって
行われる。列デコーダ４は、カラムゲートトランジスタ
ＣＧＩ、ＣＧ２．−−−、ＣＧｎ及びカラムゲートトラ
ンジスタＣＣＧＩ、ＣＣＧ２． ・−、ＣＣＧｎを選択
的に駆動することによりビット線を選択する。 トランジスタＱ２及びＱ４はこれらのビット線ＢＬ及び
ＢＢＬをそれぞれ充電するもので、トランジスタＱ３及
びＱ６はビット線ＢＬおよびＢＢＬを接続することで等
電位にするものであり（以下イコライズと称する）、い
ずれもパルス信号φが論理“１”のときに動作する。ト
ランジスタＱ１及びＱ５は、トランジスタＱ２及びＱ４
によって充電されたビット線ＢＬ又はビット線ＢＢＬの
電位が、リーク電流等によって低下しないように補償す
るべく所定の電流を流して充電するものである。 トランジスタＱ７．Ｑ８．Ｑ９及びＱ１０は、メモリセ
ルのドレイン電圧の上昇を抑えて一定のレベル以上にな
らないようにして、メモリセルの信頼性を上げるための
ものである。 またセンスアンプ１０は、それぞれ電圧ＶＩＮ１．。 ＶＩＮ２として与えられるビット線ＢＬおよびビット線
ＢＢＬの電位の変化を比較することによってメモリセル
に記憶されたデータを検出し、信号りとして図示されて
いない外部機器に出力するものである。 このような構成を有したメモリ装置において、メモリセ
ルに記憶されたデータをセンスアンプ１０が読み出す動
作について説明する。 メモリセルにおけるデータの記憶は、浮遊ゲートに電子
が注入されているか否かによって行われる。浮遊ゲート
に電子が注入されているものはゲートに論理“１”レベ
ルの信号が与えられてもオフ状態を維持し、注入されて
いないものはオン状態となる。そして−組のメモリセル
は、例えば−方のメモリセルＴｌｌの浮遊ゲートに電子
が注入されていれば他方のメモリセルＴＴＩＩには電子
が注入されていないという互いに反対状態になっている
関係にある。 行デコーダ５によって例えばワード線ＷＬＩが所定の電
位になり、列デコーダ４によってカラムゲートトランジ
スタＣＧＩ及びカラムゲートトランジスタＣＣＧＩが導
通状態になり、−組の例えばメモリセルＴｌｌ及びＴＴ
ｌｌが選択される。 このようにして選択されたメモリセルＴｌｌ及びＴＴＩ
Ｉに記憶されているデータを、センスアンプ１０によっ
て読取る。この読取り動作は、以下のように行うことに
よって動作速度を速めており、第５５図を用いて説明す
る。 プリチャージ用トランジスタＱ２．Ｑ４及びイコライズ
用トランジスタＱ３．Ｑ６のそれぞれのゲートにレベル
“１°のイコライズ信号φが印加されて導通し、ビット
線ＢＬ及びＢＢＬがプリチャージ及びイコライズされる
。これによりイコライズ信号φのレベルが“１”である
間（期間ｔ１１）、ビット線ＢＬの電位Ｖ ＩＮＩとビ
ット線ＢＢＬの電位Ｖ ＩＮ２は共に等しい電位に充電
される。 この後、イコライズ信号φのレベルが０＃になると（期
間ｔ１２）、プリチャージ用トランジスタＱ２．Ｑ４及
びイコライズ用トランジスタＱ３．Ｑ６は非導通状態と
なり、ビット線ＢＬ及びＢＢＬの電位は、それぞれメモ
リセルＴｌｌ及びＴＴＩＩの記憶したデータに応じた電
位ＶＩＮｉＶＩＮ２になる。電子が注入された一方のト
ランジスタＴｌｌは非導通状態であるため、ビット線Ｂ
Ｌは充電された状態となって電位ＶＩＮＩは高くなり、
他方のトランジスタＴＴＩＩは電子が注入されていない
ためビット線ＢＢＬは放電状態となって低い電位Ｖ Ｉ
Ｎ２となる。 このようなビット線ＢＬ、ＢＢＬの電位の差をセンスア
ンプ１０において比較し、第５５図のように電位Ｖ Ｉ
ＮＩが電位ＶＩＮ２よりも高い場合には“１“の信号り
を出力し、逆に電位ＶＩＮＩが電位ＶＩＮ２よりも低い
場合には“０′の信号りを出力する。このように、イコ
ライズ信号φが“１“から“０”になった瞬間に生じた
電位差を検出することにより、プリチャージ及びイコラ
イズをせずに、記憶状態に応じて電位差か自然に生じる
まて待った後読み取る場合よりも、読取り動作か高速化
されていた。 また第５５図に記号Ｂて示したように、センスアンプの
出力信号りもイコライズ信号φて制御し、イコライズ信
号φが“１”の時は、信号りを“１”と“０°の中間に
設定することにより、イコライズ信号φが“Ｏ＃になっ
た後の信号りの“１”あるいは“○°への変化をより高
速化していた。 またこのような高速動作を行う半導体メモリ装置では、
読み取ったデータを外部に出力する際に、外部の装置と
の接続線へ高速にデータを出力するため、データを外部
に出力する出力段のトランジスタの電流供給能力を極め
て大きく設定している。 この結果、出力段のトランジスタに流れる電流の変化量
か大きくなって電源電圧変動を招くため、二つのメモリ
セルを組み合わせて同一のワード線で選択駆動し、それ
ぞれのメモリセルのデータの違いによって生しるビット
線の電位を比較することによって、それぞれのビット線
の電位に与える電源電圧変動の影響を等価にし、誤動作
の発生を防止していた。 （発明か解決しようとする課＠） この結果、動作の高速化のために１ビツトのデータの記
憶に二つのメモリセルを組み合わせていたため、低速あ
るいは中速動作の半導体メモリ装置に比較してチップ面
積が増大し、チップコストが高くなるという問題があっ
た。 本発明は上記事情に鑑み、動作が高速でかつ電源電圧変
動によって誤動作が生じない上に、チップ面積が縮小さ
れ、チップコストを低減した安価な半導体メモリ装置を
提供することを目的とする。 （課題を解決するための手段） 本発明にかかる半導体メモリ装置の第１の観点によれば
、少なくとも二進のデータを記憶するメモリセルと、前
記二進のデータの一方と等価な記憶状態にある第１のダ
ミーセルと、前記二進のデータの他方と等価な記憶状態
にある第２のダミーセルと、前記メモリセルと前記第１
のダミーセルのそせぞれの記憶状態に応じて変化した電
圧を比較し、その結果に応じた第１の出力をする第１の
センスアンプ部と、前記メモリセルと前記第２のダミー
セルのそれぞれの記憶状態に応じて変化した電圧を比較
し、その結果に応じた第２の出力をする第２のセンスア
ンプ部と、前記第１の出力と前記第２の出力とを比較す
ることによって、前記メモリセルの記憶状態を検出する
第３のセンスアンプ部とを備えた半導体メモリ装置が提
供される。 メモリセルの記憶状態に応じた電圧を出力するビット線
、第１のダミーセルの記憶状態に応じた電圧を出力する
第１のダミービット線、第２のダミーセルの記憶状態に
応じた電圧を出力する第２のダミービット線を備えるこ
とが好ましい。 メモリセルは浮遊ゲートを有し、この４Ｍゲートに電子
が注入されるか否かで二進のデータを記憶するものであ
るとよい。 第１および第２のダミーセルとメモリセルとが電気的に
等価な接続となっており、第１のダミーセルの閾値が電
子の注入されたメモリセルの閾値とほぼ同じ高い値とな
っていることが好ましい。 第１のダミービット線に微小電流をえして、浮遊状態に
なることを防止するダミービット線リーク手段を備える
と良い。 メモリセルの浮遊ゲートに電子が注入されていない場合
にはビット線の電位がダミービット線の電位より低くな
るように、あるいはメモリセルの浮遊ゲートに電子が注
入されている場合にはビット線の電位がダミービット線
の電位より高くなるように、ビット線ダミービット線に
リーク電流路を形成するリーク手段を設けるとよい。 メモリセルを選択するアドレス信号が変化した場合、所
定の期間導通してビット線、第１および第２のダミービ
ット線を充電するプリチャージ手段を設けると良い。 メモリセルを選択するアドレス信号が変化した場合、所
定の期間導通してビット線、第１および第２のダミービ
ット線の相互間の電位をイコライズするイコライズ手段
を備えると良い。 また、本発明にかかる半導体メモリ装置の第２の観点に
よれば、浮遊ゲートを有し、この浮遊ゲートに電子が注
入されるか否かで、二進のデータを記憶する第１）第２
のメモリセルと、前記浮遊ゲートに電子が注入された前
記メモリセルと等価な記憶状態にある第１のダミーセル
線と前記浮遊ゲートに電子が注入していない前記メモリ
セルと等価な記憶状態にある第２のダミーセル線と、前
記第１のメモリセルに記憶されたデータを読み出すとき
に、前記第１のメモリセルの記憶状態に応じた電圧を出
力する第１のビット線と、前記第２のメモリセルに記憶
されたデータを読み出すときに、前記第２のメモリセル
の記憶状態に応じた電圧を出力する第２のビット線と、
前記第１のダミーセル線の記憶状態に応じた電圧を出力
する第１のダミービット線と、前記第２のダミービット
線の記憶状態に応じた電圧を出力する第２のダミービッ
ト線と、前記第１のビット線と前記第１ダミービット線
との電圧を比較することによって、前記第１のメモリセ
ルの記憶状態に応じた第１の出力を発生する第１のセン
スアンプ部と、前記第１のビット線と前記第２ダミービ
ット線との電圧を比較することによって、前記第１のメ
モリセルの記憶状態に応じた第２の出力を発生する第２
のセンスアンプ部と、前記第１の出力と前記第２の出力
とを比較することによって、前記第１のメモリセルの記
憶状態を検出する第３のセンスアンプと、前記第２のビ
ット線と、前記第１ダミービット線との電圧を比較する
ことによって、前記第２のメモリセルの記憶状態に応じ
た第４の出力を発生する第４のセンスアンプ部と、前記
第２のビット線と、前記第２のダミービット線との電圧
を比較することによって、前記第２のメモリセルの記憶
状態に応じた第５の出力を発生する第５のセンスアンプ
部と、前記第４の出力と前記第５の出力とを比較するこ
とによって、前記第２のメモリセルの記憶状態を検出す
る第６のセンスアンプ部とを備えた半導体メモリ装置が
提供される。 さらに、本発明にかかる半導体メモリ装置の第３の観点
によれば、浮遊ゲートを有し、この浮遊ゲートに電子が
注入されるか否かで、二進のデータを記憶するメモリセ
ルと、前記浮遊ゲートに電子が注入された前記メモリセ
ルと等価な記憶状態にある第１のダミーセルと、前記浮
遊ゲートに電子か注入されていない前記メモリセルと等
価な記憶状態にある第２のダミーセルと、前記メモリセ
ルに記憶されたデータを読み出すときに、前記メモリセ
ルの記憶状態に応じた電圧を出力するビット線と、前記
第１のダミーセルの記憶状態に応じた電圧を出力する第
１のダミービット線と、前記第２のダミーセルの記憶状
態に応じた電圧を出力する第２のダミービット線と、前
記ビット線と前記第１のダミービット線との電圧を比較
することによって、前記メモリセルの記憶状態に応じた
第１の出力をする第１のセンスアンプ部と、前記ビット
線と前記第２のダミービット線との電圧を比較すること
によって、前記メモリセルの記憶状態に応じた第２の出
力をする第２のセンスアンプ部と、前記第１の出力と前
記第２の出力とを比較することによって前記メモリセル
の記憶状態を検出する第３のセンスアンプ部と、前記メ
モリセルへデータを書き込んだ後に行うプログラムベリ
ファイデータリード時に前記第２のダミービット線が出
力する電圧を、通常データリード時にメモリセルのデー
タを読み出す際の前記第２のダミービット線が出する電
圧よりも高く設定する手段と、前記プログラムベリファ
イ時に、前記第２のダミービット線が出力する電圧と、
前記ビット線が出力する電圧とを比較することによって
、前記メモリセルの記憶状態を検出する第４のセンスア
ンプ部と、前記データを読み出す時は前記第３のセンス
アンプ部の検出結果を出力し、前記プログラムベリファ
イデータリード時は前記第４のセンスアンプ部の検出結
果を出力する出力切換手段とを備えたことを特徴とする
半導体メモリ装置が提供される。 また、本発明にかかる半導体メモリ装置の第４の観点に
よれば、浮遊ゲートを有し、この浮遊ゲートに電子が注
入されるか否かで、二進のデータを記憶するメモリセル
と、前記浮遊ゲートに電子が注入された前記メモリセル
と等価な記憶状態にある第１のダミーセルと、前記浮遊
ゲートに電子が注入されていない前記メモリセルと等価
な記憶状態にある、第２のダミーセルと、前記メモリセ
ルと前記第１のダミーセルのそれぞれの記憶状態に応じ
て変化した電圧を比較し、その結果に応じた第１の出力
をする第１のセンスアンプ部と、前記メモリセルと前記
第２のダミーセルのそれぞれの記憶状態に応じて変化し
た電圧を比較し、その結果に応じた第２の出力をする第
２のセンスアンプ部と、前記第１の出力と前記第２の出
力とを比較することによって、前記メモリセルの記憶状
態を検出する第３のセンスアンプ部とを備え、前記浮遊
ゲートに電子が注入されていないメモリセルに流れる電
流より、前記第２のダミービット線に流れる電流が少な
いことを特徴とする半導体メモリ装置が提供される。 さらに、本発明にかかる半導体メモリ装置の第５の観点
によれば、浮遊ゲートを有し、この、Ｖ遊ゲートに電子
が注入されるか否かで、二進のデータを記憶するメモリ
セルと、前記浮遊ゲートに電子が注入された前記メモリ
セルと等価な記憶状態にある第１のダミーセルと、前記
浮遊ゲートに電子が注入されていない前記メモリセルと
等価な記憶状態にある第２のダミーセルと、前記メモリ
セルと前記第１のダミーセルのそれぞれの記憶状態に応
じて変化した電圧とを比較し、その結果に応じた第１の
出力をする第１のセンスアンプ部と、前記メモリセルと
前記第２のダミーセルのそれぞれの記憶状態に応じて変
化した電圧を比較し、その結果に応じた第２の出力をす
る第２のセンスアンプ部と、前記第１の出力と前記第２
の出力とを比較することによって前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、電源電圧に対
応し、前記電源電圧よりも所定値だけ低い電圧を出力す
る電圧低下回路と、ドレインが前記第１のダミーセルの
ドレインに接続され、ゲートが前記電圧低下回路の出力
に接続される前記浮遊ゲートに電子が注入されない前記
メモリセルと等価な状態にある第３のダミーセルとを具
備したことを特徴とする不揮撥性半導体メモリが提供さ
れる。 また、本発明にかかる半導体メモリ装置の第６の観点に
よれば、バイナリデータの“０°あるいは“１“をガラ
スマスクにパターン化することにより製造段階てバイナ
リデータを記憶するメモリセルと、前記バイナリデータ
の“１”が記憶された前記メモリセルと等価な記憶状態
にある第１のダミーセルと、前記バイナリデータの“１
″が記憶された前記メモリセルと等価な記憶状態にある
第２のダミーセルと、前記メモリセルと前記第１のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第１の出力をする第１のセンス
アンプ部と、前記メモリセルと前記第２のダミーセルの
それぞれの記憶状態に応じて変化した電圧を比較し、そ
の結果に応じた第２の出力をする第２のセンスアンプ部
と、前記第１の出力と前記第２の出力とを比較すること
によって、前記メモリセルの記憶状態を検出する第３の
センスアンプ部とを備えた半導体メモリ装置が提供され
る。 さらに、本発明にかかる半導体メモリ装置の第７の観点
によれば、バイナリデータの“０“あるいは１２をＭＯ
Ｓトランジスタがデプレッション型かエンハンスメント
型かでデータを記憶する不揮接柱メモリセルと、ｎ個の
前記メモリセルとナンド選択トランジスタを直接に接続
してなるナンド束トランジスタ列と、前記ナンド束トラ
ンジスタ列が複数組接続され、前記メモリセルに記憶さ
れたデータを読み出すときに前記メモリセルの記憶状態
に応じた電圧を出力するビ・ント線と、前記ナンド束ト
ランジスタ列と同様の構成を有し、前記デプレッション
型メモリセルと等価な１個の第１ダミーセルと前記エン
ノ＼ンスメント型メモリセルと等価な（ｎ−１）個の第
１のダミーセルとナンド選択トランジスタとを直列に接
続してなる第１のダミーナンド束トランジスタ列と、前
記第１のダミーセルナンド束トランジスタ列が複数個接
続され、前記デプレッション型の第１のダミーセルの記
憶状態に応じた電圧を出力する第１のダミービット線と
、前記ナンド束トランジスタ列と同様の構成を有し、前
記エンノ１ンスメント型メモリセルと等価なｎ個の第２
のダミーセルとナンド選択トランジスタとを直列に接続
してなる第２のダミーナンド東トランジスタ列と、前記
ダミーナンド東トランジスタ列が複数組接続され、エン
ハンスメント型第２のダミーセルの記憶状態に応じた電
圧を出力する第２のダミービット線と、前記ビット線と
前記第１のダミービット線との電圧を比較することによ
って前記メモリセルの記憶状態に応じた第１の出力を発
生する第１のセンスアンプ部と、前記ビット線と前記第
２のダミービット線との電圧を比較することによって前
記メモリセルの記憶状態に応じた第２の出力を発生する
第２のセンスアンプ部と、前記第１の出力と前記第２の
出力を比較することによって前記メモリセルの記憶状態
を検出する第３のセンスアンプ部とを備えた不揮撥性半
導体メモリ装置か提供される。 また、本発明にかかる半導体メモリ装置の第８の観点に
よれば、ビット線と、ワード線と、前記ビット線と前記
ワード線の交点にメモリセルが配置されたメモリセルア
レイと、前記メモリセルアレイに併設して設けられた予
備メモリセルアレイと、前記メモリセルアレイ中に不良
セルがあ乙ことを記憶するためのプログラム手段と、前
記メモリセルアレイ中に不良セルがある場合には、前記
プログラム手段の出力に応答して、前記不良セルの代り
に前記予備メモリセルアレイ中より予備メモリセルを選
択する選択手段と、前記メモリセルと等価なダミーセル
のドレインが接続され、基準電位を発生するダミービッ
ト線と、前記ビット線にあられれる電圧と、前記ダミー
ビット線にあられれる電圧を比較し、選択されたメモリ
セルのデータを読み出すセンスアンプと、データ読み出
し時所定の時間前記ビット線と前記ダミービット線をイ
コライズするイコライズ手段とを備え、前記メモリセル
中に不良セルがある場合には、前記プログラム手段の出
力に応答して、前記イコライズ手段によるイコライズ時
間を、前記所定の時間より長くするようにした半導体メ
モリ装置か提供される。 さらに、本発明にかかる半導体メモリ装置の第９の観点
によれば、ビット線と、ワード線と、浮遊ゲートを有し
、この浮遊ゲートに電子が注入されるか否かで二進デー
タを記憶するメモリセルと、前記ビット線と前記ワード
線の交点に前記メモリセルが配置されたメモリセルアレ
イと、前記メモリセルアレイに併設して設けられた予備
メモリセルと、前記メモリセルアレイ中に不良セルがあ
ることを記憶するためのプログラム手段と、前記メモリ
セルアレイ中に不良セルがある場合には、前記プログラ
ム手段の出力に応答して前記不良セルの代りに前記予備
メモリセルアレイ中より予備メモリセルを選択する選択
手段と、前記浮遊ケートに電子が注入された前記メモリ
セルと等価な記憶状態にある第１のダミーセルと、前記
第１のダミーセルの記憶状態に応じた電圧を出力する第
１のダミーセルの記憶状態に応じた電圧を出力する第１
のダミービット線と、前記浮遊ゲートに電子が注入され
ていない前記メモリセルと等価な記憶状態にある第２の
ダミーセルと、前記第２のダミーセルの記憶状態に応じ
た電圧を出力する第２のダミービット線と、前記メモリ
セルと前記第１のダミーセルのそれぞれの記憶状態に応
じて変化した電圧を比較し、その結果に応じた第１の出
力をする第１のセンスアンプ部と、前記メモリセルと前
記第２のダミーセルのそれぞれの記憶状態に応じて変化
した電圧を比較し、その結果に応じた第２の出力をする
第２のセンスアンプ部と、前記第１の出力と前記第２の
出力とを比較することによって、前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、データ読み出
し時、所定の時間前記ビット線と前記第１のダミービッ
ト線と前記第２のダミービット線をイコライズするイコ
ライズ手段と前記メモリセルアレイ中に不良セルがある
場合には、前記プログラム手段の出力に応答して、前記
イコライズ手段によるイコライズ時間を前記所定の時間
より長くするようにした半導体メモリ装置が提供される
。 （作 用） 本発明によれば、メモリセルの記憶状態と第１のダミー
セル、第２のダミーセルの状態とが比較されて、メモリ
セルに記憶されているデータが検出される。したがって
、１ビット分のデータを２つのメモリセルに記憶し、相
互の記憶状態を比較することによりデータを読み出すも
のに比べ、必要なメモリセルの数か半分で済む。 第１のダミービット線に微小電流を流すことにより、浮
遊状態になることを防止でき、誤動作を防止できる。 リーク手段を設けた場合にはビット線とダミービット線
との電位の関係が適切化され、センス動作が高速化し、
マージンが拡大される。 イコライズ手段を設けた場合、ビット線、ダミービット
線の電位を等しくし、動作を安定化させることができる
。 プリチャージ手段を設けた場合にはイコライズ終了時に
イコライズ信号の変化によるビット線およびダミービッ
ト線の電位変動を防止することができ、誤動作の発生を
防止することができる。 第２の観点による装置では、１ビット分のデータを２つ
のメモリセルで記憶し、それぞれについて２つの状態の
ダミーセルでデータを取り出すようにしているので、高
速のデータ検出が可能で、また、イコライズを適切に行
うことによりさらに高速動作か可能となる。 第３の観点による装置では、プログラムベリファイリー
ド時に第２のビット線の出力電圧を通常のリード時より
も高く設定し、専用のセンスアンプを用いることにより
書き込み時にメモリセルに注入される電子量を増加させ
、電圧マージンを拡大することが可能となる。 第４の観点による装置では、メモリセルの浮遊ゲートに
電子が注入されていなメモリセルに流れる電流より、第
２のダミービット線に流れる電流か少なくされている。 これにより第２のセンスアンプの出力が“Ｏ”と“１″
の中間電位に達するのが速くなり、データ検出速度か向
上する。 第５の観点による装置では、電源電圧よりも所定値たけ
低い電圧を出力する電圧低下回路と、ドレインが第１の
ダミーセルのトレインに接続され、ゲートか電圧低下回
路の出力に接続された、浮遊ゲートに電子が注入されな
いメモリセルと等価な状態にある第３のダミーセルを設
けることにより、動作がさらに高速化される。 第６の観点による装置では、メモリセルかバイナリデー
タの“０”あるいは“１″をガラスマスクにパターン化
することにより、第１の観点による装置と同様のマスク
ＲＯＭを得ることができる。 第７の観点による装置では、メモリセルをＭＯＳトラン
ジスタがデプレッション型かエンハンスメント型かでデ
ータを記憶する不揮発性メモリセルで構成し、ダミーセ
ルをナンド束トランジスタ列で構成することにより、不
揮発性半導体メモリ装置を得ることができる。 第８の観点による装置では、？モリセルアレイに予備メ
モリセルが併設され、不良セルがある場合にはビット線
とダミービット線をイコライズするイコライズ時間を通
常より長くするようにしているので、動作不良を起こし
ている行線が確実に非選択になり、誤動作を起こす可能
性か減少する。 第９の観点による装置では、第１の観点によるメモリ装
置に第８の観点によるイコライズ時間の延長を適用して
おり、同様に誤動作発生の可能性か減少する。 （実施例） 本発明の実施例について、図面を参照して説明する。 第１図は第１の実施例の回路構成を示したものである。 従来の場合と比較して、１ビット分のデータの記憶を一
つのメモリセルて構成し、このデータを読み出す際に基
準となる電圧を設定するためのデータを記憶する第１及
び第２のダミーセルをＤＭＩ １．−、ＤＭｍｌとＤＭ
Ｉ２゜・・・ＤＭｍ２の二列を設け、さらにこれに伴い
メモリセルに記憶されているデータを検出するセンスア
ンプを三つ設けた点が異なっている。ここで従来と同じ
構成要素には、同一の番号を付して説明を省略する。 第１のダミーセルＤＭ１．１． ＤＭ２１．・・・ＤＭ
ｍｌはソースが浮遊状態であって、ゲートに論理“１”
レベルの信号が与えられても電流経路を形成せず、浮遊
ゲートに電子が注入されているメモリセルと等価である
。第２のタミーセルＤＭ１２．ＤＭ２２．−＝、ＤＭｍ
２は浮遊ゲートに電子か注入されておらず、電子が注入
されていないメモリセルと等価である。 そして第１のダミーセルＤ〜１１１．ＤＭ２１゜・・・
、ＤＭｍｌのドレインは第１のダミービット線ＤＢＬＩ
に、第２のダミーセルＤＭ１２ＤＭ２２．・・・、ＤＭ
ｍ２のドレインは第２のダミービット線ＤＢＬ２にそれ
ぞれ接続されている。 さらにこのダミービット線ＤＢＬＩ及びダミービット線
ＤＥＬ２には、カラムゲートＣＧと等価なＭＯＳＦＥＴ
ＤＣＧＩとＤＣＧ２とが接続されている。容ｉｃ１
．Ｃ２は、メモリセル側のカラムゲートトランジスタＣ
ＧＩ、ＣＧ２・・・・・・と、ダミーセル側のダミーカ
ラムゲートトランジスタＤＣＧＩ、Ｄ’ＣＧ２との個数
の差によるビット線とダミービット線の容量の差をなく
し、ビット線とダミー線との容量を等しくするために接
続されている。 ダミービット線ＤＢＬＩに接続されたリーク電流路Ｌ１
は、第１のダミーセルに電流路が形成されないため電気
的にダミービット線ＤＢＬＬが浮遊状態になるのを防ぐ
ために電流路を形成するものである。ビット線の特性を
すべて等価にするために、ビット線ＢＬ、ダミービット
線ＤＢＬ２にも同様に、微少電流を流すリーク電流路を
接続することもできる。 図示されていないアドレス変化検出回路は外部から入力
されるアドレス信号か変化したのを検知してイコライズ
信号φを発生する。そして、このイコライズ信号φが論
理“１”のときに、トランジスタＱ１１．Ｑ１Ｂ及びＱ
１５はこのビット線ＢＬ、ダミービット線ＤＢＬ１及び
ＤＢＬ２をプリチャージし、トランジスタＱ１２）Ｑ１
４）Ｑ１６及びＱ１７はビット線とダミービット線の電
位を等しくする。さらにトランジスタＱ１００゜Ｑ１０
１及びＱ１０２は、それぞれ第１，２及び第３の負荷回
路に相当し、トランジスタＱ１１．０１Ｂ及びＱ１５に
よってプリチャージされたビット線ＢＬ、ダミービット
線ＤＢＬＩ及びＤＢＬ２の電位が、リーク電流等によっ
て低下しないように所定の電流を流して充電する。この
ため、それらの導通抵抗は極めて大きく設定されている
。 トランジスタＱ２１．Ｑ２２．Ｑ２３．Ｑ２４及びＱ２
５は、メモリセルあるいはダミーセルのドレイン電圧の
上昇を抑えて、所定レベルを超えないようにし、メモリ
セルの信頼性を向上させるためのものである。そして、
トランジスタＱ２１゜Ｑ２２及びＱ２３はそれぞれ、第
１．第２及び第３のバイアストランジスタに相当する。 第１のセンスアンプ１は、ビット線ＢＬの電位ＶＩＮと
ダミービット線ＤＢＬＩの電位ＶＲＩとを比較し、その
比較結果として第１の出力に相当する信号Ａを出力する
ものである。 第２のセンスアンプ２は、この電位ＶＩＮと、ダミービ
ット線ＤＢＬ２の電位ＶＲ２とを与えられて比較し、第
２の出力に相当する信号Ｂを出力する。 そして第３のセンスアンプ３は、この第１及び第２の信
号を与えられて比較し、選択されたメモリセルのデータ
に対応じた第３の出力に相当する信号りを出力する。 第２図は、この第１）第２及び第３のセンスアンプの回
路構成の一例を示したものである。いずれもカレントミ
ラー回路の構成を有している。第１のセンスアンプ１の
Ｐチャネルエンノ）ンスメント型トランジスタＳｌ及び
Ｓ２のゲートには電位ＶＩＮ及びＶＲｌがそれぞれ印加
され、第１の信号Ａが出力される。第２のセンスアンプ
２のＰチャネルエンハンスメント型トランジスタＳ３及
ヒＳ４のゲートには電位ＶＲ２及びＶＩＮがそれぞれ印
加され、第２の信号Ｂが出力される。そして第３のセン
スアンプ３のＰチャネルエンハンスメント型トランジス
タＳ５及びＳ６のゲートには第１の信号Ａ及び第２の信
号Ｂがそれぞれ印加され、第３の信号りが出力される。 このような構成を有した本実施例において、メモリセル
に記憶されたデータを読み出す動作について、以下に説
明する。 行デコーダ５によってワード線ＷＬの１つが選択される
。列デコーダ４により、カラムゲートトランジスタＣＧ
のうち１つが選択される。この選択されたカラムゲート
トランジスタに対応じたビット線と、選択されたワード
線との交点にあるメモリセルが選択される。 行コーダ５によって選択されたメモリセルと同一のワー
ド線ＷＬに接続された二つのダミーセルも選択される。 次にイコライズ信号φと電位ＶＩＮ、 ＶＲＩ及びＶＲ
２）さらに信号Ａ、 Ｂ及びＤの相互関係を第３図に
示す。イコライズ信号φが“０”から“１“になると（
期間ｔ１）、トランジスタＱ１１゜Ｑ１３及びＱ１５が
オンすることによりビット線ＢＬ、ダミービット線ＤＢ
ＬＬ及びＤＢＬ２がプリチャージされ、さらにトランジ
スタＱ１２及びＱ１４及びＱ１６及びＱ１７によってビ
ット線ＢＬ、ダミービット線ＤＢＬＩ及びＤＥＬ２は、
はぼ同電位に設定される。これにより、この期間ｔ１に
おいてＶＩＮ、 ＶＩ？ｌ及びＶＲ２は等しい電位にプ
リチャージされる。 このときは第１）第２及び第３のセンスアンプにおける
それぞれのＮチャネルエンハンスメント型トランジスタ
Ｓ２１．Ｓ２２及びＳ２３は論理“１”のイコライズ信
号φによって導通しており、このイコライズ信号φによ
りＰチャネルエンハンスメント型トランジスタＳ３１）
Ｓ３２．Ｓ３３は、オフするため、節点Ｎｌ、Ｎ３及び
Ｎ５から出力される信号Ａ、Ｂ及びＤは全て論理“Ｏ”
となる。 そしてイコライズ信号φが１から“○”になると（期間
ｔ２）、トランジスタＱｌｌ、Ｑ１３）Ｑ１５及びトラ
ンジスタＱ１２）Ｑ１４）Ｑ１６Ｑ１７はいずれも非導
通状態となり、ビット線ＢＬ、ダミービット線ＤＢＬＩ
及びＤＢＬ２の電位は選択されたメモリセル又はダミー
セルの記憶状態に応じて変わる。同様に第２図中のトラ
ンジスタＳ２１．Ｓ２２及びＳ２３も非導通状態となり
、トランジスタＳ３１．Ｓ３２．Ｓ３３は導通状態とな
るため、第１）第２）第３のセンスアンプは検知動作を
始める。 この期間ｔ２は、浮遊ゲートに電子が注入されていない
メモリセルが選択された場合を示している。ビット線Ｂ
Ｌはメモリセルか導通状態であるため、放電されて電位
ＶＩＮの電位は低下する。これに対し、ダミーセルＤＭ
ＩＩ〜ＤＭｍｌはいずれも電子か注入されたのと等価な
非導通状態であるため、ダミービット線ＤＢＬＩは充電
された状態となり、電位ＶＲＩは充電状態を維持する。 この場合に電位ＶＲＩは、リーク電流路Ｌ１によってリ
ーク電流分だけわずかに低下する。さらにダミーセルＤ
Ｍ１２〜ＤＭｍ２は、いずれも電子が注入されておらず
導通状態であるため、ダミービット線ＤＥＬ２は放電さ
れ、電位ＶＲ２は電位ＶＩＮと同じレベルまで低下する
。 これにより、第１のセンスアンプ１のトランジスタＳ１
のゲートには放電状態の電位ＶＩＮが印加されて導通し
、トランジスタＳ２のゲートには充電状態の電位ＶＲＬ
が印加されて非導通状態を維持する。これにより、“１
“の信号Ａが第１のセンスアンプから出力される。 第２のセンスアンプ２のトランジスタＳ３及びトランジ
スタＳ４のゲートには共に放電状態の電位ＶＪ？２）Ｖ
ＩＮがそれぞれ印加され、いずれも導通状態となる。こ
のようにＰチャネルトランジスタＳ３及びＳ４が導通状
態の場合には、信号Ｂは論理“１“と“０′の中間値を
とる。 第３のセンスアンプのトランジスタＳ５及びＳ６のゲー
トには、それぞれ論理“１”の信号Ａと、論理“１°と
“０”の中間の信号Ｂとがそれぞれ印加される。 すなわち、第３のセンスアンプは、信号Ａの電位が、信
号Ｂの電位より高いことを検知して、その出力に論理“
○°を出力する。 次に新たに選択されたメモリセルに記憶されたデータを
読み取るため、イコライズ信号φが“Ｏ”から“１′に
変わると（期間ｔ３）、ビット線ＢＬ、ダミービット線
ＤＢＬＩ及びＤＥＬ２がそれぞれプリチャージされ同電
位にされる。この場合の電位ＶＩＮ、 ＶＲＩ及びＶ
Ｈ２）さらに信号Ａ、 Ｂ及びＤは期間ｔ１の場合と
同様である。 そしてイコライズ信号φが“１″から“Ｏ“に変わると
（期間ｔ４）、期間ｔ２と同様にビット線ＢＬ、ダミー
ビット線ＤＢＬＩ及びＤＢＬ２の電位は新たに選択され
たメモリセル又はダミーセルのそれぞれの記憶状態に応
じて変わる。この区間ｔ４は、浮遊ゲートに電子か注入
されたメモリセルが選択された場合を示している。この
メモリセルは非導通状態であるため、ビット線ＢＬは充
電された状態を維持する。ダミービット線ＤＢＬ１とダ
ミービット線ＤＢＬ２の電位は上述した区間ｔ２の場合
と全く同様であるため、電位ＶＲＩは充電状態を維持し
、電位ＶＲ２は低下する。これにより、第１のセンスア
ンプ１のトランジスタＳ１及びＳ２のゲートには、共に
充電状態の電位ＶＩＮ及びＶＲＩがそれぞれ印加されて
トランジスタＳ１は、非導通状態となり、信号Ａはトラ
ンジスタＳ２］で放電された状態を維持する。すなわち
信号Ａは論理“０′である。 第２のセンスアンプ２のトランジスタＳ３のゲートには
放電状態の電位ＶＲ２が印加されてトランジスタＳ３は
、導通し、トランジスタＳ４には充電状態の電位ＶＩＮ
が印加される。第２のセンスアンプ２は、電位ＶＲ２よ
りもＶＩＮの電位の方が高いことを検知して、その出力
信号Ｂを論理“１”にする。 第３のセンスアンプは、信号Ａの電位が、信号Ｂの電位
よりも低いことを検知して、その出力信号りを論理“１
”にする。 このように、メモリセルの浮遊ゲートに電子か注入され
ていないときは“０”の信号りが出力され、注入されて
いるときは“１゛の信号りが出力されることによって、
メモリセルの記憶状態が読み出される。 このように本実施例によれば、以下のような効果が得ら
れる。先ず従来の装置と比較して、１ビット分のデータ
の記憶を一つのメモリセルで行うことができるため、チ
ップ面積が縮小され、チップコストが低減される。 この場合の読み出し速度は、選択されたメモリセルに接
続されたビット線と、二種類のダミーセルに接続された
ダミービット線をそれぞれプリチャージ及びイコライズ
することによって等しく高い電圧にしておき、その状態
からそれぞれの記憶状態に応じた電圧に変化した瞬間を
検出して読み取るため、二つのメモリセルに、お互いに
反対のデータを１ビット分として記憶させた従来の読み
方と等価になり読み出し速度は、従来同様高速化されて
いる。 さらに電源電圧変動か生じた場合における誤動作の発生
は、次のようにして貼止される。電子か注入されていな
いメモリセルか選択された場合（期間ｔ２）は、第１の
センスアンプ］は、電子が注入されていないメモリセル
と、電流経路のない、電子か注入されたメモリセルと等
価なダミセルＤＭＩＩ〜ＤＭｍｌからのデータ、すなわ
ち、オンしたメモリセルからのデータと、オフしたダミ
ーセルからのデータを比較することになる。したがって
、電源変動が生した場合でも、従来の１ビット分のデー
タを二つのメモリセルに互いに反対のデータとして記憶
させたものと同様に、ビット線の電位は逆転することな
く誤動作することはない。 また、第２のセンスアンプ２ては電子が注入されていな
いメモリセルと、このようなメモリセルと等価なダミー
セルＤＭ１２〜ＤＭｍ２からのデータとを比較して読み
出すことになる。このため電源電圧変動が生じた場合に
も、ビット線ＢＬとダミービット線ＤＥＬ２が受ける電
源電圧変動の影響は等しい。従って入力される電圧ＶＩ
ＮとＶＲ２とは共に低い電圧であるが、同じ影響を受け
ることになる。 これにより、第２のセンスアンプ２から出ツノされる信
号Ｂは第１のセンスアンプ１からの信号Ａよりも低いと
いう関係が維持されて、第３のセンスアンプ３からの信
号りは安定して“０“を保ち、誤動作の発生が防止され
る。 電子が注入されたメモリセルが選択された場合は（期間
ｔ４）、第２のセンスアンプ２は、電子が注入されたメ
モリセルと、電子が注入されていないメモリセルと等価
なダミーセルＤＭ１２〜ＤＭｍ２からのデータ、すなわ
ち、オフしたメモリセルからのデータと、オンしたダミ
ーセルからのデータを比較することになる。したかって
、電源変動が生した場合でも、従来の１ビツト分のデー
タを二つのメモリセルに互いに反対のデータとして記憶
させたものと同様に、ビット線の電位とダミービット線
の電位は逆転することがなく誤動作することはない。ま
た、第１のセンスアンプ１は、電子か注入されたメモリ
セルと、このメモリセルと等価なダミーセルＤＭＩＩ〜
ＤＭｍｌからのデータを比較して読み出す。第１のセン
スアンプ１において比較するビット線ＢＬ及びダミービ
ット線ＤＢＬ１が受ける電源電圧変動の影響は等しく、
同じ変化をすることになる。従って第１のセンスアンプ
１から出力される信号Ａは、第２のセンスアンプ２から
の信号Ｂよりも低いという関係は維持され、第３のセン
スアンプ３からは、論理“１”の信号りが電源電圧変動
にかかわらず安定して出力される。 このように第１の実施例によれば、高速度で動作し、電
源電圧変動による誤動作の発生を防止し得る上に、１ビ
ツトのデータを記憶させるのに１つのメモリセルで足り
るため、従来の中速又は低連動作のメモリ装置と同程度
にチップ面積を縮小することができ、コストが低減され
る。 本発明の他の実施例を以下に示す。第２の実施例として
、第３のセンスアンプ３を第４図に示されたものとして
もよい。また第１）第２）第３のセンスアンプすべてを
第４図に示したものを用いてもよい。第２図に示された
第３のセンスアンプ３は、ｐチャネル型トランジスタＳ
５）Ｓ６のゲートに信号Ａ、Ｂをそれぞれ供給していた
か、第４図に示したものは、略Ｏｖの閾電圧を持つＮチ
ャネル型トランジスタＳ１５．Ｓ１６のゲートに信号Ａ
と信号Ｂをそれぞれ供給している。トランジスタＳ１５
のドレインは電源ＶＣＣに、ソースは、Ｎチャネルエン
ハンスメント型トランジスタ５Ｓ１５のドレインに接続
されるとともにＮチャネルエンハスメント型トランジス
タＳ Ｓ １．６のゲートに接続される。トランジスタ
Ｓ１６のドレインは電源ＶＣＣに、ソースはトランジス
タ５Ｓ１６のドレインに接続されるとともに、トランジ
スタ５８１５のゲートに接続される。トランジスタ５Ｓ
１５．５Ｓ１６のソースは接地される。この場合も同様
に、信号Ａ、 Ｂ及びＤは第３図に示されたような変
化をする。 即ち信号Ａ及びＢか共に論理“Ｏ”のとき（期間ｔｌ）
は、トランジスタＳ１５及びＳ１６は共に非導通状態で
あり、信号りは“０”となる。信号Ａか“１″で信号Ｂ
が“１”と“０”の間の電位にあるとき（期間ｔ２）は
、Ａの電位か、Ｂの電位に比べ高くなるため節点Ｎ１６
は“０″になり、論理“Ｏ”の信号りが出力される。さ
らに信号Ａか“０”で信号Ｂが“１°の場合には（期間
ｔ４）、Ｂの電位の方がＡの電位よりも高いため節点Ｎ
１６の電位は上昇し、“１°の信号が出力される。 パルス信号φが論理“１″から“０”に変化すると、共
に“０″の状態であった信号Ａ及びＢのうちのいずれか
の信号が“１１に変化することになるが、この変化を直
ちに読み取って信号りを出力する。 第２の実施例として、第１及び第２のセンスアンブに第
４図に示した回路を用いた場合には、ビット線及びダミ
ービット線のプリチャージ電位に関係なく、ビット線と
ダミービット線との間に電位差が生じれば、すみやかに
これを検出することができる。 次に、本発明の第３の実施例について説明する。 この場合の回路構成を第５図に、読出し時における各信
号のタイミングを第６図に示す。上述した第１及び第２
の実施例と比較し、以下の点が異なる。 ビット線プリチャージ回路として、Ｎチャネルデイプレ
ッション型トランジスタＱｌｌ及びＰチャネルエンハン
スメント型トランジスタＱ３１を直列に接続し、ダミー
ビット線ＤＢＬＩのプリチャージ回路としてＮチャネル
デイプレッション型トランジスタＱ１Ｂ及びＰチャネル
エンハンスメント型トランジスタＱ３３を直列に接続し
、ダミービット線ＤＢＬ２のプリチャージ回路としてＮ
チャネルデイプレッション型トランジスタＱ１５及びＰ
チャネルエンハンスメント型トランジスタＱ３５を直列
に接続して構成している。 ＰチャネルトランジスタＱ３１．Ｑ３Ｂ。 Ｑ３５のゲートは、それぞれビット線ＢＬ、ダミービッ
ト線ＤＢＬＩ、ダミービット線ＤＢＬ２に接続される。 さらに負荷トランジスタとしてトレインとゲートも共通
にビット線あるいはダミービット線、接続してＰチャネ
ルトランジスタＱ１００゜ＱＩＯＩ Ｑ１０２を使用
している。 イコライズ信号φが、第６図の期間ｔｌ、又はｔ３のよ
うに“１°レベルになると、Ｎチャネルデイプレッショ
ン型トランジスタＱ１１．Ｑ１３及びＱ１５は全て導通
状態になり、ビット線ＢＬ。 ダミービット線ＤＢＬＩ、ＤＥＬ２はいずれも充電され
て、電源電圧ＶＣＣからＰチャネルトランジスタの閾値
電圧ｖ ｔｈｐを引いた電位（Ｖｃｃ−Ｉ Ｖｔｈｐ
ｌ ）まで上昇する。第１のセンスアンプ及び第２のセ
ンスアンプの入力トランジスタが、第２図の実施例回路
のようにＰチャネルエンハンスメント型で構成されてい
る場合、プリチャージ後のビット線及びダミービット線
の電位を、入力トランジスタＳ１〜Ｓ４のオンとオフの
境界点から変化させることにより、第１）第２のセンス
アンプの応答は、早くなる。このため、Ｐチャネルトラ
ンジスタＱ３１）Ｑ３３及びＱ３５を使用してプリチャ
ージ後のビット線及びダミービット線の電位が（Ｖｃｃ
−ｌ Ｖｔｈｐｌ）となるよう設定している。また、
このプリチャージの期間、ＮチャネルトランジスタＱ１
２及びＱ１４及びＱ ］、 ６及びＱ１７は導通状態と
なりビット線ＢＬとダミービット線ＤＢＬＩとダミービ
ット線ＤＥＬ２の電位はそれぞれ等しくされる。 イコライズが終了した後、期間ｔ２又はｔ４のようにイ
コライズ信号φが“０°レベルになると、ゲートにイコ
ライズ信号φが入力されたブリチャジトランジスタＱｌ
ｌ、Ｑ１３及びＱ１５は全て非導通状態となる。またこ
のとき、同時にイコライズトランジスタＱ１２．Ｑ１４
．Ｑ１６及びＱ１７も非導通状態となる。これにより、
電位ＶＩＮＳＶＲＩ及びＶＨ２は、それぞれメモリセル
、又はダミーセルの記憶状態に対応じたレベルに変化す
る。イコライズおよびプリチャージが終了したときトラ
ンジスタＱｌｌ、Ｑ１Ｂ及びＱ１５のゲートに印加され
る電圧が“１°レベルから“０”レベルに変化するため
、ゲート・ソース間の容量結０によりＰチャネルエンハ
ンスメント型トランジスタＱ３１．Ｑ３３及びＱＢ５の
ソース電圧は低下する。しかしながらビット線及びダミ
ービット線の電位ＶＩＮ、 ＶＲＩ、 ＶＨ２は前述
した（Ｖｃｃ−Ｖｔｈｐｌ）の電位となっているためＰ
チャネルトランジスタＱ３１．Ｑ３３及びＱ３５はいず
れもまた非導通状態にあり、電位ＶＩＮＳＶＲ１及びＶ
Ｈ２はイコライズ信号φが“１”レベルから“０”レベ
ルに変化しても、その影響を受けることなく、安定して
メモリセル及びダミーセルの記憶データに対応じた電位
に変化することが可能となる。 このようにプリチャージ回路として、デブリッション型
ＮチャネルトランジスタＱｌｌ Ｑ１３及びＱ１５と
、ＰチャネルトランジスタＱ３１゜Ｑ３３．Ｑ３５を組
み合わせることで、動作を安走化させることができ、高
速読み出しが可能となる。 ＰチャネルトランジスタＱ３１．Ｑ３３゜Ｑ３５はプリ
チャージ動作終了時のビット線、ダミービット線の電位
を設定するとともにプリチャージ動作時のビット線、ダ
ミービット線の充電電流をコントロールする機能も有し
ている。 選択されていないビット線はＧｒｏｕｎｄに放電されて
いるためカラムアドレスが変化して新しいビット線が選
択される場合、このビット線はＯＶから充電されるため
ビット線のプリチャージに必要な時間かもっとも長い。 高速読み出しのためには短いプリチャージ期間てビット
線（Ｂ Ｌ）と第１）第２のダミービット線（ＤＢＬｌ
、ＤＢＬ２）を所定電位まで充電する必要がある。ビッ
ト線と第１のダミービット線及び第１のダミービット線
と第２のダミービット線間はイコライズトランジスタに
よりイコライズされるが、トランジスタの導通抵抗のた
めビット線とダミービット線間にはわずかに電位差が生
じる。カラムアドレスが変化した後のビット線のプリチ
ャージ時間か、ダミービット線のプリチャージ時間より
長いことを考慮してトランジスタＱ３１の導通抵抗は、
トランジスタＱ３３またはトランジスタＱ３５の導通抵
抗より小さく設定してもよい。 またビットｆｉＢＬにはエンハンスメント型Ｎチャネル
トランジスタＱ４２を接続し、ダミービット線ＤＢＬＩ
にはエンハンスメント型ＮチャネルトランジスタＱ４０
を接続し、同様にＤＥＬ２にはエンハンスメント型Ｎチ
ャネルトランジスタＱ４１を接続し、それぞれのトラン
ジスタサイズ（Ｗ／Ｌ）をＱ４０ ＞Ｑ４２ ＞Ｑ４１
の関係に設定しているがこれは以下の理由による。 第６図の期間ｔ４に示すように、電子が注入されたメモ
リセルからデータを読み出す場合は、電位ＶＩＮは電位
ＶＲＩと同様に（、Ｖｃｃ −ｌ Ｖｔｈｐ ｌ ）の
電位になる。しかしながら一般に、メモリセルのゲート
に印加される電源電圧Ｖｃｃは常に一定のレベルが保持
されているわけてなく出力バッファ回路からデータが外
部に出力される際には、その出力端に存在する大きな負
荷容量を駆動するために大電流が流れ、電源配線のイン
ダクタンスによって、チップ内部の電源電圧ＶＣＣは１
〜２Ｖ程度変動することがある。例えば、正常時に電源
電圧ＶＣＣは５ｖであるとすると、−時的に６〜７Ｖま
で上昇することがある。この結果、電子が浮遊ゲートに
注入されたメモリセルが選択された場合でも、メモリセ
ルのゲート電圧（ＶＧ ）か上昇するため、メモリセル
は一時的に導通状態となり、電位ＶＩＮは（Ｖｃｃ −
Ｉ Ｖｔｈｐ ｌ ）よりわずかに低くなることがある
。このノイズの影響で第１のセンスアンプの出力信号Ａ
は“０″レベルから“１″レヘルへと変化し、第３のセ
ンスアンプ出力信号りは１”レベルから“０“レベルへ
と変化するため、電子が注入されたメモリセルが選択さ
れているにもかかわらず、センス回路から電子か注入さ
れていない“１”データに対応する信号が出力されてし
まう。この問題を解決するため、ビット線ＢＬとダミー
ビット線ＤＢＬＩに設けられたリークトランジスタＱ４
０，４１．４２のリーク電流に差を持たせ、電子が注入
されたメモリセルが選択された場合の、ビット線電位Ｖ
ＩＮが、ダミービット線電位ＶＩ？１より高くなるよう
設定している。 この結果ノイズの影響でメモリセルがわすかに導通状態
となり、メモリセルに数μＡ程度電流が流れてち、第３
のセンスアンプの出力信号りは反転することなく安定し
てメモリセルの“０″データを出力することができる。 ビット線のリーク電流量を、第１のダミービット線のリ
ーク電流量より小さく設定するため、リークトランジス
タＱ４０とＱ４２のトランジスタのサイズＷ／Ｌすなわ
ちトランジスタのチャンネル幅と長さの比はＱ４０〉Ｑ
４２となるよう選定している。ここでトランジスタＱ４
２及びＱ４０のゲートには、リーク量を所定の値に設定
するための電（ｎＬｌが共通に印加されている。 またチップ内の個々のメモリセルに流れる電流はまった
く同一ではなく、Ｗ／Ｌのばらつきにより数％程度の差
がある。このため電子が注入されていないメモリセルが
選択され、選択されたメモリセルに流れる電流が選択さ
れた第２のダミーセルに流れる電流より少ない場合、電
位ＶＩＮは電位ＶＲ２より高いレベルになる。このＶＩ
ＮとＲＶ２の電位差のため第２のセンスアンプの出力信
号Ｂの“１゛レベルと“０″レベルの中間電位が高くな
り、また上昇する速度が速い。第３のセンスアンプは、
信号Ａと信号Ｂが“０“レベルから“１″レベルへ変化
するときの上昇速度の差を検知してデータ検出を行なう
ため、メモリセルに流れる電流のばらつきにより信号Ａ
と信号Ｂが“○”から“１“に変化するときの電位差が
小さくなり、読み出し速度が遅くなる問題がある。この
問題を解決するため、ビット線のリーク電流量を、第２
のダミービット線のリーク電流量より多く設定し、浮遊
ゲートに電子の注入されていないメモリセルが選択され
たときの電位ＶＩＮが電位ＶＲ２より低くなるよう設定
している。ビット線のリーク電流量を、第２のダミービ
ット線のリーク電流量より大きく設定するため、リーク
トランジスタＱ４２とＱ４１のトランジスタのサイズＷ
／ＬがＱ４２〉Ｑ４１となるよう選定している。 以上述べたように安定したデータ出力と高速読み出しを
実現するためにビット線及びダミービット線に設けられ
たリーク回路のリーク電流量は、第１のダミービット線
ＤＢＬＩ＞ビット線ＢＬ＞第２のダミービット線ＤＥＬ
２の関係となることか好ましい。 第５図の実施例では、各リーク回路のトランジスタサイ
ズを変更することによりリーク電流量を設定しているが
、各トランジスタサイズを同一にしてゲート電圧をコン
トロールすることにより、同様なリーク電流量の関係を
実現することも可能である。 また、第２のダミービット線の電位ＶＲ２かビット線の
電位ＶＩＮよりゆるやかに変化するよう、ダミー容量を
第２のダミービット線に付加することによってもまた、
上述した電子が注入されていないメモリセルを読み出す
場合に、メモリセルに流れる電流のばらつきによる読み
出し速度の遅れを防ぐことができる。第５図に示す実施
例では、このダミー容量を、Ｐチャンネルトランジスタ
Ｃ６とＮチャネルトランジスタＣ５のゲート容量を用い
て構成している。 次に第４の実施例について、第２図、第７図及び第８図
を用いて説明する。第１図及び第２図に示す実施例の回
路において、浮遊ゲートに電子が注入されたメモリセル
を読み出すとき、このメモリセルかわずかに導通状態で
あると、プリチャージ動作後のある時間の間は、メモリ
セルの“Ｏ“データが読み出されるが、その後データが
反転し誤まった″１°データが出力される問題がある。 前述したようにメモリセルがわずかに導通状態のとき、
電位ＶＩＮは電位ＶＲＩより、はんのわずか低いレベル
となる。ビット線のプリチャージ動作後、第２のダミー
ビット線の電位は、直ちに所定の低いレベルに変化する
ため、第２のセンスアンプはその変化を検知して、その
出力Ｂは直ちにＶＣＣに向って変化する。これに対し、
ビット線の電位ＶＩＮと、電流径路のないダミーセルの
接続された第１のダミービット線の電位ＶＲＩは共に（
ＶｃｃＶｔｈｐｌ）レベル近傍の所定の高いレベルにあ
り、電位ＶＩＮか電位ＶＲ１よりわずかに低いレベルに
あるため、第１のセンスアンプの出力Ａの電位は徐々に
Ｖｃｃ電位まで上昇する。このため数１００ｎｓｅｃ程
度時間が経過すると、第２図に示す第３のセンスアンプ
のトランジスタＳ５はトランジスタＳ６と同様に非導通
状態となり、その出力信号りは徐々にＧｒｏｕｎｄ電位
まで低下する。 出力信号りが“０”レベルへと反転するまでの時間は一
定でなく、電位ＶＩＮと電位ＶＲＩの電位差が小さけれ
ばより長い時間の後に出力信号りが論理“１″から論理
“０″に反転する。通常、￥−遊アゲート注入された電
子の量が充分かどうかチエツクするためデータ書き込み
後電源電圧■ｃｃを所定の電位まで上昇させ、“０′デ
ータが安定して出力される事をチエツクしている。この
ため、上述のように読み出す時間により、読み出しデー
タが異なると浮遊ゲートに注入された電子の量が十分か
どうか判断するのが困難となる。 第８図の実施例はこの問題を考慮し、第３のセンスアン
ブ３の出力端と電源Ｖｃｃとの間に導通抵抗の大きなプ
ルアップ用のＮチャネルデプレッション型トランジスタ
Ｑ４Ｂを備えることにより、安定したデータ出力を行え
るよう構成している。 第３のセンスアンプの出力をプルアップすることにより
、上述したように“０“データ読み出し後ある時間経過
して第３のセンスアンプのトランジスタＳ５及びトラン
ジスタＳ６が非導通状態となった場合でも、その出力り
の電位はＶＣＣ電位に保たれる。このため電子が注入さ
れたわずかに導通状態のメモイセルが選択された場合で
も長い時間の間に第３のセンスアンプの出力データが“
○”レベルに反転する誤動作はなくなる。本実施例では
、電源電圧を上昇させメモリセルに流れる電流が所定の
値になった時、第２のセンスアンプの出力Ｂが（Ｖｃｃ
−ｌ Ｖｔｈｐ ｌ ） 以下の電位へと変化するた
め、第３のセンスアンプの出力信号りが論理“１“レベ
ルから論理“０°レベルへと変化する。このため、読み
出し時間にかかわりなく浮遊ゲートへの電子の注入量を
正しくチエツクすることができる。なお、このトランジ
スタ０４Ｂの導通抵抗は、メモリセルから“１″データ
を読み出す時に、読み出し速度か遅くならない程度に小
さく設定するのが好ましい。 また前述したように、メモリセルのゲートに印加される
電源電圧Ｖｃｃは、常に一定のレベルが保持されている
わけではなく、正常時に電源電圧■ＣＣは５■であると
すると、出力バッファノイズの影響で一時的に６〜７Ｖ
まで上昇することがある。 また、浮遊ゲートはシリコン酸化膜に覆われているが、
一般にこのシリコン酸化膜には欠陥が存在するため、浮
遊ゲートに注入された電子は長い時間の間に徐々に抜け
てゆく場合がある。このような場合でも、長期間の安定
した読み出し動作を保証するためには、電子か注入され
たメモリセルの閾値電圧は、高ければ高いほど良い。こ
のため第４の実施例においては、電源電圧上昇に対する
安定した読み出し動作を保証し、電源電圧マージンを拡
大するため、プログラムベリファイ時の専用の読み出し
回路を備えている。 一般にＥＰＲＯ〜１のプログラムは、プログラムベリフ
ァイモードで書き込み不十分と判断されたメモリセルに
ついては、再び所定時間追加書き込みを行なうことによ
って、浮遊ゲートへの電子の注入量を増加させるプログ
ラムシーケンスが採用されている。このため電子を注入
されたメモリセルの閾値電圧が所定の電圧（例えば７Ｖ
）以下ではプログラムベリファイモードで“１°データ
が出力されるようセンス回路を設定することにより、閾
値電圧が７Ｖ以下のメモリセルについては追加書き込み
が行なわれ、電子が注入されたメモリセルの閾値電圧を
、電源電圧の変動に対してマージンのある７■以上に設
定することができる。これを実現するため、第４の実施
例においては第１図に示すデータ読み出し用のセンスア
ンプ１． ２及び３とは別に第８図に示すプログラムベ
リファイセンス回路３６を新たに設け、スイッチ回路３
２により、通常読み出し時は、第３のセンスアンプの出
力信号がラッチ回路３７を経由して出力バッフ７回路３
８に伝達され、プログラムベリファイモード時はプログ
ラムベリファイセンス回路の出力信号か、ラッチ回路３
７を経由して出カバソファ回路３８に伝達されるよう切
り換え動作を行なっている。切り換えをコントロールす
る信号ＷＲは、プログラムベリファイ時“０“ レベル
となり、通常読み出し時“１”レベルとなる。またＷＲ
はＷＲの逆相信号である。このプログラムへリファイセ
ンス回路３６は、電圧比較用の入力トランジスタにＰチ
ャネルトランジスタを使用した差動増幅回路３３と、イ
ンバータ３４．３５から構成されており、電圧比較用ト
ランジスタの入力ゲートにはそれぞれビット線ＢＬの電
位ＶＩＮと第２のダミービット線ＤＢＬ２の電位ＶＲ２
が印加される。 さらに通常読み出し時、差動増幅回路３３での消費電流
を小さくし、チップの消費電流が増加しないよう電源端
子と入力トランジスタ間に接続されたＰチャネルトラン
ジスタのゲートに信号ＷＲを入力している。プログラム
ベリファイ時の第２のダミービット線ＤＢＬ２の電位Ｖ
Ｒ２は第７図のＰチャンネルトランジスタＱ３７とＱＢ
８で構成されるプログラムベリファイ用負荷回路１１が
導通状態となるため、通常の読み出し時の電位Ｖｌ？２
より高いレベルに設定される。プログラムベリファイ時
のデータ読み出し動作は一般に、ＣＭＯＳ ＥＦＲＯ
Ｍで使用される差動増幅回路を使用したセンス方式と同
様で、電位ＶＲ２をリファレンス電位として、この電位
よりビット線の電位ＶＩＮか高い場合メモリセルのデー
タは浮遊ゲートに電子が注入されている“０”データと
判断され、リファレンス電位よりビット線の電位ＶＩＮ
が低い場合、メモリセルのデータは浮遊ゲートに電子が
注入されていない“１”データと判断される。 上述したプログラムベリファイ用負荷回路のトランジス
タＱ３７の導通抵抗はメモリセルの閾値電圧が７Ｖ以下
では、プログラムベリファイモード時にプログラムベリ
ファイセンス回路から″１１データが出力されように設
定される。プログラムベリファイセンス回路を使用した
読み出し速度は１つのリファレンス電位を使用するセン
ス方式のため、１００ｎｓｅｃ程度である。一般にＥＰ
ＲＯＭのプログラム装置のプログラムベリファイ時の出
力データの判定はアドレスを入力してから後、１μｓｅ
ｃ程度と非常に長く設定されているため、１００ｎｓｅ
ｃ程度の読み出し速度であれば十分である。 また第８図のプログラムベリファイセンス回路の差動増
幅回路３３は、プログラムベリファイ時に第１〜第３の
センスアンプのカレントミラー回路のうちの１つを使用
して構成することも可能である。例えば、第１のセンス
アンプのＰチャネルトランジスタＳ２のゲート入力信号
を、通常読み出し時は第１のダミービット線とし、プロ
グラムベリファイ時は第２のダミービット線に切り換え
、さらに第１のセンスアンプの出力信号Ａをインバータ
２段とスイッチ回路３２を介して出力バッファ回路に入
力することにより第８図のプログラムベリファイセンス
回路を実現でき、チップ面積を縮小することが可能とな
る。 第８図において、データ転送回路３２と出力バッファ回
路３８との間には、ランチ回路３７が接続されている。 このラッチ回路３７はイコライズ及びプリチャージか行
なわれている間、出力バッファ回路３８からメモリセル
のデータに対応しないデータが出力され、このデータ出
力により電源電圧が変動することを防止するために設け
られている。 第９図はデータ読み出し時の各信号のタイミングを示し
てあり、以下にラッチ回路使用時の読み出し動作を説明
する。第９図でアドレス信号が変化すると（時点ｔ１１
）、このアドレス信号の変化は図示されていないアドレ
ス変化検出回路（ＡＴＤ回路）により検出され、このＡ
ＴＤ回路ヨリ所定の時間“１２レベルのＡＴＤパルスカ
出力される（時点ｔ１２）。このＡＴＤパルスが出力さ
れるとラッチ回路３７をコントロールするラッチパルス
が“１”レベルに変化する（時点ｔ１３）。さらにこの
ラッチパルスの変化を受けて上述したイコライズ及びプ
リチャージ制御用のイコライズ信号φも“１″レベルに
変化する（時点ｔ１４）。第９図に示すように、ラッチ
パルスは、イコライズ信号φの立ち上がりよりも先に“
１″レヘルヘ変化する。 このため、イコライズ及びプリチャージ動作が開始され
る前に出力信号りは時点ｔ１３においてラッチ回路３７
でラッチされ、イコライズ信号φの変化により第３のセ
ンスアンプ３の出力信号りが“１ルベルから“Ｏ”レベ
ルに変化しても（ｔ１５）、出力バッファ回路３８から
はラッチされた出力信号Ｆか出力される。 そしてＡＴＤパルスか所定時間経過後に“０″レベルに
なると（時点ｔ１．６）、その変化を受けてイコライズ
信号φも“０“レベルとなり（時点ｔ１７）、選択され
たメモリセルのデータが読み出される。イコライズ信号
φが“０”レベルに変化してから所定時間経過後ラッチ
パルスも“０”Ｌ／／＜ルになり（時点ｔ１８）、第３
のセンスアンプ３からの出力信号りがラッチ回路を介し
て出力バッフ７回路３８に転送され外部に出力される。 このように本実施例ではセンス動作が行われている間は
、出力バッファからラッチされた前のデ−夕が出力され
るため、電源電圧は安定しており、高速読み出しか可能
となる。 次に、第５の実施例について説明する。上述した第１〜
第４の実施例では、電子の注入されたメモリセルＭユ１
〜Ｍｍｎと等価な第１のダミーセルＤＭＩ １〜ＤＭｍ
ｌとして、電流経路を形成しないもので説明した。従っ
て、この第１のダミーセルＤＭＩＩ〜ＤＭｍｌのゲート
に電圧を印加しても電流経路は形成されない。ところか
メモリセルＭｌｌ〜Ｍｍｎのうち、浮遊ゲートに電子が
注入されたものは、その閾値電圧が上昇している点のみ
が注入されていないセルと異なる。このため、ゲートに
閾値電圧よりも高い電源電圧ＶＣＣが印加されると電流
経路は形成され、導通することになる。この結果、第３
のセンスアンプ３からは、誤ったデータ“１″が検出さ
れることになる。 前述したように、メモリセルのゲートに印加される電源
電圧Ｖｃｃは、常に一定のレベルが保持されているわけ
ではない。例えば、出力バッファ回路３８からデータが
出力される際には、その出力に依存する大きな負荷容量
を駆動するために大電流を流す必要がある。このため、
前述したように電源配線に存在するインダクタンスによ
って、電源電圧ｖＣＣは１〜２Ｖ程度変動することがあ
る。 例えば、正常時に電源電圧Ｖｃｃは５Ｖであるとすると
、−時的に６〜７Ｖまで上昇することがある。 このような場合にも、誤動作を招かないためには、電子
を注入されたメモリセルの閾値電圧は、前述したように
７Ｖ以上であることか必要になってくる。 しかし閾値電圧を高めるためには、追加書き込みにより
より多くの電子を注入する必要があり、プログラムに長
い時間を要することになる。一つのメモリセルに電子を
注入するために時間が長くかかるとなると、メモリ装置
全体のプログラムには多大な時間が必要となり、メモリ
容量が大きくなればなる程、長い時間を費やさなければ
ならなくなる。 第５の実施例は、上記の事情を考慮してなされたもので
ある。この実施例における第１のダミーセルＤＭＩＩ〜
ＤＭｍｌは、第１０図に示されたように、電子の注入さ
れたメモリセルと電気的に等価なものを用いている。 そして、この第１のダミーセルの閾値電圧は、浮遊ゲー
トに電子か注入されていないメモリセルの閾値電圧より
高くなっており、電子の注入されているメモリセルの閾
値電圧と同様の値となっている。第１のダミーセルのゲ
ートに閾値電圧を超える電源電圧Ｖｃｃが印加されると
、メモリセルと同様に電流経路が形成され、導通ずるこ
とになる。 例えば、電子の注入されたメモリセルの閾値電圧が６■
であり、第１のダミーセルの閾値電圧も同様に６■であ
るとする。これにより、電源変動が生じて電源電圧ｖｃ
ｃが６Ｖ以上に上昇すると、メモリセルのみならず、第
１のダミーセルも同様に導通するため、誤動作が防止さ
れる。 この実施例では、必ずしも電子の注入されたメモリセル
の閾値電圧をより高めておく必要はない。 ４〜５Ｖ程度であってもよく、この場合には第１のダミ
ーセルも同様に４〜５Ｖの閾値電圧を持つようにすれば
よい。 ここで、第１のダミーセルの閾値電圧を、電子の注入さ
れたメモリセルと同程度に高めるには、幾つかの方法か
考えられる。例えば、トランジスタのチャネルへ注入す
る不純物イオンのドーズ量を多くしても良い。あるいは
、メモリセルと同様に浮遊ゲートに電子を注入してもよ
い。この場合に、第１のダミーセルの閾値電圧は、電子
の注入されたメモリセルの閾値電圧よりも低くなるよう
に設定するのが好ましい。このためには、メモリセルと
第１のダミーセルとに電子を注入する際に、プログラム
電圧を印加する時間を第１のダミーセルの方が短くなる
ように設定すればよい。 次に、この第５の実施例に関連した第６の実施例につい
て説明する。この実施例では、第１〜第４の実施例と同
様に、第１のダミーセルとして電流経路の形成されてい
ないメモリセルを用いている。その代わりに、電源電圧
ＶＣＣが一定値を超えた場合には、ダミー列線ＤＢＬＩ
にリーク電流路を設けて、電位ＶＲＩを必要なレベルた
け低下させて誤動作を防止するリーク手段を備えている
。 第１１図に、そのリーク手段を示す。節点Ｎ１００は、
第１図に示されたダミー列線ＤＢＬＩの節点Ｎ１００に
接続されている。Ｐチャネルエンハンスメント型トラン
ジスタＴｒ４のゲートに、チップイネーブル信号ＣＥか
印加されており、チップがイネーブル状態になると、Ｐ
チャネルエンハンスメント型トランジスタＴｒ２に電源
電圧Ｖｃｃが供給される。このトランジスタＴｒ２のド
レイン電極からは、電源電圧ｖｅｃより所定電圧だけ低
い電圧Ｖ ｏｕｔが出力される。 このリーク回路の動作を、第１２図を用いて説明する。 第１２図の実線は第１１図のＮチャネルデブリッション
型トランジスタＴｒｌのドレイン電圧（Ｖ ｏｕｔ）と
流れる電流（１１）の関係を示し、破線はＰチャネルハ
ンスメント型トランジスタＴｒ２の、ドレイン電圧（Ｖ
ｏｕｔ）と流れる電流（Ｉ２）の関係を示している。破
線■は電源電圧ＶＣＣがＶｃｌの場合のトランジスタＴ
ｒ２に流れる電流１２の特性で、破線■は電源電圧ＶＣ
ＣかＶｃｌより高いＶｃ２の場合のトランジスタＴｒ２
に流れる電流Ｉ２の特性を示している。 電源電圧ＶｃｃがＶＣｌからＶＯ２へ上昇すると、出力
電圧ＶｏｌｔはＶｏｕｔｌからＶｏｕｔ２へ変化すル。 即ち出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃの変化に応じ
て変化し、その電圧はＶＣＣよりも所望の電圧だけ低く
なる。例えば第１２図において、正規の電源電圧Ｖｃ↓
が５Ｖのとき出力電圧Ｖｏｕｔｌは約ＩＶであるとする
と、電源電圧Ｖｃ２が６Ｖのとき、出力電圧Ｖｏｕｔ２
は約２Ｖとなる。この電源電圧ＶＣＣより降下された出
力電圧ｖ ｏｕｔか第３のダミーセルに相当スるＮチャ
ネルエンハンスメント型トランジスタＤ１のゲートに印
加される。これにより、このトランジスタＤ１のドレイ
ンは、データ読み出し時にリード信号Ｒによって導通ず
るＮチャネルエンハンスメント型トランジスタＴｒ３を
介して、節点Ｎ１００に接続される。 ここで、トランジスタＤ１のゲートに印加される出力電
圧Ｖｏｕｔは、トランジスタＴｒｌ及びＴｒ２の導通抵
抗の比率を変えることによって、任意に設定することか
できる。またトランジスタＴｒｌに流れる電流１１は、
閾値電圧の絶対値か低い程、小さい出力電圧Ｖｏｕｔて
飽和領域に到達する。従って、電源電圧ＶＣＣの広い範
囲に渡って所望の出力電圧Ｖｏｕｔを設定するには、ト
ランジスタＴｒｉの閾値電圧の絶対値をより低く設定す
るのが望ましい。 このような構成を備えたリーク手段は、電源電圧ＶＣＣ
が上昇して所定値（例えば６Ｖ）に達すると、この電圧
より降下された出力電圧Ｖｏｕｔ （例えば２Ｖ）か
トランジスタＤ１のゲートに印加されてこのトランジス
タＤ１が導通し、節点Ｎ１００においてリーク電流路か
形成される。これにより、電源電圧が所定の電圧（５Ｖ
）以上になると第１のダミービット線ＤＢＬＩの電位■
Ｒ１は低下する。 ここでトランジスタＤ１は、電子を注入されたメモリセ
ルよりも、結果的に低い電源電圧ＶＣＣて導通ずるよう
に閾値電圧が設定されていれば、電源電圧か上昇した場
合でも誤動作を防ぐことが可能である。 第１図で示した実施例の回路のチップ上の回路配置の実
施例を第１３図に示す。通常ＥＦＲＯＭでは、１つのの
アドレスに対して複数のデータを記憶する。第１３図の
実施例では、１０の行アドレス信号と５つの列アドレス
信号によって４つのメモリセルが選択される。同時に４
ビツトのデータが出力されるメモリチップの構成が示さ
れている。メモリセルアレイは、各ビットに対応じてメ
モリセルアレイ０からメモリセルアレイ３まて４分割さ
れ、列デコーダにより選択された各ビットに対応じた４
本のビット線には、それぞれ行デコーダにより選択され
たメモリセルのデータに対応じた電位ＶＩＮか出力され
る。また、メモリセルアレイＯと１）及びメモリセルア
レイ２と３の間には、それぞれ第１のダミービット線と
第２のダミービット線が配置され、各々のダミービット
線に接続されている第１のダミーセルと第２のダミーセ
ルの記憶状態に対応じた電位（ＶＩ？ｌとＶ Ｒ２）が
各々のダミービット線ＤＢＬＩ、ＤＥＬ２に現われる。 本実施例では、２本の第１のダミービット線のうち、メ
モリセルアレイ０と１の間に配置された第１のダミービ
ット線の電位（ＶＩ？１．）は、ビット０のメモリセル
データを検知するセンス回路Ｓ／ＡＯと、ビット１のメ
モリセルデータを検知するセンス回路Ｓ／ＡＩで、各々
選択されたビット線の電位（ＶＩＮ）と比較される。ま
たメモリセルアレイ２と３の間に配置された第１のダミ
ービット線の電位（Ｖ Ｒ１）は、ビット２のメモリセ
ルデータを検知するセンス回路Ｓ／Ａ２とビット３のメ
モリセルデータを検知するセンス回路Ｓ／Ａ３て各々選
択されたビット線の電位（ＶＩＮ）と比較される。同様
に、２本の第２のダミービット線のうち、メモリセルア
レイＯと、メモリセルアレイ１の間に配置された第２の
ダミービット線の電位（Ｖ Ｒ２）は、センス回路Ｓ／
ＡＯとセンス回路Ｓ／Ａｌで、またメモリセルアレイ２
とメモリセルアレイ３の間に配置された第２のダミービ
ット線の電位（Ｖ Ｒ２）はセンス回路２とセンス回路
３でそれぞれ選択されたビット線の電位と比較される。 この比較結果に基づき、それぞれのセンス回路からメモ
リセルの記憶状態に対応じたデータか４ビット分出力さ
れ、このデータがそれぞれ出力バッファ０． １． ２
． ３を介して外部にビット０゜１．２．３の信号とし
て出力される。Ｓ／ＡＯ〜３の領域では、それぞれ第１
の実施例におけるビット線の電位を所定の低いレベルに
設定するバイアストランジスタＱ２１及びプリチャージ
トランジスタＱｌｌ、ビット線負荷トランジスタＱ１０
０、第１のセンスアンプ、第２のセンスアンプ、第３の
センスアンプの回路が形成されている。また、２個のリ
ファレンス回路Ｒ口の領域ではそれぞれ第１のダミービ
ット線の電位を所定の低いレベルに設定するバイアスト
ランジスタＱ２２）プリチャージトランジスタＱ１３）
第１のダミービット線負荷トランジスタＱ１０１が形成
される。さらに２個のＲ１の領域では、それぞれ第２の
ダミービット線の電位を所定の低いレベルに設定するバ
イアストランジスタＱ２Ｂ、プリチャージトランジスタ
Ｑ１５）第２のダミービット線負荷トランジスタＱ１０
２か形成されている。 メモリセルのデータは、第３のセンスアンプで第１のセ
ンスアンプと第２のセンスアンプの出力信号の電位差を
比較することにより、読み出されるため、第１または第
２のセンスアンプの一方の動作が遅いと誤動作が生じる
。このため、第１のセンスアンプと第２のセンスアンプ
のセンス速度は、等しくなるように設定されるのが好ま
しい。この点を考慮し、第２図に示されるセンスアンプ
回路では、第１のセンスアンプ１と第２のセンスアンプ
２の対応するトランジスタのトランジスタサイズＷ／Ｌ
は等しくなるよう設計される。しかしながら第２図の実
施例回路でビット線に付加されるゲート容量は、トラン
ジスタＳ１と８４のゲート容量の和になり第１または第
２のダミービット線に付加されるゲート容量の２倍とな
る。このためビット線電位ＶＩＮの変化速度は、ダミー
ビット線の電位ＶＪ？２の変化速度より遅くなる。ビッ
ト線が放電される時、ＶＩＮの電位の変化がＶ］？２の
電位の変化により遅くなるため、ＶＩＮの電位がＶＲ２
の電位より高くなる。このため第２のセンスアンプ出力
信号Ｂがすばやく “１”レベルへ変化し誤動作を生し
る。第１３図の実施例ではこの問題を考慮し、上述のよ
うに第１のダミービット線の電位ＶＲＩを、領域Ｓ／Ａ
ＯとＳ／Ａ］に形成される２個の第１のセンスアンプの
電圧比較トランジスタのゲートに印加しており、ビット
線に付加されるゲート容量と第１のダミービット線に付
加されるゲート容量が等しくなるように論定している。 同様に第２のダミービット線の電位ＶＲ２を、領域Ｓ／
ＡＯとＳ／Ａｌに形成される２個の第２のセンスアンプ
の電圧比較トランジスタのゲートに印加することにより
、ビット線に付加されるゲート容量と第２のダミービッ
ト線に付加されるゲート容量が等しくなるよう設定して
いる。この結果、ビット線とダミービット線に付加され
る容量が等しくなり、誤動作を防止することができる。 第１３図の実施例は他にもさまざまな応用が可能である
。 前述したように“１′のメモリセルデータを高速に読出
すためには、ビット線の電位ＶＩＮは第２のダミービッ
ト線の電位ＶＲ２より先に低いレベルへと変化すること
が好ましい。このため行線が切り換り“１”のメモリセ
ルが選択される場合選択されたメモリセルのゲート電位
は選択された第２のダミーセルのゲート電位より高い程
高速読み出しか可能となる。一般に行線はポリシリコン
が材料として用いられており、行線の線幅は１μｍ以下
と微細化されているため、メモリセルアレイ中の行デコ
ーダに近いメモリセルと遠いメモリセルでは行線の電位
の変化に１０ｎＳｅｅ程度の差が生じる。このため第２
のダミーセルを行デコーダからもっとも遠い位置に配置
し行線が切り換わる際選択されたメモリセルのゲート電
位より第２のダミービット線電位が低くなるように設定
することにより、高速読み出しを実現できる。例えば、
メモリセルアレイ０とメモリセルアレイ１の間に、配置
される第２のダミービット線をメモリセルアレイ１と２
の間に配置し、この第２のダミービット線が入力される
領域Ｒ１とセンス回路の領域Ｓ／Ａ１とを交換すること
により実現できる。同様に、メモリセルアレイ２とメモ
リセルアレイ３との間に配置されている第２のダミービ
ット線をメモリセルアレイ３の右側に配置し、この第２
のダミービット線が入力される領域Ｒ１とＳ／Ａ３を交
換することにより、ビット２とビット３についても同様
の効果が得られる。 上述した第１〜第６の実施例のように、本発明の半導体
メモリ装置として種々な応用例が可能である。 第１４図は本発明の第７の実施例を示すものである。 この実施例においては、第１図の実施例と比べて、プリ
チャージ用トランジスタＱｌｌ、Ｑ１３゜Ｑ１５が省略
されている。これは発明者らが第１４図に示した半導体
メモリを試作し、評価したところ、イコライズ用トラン
ジスタＱ１２゜Ｑ１４．Ｑ１６．Ｑ１７がＶＩＮ、ＶＲ
Ｉ、ＶＢ２を同じ電位に設定するので、メモリセルに記
憶されたデータに対応じて第１のセンスアンプ１及び第
２のセンスアンプ２の出力信号Ａ、 Ｂも変化し、正
しいデータが検出されるため、プリチャージ用トランジ
スタＱｌｌ、Ｑ１３．Ｑ１５は必ずしも必要ないことが
判明したことに基づく。 したかって、この実施例の構成では、素子数が減少し、
面積効率の良い半導体メモリが提供されることになる。 さらに発明者らは第１図に示した半導体メモリを試作し
、評価したところ、メモリセル毎に動作する最小の電源
電圧が異なっていることが分かった。前述したように各
セルが同じ構造および状態となっているはずの集積回路
であっても、流れる電流がメモリセル毎に僅かずつ異な
っており、オンしたダミーセルよりも少ない電流が流れ
るメモリセルにおいて、動作する最小電源電圧が高くな
っていることが判明した。 一般に、半導体集積回路は、低い電源電圧でも動作する
ことが望ましいが、電源電圧Ｖｃｃを下げていくと信号
Ａと信号Ｂの電位差が小さくなっていくとともに、信号
Ａ、Ｂと電源電圧Ｖｃｃとの差も小さくなる。後者の差
がトランジスタＳ５゜Ｓ６の閾電圧よりも小さくなれば
、トランジスタＳ５．Ｓ６はオフし、動作しなくなる。 この場合、電源電圧か低下していくのに伴って信号Ｂと
電源電圧Ｖｃｃとの電位差か小さくなっていく速さはＶ
ＩＮよりＶＢ２の電位が低いものほど速いことが分かっ
た。すなわち、オンしたダミーセルよりもメモリセルの
電流が小さいものは、ＶＩＮよりもＶＢ２の電位の方か
低いので、他のメモリセルに比べ、信号Ｂと電源電圧と
の電位差が小さくなる割合か速く、動作する電源電圧の
最低値が他のメモリセルに比べて高いことが分かった。 このようにＶＩＮの電位はＶＢ２よりも低い方が前述し
たように読み出し速度は早く、さらに低い電源電圧で動
作可能となる。逆にＶＩＮの電位がＶＢ２より高くなっ
ては電源マージンが狭まるという問題が生ずることにな
る。 第１５図に示す本発明の第８の実施例は、上記の事情に
基づいてなされたもので、メモリ電流が小さくてもより
低い電源電圧まで動作する半導体メモリを提供すること
を目的とする。 この実施例においてはメモリセルを構成するトランジス
タのチャネル長Ｌ１よりも、ダミーセルを構成するトラ
ンジスタのチャネル長Ｌ２を長く設定している。このよ
うにすることで、メモリセル毎の電流値のばらつきに対
して常にダミーセルの電流値の方が小さくなるようにで
きるので、ＶＩＮよりもＶＨ２の電位が高くなるように
設定でき、このため、従来よりも信号ＢとＶＣＣとの電
位差の小さくなる割合を少なくしている。したがって、
より低い電源電圧まで動作させることが可能となる。 このような実施例においては、メモリセル電流の各メモ
リセル毎におけるばらつきのもつとも少ないメモリセル
電流を持つものよりもダミーセルの電流が少なければ良
いので、メモリセルのチャネル長に比べてダミーセルの
チャネル長をそれほど長く設定する必要はなく、メモリ
セルのチャネル長よりも１０％長い程度で良い。すなわ
ち、メモリセルのチャネル長が１μｍであるならばダミ
ーセルのチャネル長は１．１μｍ程度で良い。この場合
、メモリセルとダミーセルのチャネル長に差があるすぎ
るとＶＩＮとＶＨ２の電源ノイズに対する応答性が違い
、誤動作の原因となるので、あまり差をつけすぎるのは
好ましくない。 この実施例によれば、電圧マージンの大きい半導体メモ
リを提供することができる。 第１６図は本発明の第９の実施例を示すもので、第１図
に示したトランジスタＱ２４．Ｑ２５で作った固定バイ
アス方式に代えて、インバータ１１゜１．２．Ｉ３によ
る周知のフィードバックバイアス回路を用いたものであ
る。 この回路を試作し、評価した結果、第１６図に示すフィ
ードバックバイアス回路を用いたものの方が、第１図に
示す固定バイアス回路を用いたものよりもビット線ある
いはダミービット線のプリチャージに要する時間が短く
て済んた。このため、アドレスが入力されてから、デー
タが出力されるまでの時間は第１６図に示したフィード
バックバイアス方式の方が固定バイアス方式よりも短く
することができ、より高速動作が可能であることが分か
った。 発明者らは、さらに高速動作をさせるため、第１６図に
示した回路においてイコライズおよびプリチャージの時
間を最適化し、その上、出力バッファ回路の出力段のト
ランジスタサイズをより大きく設定し、外部端子の充放
電時間をより短くした。このことにより、より高速動作
をする半導体メモリが得られた。しかし、出力段トラン
ジスタの電流駆動能力を大きくとったため、パッケージ
あるいは電源配線のインダクタンス成分により、データ
出力時において、電源電圧がより大きく変動し、この電
源ノイズにより“０”データを記憶したメモリセルが選
択された場合に誤動作が生じるという新たな問題が生じ
た。この場合、発明者らの解析によれば、電源ノイズに
より誤動作するのはプリチャージパルス幅の短いもので
あることが分かった。その理由は次のように考えられる
。 一般に、ビット線のプリチャージに要する時間は、ビッ
ト線が放電状態である時にプリチャージする場合が最も
長くかかる。これに対して、ダミービット線ＤＢＬＩは
すてに充電状態にあるため、プリチャージに要する時間
は短くて済む。プリチャージが終了して“０“データか
出力されるとき、電源電圧が変動すると、インバータ１
１，１２Ｉ３の出力も電源変動の影響を受けて変動する
。 この時、電源電圧Ｖｃｃか低下しインバータＩ２の出力
か“０”方向に変動するためトランジスタＱ２１．及び
トランジスタＱ２２の導通抵抗か大きくなる。ビット線
ＢＬはプリチャージに要する時間か長いため、トランジ
スタＱ２１の抵抗か大きくなるために完全にプリチャー
ジ状態とはなっていないが、ダミービット線はプリチャ
ージ時間が短くても充分プリチャージされる。このこと
により、ＶＩＮとＶＲＩとの間に電位差が生ずる。すな
わち、イコライズ終了後、ＶＩＮの電位がＶＲＩより低
くなり、第１のセンスアンプが間違ったデータを出力し
、これにより誤動作していた。 以下に示す実施例はこのような事情から電源ノイズによ
り誤動作しない高速動作可能な半導体メモリを提供する
ものである。 第１７図は第１６図の実施例において用いたインバータ
１１〜Ｉ３を示す回路記号で、第１８図はその回路構成
を示している。このインバータを構成するトランジスタ
Ｎ１の閾電圧あるいはＰチャネルトランジスタＮ２とＮ
チャネルトランジスタＮ１の寸法の比を変えることでビ
ット線の電位を最適化することができる。例えば、Ｎ１
の閾電圧はＯＶ程度が望ましい。 第１９図は第１６図の実施例において用いたインバータ
を改良することにより、上述した誤動作の対策を行なっ
たもので前述した第１８図のインバータの電源とＮ２と
の間に定電流源Ｃ１を挿入したものである。このような
構成では出力バッファからデータが出力される時、電源
電圧Ｖｃｃが変動しても、定電流源Ｃ１が存在するため
電流値は不変で、インバータの出力ＯＵＴか変動せず、
上述したような誤動作は生しない。 第２０図は定電流源としてデプレッション型トランジス
タＮ３を用いたもので、ソースとゲートとを接続するこ
とにより定電流特性を得ている。 第２１図は第２０図に示されたトランジスタＮ３のゲー
トを接地したもので、トランジスタＮ３が飽和領域で動
作するため、定電流特性が得られる。 第２２図はＰチャネルトランジスタＮ４を定電流特性で
用いたものである。この実施例ではそれぞれドレインと
ゲートを接続したＰチャネルトランジスタＮ５．Ｎ６．
デプレッンヨントランジスタＮ７を直列に接続したもの
を電源Ｖｃｃと接地間に接続し、トランジスタＮ４のゲ
ートをトランジスタＮ６とＮ７の接続点に接続している
。この場合、トランジスタＮ４のゲート電圧はＶＣＣ−
Ｖｔｈｎ５１ ｌ Ｖｔｈｎ６ ｌとなり電源電圧
の変動とともに、トランジスタＮ４のケート電圧も同様
に変化するため、定電流特性を得ている。 Ｖ ｔｈｎ５及びＶ ｔｈｎ６はそれぞれトランジスタ
Ｎ５及びＮ６のンキイ電圧である。 第２３図、第２４図はゲートとソースが接続されたＮチ
ャネルデプレッション型トランジスタＮ８と、ゲートと
ドレインが接続された３つのＮチャネルトランジスタＮ
９．ＮＩＯ，Ｎｌｌを電源ＶＣＣと接地間に接続してお
り、ｎチャンネルトランジスタＮ１２およびしきい値が
ほぼＯＶのｎチャンネルトランジシスタＮ１Ｂを飽和領
域で動作させることにより、定電流特性を実現している
。 このため電源電圧ｖｃｃが変動しても流れる電流は変動
せず、インバータの出力ＯＵＴも変動しない。 したかって、上述した誤動作も生じない。 このように、これらの実施例では電源電圧の変動かあっ
てもフィードバックバイアス回路のインバータ１１〜Ｉ
３の出力か変動しないので、プリチャージ時間を短くす
ることかでき、これにより動作か速く、誤動作のない半
導体メモリを提供することができる。 第２５図はフィードバックバイアス回路のさらに他の実
施例を示す回路図である。 本実施例のフィードバックバイアス回路は入力がビット
ＩＩＢＬに接続され出力がトランジスタＱ２１のゲート
電極に接続された第一のインバータ回路と、入力がビッ
ト線ＢＬに接続され、出力が初期充電用トランジスタＱ
６０のゲート電極に接続された第二のインバータ回路よ
り構成される。 第一のインバータ回路はＰチャネルトランジスタＱ６４
．Ｑ７１としきい値電圧がほぼＯｖのＮｃｈトランジス
タＱ７３より構成される。また第二のインバータ回路は
ＰチャネルトランジスタＱ６３゜Ｑ７０としきい値がほ
ぼＯＶのＮチャネルトランジスタＱ７２の直列接続回路
より構成される。ＮチャネルトランジスタＱ６１．Ｑ６
２はそれぞれ第二、第一のインバータの出力とＧｒｏｕ
ｎｄとの間に接続される。ＰチャネルトランジスタＱ６
３Ｑ６４とＮチャネルトランジスタＱ６１．Ｑ６２はチ
ップが待機状態の時、チップのｌ自費電力を削減する目
的で使用される。初期充電用トランジスタＱ６０はビッ
ト線の高速充電のため使用されるもので、ビット線の充
電が開始されてＮチャネルトランジスタＱ２１がしゃ断
するより先に、初期充電用トランジスタＱ６０がしゃ断
するように、第二のインバータの出力電位は第一のイン
バータの出力電位より低くなるよう設定される。このよ
うに、フィードバックタイプバイアス回路で初期充電用
トランジスタを使用することにより、０■から所定電位
までのビット線の充電時間をさらに短縮化することが可
能となった。 第２６図は本発明の第１０の実施例を示すもので、第２
５図に示したビット線バイアス回路の半導体記憶装置内
でのセンスアンプ等と接続構成を示す。第１のダミービ
ット線ＤＢＬＩ及び第２のダミービット線ＤＥＬ２のバ
イアス回路にも第２５図と同様の構成のバイアス回路を
使用することにより、メモリセルの“Ｏ°デデー読出し
時のビット線電位と第１のダミービット線の電位、及び
メモリセルの“１”データ読出し時のビット線電位と第
２のダミービット線の電位が等しくなり、読出し速度を
高速にすることができる。 第２７図は第２６図のビット線バイアス回路の他の実施
例を示すもので、第２５図の第１のインバータを構成し
ているＰチャネルトランジスタＱ７１をゲート電極がソ
ース電極に接続されたデプレッション型Ｎチャネルトラ
ンジスタＱ７５に、また第２のインバータを構成してい
るＰチャネルトランジスタＱ７０をゲート電極がソース
電極に接続されたデプレッション型Ｎチャネルトランジ
スタＱ７４に置換えたものである。また第２８図はバイ
アス回路のさらに他の実施例を示すもので、第２５図の
ＰチャネルトランジスタＱ７１をゲート電極かドレイン
電極に接続されたしきい値電圧がほぼＯＶのＮチャネル
トランジスタＱ７９に、またＰチャネルトランジスタＱ
７０をゲート電極がドレイン電極に接続されたしきい値
電圧がほぼＯＶのトランジスタＱ７ｇに置換えたもので
ある。 このように第１のインバータと第２のインバータには第
２０図〜第２４図に示したインバータの他に従来技術で
使用した種々のタイプを使用することが可能である。 第３０図にビット線が切替わり、新しく選択されたビッ
ト線が充電される際のビット線電位変化（ＢＬ）と、第
２５図及び第２６図に示されたフィードバックバイアス
回路の第１のインバータの出力の電位変化を実線で示す
。第３０図において時間ｔｏで新しく選択されたビット
線ＢＬの充電が開始されると、このビット線ＢＬの低い
電位に対応じて第１のインバータの出力電位は上昇する
。 時間ｔ１てビット線はデータ“１”が記憶されたメモリ
セルが選択された時のビット線電位まで充電されるか、
インバータの入力に対するインバータ出力の応答速度の
遅れにより、このとき第１のインバータの出力電位は“
１＃のメモリセル（“１″セル）が選択された時の例え
ば第３０図の時刻ｔ３の時の所定の安定した電位より高
い電位である。このためビット線は第３０図に示した時
刻ｔ３の時の“１″セルが選ばれた時の所定の安定電位
以上に充電され、第１のインバータの出力電位は低下し
ビット線は充電されない。選択されたメモリセルにより
、ビット線は徐々に放電されるが、ビット線の容量が大
きいため時間ｔ３ではじめて“１″セル選択時のビット
線電位に回復する。このようにビット線が所定の安定電
位に達してもさらに余分に充電が行われ（過充電）るた
め、″１″データの読出し速度が遅くなるという問題が
ある。このため第２９図に示す第１０の実施例ではカラ
ムゲートトランジスタのドレイン電極とビット線バイア
ス回路の入力（ＢＬＤ）間にゲートがＶｃｃに接続され
たデプレッション型ＮチャネルトランジスタＱ５０を挿
入している。 第３０図に破線で示した電圧波型が、第２９図における
、ビット線の電位、ビット線バイアス回路の入力電位と
、第１のインバータの出力電位である。ここでビット線
バイアス回路の入力電位をＢＬＤで示す。 第２９図におけるトランジスタＱ５０は抵抗として動作
するため、新しく選択されたビット線ＢＬを充電すると
き、このトランジスタＱ５０ののドレイン（ＢＬＤ）と
ソースとの間には電位差が生じる。 すなわち、ビット線が切り替わり、新しく選択されたビ
ット線が充電されるとき、ビット線の電位（トランジス
タＱ５０のソース側）より、ビット線バイアス回路の入
力端の電位は高くなる。 このためビット線バイアス回路の入力端がデ−タ“１２
のメモリセル選択時の安定したビット線電位以上まで余
分に充電されても、ビット線ＢＬは、データ“１″のメ
モリセル選択時の安定したビット線電位まで充電されな
い。 さらにビット線バイアス回路の入力端か、余分に充電さ
れたあとで、ビット線バイアス回路に入力端は充電され
なくなる。このとき、ビット線バイアス回路の入力端の
電位は、ビット線ＢＬより高い電位となっているため、
ビット線バイアス回路の入力端の余分に充電された電荷
によりビット線ＢＬがさらに充電され、ビット線バイア
ス回路の入力端とビット線ＢＬの電位は、データ“１゜
のメモリセルが選択された場合の安定した電位となる。 デプレッション型トランジスタＱ５０を挿入することに
より、ビット線バイアス回路の入力端の電位を、デプレ
ッション型トランジスタＱ５０が挿入されていない場合
のビット線バイアス回路の入力端の電位より速く上昇さ
せることができるため、ビット線とバイアス回路の第１
のインバータの出力電位はデプレッション型トランジス
タＱ５０が挿入されることにより従来より速く低下する
。 例えば第３０図に示すように、第１のインバータの出力
電位が低下し、トランジスタＱ２１を介してのビット線
の充電がなくなるまでの時間は、デプレッション型トラ
ンジスタＱ５０を挿入することによりｔ２−ｔ２’たけ
高速になる。ビット線バイアス回路の第１のインバータ
の応答速度の遅れによるビット線の過充電を防止し、ビ
ット線ＢＬの電位が、データ“１“のメモリセル選択時
の安定したビット線電位になるまでの時間を短縮化でき
る。 このようにビット線バイアス回路の入力端とビット線Ｂ
Ｌ間にゲートをＶＣＣに接続したデプレッション型トラ
ンジスタを挿入し、ビットｉＢＬと、ビット線バイアス
回路の入力端との間に電位差を生じさせることにより、
ビット線ＢＬの過充電が防止され、高速読出しが可能と
なる。 第２９図の実施例では、さらにデプレッション型トラン
ジスタをダミービット線ＤＢＬＩ。 ＤＢＬ２とビット線バイアス回路１２．１３間にそれぞ
れ挿入することにより、メモリセルの“０゜データ読出
し時のビット線と第１のダミービット線の電位及びメモ
リセルの“１”データ読出し時のビット線と第２のダミ
ービット線の電位を等価に１７で続出し動作を安定化さ
せている。 第３１図は第２９図に示す実施例においてデプレッショ
ン型トランジスタＱ５０のゲート入力を書込みコントロ
ール信号Ｈとしたものである。通常ＥＦＲＯＭではメモ
リセルへ“０”データを書込む場合、書込み回路により
ビット線に９Ｖ程度の高電圧が印加される。 本実施例回路では書込み時にＯＶとなる信号Ｈをデプレ
ッション型トランジスタＱ５０のゲート電極に供給する
ことにより、バイアス回路に高電圧が印加されるのを防
止している。またメモリセルのデータ読出し時にこの信
号Ｈは電源ＶＣＣの電位となるため、第２図実施例で説
明したビット線過充電によるデータ読出し速度が遅くな
る問題も解決している。 第３２図は第２９図に示す実施例の変形例であって第２
９図に示した回路の容ｆｆ１ｃ１．Ｃ２をダミービット
線ＤＢＬ１ａ、ＤＥＬ２ａで構成したものである。この
実施例ではこれらの追加ダミービット線に接続されるダ
ミーセルＤＭ１１ａＤＭ２１ ａ、ＤＭＩ ２ａ、ＤＭ
２２ａ、−・・の個数を調整することにより、メモリセ
ル側のカラムゲートＣＧＩ、ＣＧ２．・・・・・・に存
在する寄生容量を補償し、ビット線とダミービット線の
負荷容量を等しく設定している。 第３３図は本発明の第１１の実施例を示す回路図であり
、本発明のメモリ装置におけるイコライズ方式を説明す
るものである。この実施例ではビット線ＢＬとダミービ
ット線ＤＢＬ２との間のイコライズを行うトランジスタ
Ｑ２００．Ｑ２０１が追加されている。 第３３図に示した半導体メモリにおいて、例えばビット
線ＢＬと第１のダミービット線ＤＢＬＩと第２のダミー
ビット線ＤＥＬ２が共にイコライズされた場合について
考える。この場合にトランジスタＱ１２．Ｑ１４．Ｑ２
０１及びＱ１６Ｑ１７．Ｑ２００にて接続される経路を
簡略図で示すと、第３４図（Ａ）のようになる。 第３４図（Ａ）−第３４図（Ｄ）を用いて“○“データ
が読出される場合と“１゛データが読出される場合につ
いて、各ビット線の電位変化について以下に説明する。 まず、選択されたメモリセルか、“０″データを記憶し
ている場合を考える。この場合、このメモリセルおよび
第１のダミーセルはオフしており、第２のダミーセルか
オンしているため、ビット線ＢＬ、第１）第２のダミー
ビット線ＤＢＬＩ。 ＤＥＬ２のうち、オン状態のメモリセルが、接続されて
いるのは、第２のダミービット線だけである。このため
ビット線及び第１のダミービ・ソト線から、第２のダミ
ービット線へ流れる電流経路が形成される。 イコライズが完了した後、ビット線ＢＬ、第１のダミー
ビット線ＤＢＬＩ、第２のダミービット線ＤＥＬ２の電
位は、それぞれメモリセル、第１）第２のダミーセルに
記憶されたデータに対応じて変化する。第１）第２及び
第３のセンスアンプはビット線ＢＬ、第１）第２のダミ
ービット線ＤＢＬＩ、ＤＢＬ２上の電位の変化を検知し
て、メモリセルに記憶されたデータを検知する。 より速くメモリセルに記憶されたデータを検知するため
には、第１）第２及び第３のセンスアンプの詳細な回路
構成から理解されるように、メモリセルに記憶されてい
る“０“データ（メモリセルがオフ）を検知する場合は
、イコライズが完了された時、第１のダミービット線Ｄ
ＢＬＩの電位より、ビット線ＢＬの電位の方が高いこと
が望ましい。逆に、メモリセルに記憶されている“１゜
データ（メモリセルかオン）を検知する場合は、イコラ
イズが完了した時第２のダミービット線ＤＢＬ２の電位
より、ビット線ＢＬの電位の方が低いことが望ましい。 これに対し、メモリセルに記憶されている“０”データ
を検知する場合に、イコライズ完了時に、第１のダミー
ビット線ＤＢＬＩの電位よりビット線ＢＬの電位の方が
低いとデータの検知は遅くなる。“１″データを検知す
る場合に第２のダミービット線ＤＥＬ２の電位よりビッ
ト線ＢＬの電位の方か高いとデータの検知は遅くなる。 前述したように、第３４図（Ａ）において、メモリセル
と第１のダミーセルとは、ともにオフ状態であるため、
電気的に第３４図（Ａ）のＡ−Ａ′線で対称関係にある
。 このため、ビット線ＢＬから第２のダミービット線ＤＢ
Ｌ２へ流れる電流値と、第１のダミービット線ＤＢＬＩ
から第２のダミービット線ＤＢＬ２へ流れる電流値とは
等しく、■１の値を持つ。 また、ビット線ＢＬ及び第１のダミービ・ント線ＤＢＬ
Ｉから流れ出す電流は等しい値を持つので、“０“デー
タのメモリセルが選択された時のビ・ソト線ＢＬの電位
と第１のダミービット線ＤＢＬ１の電位とは等しい。す
なわち、“０”データを検知する場合に、イコライズ完
了時、第１のダミービット線ＤＢＬＩの電位よりビット
線の電位の方か低くなることかないので、データの検知
は遅くならない。 次に、選択されたメモリセルが“１”データを記憶して
いる場合について考える。 この場合、このメモリセルおよび第２のダミーセルは、
オンしており、第１のダミーセルは、オフにいるため、
第３４図（Ａ）に示したようにＢ−Ｂ’線をはさんで、
電気的に対称な状態となる。 このため、ビット線ＢＬに流れ込む電流値と、第２のダ
ミービット線ＤＥＬ２へ流れ込む電流値は共に１２であ
り等しいので、“１°データのメモリセルが選択された
時のビット線の電位と第２のダミービット線ＤＢＬ２の
電位とは等しい。すなわち、“１″データを検知する場
合に第２のダミービット線ＤＥＬ２の電位よりビット線
ＢＬの電位の方が高くなることがないのでデータの検知
は遅くならない。 以上のように、第３３図の構成で第３４図（Ａ）のよう
なイコライズ方法を採用することにより、メモリセルに
記憶されているデータが“０“であっても“１”であっ
てもデータ検知速度は遅くならない。 また、他のイコライズ方法を第３４図（Ｂ）〜（Ｄ）の
簡略図を用いて説明する。 まず、第３４図（Ｂ）のようにビット線ＢＬと第２のダ
ミービット線ＤＥＬ２との間にトランジスタＱ２００．
Ｑ２０１を接続しなかった場合を考える。 選択されたメモリセルが“０“データを記憶シている場
合、このメモリセルはオフしているので、オンされてい
る第２のダミーセルのみを通して、電流が流れる。この
ため、電流経路は■となり、ビット線ＢＬ−第１のダミ
ービット線ＤＢＬｌ→第２のダミービット線ＤＢＬ２の
順に電流が流れる。この結果、ビット線ＢＬの電位は第
１のダミービット線ＤＢＬＩの電位より高くなる。前述
したように、“０″データを読む場合にはビット線ＢＬ
の電位が第１のダミービット線ＤＢＬＩの電位よりも高
い方がリードマージンが上がる。 選択されたメモリセルか“１°データを記憶している場
合は、第３４図（Ａ）の場合と同様にＢ−Ｂ’線で電気
的に対称となり、第３４図（Ａ）で説明したのと同じ効
果か得られる。 以上の様に、第３４図（Ｂ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“０”であっても、“１”であっても、データ検知
速度は遅くならない。 次に、第３４図（Ｃ）のようにビット線ＢＬと第１のダ
ミービット線との間にトランジスタＱ１６．０１２を接
続しなかった場合について考える。 選択されたメモリセルが“０”データを記憶している場
合は、第３４図（Ａ）に示したようにＡ−Ａ”線をはさ
んで電気的に対称になるため、第３４図（Ａ）と同様の
効果が得られる。 選択されたメモリセルか１“データを記憶している場合
は、このメモリセルはオンしており、電流経路は■とな
って第１のダミービット線ＤＢＬ１−第２のダミービッ
ト線ＤＢＬ２→ビット線ＢＬの順に電流は流れる。この
結果、ビット線ＢＬの電位は第２のダミービット線より
も低くなる。前述したように、“１”データを読む場合
には、ビット線ＢＬの電位か第２のダミービット線より
も低い方がリードマージンか上かる。 以上の様に、第３４図（Ｃ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“０”であっても、“１″であっても、データ検知
速度は遅くならない。 第３４図（Ｄ）は、第１のダミービット線ＤＢＬＩと第
２のダミービット線ＤＥＬ２との間にトランジスタＱ１
７．Ｑ１４を接続しない場合である。 第３４図（Ｄ）においては、選択されたメモリセルが、
“０“データを５己憶していても、“１″データを記憶
していても電流経路は■となり、選択されたメモリセル
が“０”データを記憶している時は、ビット線ＢＬは、
第１のダミービット線ＤＢＬＩの電位よりも低くなり、
選択されたメモリセルが“１”データを記憶している時
は、ビット線ＢＬは、第２のダミービット線よりも高く
なる。 前述した理由により、第３４図（Ｄ）の場合は、メモリ
セルに記憶されているデータが“０″あるいは“１″の
どちらでも読出し動作はマージンのない方向に働く。 現実の読出動作においてはイコライズ時間を十分にとっ
ているため、各ビット線の電位差が非常に小さい。この
ため、上記のように第３４図（Ａ）〜（Ｄ）のイコライ
ズ方法の違いによる差は現れない。 しかし、さらに高速動作を求める場合には、イコライズ
時間を短くする必要かあり、この場合には、上記の様に
イコライズ方法の違いによる差が現われるためイコライ
ズ方法は第３４図（Ａ）〜（Ｃ）のいずれかの方式にし
ておくことか望ましい。 また、トランジスタＱ１２．Ｑ１４．Ｑ２０１の組と、
トランジスタＱ１６．Ｑ１７．Ｑ２００の組の両方が、
第３４図（Ａ）〜（Ｃ）の接続をとる必要はなく、上記
組のいずれか一方のみに適用するたけでもよく、第３４
図（Ａ）〜（Ｃ）を上記組毎に異るように組み合わせて
使用してよい。 次に、第３５図のように、２ビツトに対し、第１のダミ
ービット線ＤＢＬＩと、第２のダミービット線ＤＥＬ２
を１本ずつ配置した場合のイコライズ方法を考える。 第３６図は、本発明の第１１の実施例を示す回路図であ
って、第３５図の２ビツト分についての詳細な回路図で
ある。 この実施例では各線間を接続するトランジスタＱ１６．
Ｑ１７．Ｑ２００．Ｑ１６’ 、Ｑ１７’Ｑ２００’及
びＱ１２．Ｑ１４．Ｑ２０１゜Ｑ１２’ 、Ｑ１４’
、Ｑ２０１’が設けられ、これらを適宜動作させること
により各線間をイコライズすることが可能である。 第３６図に示した半導体メモリにおいて、例えば、第１
のビット線ＩＢＬと第２のビット線２ＢＬと第１のダミ
ービット線ＤＢＬＩと第２のダミービット線ＤＢＬ２と
が、イコライズされた場合について考える。このとき接
続される経路を簡略図で示すと、第３７図（１）のよう
になる。 第３７図（１）の場合について、以下に説明する。 まず、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとか、共に“０°データを記憶
している場合について、考える。 これらのメモリセルは、オフしているため、第１のビッ
ト線ＩＢＬ、第２のビット線２ＢＬ、第１のダミービッ
ト線ＤＢＬＩ、第２のダミービット線ＤＢＬ２の内、オ
ン状態のメモリセルが接続されているのは、第２のダミ
ービット線だけである。このため、第１のビット線ＩＢ
Ｌ及び第２のビット線２ＢＬ及び第１のダミービット線
ＤＢＬ１から、第２のダミービット線へ流れる電流経路
が形成される。第１のビット線ＩＢＬと第２のダミービ
ット線ＤＢＬ２の関係と、第２のビット線２ＢＬと第２
のダミービット線ＤＥＬ２の関係と、第１のダミービッ
ト線ＤＢＬＩと第２のダミービット線ＤＢＬ２の関係は
、おのおの電気的に等しい状態になっている。 この状態をわかりやすくするために第３７図（１）を変
形すると、第３７図（１−０）のようになる。第１のビ
ット線ＩＢＬから第２のダミービット線ＤＢＬ２に流れ
る電流と、第２のビット線２ＢＬから第２のダミービッ
ト線ＤＢＬ２に流れる電流と、第１のダミービット線Ｄ
ＢＬ１から第２のダミービット線に流れる電流とはそれ
ぞれ等しい。したがって、第１のビット線ＩＢＬ、第２
のビット線２ＢＬ及び、第１のダミービット線ＤＢＬＩ
から流れ出す電流は等しい値を持つので、第１のビット
線ＩＢＬの電位と第２のビット線２ＢＬの電位と、第１
のダミービット線ＤＢＬＩの電位とは、等しい。すなわ
ち、第１のビット線１ＢＬと第２のビット線２ＢＬに接
続されている選択されたメモリセルとか、共に゛０°デ
ータを記憶する場合に、第１のダミービット線ＤＢＬＬ
の電位より、第１のビット線ＩＢＬの電位と第２のビッ
ト線２ＢＬの電位の方が、低くなることがムいので、デ
ータの検知は遅くならない。 また、第３７図（１−０）より明らかなように第１のビ
ット線ＩＢＬと第２のビット線２ＢＬと第１のダミービ
ット線ＤＢＬＩの電位は等しいため第３７図（１−０）
図のＡ、Ｂ、Ｃの経路に沿って流れる電流はない。経路
Ａ、Ｂ、Ｃに沿って流れる電流はないため、経路Ａ、Ｂ
、Ｃのどの１つの以上の経路を取り除いても、第１のビ
ット線ＩＢＬと、第２のビット線２ＢＬと第１のダミー
ビット線ＤＢＬＩの電気的状態は、経路Ａ、Ｂ。 Ｃを接続した時と変わらない。すなわち、選択された２
つのメモリセルに記憶されたデータが、ともに“０”の
場合は、経路Ａ、Ｂ、Ｃかあっても、なくても同じ電気
的状態となる。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとが、共に“１”データを記憶
している場合について、考える。これらのメモリセルは
、オンしているため、第１のダミービット線ＤＢＬＩか
ら、第１のビット線ＩＢＬ及び第２のビット線２ＢＬ及
び第２のダミービット線ＤＥＬ２へ流れる電流経路が形
成される。第１のビット線ＩＢＬと第１のダミービット
線ＤＢＬＩの関係と、第２のビット線２ＢＬと第１のダ
ミービット線ＤＢＬＩの関係と、第２のダミービット線
ＤＢＬ２と第１のダミービット線ＤＢＬ１の関係は、お
のおの電気的に等しい状態になっている。この状態をわ
かりやすくするために第３７図（１）を変形すると、第
３７図（１−１）のようになる。このため、第１のダミ
ービット線ＤＢＬＩから第１のビット線ＩＢＬに流れる
電流と、第１のダミービット線ＤＢＬＩから第２のビッ
ト線ＩＢＬに流れる電流と、第１のダミービット線ＤＢ
ＬＩから第２のダミービット線ＤＥＬ２に流れる電流と
は、等しい。第１のビット線ＩＢＬに流れ込む電流と、
第２のビット線２ＢＬに流れ込む電流と、第２のダミー
ビット線ＤＢＬ２に流れ込む電流とは等しい値を持つの
で、第１のビット線ＩＢＬの電位と第２のビット線２Ｂ
Ｌの電位と、第１のダミービット線ＤＢＬＩの電位とは
等しい。すなわち、第１のビット線１ＢＬと第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルとが
、共に“１”データを記憶する場合に、第２のダミービ
ット線ＤＥＬ２の電位よりも、第１のビット線ＩＢＬの
電位と第２のビット線２ＢＬの電位の方が、高くなるこ
とかないので、データの検知は遅くならない。また、第
３７図（１−１）より明らかなように、第１のビット線
ＩＢＬと第２のビット線２ＢＬと第２のダミービット線
ＤＥＬ２の電位は等しいため、第３７図（１−１）図の
ＤＳＥＳＦの経路に沿って流れる電流はない。経路り、
Ｅ、Ｆに沿って流れる電流はないため、経路り、Ｅ、Ｆ
のどの１つの以上の経路を取り除いても、第１のビット
線ＩＢＬと、第２のビット線２ＢＬと第１のダミービッ
ト線ＤＢＬＩの電気的状態は、経路り、 ＥＦを接続
した時と変わらない。すなわち、選択された２つのメモ
リセルに記憶されたデータが、ともに“１”の場合は、
経路り、Ｅ、Ｆがあっても、なくても同じ電気的状態と
なる。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルが“１”データを記憶しており、第２のビ
ット線２ＢＬに接続されている選択されたメモリセルか
“○゛データ記憶している場合について考える。この場
合、オンするメモリセルが接続されているのは、第１の
ビット線ＩＢＬと、第２のダミービット線ＤＥＬ２であ
る。 このため、第２のビット線２ＢＬから第１のビット線Ｉ
ＢＬと第２のダミービット線へ流れる電流経路と、第１
のダミービット線ＤＢＬＩから第１のビット線ＩＢＬと
第２のダミービットｖＡＤＢＬ２へ流れる電流経路が形
成される。第２のビット線２ＢＬと第１のビット線ＩＢ
Ｌ及び第２のダミービット線ＤＢＬ２の関係と、第１の
ダミービット線ＤＢＬＬと第１のビット線ＩＢＬ及び第
２のダミービット線ＤＢＬ２の関係とは、おのおの電気
的に等しい状態になっている。この結果、第２のビット
線２ＢＬから第１のビット線ＩＢＬと第２のダミービッ
ト線ＤＢＬ２に流れる電流と、第１のダミービット線Ｄ
ＢＬＩから第１のビット線ＩＢＬと第２のダミービット
線ＤＥＬ２に成れる電流とは、等しい。第１のビット線
ＩＢＬに流れ込む電流と、第２のダミービット線ＤＢＬ
２に流れ込む電流とは等しい値を持つので、第１のビッ
ト線ＩＢＬの電位と第２のダミービット線ＤＢＬ２の電
位とは等しい。すなわち、接続されている選択されたメ
モリセルか“１”データを記憶している第１のビット線
ＩＢＬの電位は、第２のダミービット線ＤＥＬ２の電位
よりも高くなることがないので、データの検知は遅くな
らない。また、第２のビット線２ＢＬから流れ出す電流
と、第１のダミービット線ＤＢＬ １から流れ出す電流
とは等しい値を持つので、第２のビット線２ＢＬの電位
と第１のダミービット線の電位ＤＢＬＩとは等しい。す
なわち、接続されている選択されたメモリセルが“０１
データを記憶している第２のビット線２ＢＬの電位は、
第１のダミービット線ＤＢＬＩの電位よりも低くなるこ
とがないのて、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０１データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合も同様で、共にデータの検知
は遅くならない。 以上のように、第３７図（１）のようなイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータが“０゛であっても、“１゛であってもデータの検
知は遅くならない。 第３７図（２）に示すようにイコライズした場合につい
て、以下に説明する。 まず、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルが、共に“０”データを記憶し
ている場合について考える。 これは第３７図（１−０）からＣの経路を省略した形と
なっており、第１のビット線ＩＢＬと、第２のビット線
２ＢＬと第１のダミービット線ＤＢＬＩの電位は等しい
。第１のダミービット線ＤＢＬＩの電位より、第１のビ
ット線ＩＢＬの電位と第２のビット線２ＢＬの電位の方
が、低くなることがないので、データの検知は遅くなら
ない。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルと、第２のビット線２ＢＬに接続されてい
る選択されたメモリセルとか、共に“１“データを記憶
している場合について考える。これは第３７図（１−１
）からＦの経路を省略した形となっており、第１のビッ
ト線ＩＢＬと、第２のビット線２ＢＬと第２のダミービ
ット線ＤＥＬ２の電位は等しい。第２のダミービット線
ＤＢＬ２の電位より、第１のビット線ＩＢＬの電位と第
２のビット線２ＢＬの電位の方が高くなることがないの
で、データの検知は遅くならない。 次に、第１のビット線ＩＢＬに接続されている選択され
たメモリセルが“１“データを記憶しており、第２のビ
ット線２ＢＬに接続されている選択されたメモリセルか
“０”データを記憶している場合について考える。この
場合、第１のビット線ＩＢＬに第１のダミービット線Ｄ
ＢＬＩから電流が流れる。第２のダミービット線ＤＢＬ
２に、第１のダミービット線ＤＢＬＩと第２のビット線
２ＢＬとから電流か流れる。この結果、接続されている
選択されたメモリセルか“１”データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位よりも低くなる。 前述したように、“１″データを読む場合には、ビット
線の電位が第２のダミービット線よりも低い方が、リー
ドマージンが上がる。また、第２のビット線２ＢＬから
、第２のダミービット線ＤＢＬ２に電流が流れる。第１
のビット線ＩＢＬから、第２のダミービット線ＤＢＬ２
と第１のビット線ＩＢＬとに電流が流れる。この結果、
接続されている選択されたメモリセルか“０″データを
記憶している第２のビット線２ＢＬの電位は、第１のダ
ミービット線ＤＢＬＩの電位よりも高くなる。前述した
ように、“０°データを読む場合には、ビット線の電位
が第１のダミービット線よりも高い方か、リードマージ
ンが上がる。第１のビット線ＩＢＬに接続されている選
択されたメモリセルが“０”データを記憶しており、第
２のビット線２ＢＬに接続されている選択されたメモリ
セルが“１”データを記憶している場合も同様で、共に
リードマージンが上がる。 以上のように第３７図（２）のようなイコライズ方性を
採用することによりメモリセルに記憶されているデータ
が“Ｏ“てあっても“１”であってもデータの検知は遅
くならない。 第３７図（３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場合を考える。これは第３７図（１−０）から、Ａの
経路を省略した形となっており、第１のビット線ＩＢＬ
と、第２のビット線２ＢＬと第２のダミービット線ＤＢ
Ｌ２の電位は等しい。第１のダミービット線ＤＢＬＩの
電位より、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位の方が低くなることがないので、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１”データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第２のダミービ・ソト線ＤＢＬ２に第１のダミービ
ット線ＤＢＬＩから電流が流れる。第１のビット線ＩＢ
Ｌには第１のダミービット線ＤＢＬＩから直接電流は流
れない。この結果、第２のビット線２ＢＬの電位は、第
２のダミービット線ＤＢＬ２の電位と等しく、第１のビ
ット線ＩＢＬの電位は、第２のダミービット線ＤＥＬ２
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンが上がる。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０“
データを記憶している場合につい−Ｃ考える。この場合
、第１のビ・ソト線ＩＢＬに、第２のダミービット線Ｄ
ＢＬＩから電流が流れる。第２のダミービット線２ＢＬ
に、第１のダミービット線ＤＢＬＩと第２のビット線２
ＢＬとから電流か流れる。この結果、接続されている選
択されたメモリセルか“１”データを記憶している第１
のビット線ＩＢＬの電位は、第２のダミービット線ＤＢ
Ｌ２の電位よりも低くなる。 したかって、前述した理由でリードマージンが上がる。 また、第２のビット線２ＢＬから、第２のダミービット
線ＤＢＬ２と第１のビット線ＩＢＬとに電流が流れる。 第１のダミービット線ＤＢＬ１から、第２のダミービッ
ト線ＤＢＬ２に電流が流れる。この結果、接続されてい
る選択されたメモリセルが“０”データを記憶している
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。この場合には前述した
理由からリードマージンの無い方向に働く。 第］のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０°データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビ、ソト線ＩＢＬから、第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流か流れる。第１の
ダミービット線ＤＢＬＩから、第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流が流れる。 この結果、接続されている選択されたメモリセルが“０
”データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ１の電位とは等しく、前
述の理由で、データの検知は遅くならない。また、第２
のビット線２ＢＬには、第１のビット線ＩＢＬと第１の
ダミービット線ＤＢＬ １から電流が流れる。第２のダ
ミービット線ＤＢＬ２に、第１のビット線ＩＢＬと第１
のダミービット線ＤＢＬＩから電流が流れる。この結果
、接続されている選択されたメモリセルが“１“データ
を記憶している第２のビット線２ＢＬの電位は、第２の
ダミービット線ＤＢＬ２の電位とは等しく、前述の理由
でデータの検知は遅くならない。 第３７図（４）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０゜データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第１のダミービット線ＤＢＬ１から第２のダミービ
ット線り、 Ｂ Ｌ ２に電流が流れるが、第１のビッ
ト線ＩＢＬは直接節２のダミービット線ＤＥＬ２には電
流が流れない。このため、第２のビット線２ＢＬの電位
は、第１のダミービット線ＤＢＬＩの電位と等しく、第
１のビット線］、 Ｂ Ｌの電位は、第２のダミービッ
ト線ＤＢＬ２の電位よりも高くなる。したがって前述し
た理由でリードマージンが上がる。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１“データを記憶する場
合を考える。これは第３７図（１−１）からＤの経路を
省略した形となっており、第１のビット線ＩＢＬと、第
２のビット線２ＢＬと第２のダミービット線ＤＢＬ２の
電位は等しい。第２のダミービット線ＤＢＬ２の電位よ
りも第１のビット線ＩＢＬの電位と第２のビット線２Ｂ
Ｌの電位の方が高くなることかないので、データの検知
は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＩから電流が流れる。第２のダ
ミービット線ＤＢＬ２にも、第２のビット線２ＢＬと第
１のダミービット線ＤＢＬＩから電流が流れる。このた
め、第１のビット線ＩＢＬの電位と第２のダミービット
線ＤＢＬ２の電位とは等しく、前述した理由でデータの
検知は遅くならない。また、第２のビット線２ＢＬから
第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ２
とに電流が流れ、第１のダミービット線ＤＢＬＩからも
、第１のビット線ＩＢＬと第２のダミービット線ＤＢＬ
２とに電流が流れる。この結果、接続されている選択さ
れたメモリセルが“Ｏ”データを記憶している第２のビ
ット線２ＢＬの電位は、第１のダミービット線ＤＢＬ１
の電位と等しく、前述した理由でデータの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬに電流
が流れ、第１のダミービット線ＤＢＬＩから第２のビッ
ト線２ＢＬと第２のダミービット線ＤＥＬ２とに電流か
流れる。この結果、第１のビット線ＩＢＬの電位は、第
１のダミービット線ＤＢＬ１の電位より高くなる。した
がって前述した理由でリードマージンか上がる。また、
第２のビット線２ＢＬに第１のビット線ＩＢＬと第１の
ダミービット線ＤＢＬＩから電流が流れるが、第２のダ
ミービット線ＤＥＬ２には、第１のダミービット線ＤＢ
Ｌ１から電流が流れる。この結果、第２のビット線２Ｂ
Ｌの電位は、第２のダミービット線ＤＥＬ２の電位より
高くなる。したかって、前述した理由でこの場合はリー
ドマージンの無い方向に働く。 第３７図（５）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０”データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第２のビット線２ＢＬからは、第２のダミービット線Ｄ
ＥＬ２に電流が流れるか、第１のダミービット線ＤＢＬ
Ｉからは、第２のダミービット線ＤＢＬ２に直接電流が
流れない。この結果、第１のビット線ＩＢＬの電位と、
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したがって、前述した
理由でこの場合はリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１゜データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬには、第１のダミービット線
ＤＢＬＩから＠流が流れるか、第２のダミービット線Ｄ
ＢＬ２は、第１のダミービット線ＤＢＬＩから直接電流
が流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位も高くなる。したがって、前述した理由
でこの場合はリートマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか′Ｏ“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬには第１のダミービット線ＤＢＬ
Ｉと第２のビット線２ＢＬから電えか売れるが、第２の
ダミービット線ＤＢＬ２には、第１のダミービット線Ｄ
ＢＬＩにのみ電流が流れる。この結果、接続されている
選択されたメモリセルが“１″データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＢＬ２の電位よりも、高くなる。したがって前述した理
由からリードマージンの無い方向に働く。また、第２の
ビット線２ＢＬから、第２のダミービット線ＤＢＬ２と
第１のビット線ＩＢＬに電流が流れるか、第１のダミー
ビット線ＤＢＬＩからは、第１のビット線ＩＢＬにのみ
電流が流れる。この結果、接続されている選択されたメ
モリセルが“０″データを記憶している第２のビット線
２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位
よりも、低くなる。 したがって前述した理由でこの場合はリードマージンの
無い方向に働く。 第１のビット線１． Ｂ Ｌに接続されている選択され
たメモリセルが“Ｏ″データ記憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルが“
１“データを記憶している場合について考える。この場
合、第１のビット線ＩＢＬから、第２のビット線２ＢＬ
と第２のダミービット線ＤＢＬ２に電流が流れる。第１
のダミービット線ＤＢＬＩからは第２のビット線２ＢＬ
に電流が流れる。この結果、接続されている選択された
メモリセルが“０”データを記憶している第１のビット
線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの電
位よりも低くなる。前述した理由で、この場合はリード
マージンの無い方向に働く。また、第２のビット線２Ｂ
Ｌには、第１のビット線ＩＢＬと第１のダミービット線
ＤＢＬＩから電流が流れ、第２のダミービット線ＤＥＬ
２には、第１のビット線ＩＢＬからのみ電流が流れる。 この結果、接続されている選択されたメモリセルが“１
“データを記憶している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位よりも低くなる
。前述した理由により、この場合は、リードマージンの
無い方向に働く。 第３７図（６）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“Ｏ″データ記憶している
場合について考える。この場合、第１のビット線ＩＢＬ
と第１のダミービット線ＤＢＬＩには第２のダミービッ
ト線ＤＢＬ２こ電流が流れるが、第２のビット線２ＢＬ
から第２のダミービット線ＤＥＬ２には直接電流か流れ
ない。この結果、第１のビット線ＩＢＬの電位と、第１
のダミービット線ＤＢＬＩの電位は等しく、第２のビッ
ト線２ＢＬの電位は、第１のダミービット線ＤＢＬ １
の電位よりも高くなる。したがって、前述した理由でこ
の場合、第１のビット線ＩＢＬも第２のビット線２ＢＬ
も、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌと第２のダミービット線ＤＢＬ２には第１のダミービ
ット線ＤＢＬＩにから電流が流れるが、第１のビット線
ＩＢＬには第１のダミービット線ＤＢＬ １から直接電
流は流れない。この結果、第１のビット線１． Ｂ Ｌ
の電位は、第２のダミービット線ＤＢＬ２の電位よりも
低くなり、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＥＬ２の電位と等しい。したがって、前述
した理由でリードマージンが上がるため、この場合、第
１のビット線ＩＢＬも第２のビット！２ＢＬも、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬには、第２のビット線２ＢＬから
電流が流れ、第２のダミービット線ＤＥＬ２には第１の
ダミービット線ＤＢＬＩから電流が流れる。この結果、
接続されている選択されたメモリセルが”１“データを
記憶している第１のビット線ＩＢＬの電位は、第２のダ
ミービット線ＤＢＬ２の電位と等しく、データの検知は
遅くならない。また、第２のビット線２ＢＬから、第１
のビット線ＩＢＬに電流が流れ、第１のダミービット線
ＤＢＬ１から第２のダミービット線ＤＥＬ２に電流か流
れる。 この結果、接続されている選択されたメモリセルが“Ｏ
”データを記憶している第２のビット線２ＢＬの電位は
、第１のダミービットＩＤＢＬＩの電位と等しく、デー
タの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１＃
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＥＬ２に電流が流れ、第１のダミー
ビット線ＤＢＬＩからも第２のビット線２ＢＬと第２の
ダミービット線ＤＢＬ２に電流が流れる。この結果、接
続されている選択されたメモリセルが“０”データを記
憶している第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＥＬＩの電位と等しく、データの検知は遅
くならない。 また、第２のビット線２ＢＬには、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＬから電流が流れ、第
２のダミービット線ＤＥＬ２にも、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＩから電流か流れる。 このため、接続されている選択されたメモリセルが“１
”データを記憶している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位とは等しく、デ
ータの検知は遅くならない。 以上のように、第３７１ｍ（６）のようなイコライズ方
法を採用することにより、メモリセルに記憶されている
データが“０”であっても、“１″であってもデータの
検知は遅くならない。 第３７図（７）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶する場
合について考える。この場合、第３７図（１−０）から
Ｂの経路と、Ｃの経路を省略した形となっており、第１
のビット線ＩＢＬの電位と第２のビット線２ＢＬの電位
は、第１のダミービット線ＤＢＬＩの電位と等しくなり
、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“ｌ”データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のダミービット線ＤＢＬ２に、第１のダミービ
ット線ＤＢＬＩから電流が流れるが、第２のビット線２
ＢＬには第１のダミービット線ＤＢＬＩから直接電流は
流れない。この結果、第２のビット線２ＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位より低くなる。し
たがって、前述した理由でリードマージンが上がるため
、この場合、データの検知は遅くならない。しかし、第
１のビット線ＩＢＬの電位と第２のダミービット線ＤＢ
Ｌ２の電位が上がったときは、第２のダミービット線Ｄ
ＥＬ２からは第２のビット線２ＢＬに電流が流れるが、
第１のビット線ＩＢＬから第２のビット線２ＢＬに直接
電流は流れない。従って、第１のビット線ＩＢＬの電位
は、第２のダミービット線ＤＢＬ２の電位より高くなる
。このため、リードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データをＳ記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“０
“データを記憶している場合について考える。この場合
、第１のビット線ＩＢＬに、第１のダミービット線ＤＢ
ＬＩから電流か流れ、第２のダミービット線ＤＥＬ２に
は、第１のダミービット線ＤＢＬ１と第２のビット線２
ＢＬから電流か流れる。この結果、接続されている選択
されたメモリセルか“１′データヲ記憶している第１の
ビット線１． Ｂ Ｌの電位は、第２のダミービット線
ＤＢＬ２の電位より低くなる。したがって、前述した理
由でリードマージンが上がるため、データの検知は遅く
ならない。また、第２のビット線２ＢＬからは、第２の
ダミービット線ＤＢＬ２に電流が流れ、第１のダミービ
ット線ＤＢＬＩからは、第２のダミービット線ＤＥＬ２
と第１のビット線ＩＢＬに電流か流れる。この結果、接
続されている選択されたメモリセルか“Ｏ”データを記
憶している第２のビット線２ＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位より高くなる。したがって、
前述した理由でリードマージンが上がるため、この場合
、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０＃データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが１”デ
ータを記憶している場合について、考える。この場合、
第１のビット線ＩＢＬから、第２のダミービット１ｊｌ
ＤＢＬ２に電流が流れ、第１のダミービット線ＤＢＬＩ
からも第２のダミービット線Ｄ２ＢＬに電流が流れる。 この結果、接続されている選択されたメモリセルが“０
”データを記憶している第１のビット線ＩＢＬの電位は
第１のダミービット線ＤＢＬＩの電位と等しく、データ
の検知は遅くならない。また、第２のダミービット線Ｄ
ＢＬ２には、第１のビット線ＩＢＬと第１のダミービッ
ト線ＤＢＬＩから電流が流れ、第２のビット線２ＢＬに
は第１のビット線ＩＢＬと第１のダミービット線ＤＢＬ
１から直接電流は流れない。この結果、接続されている
選択されたメモリセルが“１”データを記憶している第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より低くなる。 したがって、前述した理由でリードマージンか上がるた
め、データの検知は遅くならない。 第３７図（８）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第１のダミービット線ＤＢＬＩから第２のダミービット
線ＤＢＬ２に電流が流れるが、第１のビット線］、 Ｂ
Ｌには、その電位が下がってくると第２のビット線２
ＢＬから電流が流れる。 このため、第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位よりも高くなる。また、第２
のビット線２ＢＬの電位は、第１のビット線ＩＢＬの電
位より高いため、第２のビット線２ＢＬの電位は、第１
のダミービット線ＤＢＬＬの電位よりも高くなる。した
かって、前述した理由でリードマージンが上がるため、
この場合、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか共に“１′データを記憶している
場合について考える。この場合、第１のビット線ＩＢＬ
と第２のダミービット線ＤＢＬ２に、第１のダミービッ
ト線ＤＢＬＩから電流が流れるが、第１のビット線ＩＢ
Ｌからは、その電位が上ってくると第２のビット線２Ｂ
Ｌに電流が流れる。 このため、第１のビット線ＩＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位より低くなる。 また、第２のビット線２ＢＬの電位は、第１のビット線
ＩＢＬの電位より低いため、第２のダミービット線ＤＢ
Ｌ２の電位よりも低くなる。したがって、前述した理由
でリードマージンか上がるため、この場合、データの検
知は遅くならない。 第１のビット線１．、 Ｂ Ｌに接続されている選択さ
れたメモリセルが“１”データを記憶しており、第２の
ビット線２ＢＬに接続されている選択されたメモリセル
か“０°データを記憶している場合について考える。こ
の場合、第１のビット線ＩＢＬに、第２のビット線２Ｂ
Ｌと第１のダミービット線ＤＢＬＩから電流が売れ、第
２のダミービット線ＤＢＬ２に、第１のダミービット線
ＤＢＬＩから電流か成れる。このため、接続されている
選択されたメモリセルか“１”データを記憶している第
１のビット線ＩＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より高くなる。 したがって、前述した理由によりこの場合、リードマー
ジンの無い方向に働く。また、第２のビット線２ＢＬか
ら第１のビット線ＩＢＬに電流が流れ、第１のダミービ
ット線ＤＢＬＩからは、第１のビット線ＩＢＬと第２の
ダミービット線ＤＢＬ２に電流が流れる。このため、接
続されている選択されたメモリセルが“０”データを記
憶している第２のビット線２ＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位より高くなる。したがって、
前述した理由でリードマージンが上がるため、データの
検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬと第
２のダミービット線ＤＥＬ２に電流が流れ、第１のダミ
ービット線ＤＢＬＩから、第２のダミービット線ＤＢＬ
２に電流が流れる。このため、接続されている選択され
たメモリセルが“０“データを記憶している第１のビッ
ト線〕ＢＬの電位は、第１のダミービット線ＤＢＬ１の
電位より低くなる。したかって、前述した理由でこの場
合、リートマージンの無い方向に働く。また、第２のビ
ット線２ＢＬに、第１のビット線ＩＢＬから電流が流れ
、第２のダミービット線ＤＢＬ２に、第１のビット線Ｉ
ＢＬと第１のダミービット線ＤＢＬＩから電流か流れる
。このため、接続されている選択されたメモリセルが“
ユ”データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＢＬ２の電位より低くなる
。したがって、前述した理由でリードマージンか上がる
ため、データの検知は遅くならない。 第３７図（９）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に０”データを記憶している
場合について考える。この場合、第１のダミービット線
ＤＢＬＩからは第２のダミービット線ＤＢＬ２に電流か
流れるが、第１のビット線ＩＢＬと第２のビット線２Ｂ
Ｌからは第２のダミービット線ＤＢＬ２に直接電流か流
れない。この結果、第１のビット線ＩＢＬの電位と第２
のビット線２ＢＬの電位は、第１のダミービット線ＤＢ
ＬＩの電位よりも高くなる。したがって、前述した理由
でリードマージンが上がるため、データの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１″データを記憶してい
る場合について考える。この場合、第３７図（１−１）
のＤの経路とＥの経路を省略した形となっており、第１
のビット線ＩＢＬの電位と第２のビット線２ＢＬの電位
と、第２のダミービット線ＤＢＬ２の電位と等しく、デ
ータの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＬから電流が流れ、第２のダミ
ービット線ＤＢＬ２に、第１のダミービット線ＤＢＬＩ
から電流か流れる。この結果、接続されている選択され
たメモリセルが“１°データを記憶している第１のビッ
ト線ＩＢＬの電位は、第２のダミービット線ＤＥＬ２の
電位より高くなる。 したかって、前述した理由でこの場合、リードマージン
の無い方向に働く。また、第２のビット線２ＢＬから第
１のビット線ＩＢＬに電流が流れ、第１のダミービット
線ＤＢＬ１から、第１のビット線ＩＢＬと第２のダミー
ビット線ＤＢＬ２に電流が流れる。この結果、接続され
ている選択されたメモリセルか“０″データを記憶して
いる第２のビット線２ＢＬの電位は、第１のダミービッ
ト線ＤＢＬＩの電位より高くなる。したがって、前述し
た理由でこの場合リードマージンが上がるため、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬに電
流が流れ、第１のダミービット線ＤＢＬＩからは、第２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２に電
流が流れる。この結果、接続されている選択されたメモ
リセルが“０°データを記憶している第１のビット線Ｉ
ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位よ
りも高くなる。したかって前述した理由でリードマージ
ンが上るためデータの検知は遅くならない。また、第２
のビット線２ＢＬに、第１のビット線ＩＢＬと第１のダ
ミービット線ＤＢＬＩから電えが流れ、第２のダミービ
ット線ＤＥＬ２には、第１のダミービット線ＤＢＬＩか
ら電流が流れる。この結果、接続されている選択された
メモリセルが“１“データを記憶している第２のビット
線２ＢＬの電位は第２のダミービット線ＤＥＬ２の電位
より高くなる。したかって前述した理由でこの場合リー
ドマージンの無い方向に働く。 第３７図（ｌＯ）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌから、第２のダミービット線ＤＢＬ２に電流が流れる
か、第１のダミービット線ＤＢＬＩと第２のビット線２
ＢＬから第２のダミービット線ＤＢＬ２には電流か流れ
ない。この結果、第１のビット線ＩＢＬの電位は、第１
のダミービット線ＤＢＬ１の電位よりも低くなる。した
がって、前述した理由でリードマージンの無い方向に働
く。なお、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位と等しく、データの検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１゛データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬには、第１のダミービット線
ＤＢＬＩから電流か流れるが、第２のダミービット線Ｄ
ＢＬ２には、第１のダミービット線ＤＢＬＩから直接電
流は流れない。この結果、第１のビット線ＩＢＬの電位
と第２のビット線２ＢＬの電位は、第２のダミービット
線ＤＢＬ２の電位より高くなる。したがって、前述した
理由で第１のビット線１．８Ｌ。 第２のビット線２ＢＬとも、リードマージンの無い方向
に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“Ｏ″
′′データ憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第２のビット線２ＢＬと第１
のダミービット線ＤＢＬＩから電流が流れ、第２のダミ
ービット線ＤＢＬ２には、第２のビット線２ＢＬからも
第１のダミービット線ＤＢＬ １からも直接電流が流れ
ない。この結果、接続されている選択されたメモリセル
か“１″データを記憶している第１のビット線ＩＢＬの
電位は、第２のダミービット線ＤＢＬ２の電位より高く
なる。したかって、前述した理由でこの場合、リードマ
ージンの無い方向に働く。また、第２のビット線２ＢＬ
から、第１のビット線ＩＢＬに電流か流れ、第１のダミ
ービット線ＤＢＬＩからも、第１のビット線ＩＢＬに電
流が流れる。この結果、接続されている選択されたメモ
リセルか“Ｏ”データを記憶している第２のビット線２
ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位と
等しく、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１′
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから、第２のビット線２ＢＬと第
２のダミ−ビット線ＤＢＬ２に電流か流れ、第１のダミ
ービット線ＤＢＬＩから、第２のビット線２ＢＬに電流
か流れる。 このため、接続されている選択されたメモリセルか“０
“データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬＩの電位よりも低くなる
。したがって、前述した理由でリードマージンの無い方
向に働く。また、第２のビット線２ＢＬに、第１のビッ
ト線ＩＢＬと第１のダミービット線ＤＢＬＩから電流が
流れ、第２のダミービット線ＤＥＬ２に、第１のビット
線ＩＢＬから電流が流れる。このため、接続されている
選択されたメモリセルが“１”データを記憶している第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＢＬ２の電位より高くなる。 したがって、前述した理由でリードマージンの無い方向
に働く。 第３７図０１〉の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０′データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第１のダミービット線ＤＢＬＩから、第２のダミー
ビット線ＤＢＬ２に電流か流れるか、第１のダミービッ
ト線ＤＢＬＩには、その電位が下かってくると、第２の
ビット線２ＢＬから電流が流れる。この結果、第１のビ
ット線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩ
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンの無い方向に働く。なお、第２のビット線
２ＢＬの電位は、第１のダミービット線よりも高いため
、リードマージンは上がり、データの検知は遅くならな
い。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１′データを記憶してい
る場合について考える。この場合、第３７図（１−１）
からＥの経路とＦの経路を省略した形となっており、第
１のビット線ＩＢＬの電位と第２のビット線２ＢＬの電
位と第２のダミービット線ＤＢＬ２の電位は、等しく、
データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに、第１のダミービット線ＤＢＬ
Ｉから電流が流れ、第２のダミービット線ＤＥＬ２にも
第１のダミービット線ＤＢＬＩから電流か流れる。 この結果、接続されている選択されたメモリセルが“１
”データを記憶している第１のビット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タの検知は遅くならない。 また、第１のダミービット線ＤＢＬＩから、第１のビッ
ト線ＩＢＬと第２のダミービット線ＤＥＬ２に電流か流
れ、第２のビット線２ＢＬからは第１のビット線ＢＬＩ
にも、第２のダミービット線ＤＥＬ２にも直接電流は流
れない。このため、接続されている選択されたメモリセ
ルが″０′データを記憶している第２のビット線２ＢＬ
の電位は、第１のダミービット線ＤＢＬＩの電位より高
くなる。 したがって、前述した理由でリードマージンか上かるた
め、データの検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０゛データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“コ−
”データを記憶している場合について、考える。この場
合、第１のビ、ソト線ＩＢＬから、第２のダミービット
線ＤＢＬ２に電流か流れ、第１のダミービット線ＤＢＬ
Ｉから、第２のダミービット線ＤＢＬ２と第２のビット
線２ＢＬに電流が流れる。この結果、接続されている選
択されたメモリセルか“Ｏ”データを記憶している第１
のビット線ＩＢＬの電位は、第１のダミービット線ＤＢ
ＬＬの電位より高くなる。したがって、前述した理由で
リードマージンが上がるため、データの検知は遅くなら
ない。第２のビット線２ＢＬに第１のダミービット線Ｄ
ＢＬＩから電流が流れ、第２のダミービット線ＤＥＬ２
に第１のビット線ＩＢＬと第１のダミービット線ＤＢＬ
Ｉから電流か流れる。この結果、接続されている選択さ
れたメモリセルか“１”データを記憶している第２のビ
ット線２ＢＬの電位は、第２のダミービット線ＤＥＬ２
の電位より低くなる。 したかって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。 第３７図（１２）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット１ｊｔ
ｌＢＬと第２のビット線２ＢＬから、第２のダミービッ
ト線ＤＢＬ２に電流が流れるが、第１のダミービット線
ＤＢＬＩから第２のダミービット線ＤＥＬ２に直接電流
は流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したがって、前述した
理由で第１のビット線ＩＢＬ、第２のビット線２ＢＬと
もリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１＃データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬに第１のダミービット線ＤＢ
ＬＩから電流が流れるが、第２のダミービット線ＤＥＬ
２には第１のダミービット線ＤＢＬＩから直接電流は流
れない。この結果、第１のビット線１．８ Ｌの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位より高くなる。したかって、前述した理
由で第１のビット線ＩＢＬ、第２のビット線２ＢＬとも
、リードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０″
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに第１のダミービット線ＤＢＬＩ
から電流か流れ、第２のダミービット線ＤＢＬ２に第２
のビット線２ＢＬから電流が流れる。この結果、接続さ
れている選択されたメモリセルか“１”データを記憶し
ている第１のビット線ＩＢＬの電位は、第２のダミービ
ット線ＤＢＬ２の電位と等しく、データの検知は遅くな
らない。また、第１のダミービット線ＤＢＬＩから第１
のビット線ＩＢＬに電流が流れ、第２のビット線２ＢＬ
から第２のダミービット線ＤＥＬ２に電流が流れる。こ
の結果、接続されている選択されたメモリセルが“０”
データを記憶している第２のビット線２ＢＬの電位は、
第１のダミービット線ＤＢＬＩの電位と等しく、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“１′
データを記憶している場合について、考える。この場合
、第１のビット線ＩＢＬから第２のダミービット線ＤＢ
Ｌ２に電流か流れ、第１のダミービット線ＤＢＬＩから
第２のビット線２ＢＬに電流が流れる。この結果、接続
されている選択されたメモリセルか“Ｏ″データ記憶し
ている第１のビット線］、 Ｂ Ｌの電位は、第１のダ
ミービット線ＤＢＬＩの電位と等しく、データの検知は
遅くならない。第２のビット線２ＢＬに、第１のダミー
ビット線ＤＢＬ］から電流が流れ、第２のダミービット
線ＤＢＬ２に、第１のビット線ＩＢＬから電流が流れる
。この結果、接続されている選択されたメモリセルが″
１″データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＥＬ２の電位と等しく、デ
ータの検知は遅くならない。 第３７図（１３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に０”データを記憶している
場合について考える。この場合、第３７図（１−０）の
Ａの経路とＢの経路を省略した形となっており、第１の
ビット線ＩＢＬの電位と第２のビット線２ＢＬの電位と
第１のダミービット１ＤＢＬ１の電位は等しく、データ
の検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第２のダミービット
線ＤＢＬ２には第１のダミービット線ＤＢＬＩから電流
が流れるが、第１のビット線ＩＢＬと第２のビット線２
ＢＬには第１のダミービット線ＤＢＬＩから直接電流は
流れない。この結果、第１のビット線ＩＢＬの電位と第
２のビット線２ＢＬの電位は、第２のダミービット線Ｄ
ＥＬ２の電位より低くなる。したがって、前述した理由
でリードマージンが上がるため、データの検知は遅くな
らない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬに第２のビット線２ＢＬから電流
が流れ、第２のダミービット線ＤＢＬ２には第２のビッ
ト線２ＢＬと第１のダミービット線ＤＢＬＩから電流が
流れる。 この結果、接続されている選択されたメモリセルが“１
°データを記憶している第１のビット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位よりも低くなる
。したがって、前述した理由でリードマージンが上がる
ため、データの検知は遅くならない。また、第２のビッ
ト線２ＢＬから第１のビット線ＩＢＬと第２のダミービ
ット線ＤＢＬ２に電流が流れ、第１のダミービット線Ｄ
ＢＬ１から第２のダミービット線ＤＥＬ２に電流が流れ
る。この結果、接続されている選択されたメモリセルが
″０１データを記憶している第２のビット線２ＢＬの電
位は、第１のダミービット線ＤＢＬＩの電位よりも低く
なる。 したかって、前述した理由でこの場合、リードマージン
の無い方向に働く。 第１のビット線ＩＢＬに接続されている選択され戸二メ
モリ七ノしか“０”データを記憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルか“
１“データを記憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のビット線２ＢＬと
第２のダミービット線ＤＢＬ２に電流が流れ、第１のダ
ミービット線ＤＢＬＩから第２のダミービット線ＤＢＬ
２に電流か流れる。このため、接続されている選択され
たメモリセルか“０“データを記憶している第１のピン
ト線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの
電位よりも低くなる。したかって、前述した理由でリー
ドマージンの無い方向に働く。 また、第２のビット線２ＢＬには＠］のビット線１．
Ｂ Ｌから電流か流れ、第２のダミービット線ＤＥＬ２
に第１のビット線〕ＢＬと第１のダミービット線ＤＢＬ
〕から電流が流れる。このため、接続されている選択さ
れたメモリセルか“１”データを記憶している第１のビ
ット線１． Ｂ Ｌの電位は、第２のダミービット線Ｄ
ＢＬ２の電位よりも低くなる。したかって、前述した理
由てリートマージンが上がるため、データの検知は遅く
ならない。 第３７図（１４）の場合について、以下に説明する。 第１のビット線〕ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０”データを記憶してい
る場急について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が滝れ、第１のダミービット線ＤＢＬ１か
ら第２ダミービット線ＤＢＬ２に直接電流か流れない。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電
位より低くなる。したかって、前述した理由でリードマ
ージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１゛データを記憶してい
る場合について考える。この場合、第２のビット線２Ｂ
Ｌには第１のダミービット線ＤＢＬＩから電流か流れる
が、第１のビット線ＩＢＬと第２のダミービット線ＤＢ
Ｌ２には第１のダミービット線ＤＢＬ １から直接電流
は流れない。この結果、第１のビット線ＩＢＬの電醒は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タの検知は遅くならない。しかし、第２のビット線２Ｂ
Ｌの電位は、第２のダミービット線ＤＢＬ２の電位より
畠くなる。したかって、前述した理由でリードマージン
の無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線１） Ｂ Ｌには第２のビット線２ＢＬ
から電流が流れ、第２のダミービット線ＤＢＬ２にも第
２のビット線２ＢＬから電流かえれる。二〇結果、接続
されている選択されたメモリセルか“１″データを記憶
している第１のビット線ＩＢＬの電位は、第２のダミー
ビット線ＤＢＬ２の電位は、等しく、データの検知は遅
くならない。また、第２のビット線２ＢＬから第１のビ
ット線ＩＢＬと第２のダミービット線ＤＢＬ２に電流か
流れ、第１のダミービット線ＤＢＬＩからは、第１のビ
ット線１． Ｂ Ｌにも第２のダミービット線ＤＢＬ２
にも直接電流か流れない。この結果、接続されている選
択されたメモリセルか“０”データを５己ｔａシている
第２のビット線２ＢＬの電位は、第１のダミービット線
ＤＢＬＩの電位よりも低くなる。したかって、前述した
理由でリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“０″データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１“
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＢＬ２に電流か流れ、第１のダミー
ビット線ＤＢＬＩから第２のビット線２ＢＬに電流か流
れる。 二の結果、接続されている選択されたメモリセルが“０
″データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位よりも低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線２ＢＬには、第１の
ビット線Ｉ Ｂ Ｉ−と第１のダミービット１ｉｌＤＢ
Ｌ１から電流か流れ、第２のダミービット線ＤＢＬ２に
は第１のビット線ＩＢＬから電流か流れる。この結果、
接続されている選択されｔこメモリセルか“１“データ
を５己憶している第１のビット線ＩＢＬの電位は、第２
のダミービット線ＤＢＬ２の電（立よりも、高くなる。 したがって、前述した理由でリートマージンの無い方向
に働く。 第３７図（１５）の場急について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、ノ（に“０“データを記憶して
いる場合について考える。この場合、第１のビット線］
、 Ｂ Ｌと第２のピント線２ＢＬから第２のダミービ
ット線ＤＢＬ２に直接電流か流れｆよいか、第１のダミ
ービット線ＤＢＬ１からは、第２のダミービット線ＤＢ
Ｌ２に゛電流か流れる。この結果、第１のビット線１Ｂ
Ｌの電峙と第２のビット線２ＢＬの電位は、第１のグミ
ビット１ｌＤＢｔｙｉの電１立より、高くなる。したか
って、前述した理由てリートマージンか上かるため、デ
ータ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のピント線２ＢＬに接続されている選択
されたメモリセルとが、共に“１“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬと第２のダミービット線ＤＥ
Ｌ２に、第１のダミービット線ＤＢＬＩから電流か流れ
る。この結果、第３７図（１−１）から、Ｄ、 Ｅ、
Ｆの経路を省略した形となっており、第１のビット線〕
ＢＬの電位と第２のビット線２ＢＬの電（立と、第２の
ダミービット線ＤＢＬ２の電位と等しく、データ検知は
遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ２
に第１のダミービット線ＤＢＬＩから電流が流れる。こ
のため、接続されている選択されたメモリセルか“１”
データを記憶している第１のビット線ＩＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位と等しく、データ
検知は遅くならない。また、第１のダミービット線ＤＢ
ＬＩから第１のビット線ＩＢＬと第２のダミービット線
ＤＢＬ２に電流が流れるか、第２のビット線２ＢＬから
は第１のビット線ＩＢＬと第２のダミービット線ＤＥＬ
２に直接電流か流れない。この結果、接続されている選
択されたメモリセルか“０”データを記憶している第２
のビット線２ＢＬの電位は、第１のダミービット線ＤＢ
ＬＩの電位より高くなる。したかって、前述した理由で
リードマージンか上がるため、データ検知は遅くならな
い。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルが“０”データを２己憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“１
″データを記憶している場合について考える。この場合
、第１のダミービット線ＤＢＬＩから第２のビット線２
ＢＬと第２のダミービット線ＤＢＬ２に電流か流れるが
、第１のビット線ＩＢＬからは、第２のビット線２ＢＬ
にも第２のダミービット線ＤＢＬ２にも直接電流は流れ
ない。この結果、接続されている選択されたメモリセル
が“０″′データを記憶している第１のビット線ＩＢＬ
の電位は、第１のダミービット線ＤＢＬＩの電位より高
くなる。したがって、前述した理由て、リードマージン
が上がるため、データ検知は遅くならない。また、禎２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２に、
第１のダミービット線ＤＢＬＩから電流か流れる。この
結果、接続されている選択されたメモリセルか“１″デ
ータを記憶している第２のビット線２ＢＬの電位は、第
２のダミービット線ＤＢＬ２の′電位と等しく、データ
検知は遅くならない。 以上のように、第３７Ｖ（１５）の様なイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータか“０“であっても、“］”てあってもデータの検
知は遅くならない。 第３７図〈１６〉の場合について、以下に説明する。 第］のビット線１．ＢＬに接続されている選択されたメ
モリセルと、第２のビット線２ＢＬに接続されている選
択されたメモリセルとが、共に“０”データを記憶して
いる場合について考える。この場き、第３７図（１−０
）からＡ、Ｂ、Ｃの経路を省略した形とな−）でおり、
第１のビット線ＩＢＬの電位と第２のピント線２ＢＬの
電位は、第１のダミービット線ＤＢＬＩの電位と等しく
、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、兵に“１”データを記憶してい
る場合について考える。二の場合、第２のダミービット
線ＤＥＬ２には第１のダミービット線ＤＢＬ１から電流
か流れるか、第１のビット線〕ＢＬと第２のビット線２
ＢＬには第１のダミービット線から直接電流は流れない
。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第２のダミービット線ＤＢＬ２の電
位より低くなる。したかって、前述した理由でリードマ
ージンが上かるため、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“Ｏ”
データを記憶している場合について考える。この場合、
第２のダミービット線ＤＢＬ２には第２のビット線”Ｂ
Ｌと第１のダミービット線ＤＢＬＩから電流が流れるが
、第１のビット線ＩＢＬには、第２のビット線２ＢＬか
らも第１のダミービット線ＤＢＬＩからも直接電流は流
れない。この結果、接続されている選択されたメモリセ
ルか“１”データを記憶している第１のビット線ＩＢＬ
の電位は、第２のダミービット線ＤＥＬ２の電位より低
くなる。したかつて、前述した理由てリードマージンが
上がるため、データ検知は遅くならない。また、第２の
ビット線２ＢＬと第１のダミービット線ＤＢＬＩから第
２のダミービット４１ＤＢＬ２に電流が流れる。この結
果、接続されている選択されたメモリセルか“０”デー
タを記憶している第２のビット線２ＢＬの電位は、第１
のダミービット線ＤＢＬＩの電位と等しく、データ検知
は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“０”データをＣ記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“１
”データを記憶している場合について、考える。この場
合、第１のビット線ＩＢＬと第１のダミービット線ＤＢ
ＬＩから、第２のダミービット線ＤＢＬ２に電流が流れ
る。この結果、接続されている選択されたメモリセルか
“０“データを記憶している第１のビット線ＩＢＬの電
位は、第１のダミービット線ＤＢＬ１の電位と等しく、
データ検知は遅くならない。また、第２のダミービット
線ＤＢＬ２には第１のビット線ＩＢＬと第１のダミービ
ット線ＤＢＬ１から電流か流れるが、第２のビット線２
ＢＬには、第１のビット線ＩＢＬからも第］のダミービ
ット線ＤＢＬＩからも直接電流は滝れない。二の結果、
接続されている選択されたメモリセルか“１”データを
記憶している第２のビット線２ＢＬの電位は、第２のダ
ミービット線ＤＢＬ２の電位より低くなる。したかって
、前述した理由でリードマージンか上がるため、データ
検知は遅くならない。 以上のように、第３７図（１６）の様なイコライス方法
を採用することにより、メモリセルに記憶されているデ
ータか“０“てあっても、“１″であってもデータの検
知は遅くならない。 第３７図（Ｉ７）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第１のダミービットＩＤＢＬＩから第２のダミービ
ット線ＤＢＬ２に電流が滝れるが、第１のダミービット
線ＤＢＬ１には、その電位か下がってくると、第２のビ
ット線２ＢＬから電流が流れる。この結果、第１のビッ
ト線ＩＢＬの電位は、第１のダミーピント線ＤＢＬＩの
電位より、低くなる。したがって、前述した理由でリー
ドマージンの無い方向に働く。 第２のビット線２ＢＬの電位は第１のダミービット線Ｄ
ＢＬ １の電位よりも高いため、データ検知は遅くなら
ない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“〕”データを記憶してい
る場合について考える。二の場合、第２のビット線２Ｂ
Ｌと第２のダミービット線ＤＢＬ２に、第１のダミービ
ット線ＤＢＬ１から電流か成れるか、第２のダミービッ
ト線ＤＢＬ２はその電位か上かってくると、第２のビッ
ト線２ＢＬに電流か流れる。この結果、第２のビット線
２ＢＬの電醍は、第２のダミービット線ＤＢＬ２の電位
よりも高くなる。したかって、前述した理由でリードマ
ージンの無い方向に動く。 第１のビット線ＩＢＬの電位は第２のダミーヒツト線Ｄ
ＢＬ２の電位よりも低いため、データ検知は遅くならな
い。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“］”デ・−夕を記憶しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルが“０
”データを記憶している場合について、考える。この場
合、第２のビット線２ＢＬＳ第１のダミービット線ＤＢ
Ｌ１）第２のダミービット線ＤＢＬ２）第１のビット線
１ＢＬの順に電流が流れる電流経路が形成される。この
結果、接続されている選択されたメモリセルか“１”デ
ータを：２岱している第１のヒ゛ット線ＩＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位より低くなる。 したが−）て、前述した理由でリートマージンが上かる
ため、データ検知は遅くならない。また、第２のビット
線２ＢＬは第１のダミービット線ＤＢＬＩに接続されて
いる選択されｔニメモリセルか“○”データをＳ記憶し
ている第２のビット線２ＢＬの電位は、第１のダミービ
ット線ＤＢＬ １の電位よりも、高くなる。したかって
、前述した理由てリードマージンか上かるため、データ
検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか”０”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されｔニメモリセルか“１
”データを：記憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が流れ、第１のダミービット線ＤＢＬＬか
ら第２のダミービット線ＤＢＬ２と第２のビット線２Ｂ
Ｌに電流か流れる。この結果、接続されている選択され
たメモリセルか“○”データを記憶している第１のビッ
ト線ＩＢＬの電位は、第１のダミービット線ＤＢＬＩの
電位より高くなる。したかって、前述した理由てリード
マージンか上かるため、データ検知は遅くならない。ま
た、第２のビット線２ＢＬに第１のダミービット線ＤＢ
Ｌ １から電流が流れ、第２のダミービット線ＤＢＬ２
こ、第１のビット線ＩＢＬと第１のダミービット線ＤＢ
Ｌ １から電流か流れる。この結果、接続されている選
択されたメモリセルか“１゛データを記憶している第２
のビット線２ＢＬの電位は、第２のダミービット線ＤＢ
Ｌ２の電位より低くなる。 したがって、前述した理由でリードマージンか上がるた
め、この場合、データ検知は遅くならない。 第３７図（１８）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０“データを記憶してい
る場合について考える。この場合、第１のビット線ＩＢ
Ｌと第２のビット線２ＢＬから、第２のダミービット線
ＤＥＬ２に電流か流れるか、第１のダミーピント線から
第２のダミービット線ＤＢＬ２には直接電流か流れない
。 この結果、第１のビット線ＩＢＬの電位と第２のビット
線２ＢＬの電位は、第１のダミービット線ＤＢＬ １の
電位より低くなる。したかつて、前赴した理由でリード
マージンか無い方向に働く。 第１のビット線１ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“］”データを：己ｔａ
Ｌでいる場合１こついて４える。二の場合、オフ状態の
メモリセルか接続されているのは、第１のダミービット
！ｊｌＤＢＬまたけであるので、第１のダミービット線
ＤＢＬＩ、第２のビット線２ＢＬ、第２のダミービット
線ＤＢＬ２）第１のビット線ＩＢＬの順に電流か流れる
。このため、第２のビット線２ＢＬの電位は、第二のダ
ミービット線ＤＢＬ２の電位よりも高くなる。したかっ
て、前述した理由でリートマージンの無い方向に働く。 第１のビット線ＩＢＬの電位は第２のダミービット線Ｄ
ＥＬ２の電位よりも低いため、データ検知は遅くならな
い。 第１のビット線ｌＢＬに接続されている選択されたメモ
リセルか“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合二ついて考える。この場合、
第１のダミービット線ＤＢＬ１）第２のビット線２ＢＬ
、第２のダミービット線ＤＢＬ２）第１のビット線］Ｂ
Ｌの順に電流か流れる電流経路か形成される。このため
、接続されている選択されたメモリセルか“１′データ
を；己ｔ＝、 している朶１のビット線ＩＢＬの電１立
は、第２のダミービット線ＤＢＬ２の電位より低くなる
。したかって、前述した理由でリートマージンか上かる
ため、データ検知は遅くならない。 また、接続されている選択されたメモリセルか“０°デ
ータを記憶している第２のビット線２ＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位よりも、低くなる。 したかって、前赴した理由でリードマージンか上かるた
め、リートマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“０′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されｔニメモリセルか“１
”データを５己憶している場合について考える。この場
合、第１のビット線ＩＢＬから第２のダミービット線Ｄ
ＢＬ２に電流が流れ、第１のダミービット線ＤＢＬ］か
ら第２のビット線２ＢＬに電流か流れる。この結果、接
続されている選択されたメモリセルが“０１データを記
憶している第１のビット線ＩＢＬの電位は、第１のダミ
ービット線ＤＢＬＩの電位と等しく、データ検知は遅く
ならない。また、第２のビット線２ＢＬに第１のダミー
ビット線ＤＢＬＩから電流か流れ、第２のダミービット
線ＤＢＬ２に、第１のビット線ＩＢＬから電流か流れる
。この結果、接続されている選択されたメモリセルか“
１”データを記憶している第２のビット線２ＢＬの電位
は、第２のダミービット線ＤＢＬ２の電ｆ立と等しく、
データ検知は遅くならない。 第３７図（１９）の場合について、以下に説明する。 第１のビット線〕ＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０゛データを記憶してい
る場合について考える。この場合、オン状態のメモリセ
ルか接続されているのは、第２のダミービット線ＤＢＬ
またけであるので、第２のビット線２ＢＬ、第１のダミ
ービット線Ｄ Ｂ Ｌ １）第１のビット線１ＢＬ、第
２のダミービット線ＤＢＬ２の順に電流か流れる。この
結果、第１のビット線ＩＢＬの電位は、第１のダミービ
ット線ＤＢＬ １の電位より低くなる。したかって、前
述した理由でリートマージンか上かるため、リードマー
ジンの無い方向に働く。第２のビット線２ＢＬの電位は
第１のダミービット線よりも商いので、データ検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、」（に“１′データを記憶して
いる場合について考える。この場合、第１のビット線Ｉ
ＢＬと第２のビット線２ＢＬに、第１のダミービット線
ＤＢＬＩから電流か流れるが、第２のダミーピント線Ｄ
ＢＬ２には第１のダミービット線ＤＢＬＩから直接電流
は流れない。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位よりも高くなる。したかって、前述した
理由でリードマージンの無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１”データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“Ｏ”
データを記憶している場合について、考える。この場合
、第２のビット線２ＢＬ、第１のダミービット線ＤＢＬ
Ｉ、第１のビット線ＩＢＬ、第２のダミービット線ＤＢ
Ｌ２の順に電流か流れる電流経路か形成される。この結
果、接続されている選択されたメモリセルか“〕°デー
タを記憶している第１のビット線ＩＢＬの電位は、第２
のダミービット線ＤＢＬ２の電位より高くなる。したが
って、前述した理由でリードマージンの無いｈ゛向に働
く。また、接続されている選択されたメモリセルか“０
゛データを記憶している第２のビット線２ＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位よりも高くな
る。したかって、前述した理由てリートマージンか上か
るため、データ検知は遅くならムい。 第１のビット線１．ＢＬに接続されている選択されたメ
モリセルが“０“データを２岱しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“〕
”データを記ｔａ、している場合について老゛える。こ
の場合、第１のピント翔ＩＢＬから第２のダミービット
線ＤＢＬ２に電流か流れ、第１のダミーピント線ＤＢＬ
Ｉから第２のビット線２ＢＬに電流か流れる。この結果
、接続されている選択されたメモリセルか“０“データ
を記憶している第１のビット線］、 Ｂ Ｌの電位は、
第１のダミービット線ＤＢＬ ］の電位と等しく、デー
タ検知は遅くｔよらない。また、第２のビット線２ＢＬ
に第１のダミービット線ＤＢＬＩから′電流が流れ、第
２のダミービット線ＤＢＬ２に、第１のビット線ＩＢＬ
から電流か流れる。二の結果、接続されている選択され
たメモリセルか“１″データを記憶している第２のビッ
ト線２ＢＬの電位は、第２のダミービット線ＤＢＬ２の
電位と等しく、データ検知は遅くならない。 第３７図（２０）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“〔）“データを記憶して
いる場合について考える。二の場合、オン状態のメモリ
セルが接続されているのは、第２のダミービット線ＤＢ
Ｌまたけであるので、第１のビット線ＩＢＬ、第２のビ
ット線２ＢＬ、第１のダミービット線ＤＢＬＩ、第２の
ダミービット線ＤＢＬ２の順に電流か流れる。このため
、第１のビットｉｌ ＢＬの電位と第２のビット線２Ｂ
Ｌの電位は、第１のダミービット線ＤＢＬ］の電位より
高くなる。したかって、前述した理由てリードマージン
が上かるため、データ検知は遅くならない。 第１のビット線ＩＢＩＬに接続されている選択されたメ
モリセルと、第２のビット線２ＢＬに接続されている選
択されたメモリセルとが、共に“１“データを記憶して
いる場合について考える。この場合、第２のビット線２
ＢＬと第２のダミービット線ＤＢＬ２に、第１のダミー
ビット線ＤＢＬＩから電流か流れるか、第２のビット線
２ＢＬからは、その電位か上かってくると、第１のピン
ト線ｌＢＬに電流が流れる。 この結果、第２のビット線２ＢＬの電位は、第２のダミ
ービット線ＤＢＬ２の電位よりも低くなる。 また、第１のビット線］、 Ｂ Ｌに、第２のビット線
２ＢＬを介して、第１のダミービット線ＤＢＬ］から電
流か流れるため、第１のビット線１ＢＬの電位は、第２
のダミービット線ＤＢＬ２の電位より低い。 したがって、前述した理由で両ビット線ともブタ検知は
遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルが“１″データを２忰しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルが“０”
データを記ｔＱ、 している場合について考える。この
場合、第１のビット線］、 Ｂ Ｌに第２のビット線２
ＢＬから電広か流れ、第２のダミービット線ＤＢＬ２に
、第１のダミーピント線ＤＢＬＩから電流か流れる。二
〇結果、接続されている選択されたメモリセルか”１”
データを記憶している第１のビット線１．ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、デー
タ検知は遅くならない。また、第２のビット線２ＢＬか
ら第１のビ・ノド線１ＢＬに電流か流れ、第１のダミー
ビット線ＤＢＬ１から第２のダミービット線ＤＢＬ２に
電流か流れる。このため、接続されている選択されたメ
モリセルか“０゛データを記憶している第１のビット線
１． Ｂ Ｌの電位は、第１のダミービット線ＤＢＬＩ
の電位と等しく、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されｔ：メ
モリセルか“Ｕ′デデーを５己憶しており、第２のビッ
ト線２ＢＬに接続されている選択されたメモリセルか“
１”データを記ｔキしている場合について考える。この
場合、第１のビット線ＩＢＬから第２のビット線２ＢＬ
に電流か流れ、第１のダミービット線ＤＢＬＩから第２
のビット線２ＢＬと第２のダミービット線ＤＢＬ２にＪ
流か流れる。 この結果、接続されている選択されたメモリセルか“０
”データを記憶している第１のビット線ＩＢＬの電位は
、第１のダミービット線ＤＢＬ １の電位より高くなる
。したかって、前赴した理由でリートマージンか上がる
ため、データ検知は遅くならない。また、第２のビット
線２ＢＬに第１のビットｍｌＢｒ−と第］のダミービッ
ト線ＤＢＬＩから電流か流れ、簗２のダミービット線Ｄ
ＢＬ２に、第１のダミービット線ＤＢＬＩから電流か売
れる。この結果、接続されている選択されたメモリセル
か“１“データを記憶している第２のビット線２ＢＬの
＠葭は、第２のダミービット線ＤＥＬ’）の電位よりち
高くなる。 したかって、前述した理由でリートマージンの無い方向
に働く。 第３７図（２１）の場合について、以ドに説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“０”データを記憶してい
る場合について考える。この場合、オン状態のメモリセ
ルか接続されているのは、第２のダミービット線ＤＥＬ
またけであるので、第１のダミービット線ＤＢＬＬ第２
のビット線２ＢＬ、第１のビット線ＩＢＬ、第２のダミ
ービット線ＤＢＬ２の順に電流か流れる。この結果、第
１のビット線ＩＢＬの電位と第２のビット線２ＢＬの電
位は共に、第１のダミービット線ＤＢＬＩの電位より低
くなる。したかって、前述した理由でリートマージンの
無い方向に働く。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“１”データを記憶してい
る場合について考える。この場合、オフ状態のメモリセ
ルか接続されているのは、第１のダミービット線ＤＢＬ
またけであるので、第１のダミービット線ＤＢＬ］、
第２のピント線２ＢＬ、第１のビット線ＩＢＬ、第２の
ダミービット線ＤＢＬ２の順に電流か流れる電流経路か
形成される。この結果、第１のビット線ＩＢＬの電位と
第２のビット線２ＢＬの電位は共に、第２のダミービッ
ト線ＤＢＬ２の電位よりも高くなる。したかって、前述
した理由でリートマージンの無い方向に働く。 第１のビット線１ＢＬに接続されている選択されたメモ
リセルが“１“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか”０“
データを記憶している場合について考える。この場合、
第１のダミービット線Ｄ Ｂ Ｌ １）第２のビット線
２ＢＬ、第１のピッ（・線ＩＢＬ、第２のダミービット
線ＤＢＬ２のＩＩ［ｌ’ｉに電流か流れる電流経路が形
成される。このため、接続されている選択されたメモリ
セルか１“データを記憶している第１のビット線１ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位より高
くなる。したかって、前述した理由てリートマシンの無
い方向に働く。また、第２のビット線２ＢＬは第１のダ
ミービット線ＤＢＬ］に接続されている選択されたメモ
リセルか“０′データを記憶している第２のビット線２
ＢＬの電位は、第１のダミービット線ＤＢＬ１の電位よ
りも、低くなる。したかって、前述した理由でリートマ
ージンの無い方向に働く。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルか“○″データ記ｔ６．シており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“１
”データを記憶している場合について考える。この場合
、第１のビット線ＩＢＬから第２のビット線２ＢＬと第
２のダミービット線ＤＢＬ２に電流か流れ、第１のダミ
ービット線ＤＢＬＩから第２のビット線２ＢＬに電流か
流れる。 この結果、接続されている選択されたメモリセルか“０
”データを記憶している第１のビット線１ＢＬの電位は
、第１のダミービット線ＤＢＬＩの電位よりも、低くｌ
よる。したかって、前述した理由でリードマージンの無
い方向に働く。また、第２のビット線２ＢＬに第１のビ
ット線ＩＢＬと第１のダミービット線ＤＢＬ〕から電流
か流れ、第２のダミービット線ＤＢＬ２に、第１のビッ
ト線ＩＢＬから電流か流れる。この結果、接続されてい
る選択されたメモリセルか“１′データを記憶している
第２のビット線２ＢＬの電位は、第２のダミービット線
ＤＢＬ２の電位より晶くなる。 したかって、前述した理由てり−トマーシ〉の無い方向
に働く。 第３７図（２２）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に”０″データを記憶する場
合について考える。この場合、第１のビット線ＩＢＬと
第１のダミービット線ＤＢＬ１から第２のダミービット
線ＤＢＬ２に電流が流れるか、第１のビット線１ＢＬに
は電位か下がると、第２のビット線２ＢＬから電流が流
れる。この結果、第１のビット線ＩＢＬの電位は、第１
のダミービット線ＤＢＬ１の電位より、高くなる。また
、第２のビット線２ＢＬは、第２のダミービット線ＤＥ
Ｌ２に直接電流は流れｔよい。このため第２のビット線
２ＢＬの電位は、第１のダミービット線ＤＢＬＩの電位
より高くなる。したかって、前述した理由でリードマー
ジンか上がるため、第１のビット線ＩＢＬも第２のビッ
ト線２ＢＬも、データ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとが、共に“１″データを記憶してい
る場合について考える。二の場合、オフ状態のメモリセ
ルか接続されているのは、第１のダミービット線ＤＢＬ
Ｉだけであるので、第１のダミービット線ＤＢＬＩ、第
２のダミービット線ＤＢＬ２）第１のビット線ＩＢＬ、
第２のビット線２ＢＬの順に電流か流れる。この結果、
第１のビット線ＩＢＬの電位と第２のビ・ノド線２ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位よりも
低くする。したかつて、前述した理由てリートマージン
か上かるため、第１のビット線１． Ｂ Ｌも第のビッ
ト線２ＢＬもデータ検知は遅くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１′データを記憶５しており、第２のビット
線２ＢＬに接続されている選択されたメモリセルか“０
“データを記憶している場合こついて考える。二の場合
、′５５１のビット線ＩＢＬに第２のビット線２ＢＬか
ら電流か流れ、第２のダミービット線ＤＢＬ２に第１の
ダミービット線ＤＢＬＩから電流か流れる。この＃！５
里、接続されている選択されたメモリセルか］“データ
を記憶している第１のビット線ＩＢＬの電位は、第２の
ダミービット線ＤＥＬ２の電位と等しく、データ検知は
遅くｆよらない。また、第２のビット１２ＢＬから第１
のビット！！ｉ！ＩＢＬに電流か流れ、第〕のダミービ
ット線ＤＢＬ１から第２のダミービット線ＤＥＬ２に電
流か売れる。この結果、接続されている選択されたメモ
リセルが“Ｏ“デ夕を記憶している第２のビット線２Ｂ
Ｌの電位は、第１のダミービット線ＤＢＬ １の電にと
−５しく、二の場合、データ検Ｉ口は遅くならない。 簗１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“υ′デデーを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１”
データを記憶している場合について考える。この場６
％ ′Ｆ？Ｘ１のビット線１） Ｂ Ｌから第２のビッ
ト線２ＢＬと第２のダミービット線ＤＢＬ２に電流か流
れ、第１のダミービット線ＤＢＬＩから第２のダミービ
ット線ＤＢＬ２に電流か流れる。二の結果、接続されて
いる選択されたメモリセルか“０“データを記憶してい
る第１のビット線ＩＢＬの電位は、第１のダミービット
線ＤＢＬＩの電位より低くなる。したがって、前述した
理由てリートマージンの無い方向に働く。また、第２の
ビット線２ＢＬに第１のビット線］、 Ｂ Ｌから電流
か流れ、第２のダミービット線ＤＢＬ２に第１のビット
線ＩＢＬと箇１のダミービット線ＤＢＬＩから電流が流
れる。このため、接続されている選択されたメモリセル
か“１“データを記憶、している第２のビット線２ＢＬ
の電位は、第２のダミービット線ＤＢＬ２の電位より低
くなる。 したかって、前述した理由でリートマージンか上がるた
め、データ検知は遅くならない゛。 第３７図（２３）の場合について、以下に説明する。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルと、第２のビット線２ＢＬに接続されている選択
されたメモリセルとか、共に“目”データを記憶してい
る場合について考える。この場合、第１のビット線１Ｂ
Ｌから第２のダミービット線ＤＢＬ２に電流が流れるか
、第２のビット線２ＢＬと第１のダミービット線ＤＢＬ
１からは第２のダミービット線ＤＢＬ２に直接電流は流
れない。この結果、第１のピント線ＩＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位より低くなる。した
がって、前述した理由てリードマージンの無い方向に働
く。第２のビット線２ＢＬの電位は第１のダミービット
線ＤＢＬＩの電位と等しく、データ検知は遅くならない
。 第１のピッ）・線１． Ｂ Ｌに接続されている選択さ
れたメモリセルと、第２のビット線２ＢＬに接続されて
いる選択されたメモリセルとか、兵に“１“データを記
憶している場合について考える。この場合、第１のビッ
ト線ＩＢＬは、第１のダミービット線ＤＢＬＩから電流
が流れるが、第２のビット線２ＢＬと第２のダミービッ
ト線ＤＢＬ２には第１のダミービット線ＤＢＬＩから直
接電流は流れない。この結果、第１のビット線ＩＢＬの
電位は、第２のダミービット１ＤＢＬ２の電位よりも高
くなる。したかって、前述した理由でリードマシンの無
い方向に働く。第２のビット線２ＢＬの電位は第２のダ
ミービット線ＤＢＬ２の電位と等しく、データ検知は遅
くならない。 第１のビット線ＩＢＬに接続されている選択されたメモ
リセルか“１′データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“０”
データを記憶している場合について考える。この場合、
第１のビット線１ＢＬに第２のビット線２ＢＬと第１の
タミービット線ＤＢＬ１から電流か流れ、第２のダミー
ビット線ＤＥＬ２には、第２のビット線２ＢＬと第１の
ダミービット線ＤＢＬＩ線から直接電流は流れない。こ
の結果、接続されている選択されたメモリセルか“１”
データを記憶している第〕のビット線１ＢＬの電位は、
第２のダミービット線ＤＢＬ２の電位より高くなる。し
たかって、前述した理由でリードマージンの無い方向に
働く。第２のビット線２ＢＬと第１のダミービット線Ｄ
ＢＬＩから第１のビット線ＩＢＬに電流か流れる。この
結果、接続されている選択されたメモリセルが“０″デ
ータを記憶している第２のビット線２ＢＬの電位は、第
１のダミービット線ＤＢＬＩの電位と等しく、この場合
、データ検知は遅くならない。 第１のピント線ＩＢＬに接続されている選択されたメモ
リセルか“Ｏ“データを記憶しており、第２のビット線
２ＢＬに接続されている選択されたメモリセルか“１”
データを記憶している場合について考える。この場合、
第１のビット線ＩＢＬから第２のビット線２ＢＬと第２
のダミービット線ＤＢＬ２に電流か流れ、第１のダミー
ビット線ＤＢＬＩからは第２のビット線２ＢＬと第のダ
ミービット線ＤＢＬ２に電流は流れない。この結果、接
続されている選択されたメモリセルか“０″データを記
憶している第１のビット線１ＢＬの電位は、第１のダミ
ービット線ＤＢＬ １の電位より低くなる。したかって
、前述した理由でリードマージンの無いｈ゛向に働く。 また、第２のビット線２ＢＬと第２のダミービット線Ｄ
ＢＬ２は、第１のビット線ＩＢＬから電流か流れる。こ
の結果、接続されている選択されたメモリセルか“１”
データを：２怪している第２のビット線２ＢＬの電位は
、第２のダミービット線ＤＢＬ２の電位と等しく、この
場合、データ検知は遅くならない。 以上をまとめると、データがどのようになっていてもデ
ータ検知か遅くならないのは第３７図（１）、（２）、
（６）、（１５）、（１６）の各場合である。 すなわち、第′３７図（１）においては、第１のビット
線ＩＢＬは、第２のビット線”ＢＬ、第１のダミービッ
ト線ＤＢＬ１）第２のダミービット線ＤＢＬ２とイコラ
イズされ、第２のビット線２ＢＬは、第１のビット線Ｉ
ＢＬ、第１のダミービット線、第２のダミービット線と
イコライズされ、第１のダミービット線ＤＢＬ １は、
第１）第２のビット線〕ＢＬ、２ＢＬ、第２のタミービ
ット１ｊＤＢＬ２とイコライズされ、気２のダミービッ
ト線ＤＢＬ２は、免１）朶２のビット線１． Ｂ Ｌ、
２ＢＬ、第１のダミービット線ｆ）ＢＬｌとイコライズ
されている。しかしなから、第３７図（１）のように、
第１）第２のビット線ＩＢＬ、２ＢＬ、第１）第２のダ
ミービット線ＤＢＬＩ、ＤＢＬ２を・Ｖ等にイコライズ
する必汝はない。イコライズ方法により、データ検知の
速度に差か出る。実際上はイコライズ時間を十分にとれ
ば各ビット線ごとの電位差か非常に小さいため、上記の
ようなイコライスｈ″法の違いによる差は現れＩよいか
高速動作を求めるためにイコライズ時間を短くする必要
かあり、上記のようにイコライズ方法の違いによる差が
現れるため、イコライズ方性は、（１，）、（２）、（
６）、（１５）、（１６）の方式にしておく二とか望ま
しい。これらの各場合のように、イコライスするための
経路を減らしたとしても、第３７図（１）の場合と等し
いマージンか確保できる。パターン占有面積に制約があ
り、イコライスするためのトランジスタの数を少なくし
たい時にち有効である。また、上記以外にもイコライズ
方法は、考えられるか、動作原理は、向様である。 また、トランジスタＱ１６）Ｑ１７）Ｑ ２００、Ｑ］
６′、Ｑ１７′、Ｑ２００の組とＱ１２）Ｑ１４）Ｑ２
０１）Ｑ１２’、Ｑ１４’Ｑ２（’）ｌ’の組の両ｈ゛
か、第３７図（１）、（２）、（６）、（１５）、（１
６）のいずれかの方式をとる必要はない。上記組のいず
れか一方のみに通用してもよく、また各組に第３７図（
１，）、（２）、（６）、（１５）、（１Ｂ）のうち異
なる方式を上記組で、組み合わせて使用して良い。 次に、本発明にかかる記憶装置をマスクプログラマブル
ＲＯＭ ｉｌ：適用した丈施例について説明する。 マスクプログラマブルＲＯＭは、ウェーハ製造工程中に
マスクを用いて情報を書き込むようにしたものである。 一般に、このマスクプログラマブルＲＯＭはメモリセル
アレイの回路＋１によってノア型とナンド型とに分類さ
れる。ノア型は高速動作に適しているか、チップサイズ
か大きくなってしまうという短所がある。−ノｊ１ナン
ド型はチップサイズか比較的小さくて済むという長所か
あり、メモリ容量がメガビット級の犬容童になるにつれ
て、歩留まりやコストの関係上でチップサイズを小さく
する必要性が高まり、ナンド型の採用が多くなっている
。 従来のナンド型ＲＯＭのメモリセルアレイの一部につい
て、チップ上の平面！＜ターンを第３８図に、回路を第
３９図に示す。第３８図および第３９図において、２列
のトランジスタ列の間に共通に１本のビット線Ｂｌ、を
設け、各トランジスタ列のナンド束（トランジスタＴ１
〜Ｔｎ）を選択用トランジスタとして、１ｆ固のエンハ
ンスメント型（Ｅ型）トランジスタＴ と１個のデイプ
レッション型（Ｄ型）のトランジスタＴ ′ とを直列
接続し、各ナンド束に２本の選択用ワード線ＷＬ ％
ＷＬ ’ を接続している。この場合、ビＳ ット線ＢＬの両側のトランジスタ列における各ナンド束
の選択用トランジスタは、互いに対応するトランジスタ
の動作特性（上記Ｅ型とＤ型）か異なるようにされてい
る。従って、ある記ｔεセルを選択してそのデータを読
み出す場合、この記憶セルか属するナンド束における２
個のナンド選択用トランジスタのうち、Ｄ型トランジス
タＴ ′に対応するワード線ＷＬ ’ を接地電位、
Ｅ型トランジスタＴ に対応するワード線ＷＬ を電
源電Ｓ 位Ｖｃｃ（例えば５Ｖ）にし、メモリセルトランジスタ
Ｔ１〜Ｔ、のうちの非選択なものにそれぞれ対応するワ
ード線ＷＬ・・・を電源電位ＶＣＣにし、選択されるメ
モリセルトランジスタのケート電極のワード線ＷＬを接
地電位にする。すると、選択されたナンド束の選択され
たセルトランジスタ（例えばＴ、）のオンまたはオフ状
態に応じたデータかビット線ＢＬに現われる。 メモリセルトランジスタは、記憶情報か“０“または“
１“に対応じてＤ型またはＥ型のトランジスタて作られ
ているため、ケートに電Ｒ電位ＶＣＣが印加される非選
択のセルトランジスタはすへてオンするか、ゲートに接
地電位が印加される選択されたセルトランジスタかＥ型
であればオフし、Ｄ型ならばオンする。このようなオン
、オフを検出してデータを読出しか行われる。 なお、選択されたナンド束に対応する隣りのトランジス
タ列のナンド束は、２個のナンド還択用トランジスタ列
のうちのＥ型トランジスタがオフになるので、このナン
ド束からビット線ＢＬにデータか読出されることはない
。 第３８図に示すパターンにおいては、ビット線ＢＬとナ
ンド束トランジスタ列の一端とのコンタクト部３２か設
けられており、斜線部分はＤ型トランジスタＴ ′のゲ
ート、チャネル鎮域を示している。 上記第３８図、第３９図の構成においては、２列のトラ
ンジスタ列に対して１本のビット線を設けるので、ビッ
ト線の本数を減少させることかでき、ビット線配線帆方
向のチップサイズの縮小化か可能である。このような長
所のため、現ｎ［最も普及している。 第１図に示した本発明にかかるメモリセルを二のような
マスクＲＯＭにおきかえた場合を考える。 メモリセルからの読み出し電ｔｎＶ ＩＮの電位か“１
″レヘルとなるのはＥタイプのメモリセルを選んた時て
あり、“０”レベルとなるのは、Ｄタイプのメモリセル
を遼んだ時である。この″０″レベルで最も電位が高く
なるのは、ナンド束中にＤタイプのメモリセルか１個の
み存在する場合である。 一般に、低い電源電圧でも動作することか半導体装置に
おいては望ましいか、第１図に示した本発明にかかる半
導体メモリにおいては、電源電圧ＶＣＣを下げていくと
信号Ａと信号Ｂの電位差か小さくｔよっていくとともに
、信号Ａ、Ｂと電源電圧ｖｃｅとの差も小さくなる。後
者の差が第２図に示されたトランジスタＳ５．Ｓ６の閾
電圧よりも小さくなれば、トラン・ン′スタＳ５．Ｓ６
は、ｔ７Ｌ、動作しなくなる。前述したように、ＺＲ雷
電圧低下していくのに伴って信号Ｂと電源電圧ＶＣＣと
の電位差が小さくなっていく速さはＶＢよりＶＲ２の電
位か低いものはと速い。このようにＶＩＮの電位はＶＲ
２よりも低い方か良く、畠くなると電イスマージンか狭
まるという問題か坐することになる。このためダミーセ
ルにおけるＶＲ２の電位については、本体の“０”レベ
ル中量も高い電位であるメモリナンド束中にＤタイプの
メモリセルが１個の時の電位と等しくなることか好まし
い。 第４０図に示す本発明の第１２の実施例は、上記の事情
に基づいてなされたもので、第１図の回路構成をナンド
型マスクＲＯＭを適用できるようにすることを目的とし
て構成されたものである。 第１図に示したダミーセルに対応するものとして、ダミ
ーセルナンド束ＤＭＢＩ〜ｎ ＤＭＢｎ＋１〜ｎ＋ｎ
か用いられる。ダミーセルナンド束ＤＭＢＩは共通のダ
ミービット線に接続されリファレンスカラムゲートＲＧ
Ｉに接続される。ダミーセルナンド束Ｄ Ｍ Ｂ ｎは
、ｊＬ通のダミーセルビット線に接続されリファレンス
カラムケートＲＧｎに接続される。リファレンス力ラム
ヶ−１・ＲＧＩ〜ＲＧｎの反対側は共通に接続され負荷
トランジスタＬ２に接続され、リファレンス電ｆ立ＶＲ
Ｉを作る。ダミーセルナンド束ＤＭ８１〜ｎは第４１図
に示すようにｆｇ或される。それぞれのダミーセルナン
ド束中のダミーメモリセルトランジスタはすべてＥ型で
ある。このダミーセルナンド束１〜ｎは選択されたメモ
リセルかＥ型トランジスタの場合の本体ナンド束と”９
価である。またワード線ＷＬ、ＷＬ’ との接続は従来
の茄Ｓ Ｓ ３９図と同様となっている。 このような構成では、メモリセル及びダミーセル、さら
に、本体側ビット線、ダミービット線の電源ノイズによ
る影響は等しいものとなっているので、Ｅタイプのメモ
リセルか選択された時のＶＩＮの電位とＶＲＩの電位は
、電源ノイズがある場合でも等しくなる。 第４２図はｎ−８の場合のダミーセルナンド束ＤＭＢＩ
〜ｎの１つを示したもので、８個のＥ型トランジスタか
直列接続されている。第４３図はｎ＝８の場合のワード
線ＷＬＩ〜ＷＬ８を選択するためのデコーダ、第４５図
はリファレンスデコーダ〕５の一実施例を示している。 第４３図の回路はナンド回路であり、ワード線ＷＬ］〜
ＷＬ８に対応じて８個設けられている。第４４図に示す
ように、Ｐ、 Ｑ、 Ｒへの入力が各ワード線に対
して冗ならせたアドレス入力Ａｏ〜Ａ２の組み合わせか
らなり、たた−本のワード線か選択され“０”レベルと
ｔよる。他の７本のワード線か非選択の“１”レベルと
なるようになっている。気４５図は、リファレンスデコ
ーダの一例を示す。 この回路はナンド回路とインバータからなっている。第
４６図に示すようにＡ。〜Ａ２を組合わせたアドレス入
力により、たた１つのリファレンスカラムケートが選択
されオンするようになっている。第４３図から第４６図
までから分るように、ＷＬＩか選択されるとＲＧＩ、Ｗ
Ｌ８か選択された時はＲＧ８かそれぞれ選択されるよう
になっている。 これに対し、ダミーセルナンド束ＤＭＢｎ＋１〜ＤＭＢ
ｎ＋ｎは第４７図に示すように構成される。それぞれの
ダミーセルナンド束は、たた１つのＤ型トランジスタを
含む。残りのダミーセルトランジスタはＥ型である。す
なわち、ダミーセルナンド束ＤＭＢｎ＋１では、ワード
線ＷＬＩに接続されているメモリセルのみがＤ型であり
、ダミーセルナンド束ＤＭＢｎ＋２ではワード線ＷＬ２
に接続されているダミーメモリセルのみかＤ型であり、
同様にダミーセルナンド束ＤＭＢｎ＋ｎはワードｍＷＬ
ｎに接続されているメモリセルのみがＤ型となっている
。そして４０図から明らかなように、ダミーセルナンド
束Ｄ〜ｉＢｎ＋１は共通のダミービット線に接続され、
リファレンスカラムゲートＲＧｎ＋１に接続される。ま
た、ダミーセルナンド束ＤＭＢｎ＋ｎは共通のダミービ
ット線に接続され、リファレンスカラムゲートＲＧｎ＋
ｎに接続される。リファレンスカラムケートＲＧｎ＋１
〜ＲＧｎ＋ｎの反対側はＪｌ、通に接続され、リファレ
ンス電位ＶＲ２を作る。 このような構成で、例えばワード線ＷＬ１か選択される
と、リファレンスデコーダにより、ＲＧｎ＋１かオンす
るように選択され、ダミーセルナンド束ｎ−ｔｌのＷＬ
Ｉに接続されたＤ型のダミーセルからリファレンス電位
ＶＲ２か作られる。 同様に、ワード線ＷＬｎか選択されるとリファレンスデ
コーダによりリファレンスカラムケートＲＧｎ＋ｎか選
択され、ダミーセルナンド束Ｄ〜ＩＢ ｎ ＋ ｎの、
ワード線ＷＬｎに接続されたＤ型のダミーセルからリフ
ァレンス電ｆＭＶＲ２が作られる。 このような構成により、メモリセルアレイ中にダミーセ
ルを作ることができ、また、ダミーセルナンド束中のＤ
ｕメモリセルはたた１個のみζこすることかできる。 また、このように構成することで、ダミーセルもワード
線Ｗしてコン！・ロールされるｔ二め、ｖＲ２の電位は
Ｖ１〜の”Ｏ”レベルの電位よりも低くなることはない
。 このように、この実施例では、ナンド型マスクＲＯＭに
おいても、電源マージンか広く、シかも高速で電源ノイ
ズに強い半導体メモリを提供することかできる。 メモリセルアレイ中に不良のメモリセルか存在した場合
、この不良のメモリセルの代りに使用される予備のメモ
リセルを備えた半導体メモリか知られている。 次にこのような予備のメモリセルを有した、半導体メモ
リに本発明を適用した失施例について説明する。 第４８図は、例えばデータ書換え可能なイ（ｒ＋発性半
導体メモリ（以下’ＥＦＲＯＭと記す）の一般的な構成
を示しており、２１は行アドレスバッファ凹路、２２は
行デコーダ回路、２３はメモリセルアレイ、２４は列ア
ドレス・バッファ回路、２５は列デコーダ、２６はカラ
ムゲートトランジスタ、２７はアドレス変化検出（ＡＴ
Ｄ）回路、２８はセンス・アンプ回路、２９は田カハッ
フ７回路、３０は冗長四路及び予備デコーダロ路、３１
は予備メモリセルアレイである。 外部から行アドレス信号ＡＯ〜Ａ１か入力される行デコ
ーダ２２によりワード！！ｉ！ＷＬＯ〜ＷＬｍのうちの
一本か選ばれ、外部からの列アドレス入力信号Ｂ［Ｌｌ
−Ｂｊか入力される列デコーダ２５によりビット線ＢＬ
Ｏ〜ＢＬｎのうちの一本か選ばれる。選択されたワード
♀をとビット線の交点に置かれたメモリセルか選択され
る。 このメモリでルのデータは、センスアンプにより検出、
地部され出力ハノファ回路を通して、チップ外部へと出
力される。 第４８図のセンス・アンプ回路２８は、第１図及び、第
２図に５己載の構成とブよっており、アドレスの変化を
検知するＡＴＤ回路２７の出力１．、、号ψにより、ビ
ット線のイコライズとプリチャー；動作が行ｌよりれて
いる。 第５０図は、冗長回路３０の回路図である。 ここで５１〜６０はエンハンスメント型ＭＯ８トランジ
スタ、６１は電源端子、６２〜６４゜８１はインバータ
、６５〜６６はナンド回路、７０〜７２はヒユーズであ
る。 ヒユーズ７０を切ると、第４８図で示す冗長回路および
予備デコーダ回路３０が使用可能になる。 ヒユーズ７１〜７２を選択的に切ることにより、不良の
メモリセルに対応じたアドレスが入力されたとき、予備
行デコーダにより、−本の予備ワード線が選択される。 同時に通常使用の行デコーダによるワード線の選択がや
められる。 セルアレイ内に不良のメモリセルか存在し、このメモリ
セルに対応するアドレスが入力された場合、そのアドレ
スが入力されている間、不良のメモリセルを含む行線の
使用を禁止するため、予備デコーダの成立を検出する信
号（ＥＷＳ）により、信号ＳＰＥが論理“０″になる。 信号ＳＰＥが論理“０”にされることによって、全ての
ワード線が非選択になる。この時予備のワード線（ＲＷ
Ｌ）が選択され、予備のメモリセルが選ばれる。 しかし、このようにｒ備メモリセルかせ選ばれる場合、
外部から入力されるアドレス１占号の変化は、アドレス
バッファ回路２］−冗長回路及びｒ備デコーダ回路３０
を介して伝達され、ｒ・備メモリセルか選択される。一
方、このアドレス信号の変化は、アドレスバッファ回路
２１から行デコーダ２２へも伝えられる。行デコーダ２
２は、冗長回路及び予備デコーダ回路３０から信号ＳＰ
Ｅにより、制御される。すなわち、行デコーダは、アド
レスバッファ回路２１と、冗長回路及び予備デコーダ回
路３０の２つの回路を経由して出力される信号で制御さ
れるため、アドレスバッファ回路２１と、行デコーダ２
２の２つの回路を経由したワード線の駆動信号も出力さ
れる。つまり、冗長回路及び予備デコーダ回路３０から
の信号ＳＰＥか完全に論理“Ｕｏになるまで、行デコー
ダ２２により選択されワード線は論理“１“になってい
る。すなわち通常使用のワード線の使用か禁止されるま
での間は、不良のメモリセルを含むワード線も選択され
るため、不良メモリセルも選択されてしまう。 このため不良メモリセルが選択される口、（１）ｆ篩の
ワード線により選択されたＴ’ （＋ｉメモリセルと、
ワード線により選択された不良のメモリセルの２つか選
択されてしまう事になる。 このような冗長回路を使用した場合、第１図及び第２図
の本発明のセンスアンプを用いると、以下の様な場合に
問題点がある事か判った。 このような予備メモリセルを有した＋４体メモリにおい
ては、１本のワード線に接続される複数のメモリセルの
うちの１つのメモリセルか不良であっても、２本のワー
ド線の代わりに予備のワード線を使用することによって
、不良のメモリセルの代わりに予備のメモリセルを使用
する。このため、不良のメモリセルか含まれるワード線
に関する不良のメモリセルも′ｆ−（Ｒのメモリセルに
置きかえられる。例えば第１図のＥＦＲＯＭの場合、不
良のメモリセルか含まれるワード線の良のメモリセルに
太しては、データが書き込まれないため、メモリセルの
浮遊ケートに電子が注入されていｔよい。 予備のワード線に接続された予備のメモリセルの／Ｖ遊
ケートに電子が注入されており、この予備のワード線に
置きかえられた不良のメモリセルか含まれるワード線に
よって接続されたメモリセルに電子か注入されていない
場合、選択された予備メモリセルのデータを読む速度か
遅くなる問題かおこった。 上記の様に予備メモリセルを使用した場合、ビット線Ｂ
Ｌには選択された１ｆｔｉケートに電子か注入された予
備メモリセルの他に、ｌｉ遊ゲートに電子か注入されて
いないメモリセルＭｍも接続されている。このメモリセ
ルＭｍのケートには、動作不良を起こしているメモリセ
ルを含むワード線ＷＬか接続されており、このワード線
ＷＬは、前赴の通り、−時的に選択される。このワード
線ＷＬは、３ｎｓの間選択されていることか分った。こ
のため、このメモリセルＭ ｍは、３ｎｓの間オン状態
となっている。 この期間ビット線ＢＬは上記メモリセルＭｍにより放電
される。 結果として、第２図の第１のセンスアンプの出力Ａは、
“０′データの記憶された予備メモリセルを選択してい
るにもかかわらず論理“１″レベルへと変化するため、
第３のセンスアンプから、“１”データのメモリセルデ
ータに対応する論理“０”レベルの出力１．、ｉ号りか
出力される。 ３ ｎ５ｅＣ経過すると、メモリセルｋｉｍＯによるビ
ット線ＢＬの放電はなくなり、ビット線ＢＬの電位は、
第１のダミービット線と回し電位まで充電される結果、
第１のセンスアンプのＰチャネルトランジスタＳｌ、Ｓ
２は非導通状態となる。ノドＮ２の電位がほぼＮチャネ
ルトランジスタの閾値電圧であるためＶＳＳとＰチャネ
ルトランジスタＳ１の間に接続されているＮチャネルト
ランジスタによるノードＮ２の放電スピードは遅＜、ｍ
ｌのセンスアンプの出力信号Ａは、例えば２ Ｏｎ５ｃ
ｃ後に論理“１”から論理“０”へと変化する。 このため、“Ｏ“データの検知スピードは２０ｎｓ程度
遅れてしまっていた。 本実施例は上記の事情により予備メモリでルか選択され
た場合でも、高速動作ＯＪ能な半導体メモリを提供する
ことを目的としてなされたものである。 第４９図は従来のアドレス・＼ッファ回路２１及びＡＴ
Ｄ回路２７を示す。 第４９図（ａ）に示すアドレスバッファ回路およびＡＴ
Ｄ回路において、Ａ１はアドレス入力、ＣＥは外部から
のチップイネーブル信号（あるいはチップ選択信号）に
応答してチップイネーブルバッファ回路（図示せず）に
より生成された集積回路チップを動作状態にしたり待機
状態にするための内部チップイネーブル信号、ＶＣｅは
電、１曳電餘、ＶＳＳは接地電餘である。Ａ１入力およ
び信号ＣＥは、アドレスバッファ回路における二入力の
ノアゲートＮＲＩに入力され、このノアケートＮＲＩの
出力側には、三段のインハータエ１〜Ｉ３が接続され、
また、このインバータ１１の出力側には、三段のインバ
ータＩＩ’ 〜■３′が接続されている。インバータ１
２．１３の出力およびインバータ１２’、１３’の出力
は、ＡＴＤ回路２７に入力される。 第４９図（ａ）のＡＴＤ回路においては、インバータＩ
３の出力Ａ１かインハータエ４に入力され、このインバ
ータＩ４の出力側に、ケートにＶ ＣＣ電位が与えられ
たＮチャネルトランジスタとゲートにＶｓｓ’Ｎ位か与
えられたＰチャネルトランジスタとが並列に接続されて
なる転送ケートＴＧＩを介して二段のインバータＩ５）
Ｉ６が接続されている。転送ケートＴＧＩの出力ノート
には、容量ｃＰ１及び容１ｃＮ１か接続されている。 容量ｃＰ１は、ソース・ドレインにＶ ｃｃ’％位が与
えられたＰチャネルトランジスタからなり、ケートがＴ
ＧＩの出力ノートに接続される。容量ＣＮ］はドレイン
・ソースにＶＳＳ電位が与えられたＮチャネルトランジ
スタらムリゲートがＴＧｌの出力ノードに接続される。 さらに、ＴＧｌの出力ノードには、ｖｃｃ電位との間に
ＰチャネルトランンスタＰ１か接続され、このトランジ
スタＰ１のゲートにインバータＩ３の出力Ａ１か入力さ
れてぃそして、インバータ１６の出力は、ソースがＶＳ
Ｓ電位に接続されたＮチャネルトランジスタＮコのゲー
トに接続され、二〇ＮチャネルトランジスタＮ１のトレ
インはケートがインバータ１２’の出力に接続されたＮ
チャネルトランニスタＮ２のソースが接続されている。 また、インバータ１３′の出力Ａｉかイン・＼りＩ４’
に入力され、このインバータ１４′の出力側に、ゲー
トにＶＣｅ電位か与えあれｔ：Ｎチャネルトランジスタ
とノｒ−トにＶｓｓ電陵か与えふれたＰチャネルトラン
ジスタとが並列に接続されてｆｉる転送ケートＴＧ１′
を介して二段のインバータ＋５’ １６’か接続さ
れている。転送ケートＴＧＩ’ の出力ノードには容量
ＣＰＩ’ 及び容量ＣＮ１’か接続される。容量ＣＰＩ
’ はソース・ドレインにＶｃｃＷｓ（立か与えられた
Ｐチャネルトランジスタからなり、ケートがＴ０１′の
出力ノートに接続される。容量ｃＮ１’ はトレイン
・ソースにＶ ５ｓＴＸ位か与えられたＮチャネルトラ
ンシス夕からなり、ケートかＴＧＩ’の出力ノートに接
続される。さらにＴＧ １’ の出力ノードには、ＶＣ
Ｑ電位との間にＰチャネルトランジスタＰＩ’が接続さ
れ、このトランジスタＰＩ’のケートにインバータＩ３
’の出力Ａ１か入力されている。 そして、インバータ１６’の出力は、ソースかＶＳＳ電
位に接続されたＮチャネルトランジスタＮ１′のゲート
に接続され、このＮチャネルトランジスタＮｌ’ のド
レインはゲートかインバータＩ２の出力に接続されたＮ
チャネルトランジスタＮ２’のソースか接続されている
。ＮチャネルトランジスタＮ２’ およびＮチャネルト
ランジスタＮ２の各トレインは相互に接続されており、
この接続点（ノードＮＤＩ）にはインバータＩ８の入力
端が接続されると共に、ソースがＶＣＣに接続されゲー
トに信号ＣＥか入力されるＰチャネルトランジスフＩ７
のドレインが接続されている。 さらにノートＮＤＩには、Ｎチャネルトランジスタ１７
’ のドレインが接続され、このトランジスタ１７’の
ケートは、信号ＣＥが入力され、ソスは接地される。 ！よお、インバータＩ４からＮチャネルトラシ。 スフＮ１まての回路、およびインバータ１４’ からＮ
チャネルトランジスタＮｌ’ までの回路は、それぞれ
所定の遅延時間を有する遅延回路Ｔを形成している。 第４９図（ａ、 ）のアドレスバッファ回路およびＡＴ
Ｄ回路において、信号ＣＥが論理“Ｏ”となりチップか
選択状態（動作状態）になると、ノードＮＤＩが１＃に
なる。この時、アドレス入力Ａｉか変化すると、Ｎチャ
ネルトランジスタＮ２” またはＮチャネルトランジス
タＮ２の対応するものかオンになり、ノードＮＤＩか論
理“Ｏ”になる。この後、遅延回路Ｔの所定遅延時間後
に、ＮチャネルトランジスタＮＶ またはＮチャネルト
ランジスタＮ１の対応するものかオフにｔより、ノード
ＮＤ１が再び論理“１′になる。このためインバータＩ
９から所定のパルス幅をｈ゛する論理“０“の信号ＡＴ
Ｄ ｉか出力される。各アドレス入力にそれぞれ対応じ
て設けられる第４９図（ａ）のアドレスバッファ回路お
よびＡ Ｔ Ｄ回路からの信号ＡＴＤ ｉは、それぞれ
第４９図（ｂ）に不すナンド回路に入力される。 このナンド回路の出力信号ＡＴＤは、第４９図（ｂ）に
示すインバータ４段で、波形整形・増幅され、その出力
信号φはセンス回路のブリチャジトランジスタ及びイコ
ライストランシスフのケートに入力される。 第５１図は本光明の第１３の実施例を下す。第４９［ｕ
）ａ）にホす。従来回路の溝底との違いは、インバータ
■４の出力側にケートにＶ ｃｃ’４位か与えられｔ二
Ｎチャネルトランジスタとケート１こＶＳＳ電位か与え
られたＰチャネルトランジスタとか並列に接続されてな
る転送ケートＴＧ２と、ケートに信号ＲＤＤか入力され
たＮチャネルトラン／スフとケートに信号ＲＤＤか入力
されたＰチャネルトランジスタとが並列に接続されてな
る転送ゲトＴＧ３とか、並列に接続されている点である
。 インバータＩ’４の出力にも同様に、ＴＧ２’ と転送
ゲー）ＴＧ３に対応するＴＧ３’ とが並列に接続され
ている。 信号ＲＤＤか論理“１゛で、信号ＲＤＤか論理“０″の
時、転送ケートＴＧ３はＯＮＬ、ＴＧ２とＴＧ３を並列
につないた合成された導通抵抗と従来のＴＧＩの導通抵
抗とは回しになる様設定しておく。同様に転送ゲートＴ
Ｇ３’かＯＮしたＨｌのＴＧ２’ とＴＧ３’ を並列
にっないた合成された導通抵抗と従来のＴＧＩ’ の導
通抵抗も間しになる様設定しておく。 第５２園は１≦号ＲＤＤとＲＤＤを出力する冗長回路で
あり、第５０図と同り一構成要素には同じ番号を付しで
ある。 インバータ６２の出力信号を、インバータＩｎＡでうけ
、その出力信号をＲＤＤとし、ＲＤＤをインバータＩｎ
Ｂてうけ、その出力信号をＲＤＤとする。 このような実施例の動作について以下に説明する。 予備メモリセルを使用していない場合はノーＦＡＡは、
ヒユースフ０によって電源ＶＳＳにっｔかっており、論
理”Ｄ“とｔ６つている。したかって、ノードＢＢは論
理“１”、ノーＦＣＣは論理“０“となり、信号ＲＤＤ
は論理“１″ となり、信号ＲＤＤは、“０“とデムる
。 この論理“１′の信号ＲＤＤと論理“Ｏ”の信号ＲＤＤ
をうけ第５１図の転送ゲートＴＧ３とＴＧ３’ は導通
する。 前述の通り、イコライズ時間を決めている信号φのパル
ス幅は、遅延回路Ｔによって決まっている。このため、
予備メモリセルを使用していない場合のパルス幅は、従
来回路のパルス幅と同じである。 次に予備メモリセルを使用した場合についてのべる。 予備メモリセルを使用する場合は、ヒユースフ０を切る
。電源が投入された時、電源Ｖｃｃにつながれたキャパ
シタ５１によりノーＦＡＡの電位は上がり、次段のイン
バータを反転させ、ノートＢＢは論理“０“となる。ノ
ードＢＢの“Ｏ”を受け、トランジスタ５２かオンし、
ノートＡＡは電源ＶＣＣに接続され論理“１”か安定し
て保持される。ノーＦＣＣは論理“１”となり、信号Ｒ
ＤＤは論理“０“になり、色号ＲＤＤは論理“１″にな
る。 この信号ＲＤＤと７６号ＲＤＤを受は第５１図の転送ゲ
ートＴＧ３とＴＧ３’ は非導通状態となり、遅延時間
ＴはＴ−５メモリセルを使用しないｎ＋ｆよりも長くな
る。 例えばＴＧ３とＴＧ３’ とか非導通状態の時、遅延回
路Ｔにおける遅延時間か３ｎｓｅｃ長くなるように、Ｔ
Ｇ２．ＴＧ２’ 、ＴＦ３’のそれぞれの導通抵抗を決
めれば、イコライズ信号φのパルス幅は３ｎｓ長くなる
。 これにより、予備のメモリセルが選択され、予備のメモ
リセルからデータを読み出す時、ビット線ＢＬ、ダミー
ビット線ＤＢＬＩ、ＤＢＬ２のプリチャージ及びイコラ
イズされる時間か３ｎｓｃｃ長くなり、不良のメモリセ
ルか接続される行線か、論理“〕”となり信号ＳＰＨに
よって論理“０“とされる３ ｎ５ｅｃの間プリチャー
ジ、及びイコライズか続１すられる。二〇ｔこめ、イコ
ライズ未冬了時（こ前述の様な誤動作を起こす事はない
。 上記の実施は、第５１図に示したＡＴＤ回路を利用して
、予備メモリセルを使用した時、信号φのパルス幅を長
くしたが、第４９図（ｂ）を利用しても、信号φのパル
ス幅を長くすることができる。この例を、第５３図を用
いて説明する。 第５３図は従来の第４９図（ｂ）の信号ＡＴＤを受けて
イコライズパルス信号φを形成するインバータ４段のう
ちの、２段目と３段目のインバータを改良している。 ２段目のインバータＩＮ２のＮチャネル型トランジスフ
Ｔｒｌｌのソースと接地との間に導通抵抗の大きいＮチ
ャネル型トランジスフＴ ｒ １．２と導通抵抗の小さ
いＮチャネル型トランジスフＴｒ１３とを並列に接続し
である。 また３段目インバータ４段３のＰチャネル型トランジス
フＴ「１４のソースと電ＲＶｃＣとの間に導通抵抗の大
きいＰチャネル型トランンスフＴｒ１５と導通抵抗の小
さいＰチャネル型トランジスフＴｒ１６とを並列に接続
しである。 上記、Ｎチャネル型トランジスフＴ ｒ ］ ３のケー
トには信号ＲＤＤか入力され、Ｐチャネル型トランジス
フＴｒ１６のメｒ−トには（、、ｉ号ＲＤＤか入力され
る。Ｎチャネル型トランジスフＴ「１２のゲートは、１
段目のインバータＩＮＩの出力に接続され、Ｐチャネル
型トランジスフＴ ｒ １．５のケートはインバータＩ
Ｎ２の出力に接続される。 以下上記回路の動作について説明する。 予備メモリセルを使用する場合について老える。 この場合、前述の通り信号ＲＤＤは、論理“０”となっ
ており、信号ＲＤＤは論理“１”となっている。したか
ってトランジスタＴｒｌＢとトランジスタＴｒ１６はオ
フする。 このため、インバータＩＮ２のゲート入力が、論理“Ｏ
”から論理“１゛へ変化する時、インバータＩＮ２の出
力は、トランジスタＴ ｒ １．１と、トランジスタＴ
ｒ１２を介してｈ文屯される。 また、インバータＩＮ３のゲート入ツノか、論理“〕”
から論理“０”へ変化するＢ：ｉ１インハータＩＮ３の
出力は、トランジスタＴｒ１５と、トランジスタＴｒ
１４を介して充電される。 インバータＩＮ２の出力は、導通抵抗の大きいトランジ
スタＴｒ１２を通して放電されるため、この放電速度は
、予備メモリセルを使用しない信号ＲＤＤが論理″１′
のトランジスタＴｒ１３がオンしている時のインバータ
ＩＮ２の出力をトランジスタＴｒ１２とＴｒ１３とで放
電するよりも、インバータＩＮ２の出力の放電速度は遅
い。 すなわち、トランジスタＴ「１１）トランジスタＴｒ１
２．トランジスタＴｒｌＢを介して、インバータＩＮ２
の出力を放電する方か、トランジスタＴｒｌｌ、トラン
ジスタＴｒ１２のみを介して、インバータＩＮ２の出力
を放電するよりも速い。 同様に、トランジスタＴｒ １４）トランジスタＴｒ１
．５．）ランジスフＴｒ １６を介してインバータＩＮ
３の出力を充電する方がトランジスタＴｒ１４）トラン
ジスタＴｒ１５のみを介してインバータＩＮ３の出力を
充電するよりも速い。 インバータＩＮ２の出力の放電速度とインバータＩＮ３
の出力の充電速度との和か、予病メモリセルを使用する
時か、使用しない時よりも３ｎｓ遅くなるよう１こ、ト
ランジスタＴｒｌｌ Ｔｒ１２Ｔｒ１３．Ｔｒ１４．
Ｔｒ１５）Ｔｒ１６の導通抵抗を設定すればよい。 したがって第５１図に示した実施例と同様にパルス幅φ
を、予備メモリセルを使う時に、使わｔい時より長くで
きるため、誤動作を起こすことはない。 予備メモリセルを使う時と、使わない叶て、パルスｆ≦
号φのパルス幅を変化させたか、これは、パルス（！号
φに限らず、他のタイミングパルスのパルス幅を変化さ
せることも可能である。すｔよりち、予備メモリセルを
使用した口４に、各タイミングパルスのパルス幅か最適
にｌよるように、各パルス幅を任意に決めることかてき
るのて、子６１メモＪセルを使用した場合ても予隔メモ
リセル選択の信号経路に合わせ、タイミンクパルスを最
適に設定するので、読み出し速度を速められる。 〔発明の効果〕 以上のように、本発明によれば、メモリセルの記憶状態
に応じた第１および第２の２種類のタミーセルを設け、
メモリセルの記憶状態とダミーでルの記憶状態を比較す
ることによりメモリセルの記憶データを検出するように
しているので、必要なメモリセルの数が少なくて良く、
高集積度のメモリ装置を提供することができる。 第］のダミービット線に微小電流を流す二とにより、浮
遊状態になることをμｈ止でき、誤動作を肋＋１．．ｘ
てきる。 Ｊ−り手段を設けた場合にはビット線とダミービット線
との電位の関係が適切化され、センス動作が高速化し、
マージンか拡大される。 イコライズ手段を設けた場合、ビット線、ダミービット
線の電位を等しくし、動作を安定化させることかできる
。 プリチャージ手段を設けた場合にはイコライズ終了時に
イコライズ信号の変化によるビット線およびダミービッ
ト線の電位変動を防止することかてき、課動作の発生を
防止することかできる。 １ビット分のデータを２つのメモリセルで記ｔ＝し、そ
れぞれについて２つの状態のダミーセルでデータを取り
出すようにすることにより、商運のデータ検出カーＩ″
ＩＪ能で、また、イコライスを適切に行うことによりさ
らに高速動作かｒＩＩ能となる。 プログラムベリファイリートロチに第２のビット線の出
力電圧を通常のり−ト時よりも高く設定し、専用のセン
スアンプを用いることにより書き込みり、ｌｆにメモリ
セルに注入される電子量を地側させ、電圧マージンを拡
大することか可能となる。 メモリセルの浮遊ケートに電子か注入されていなメモリ
セルに流れる電流より、第２のダミービット線に流れる
電流か少なくすることにより、第２のセンスアンプの出
力か“０”と“１”の中間電位に達するのか速くなり、
データ検出速度か向上する。 電源電圧よりも所定値たけ低い電圧を出力する電圧低ド
回路と、ドレインか第１のダミーセルのドレインに接続
され、ケートか電圧低Ｆ回路の出力に接続された、６遊
’ｒ−ｈに電子が注入されないメモリセルと等イ曲な状
態にある第３のダミーセルを設けることにより、動作か
さらに高速化される。 メモリセルかバイナリデータの“０゛あるいは“１°を
ガラスマスクにパターン化することにより、第１の観点
による装置と同様のマスクＲＯＭを得ることかできる。 メモリセルをＭＯＳトランジスタかデプレッション型か
エンハンスメント型かでデータを記憶する不揮発性メモ
リセルて構成し、ダミーセルをナンド東トランジスタ列
で構成することにより、不揮発性半導体メモリ装置を得
ることかできる。 メモリセルアレイに予備メモリセルか併設され、不良セ
ルがある場合にはビット線とダミービット線をイコライ
スするイコライズ時間を通常より長くすることにより、
動作不良を起こしている行線か確実に非選択になり、誤
動作を起こすｎＪ能性か減少する。 イコライズ時間の延長を適用することにより、誤動作発
生の可能性か減少する。 ４）
第１図は本発明の第１の実施例による半導体メモリ装置
の構成を示した回路図、第２図はｌ；ｉ］装置における
第１）第２及び第３のセンスアンプの構成を示した回路
図、第３図は同装置におけるイコライズｆ呂号φ、電圧
■１＼、ＶＲＩ、ＶＲ２及び龜号Ａ、Ｂ、Ｄの相互関係
を示したタイミンクチャート、第４図は本発明の第２の
実施例による第３のセンスアンプの構成を示した回路図
、第５図は本発明の第３の実施例による半導体メモリ装
置の構成を示した回路図、第６図は同装置におけるイコ
ライズ信号φ、電圧Ｖ１〜、ＶＲＩ、ＶＲ２及び信号Ａ
、Ｂ。 Ｄの相互関係を示したタイムチャート、知７図は本発明
の第４の実施例による半導体メモリ装置の構成を示した
回路図、第８図は同装置のプログラムベリファイ時に電
子注入量を増加させるための手段の構成を示した回路図
、第９図は同装置におけるアドレス信号、ＡＴＤパルス
信号、イコライズ信号φ、ラッチパルス、出力信号り及
び出力信号Ｆの相互関係を示したタイミンクチャート、
第１０図は第５の実施例による半導体メモリ装置の構成
を示した回路図、第１１図は第６の実施例による半導体
メモリ装置におけるリーク手段の構成を示した回路図、
第１２図は同装置における′電源電圧の変化と、ノード
Ｖ ｏｕｔの電位関係を示した説明図、第１３図は第１
の実施例をシリコン基板上で実現する際の回路配置を示
した図、第１４図はプリチャージ用のトランジスタを省
略した実施例を示す回路図、第１５図はメモリセルとダ
ミーセルのケート長の関係を示す素子平面図、第１６図
はフィードバック型バイアスを用いた実施例を示す回路
図、第１７図はフィードバックに用いるインバータを示
す図、第１８図〜第２４図は第１７図のインバータの各
種の実施例を示す回路図、第２５図はフィードバック型
ビット線バイアス回路の他の実施例を示す回路図、第２
６図はビット線バイアス回路の半導体記憶装置内での接
続の様子を示す回路図、第２７図および第２８図はビッ
ト線バイアス回路の他の実施例を示す回路図、第２９図
は第２７図に示した実施例の改良同を示す回路図、第３
０図はピント線型αとバイアス回路のフィードバック電
位との関係を示すクラブ、第３１図は第２９図と同様の
効果を得ることのできる他の実施例を示す回路図、第３
２図は）′４３１図のＣ１をダミービット線で置き換え
た本発明の実施例を示す回路図、第′３′３図はイコラ
イズ時間を改良しｔ：実施例を小す四路図、第′３４国
（Ａ）〜第３４図（Ｄ）はイコライスされるビット線と
ダミービット線との関係を示す説明図、第３５図はイコ
ライスされるビット線とダミービット線との関係を説明
するための２ビツト描成の半導体メモリ装置の概略横或
園、第３６図は第３５図の一部の詳細構成を示す回路図
、第３７図は第３５図の構成におけるイコライスされる
ビット線とダミービット線との関係を示す説明図、第３
８図は従来のナンド型ＲＯＭメモリセルアレイのパター
ン図、第３９図はその回路図、第４０図はナンド型ＲＯ
Ｍて免１図のメモリ装置を大曳した様子を示す回路図、
第４１図はダミーセルナンド束〕〜ｎの構成の一例を示
す回路図、第４２図は８本のワード線で構成されたメモ
リセルＮＡＮＤ束の例、第４３図は第４２図に示すすン
ド型ＲＯＭのワード線選択のためのデコーダの一例を示
す回路図、第４４図はアドレス入力とワード線選択を示
す図表、第４５図は第４２図に示すナンド型ＲＯＭのリ
ファレンスデコーダの一例を示す回路図、第４６図はア
ドレス入力とリファレンスカラムゲートの選択を示す図
表、第４７図はダミーセルナンド束のｎ＋１〜ｎ＋ｎの
構成を示す回路図、第４８図は冗長回路を有するＥＰＲ
Ｏ〜１の一般的な構成を示すブロック図、第４９図（ａ
）はアドレスバッファ回路およびアドレス変化検出回路
の一例を示す回路図、第４９図（ｂ）はパルス信号ＡＴ
Ｄを発生させる回路を示す回路図、第５０図は冗長回路
の一例を示す回路図、第５１図は冗長回路を含む本発明
の実施例を示す回路図、第５２図は第５１図に使用する
１５号を帛力する冗長回路を示す回路図、第５３図は冗
長回路を含む本発明の他の実施例を示す回路図、第５４
図は従来の半導体メモリ装置の構成を示した回路図、第
５５図は同装置におけるイコライズ信号φ、電圧Ｖ ｌ
＼、ＶＲｌ、 ＶＲ２及び信号ＡＳＢＳＤの相方関係を
示したタイムチャートである。 １・・第１のセンスアンプ、２・・・第２のセンスアン
プ、３・・第１のセンスアンプ、４・・・列デコーダ、
５・・・行デコーダ、１１，１２．１３・・ビット線バ
イアス回路、１４・・書き込み回路、２１・行アドレス
バツフア回路、２２・・・行デコーダ、２３・メモリセ
ルアレイ、２４・・・列アドレス・くソファ−路、２５
・・・列デコーダ、２６・・カラムゲートトランンスフ
、２７・・ＡＴＤ［！！Ｊ路、２８・・・センスアンプ
ロ路、２つ・・・出力バッファ四路、３６・・・プログ
ラムベリファイセンス回路、ＢＬ・・・ビット線、ＤＢ
Ｌｌ、ＤＢＬ２・・・ダミービット線、ＭＩＩ〜Ｍｍｎ
・・メモリセル、ＤＭＩＩ−ＤＭｍｌ、 ＤＭＩ２−Ｄ
Ｍｍ２・ ダミービット線。Ｑｌｌ、 Ｑ１０．
Ｑ１５・プリチャージ用トランジスタ、Ｑ１２． Ｑ
１４． Ｑ１０． ＱＩ７Ｑ２００ 、 Ｑ２０１
・・・イコライズ用トランジスタ。 図面の浄書（内容に変更なし） 第２図 第１図 第３図 第６図 第７図 第１０図 第１ 図 第１２図 第１５図 第 ６図 第 ９図 第２０図 第２ 図 第２２図 第２３図 第２４図 第２６図 第２５図 第２７図 第２８図 第２９図 第３２図 第３３図 ■−−−ビット線Ｂし ○−−−第１のダミービット線 ・−一一第２のダミービット線 ＢＬ ＢＬ ２ 第３４図（Ａ） 第３４図ＣＢ） 第３４図（Ｃ） 第３４図（Ｄ） 第３５図 第３７図＋１１ 第３７図（２） 第３７図（３） 第３７図（４） 箪３７図（５） 第３７図（６） 第３７図（ア） 第３７図（８） 第３７図（９） 第３７図（１０） 第３７図（１６） 第３７図（１７） 第３７図（旧） 第３７図（１９） 第３７図（２０） 第３７図（２１） 第３７図（２２） 第３７図（２３） 第３８図 第３９図 〇−−− 第１のダミービット線ＤＢＬ・−ｍ−第２の
ダミービット線 ＤＳＬ ２第３７図（（−○） 第３７図（１−１） 第４ 図 第４８図 ｃｃ ｃｃ ＣＣ ｃｃ 外部のＥＷＳ 第５０図 外部のＥＷＳ 第５４図 第５５図
の構成を示した回路図、第２図はｌ；ｉ］装置における
第１）第２及び第３のセンスアンプの構成を示した回路
図、第３図は同装置におけるイコライズｆ呂号φ、電圧
■１＼、ＶＲＩ、ＶＲ２及び龜号Ａ、Ｂ、Ｄの相互関係
を示したタイミンクチャート、第４図は本発明の第２の
実施例による第３のセンスアンプの構成を示した回路図
、第５図は本発明の第３の実施例による半導体メモリ装
置の構成を示した回路図、第６図は同装置におけるイコ
ライズ信号φ、電圧Ｖ１〜、ＶＲＩ、ＶＲ２及び信号Ａ
、Ｂ。 Ｄの相互関係を示したタイムチャート、知７図は本発明
の第４の実施例による半導体メモリ装置の構成を示した
回路図、第８図は同装置のプログラムベリファイ時に電
子注入量を増加させるための手段の構成を示した回路図
、第９図は同装置におけるアドレス信号、ＡＴＤパルス
信号、イコライズ信号φ、ラッチパルス、出力信号り及
び出力信号Ｆの相互関係を示したタイミンクチャート、
第１０図は第５の実施例による半導体メモリ装置の構成
を示した回路図、第１１図は第６の実施例による半導体
メモリ装置におけるリーク手段の構成を示した回路図、
第１２図は同装置における′電源電圧の変化と、ノード
Ｖ ｏｕｔの電位関係を示した説明図、第１３図は第１
の実施例をシリコン基板上で実現する際の回路配置を示
した図、第１４図はプリチャージ用のトランジスタを省
略した実施例を示す回路図、第１５図はメモリセルとダ
ミーセルのケート長の関係を示す素子平面図、第１６図
はフィードバック型バイアスを用いた実施例を示す回路
図、第１７図はフィードバックに用いるインバータを示
す図、第１８図〜第２４図は第１７図のインバータの各
種の実施例を示す回路図、第２５図はフィードバック型
ビット線バイアス回路の他の実施例を示す回路図、第２
６図はビット線バイアス回路の半導体記憶装置内での接
続の様子を示す回路図、第２７図および第２８図はビッ
ト線バイアス回路の他の実施例を示す回路図、第２９図
は第２７図に示した実施例の改良同を示す回路図、第３
０図はピント線型αとバイアス回路のフィードバック電
位との関係を示すクラブ、第３１図は第２９図と同様の
効果を得ることのできる他の実施例を示す回路図、第３
２図は）′４３１図のＣ１をダミービット線で置き換え
た本発明の実施例を示す回路図、第′３′３図はイコラ
イズ時間を改良しｔ：実施例を小す四路図、第′３４国
（Ａ）〜第３４図（Ｄ）はイコライスされるビット線と
ダミービット線との関係を示す説明図、第３５図はイコ
ライスされるビット線とダミービット線との関係を説明
するための２ビツト描成の半導体メモリ装置の概略横或
園、第３６図は第３５図の一部の詳細構成を示す回路図
、第３７図は第３５図の構成におけるイコライスされる
ビット線とダミービット線との関係を示す説明図、第３
８図は従来のナンド型ＲＯＭメモリセルアレイのパター
ン図、第３９図はその回路図、第４０図はナンド型ＲＯ
Ｍて免１図のメモリ装置を大曳した様子を示す回路図、
第４１図はダミーセルナンド束〕〜ｎの構成の一例を示
す回路図、第４２図は８本のワード線で構成されたメモ
リセルＮＡＮＤ束の例、第４３図は第４２図に示すすン
ド型ＲＯＭのワード線選択のためのデコーダの一例を示
す回路図、第４４図はアドレス入力とワード線選択を示
す図表、第４５図は第４２図に示すナンド型ＲＯＭのリ
ファレンスデコーダの一例を示す回路図、第４６図はア
ドレス入力とリファレンスカラムゲートの選択を示す図
表、第４７図はダミーセルナンド束のｎ＋１〜ｎ＋ｎの
構成を示す回路図、第４８図は冗長回路を有するＥＰＲ
Ｏ〜１の一般的な構成を示すブロック図、第４９図（ａ
）はアドレスバッファ回路およびアドレス変化検出回路
の一例を示す回路図、第４９図（ｂ）はパルス信号ＡＴ
Ｄを発生させる回路を示す回路図、第５０図は冗長回路
の一例を示す回路図、第５１図は冗長回路を含む本発明
の実施例を示す回路図、第５２図は第５１図に使用する
１５号を帛力する冗長回路を示す回路図、第５３図は冗
長回路を含む本発明の他の実施例を示す回路図、第５４
図は従来の半導体メモリ装置の構成を示した回路図、第
５５図は同装置におけるイコライズ信号φ、電圧Ｖ ｌ
＼、ＶＲｌ、 ＶＲ２及び信号ＡＳＢＳＤの相方関係を
示したタイムチャートである。 １・・第１のセンスアンプ、２・・・第２のセンスアン
プ、３・・第１のセンスアンプ、４・・・列デコーダ、
５・・・行デコーダ、１１，１２．１３・・ビット線バ
イアス回路、１４・・書き込み回路、２１・行アドレス
バツフア回路、２２・・・行デコーダ、２３・メモリセ
ルアレイ、２４・・・列アドレス・くソファ−路、２５
・・・列デコーダ、２６・・カラムゲートトランンスフ
、２７・・ＡＴＤ［！！Ｊ路、２８・・・センスアンプ
ロ路、２つ・・・出力バッファ四路、３６・・・プログ
ラムベリファイセンス回路、ＢＬ・・・ビット線、ＤＢ
Ｌｌ、ＤＢＬ２・・・ダミービット線、ＭＩＩ〜Ｍｍｎ
・・メモリセル、ＤＭＩＩ−ＤＭｍｌ、 ＤＭＩ２−Ｄ
Ｍｍ２・ ダミービット線。Ｑｌｌ、 Ｑ１０．
Ｑ１５・プリチャージ用トランジスタ、Ｑ１２． Ｑ
１４． Ｑ１０． ＱＩ７Ｑ２００ 、 Ｑ２０１
・・・イコライズ用トランジスタ。 図面の浄書（内容に変更なし） 第２図 第１図 第３図 第６図 第７図 第１０図 第１ 図 第１２図 第１５図 第 ６図 第 ９図 第２０図 第２ 図 第２２図 第２３図 第２４図 第２６図 第２５図 第２７図 第２８図 第２９図 第３２図 第３３図 ■−−−ビット線Ｂし ○−−−第１のダミービット線 ・−一一第２のダミービット線 ＢＬ ＢＬ ２ 第３４図（Ａ） 第３４図ＣＢ） 第３４図（Ｃ） 第３４図（Ｄ） 第３５図 第３７図＋１１ 第３７図（２） 第３７図（３） 第３７図（４） 箪３７図（５） 第３７図（６） 第３７図（ア） 第３７図（８） 第３７図（９） 第３７図（１０） 第３７図（１６） 第３７図（１７） 第３７図（旧） 第３７図（１９） 第３７図（２０） 第３７図（２１） 第３７図（２２） 第３７図（２３） 第３８図 第３９図 〇−−− 第１のダミービット線ＤＢＬ・−ｍ−第２の
ダミービット線 ＤＳＬ ２第３７図（（−○） 第３７図（１−１） 第４ 図 第４８図 ｃｃ ｃｃ ＣＣ ｃｃ 外部のＥＷＳ 第５０図 外部のＥＷＳ 第５４図 第５５図
Claims (1)
- 【特許請求の範囲】 １）少なくとも二進のデータを記憶するメモリセルと、
前記二進のデータの一方と等価な記憶状態にある第１の
ダミーセルと、前記二進のデータの他方と等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のダミーセルのそせぞれの記憶状態に応じて変化した
電圧を比較し、その結果に応じた第１の出力をする第１
のセンスアンプ部と、前記メモリセルと前記第２のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第２の出力をする第２のセンス
アンプ部と、前記第１の出力と前記第２の出力とを比較
することによって、前記メモリセルの記憶状態を検出す
る第３のセンスアンプ部とを備えた半導体メモリ装置。 ２）請求項１に記載の半導体メモリ装置において、前記
メモリセルが浮遊ゲートを有し、この浮遊ゲートに電子
が注入されるか否かで、二進のデータを記憶するもので
あることを特徴とする半導体メモリ装置。 ３）請求項１に記載の半導体メモリ装置において、前記
メモリセルに記憶されたデータを読み出すときに前記メ
モリセルの記憶状態に応じた電圧を出力するビット線と
、前記第１のダミーセルの記憶状態に応じた電圧を出力
する第１のダミービット線と、前記第２のダミーセルの
記憶状態に応じた電圧を出力する第２のダミービット線
と、をさらに備え、前記第１のセンスアンプ部は前記ビ
ット線と前記第１のダミービット線との電圧を比較する
ことによって、前記メモリセルの記憶状態に応じた第１
の出力を発生し、前記第２のセンスアンプ部は前記ビッ
ト線と前記第２のダミービット線との電圧を比較するこ
とによって、前記メモリセルの記憶状態に応じた第２の
出力を発生し、前記第３のセンスアンプ部は前記第１の
出力と前記第２の出力とを比較することによって、前記
メモリセルの記憶状態を検出するものであることを特徴
とする半導体メモリ装置。 ４）請求項３に記載の半導体メモリ装置において、前記
メモリセルが浮遊ゲートを有し、この浮遊ゲートに電子
が注入されるか否かで、二進のデータを記憶するもので
あることを特徴とする半導体メモリ装置。 ５）請求項４に記載の半導体メモリ装置において、前記
第１および第２のダミーセルとメモリセルとが電気的に
等価な接続をされており、前記第１のダミーセルの閾値
が電子の注入されたメモリセルの閾値とほぼ同じ高い値
となっていることを特徴とする半導体メモリセル。 ６）請求項３に記載の半導体メモリ装置において、前記
第１のダミービット線に微小電流を流してそれが浮遊状
態になることを防止するダミービット線リーク手段をさ
らに備えたことを特徴とする半導体メモリ装置。 ７）請求項４に記載の半導体メモリ装置において、前記
メモリセルの浮遊ゲートに電子が注入されていない場合
には、前記ビット線の電位が、前記第１のダミービット
線及び前記第２のダミービット線の電位のいずれよりも
低くなるように、前記ビット線と前記第１及び第２のダ
ミービット線のそれぞれにリーク電流路を形成するビッ
ト線電流リーク手段をさらに備えたことを特徴とする半
導体メモリ装置。 ８）請求項４に記載の半導体メモリ装置において、前記
メモリセルの浮遊ゲートに電子が注入されている場合に
は、前記ビット線の電位が、前記第１のダミービット線
及び前記第２のダミービット線の電位のいずれよりも高
くなるように、前記ビット線と前記第１及び第２のダミ
ービット線のそれぞれにリーク電流路を形成するビット
線電流リーク手段をさらに備えたことを特徴とする半導
体メモリ装置。 ９）請求項３に記載の半導体メモリ装置において、前記
メモリセルを選択するアドレス信号が変化すると、この
変化に対応して所定の期間導通状態となり、それぞれ前
記ビット線、第１のダミービット線、第２のダミービッ
ト線と電源間に接続され、前記ビット線、第１のダミー
ビット線、第２のダミービット線を所定の電位まで充電
するプリチャージ手段を備えたこととを特徴とする半導
体メモリ装置。 １０）請求項９に記載の半導体メモリ装置において、前
記ビット線、第１のダミービット線、第２のダミービッ
ト線のプリチャージ手段は、それぞれ直列に接続された
前記アドレス信号の変化に対応して所定の期間導通状態
となるドレインが接続されたデプレッショントランジス
タと、前記ビット線、第１ダミービット線、第２ダミー
ビット線のプリチャージ電圧を電源電圧以下に設定する
Ｐチャネルトランジスタとを備えたことを特徴とする半
導体メモリ装置。 １１）請求項３に記載の半導体メモリ装置において、前
記メモリセルを選択するアドレス信号が変化すると、こ
の変化に対応して所定の期間、前記ビット線と前記第１
のダミービット線間と前記第２のダミービット線間の電
位をイコライズするイコライズ手段をさらに備えたこと
を特徴とする半導体メモリ装置。 １２）浮遊ゲートを有し、この浮遊ゲートに電子が注入
されるか否かで、二進のデータを記憶する第１、第２の
メモリセルと、前記浮遊ゲートに電子が注入された前記
メモリセルと等価な記憶状態にある第１のダミーセル線
と前記浮遊ゲートに電子が注入していない前記メモリセ
ルと等価な記憶状態にある第２のダミーセル線と、前記
第１のメモリセルに記憶されたデータを読み出すときに
、前記第１のメモリセルの記憶状態に応じた電圧を出力
する第１のビット線と、前記第２のメモリセルに記憶さ
れたデータを読み出すときに、前記第２のメモリセルの
記憶状態に応じた電圧を出力する第２のビット線と、前
記第１のダミーセル線の記憶状態に応じた電圧を出力す
る第１のダミービット線と、前記第２のダミービット線
の記憶状態に応じた電圧を出力する第２のダミービット
線と、前記第１のビット線と前記第１ダミービット線と
の電圧を比較することによって、前記第１のメモリセル
の記憶状態に応じた第１の出力を発生する第１のセンス
アンプ部と、前記第１のビット線と前記第２ダミービッ
ト線との電圧を比較することによって、前記第１のメモ
リセルの記憶状態に応じた第２の出力を発生する第２の
センスアンプ部と、前記第１の出力と前記第２の出力と
を比較することによって、前記第１のメモリセルの記憶
状態を検出する第３のセンスアンプと、前記第２のビッ
ト線と、前記第１ダミービット線との電圧を比較するこ
とによって、前記第２のメモリセルの記憶状態に応じた
第４の出力を発生する第４のセンスアンプ部と、 前記第２のビット線と、前記第２のダミービット線との
電圧を比較することによって、前記第２のメモリセルの
記憶状態に応じた第５の出力を発生する第５のセンスア
ンプ部と、 前記第４の出力と前記第５の出力とを比較することによ
って、前記第２のメモリセルの記憶状態を検出する第６
のセンスアンプ部とを備えた半導体メモリ装置。 １３）請求項１２に記載の半導体メモリ装置において、 前記メモリセルを選択するアドレス信号が変化すると、
この変化に対応して所定の期間、前記第１のビット線と
前記第２のビット線と前記第１のダミービット線と、前
記第２のダミービット線間の電位をイコライズするイコ
ライズ手段を備えたことを特徴とする半導体メモリ装置
。 １４）請求項１３に記載の半導体メモリ装置において、 前記イコライズ手段は、前記第１のビット線と前記第１
のダミービット線間に接続された第１のイコライズトラ
ンジスタと、前記第２のビット線と前記第１のダミービ
ット線間に接続された第２のイコライズトランジスタと
前記第１のダミービット線と第２のビット線間に接続さ
れた第３のイコライズトランジスタとを備えたことを特
徴とする半導体メモリ装置。 １５）請求項１１に記載の半導体メモリ装置において、 “０”データ検知時にはビット線の電位が第１のダミー
ビット線の電位以上となり、“１”データ検知時にはビ
ット線の電位が第２のダミービット線の電位以下となる
ように前記ビット線、第１ダミービット線、第２のダミ
ービット線間に、前記アドレス信号の変化に対応して所
定の期間導通状態となるイコライズトランジスタを配置
したことを特徴とする半導体メモリ装置。 １６）請求項１１に記載の半導体メモリにおいて、 前記イコライズ手段は、前記ビット線と前記第１のダミ
ービット線間に接続された第１のイコライズトランジス
タと、前記第１のダミービット線と前記第２のダミービ
ット線間に接続された第２のイコライズトランジスタと
を備えたことを特徴とする半導体メモリ装置。 １７）請求項１１に記載の半導体メモリにおいて、 前記イコライズ手段は、前記ビット線と前記第２のダミ
ービット線間に接続された第１のイコライズトランジス
タと、前記第１のダミービット線と前記第２のダミービ
ット線間に接続された第２のイコライズトランジスタと
を備えたことを特徴とする半導体メモリ装置。 １８）請求項１６に記載の半導体メモリ装置において、 前記イコライズ手段は、前記ビット線と前記第２のダミ
ービット線間に接続された第３のイコライズトランジス
タをさらに備えたことを特徴とする半導体メモリ装置。 １９）請求項１０に記載の半導体メモリ装置において、 前記プリチャージ手段のうち、ビット線に接続されたプ
リチャージ手段の導通抵抗はダミービット線に接続され
たプリチャージ手段の導通抵抗よりも小さく設定された
ことを特徴とする半導体メモリ装置。 ２０）請求項１に記載の半導体メモリ装置において、 前記第３のセンスアンプ部の出力端と電源電圧端子との
間に、プルアップトランジスタを備えたことを特徴とす
る半導体メモリ装置。 ２１）請求項１に記載の半導体メモリ装置において、 前記第１のダミーセルの閾値電圧は、前記浮遊ゲートに
電子が注入されている前記メモリセルの閾値電圧より低
い値に設定されていることを特徴とする半導体メモリ装
置。 ２２）請求項３に記載の半導体メモリ装置において、前
記ビット線、第１のダミービット線、第２のダミービッ
ト線と電源間にそれぞれ設けられた負荷手段と 前記メモリセル、第１のダミーセル、第２のダミーセル
のドレインと前記負荷手段の間にそれぞれ設けられ、メ
モリセル、第１のダミーセル、第２のダミーセルのドレ
イン電圧所定レベル以下に設定するバイアストランジス
タが設けられたことを特徴とする半導体メモリ装置。 ２３）請求項２２に記載の半導体メモリ装置において、 バイアストランジスタのゲート電極には定電圧が供給さ
れていることを特徴とする半導体メモリ装置。 ２４）請求項２２に記載の半導体メモリ装置において、 前記メモリセルバイアストランジスタのゲート電極には
前記メモリセルのドレインの電位を反転増幅する第１の
インバータの出力が接続され、前記第１のダミーセル線
のバイアストランジスタのゲート電極には前記第１のダ
ミーセル線のドレインの電位を反転増幅する第２のイン
バータが接続され、前記第２のダミーセルのバイアスト
ランジスタのゲート電極には前記第２のダミーセルのド
レインの電位を反転増幅する第３のインバータの出力が
接続されていることを特徴とする半導体メモリ装置。 ２５）請求項２４に記載の半導体メモリ装置において、 前記インバータは閾電圧値がほぼ０のｎチャネルトラン
ジスタとｐチャネルトランジスタを直列接続した相補構
成を有することを特徴とする半導体メモリ装置。 ２６）請求項２４に記載の半導体メモリ装置において、 前記インバータはｎチャネルトランジスタとｐチャネル
トランジスタを直列接続した相補構成を有し、ｐチャネ
ルトランジスタと電源間に定電流源が接続されたことを
特徴とする半導体メモリ装置。 ２７）請求項２６に記載の半導体メモリ装置において、 前記定電流源はソースとゲートとを接続したデプレッシ
ョン型トランジスタであることを特徴とする半導体メモ
リ装置。 ２８）請求項２６に記載の半導体メモリ装置において、 前記定電流源はゲートを接地したデプレッション型トラ
ンジスタであることを特徴とする半導体メモリ装置。 ２９）請求項２６に記載の半導体メモリ装置において、 前記定電流源は電源電圧を複数の直列接続トランジスタ
で分圧した電圧をゲート入力とする、前記相補形インバ
ータと電源間に接続されたトランジスタであることを特
徴とする半導体メモリ装置。 ３０）請求項２４に記載の半導体メモリ装置において、 前記メモリセルのドレイン電圧の変化を反転増幅して前
記第１のインバータより低いフィードバック信号を出力
する第４のインバータと前記ビット線と電源間に接続さ
れゲート電極に前記第４のインバータの出力が供給され
るトランジスタとを備えたことを特徴とする半導体メモ
リ装置。 ３１）請求項２４に記載の半導体メモリ装置において、 前記メモリセル、第１のダミービット線、第２のダミー
ビット線のドレインとそれぞれのバイアストランジスタ
間に電源電圧をゲート入力とするデプレッション型トラ
ンジスタを接続したことを特徴とする半導体メモリ装置
。 ３２）請求項２５に記載の半導体メモリ装置において、 前記メモリセルのドレインと前記メモリセルのバイアス
トランジスタ間に書込み時に低い論理レベルとなる書き
込み制御信号をゲート入力とするデプレッション型トラ
ンジスタを接続したことを特徴とする半導体メモリ装置
。 ３３）請求の範囲４に記載の半導体メモリ装置において
、前記浮遊ゲートに電子が注入された前記メモリセルと
等価な状態にあるダミーセルの個数を増加させて必要な
ダミービット線の回路容量を得るようにしたことを特徴
とする半導体メモリ装置。 ３４）浮遊ゲートを有し、この浮遊ゲートに電子が注入
されるか否かで、二進のデータを記憶するメモリセルと
、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、 前記メモリセルに記憶されたデータを読み出すときに、
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線と、 前記ビット線と前記第１のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第１の出力をする第１のセンスアンプ部と、 前記ビット線と前記第２のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って前記メモリセルの記憶状態を検出する第３のセンス
アンプ部と、 前記メモリセルへデータを書き込んだ後に行うプログラ
ムベリファイデータリード時に前記第２のダミービット
線が出する電圧を、通常データリード時にメモリセルの
データを読み出す際の前記第２のダミービット線が出力
する電圧よりも高く設定する手段と、 前記プログラムベリファイ時に、前記第２のダミービッ
ト線が出力する電圧と、前記ビット線が出力する電圧と
を比較することによって、前記メモリセルの記憶状態を
検出する第４のセンスアンプ部と、 前記データを読み出す時は前記第３のセンスアンプ部の
検出結果を出力し、前記プログラムベリファイデータリ
ード時は前記第４のセンスアンプ部の検出結果を出力す
る出力切換手段とを備えたことを特徴とする半導体メモ
リ装置。 ３５）浮遊ゲートを有し、この浮遊ゲートに電子が注入
されるか否かで、二進のデータを記憶するメモリセルと
、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある、第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部とを備え、前記浮遊ゲートに電子が注入され
ていないメモリセルに流れる電流より、前記第２のダミ
ービット線に流れる電流が少ないことを特徴とする半導
体メモリ装置。 ３６）浮遊ゲートを有し、この浮遊ゲートに電子が注入
されるか否かで、二進のデータを記憶するメモリセルと
、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較し、その結果に応
じた第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って前記メモリセルの記憶状態を検出する第３のセンス
アンプ部と、 電源電圧に対応し、前記電源電圧よりも所定値だけ低い
電圧を出力する電圧低下回路と、 ドレインが前記第１のダミーセルのドレインに接続され
、ゲートが前記電圧低下回路の出力に接続される前記浮
遊ゲートに電子が注入されない前記メモリセルと等価な
状態にある第３のダミーセルとを具備したことを特徴と
する不揮撥性半導体メモリ。 ３７）バイナリデータの“０”あるいは“１”をガラス
マスクにパターン化することにより製造段階でバイナリ
データを記憶するメモリセルと、前記バイナリデータの
“１”が記憶された前記メモリセルと等価な記憶状態に
ある第１のダミーセルと、前記バイナリデータの“１”
が記憶された前記メモリセルと等価な記憶状態にある第
２のダミーセルと、前記メモリセルと前記第１のダミー
セルのそれぞれの記憶状態に応じて変化した電圧を比較
し、その結果に応じた第１の出力をする第１のセンスア
ンプ部と、前記メモリセルと前記第２のダミーセルのそ
れぞれの記憶状態に応じて変化した電圧を比較し、その
結果に応じた第２の出力をする第２のセンスアンプ部と
、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部とを備えた半導体メモリ装置。 ３８）請求項３７に記載の半導体メモリ装置において、 前記メモリセルに記憶されたデータを読み出すときに前
記メモリセルの記憶状態に応じた電圧を出力するビット
線と、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線とをさらに備え、前記第１のセ
ンスアンプ部は前記ビット線と前記第１のダミービット
線との電圧を比較することによって前記メモリセルの記
憶状態に応じた第１の出力を発生し、前記第２のセンス
アンプ部は前記ビット線と前記第２のダミービット線と
の電圧を比較することによって前記メモリセルの記憶状
態に応じた第２の出力を発生し、前記第３のセンスアン
プ部は前記第１の出力と前記第２の出力とを比較するこ
とによって前記メモリセルの記憶状態を検出することを
特徴とする半導体メモリ装置。 ３９）バイナリデータの“０”あるいは“１”をＭＯＳ
トランジスタがデプレッション型かエンハンスメント型
かでデータを記憶する不揮撥性メモリセルと、 ｎ個の前記メモリセルとナンド選択トランジスタを直接
に接続してなるナンド束トランジスタ列と、 前記ナンド束トランジスタ列が複数組接続され、前記メ
モリセルに記憶されたデータを読み出すときに前記メモ
リセルの記憶状態に応じた電圧を出力するビット線と、 前記ナンド束トランジスタ列と同様の構成を有し、前記
デプレッション型メモリセルと等価な１個の第１ダミー
セルと前記エンハンスメント型メモリセルと等価な（ｎ
−１）個の第１のダミーセルとナンド選択トランジスタ
とを直列に接続してなる第１のダミーナンド束トランジ
スタ列と、前記第１のダミーセルナンド束トランジスタ
列が複数個接続され、前記デプレッション型の第１のダ
ミーセルの記憶状態に応じた電圧を出力する第１のダミ
ービット線と、 前記ナンド束トランジスタ列と同様の構成を有し、前記
エンハンスメント型メモリセルと等価なｎ個の第２のダ
ミーセルとナンド選択トランジスタとを直列に接続して
なる第２のダミーナンド束トランジスタ列と、 前記ダミーナンド束トランジスタ列が複数組接続され、
エンハンスメント型第２のダミーセルの記憶状態に応じ
た電圧を出力する第２のダミービット線と、 前記ビット線と前記第１のダミービット線との電圧を比
較することによって前記メモリセルの記憶状態に応じた
第１の出力を発生する第１のセンスアンプ部と、 前記ビット線と前記第２のダミービット線との電圧を比
較することによって前記メモリセルの記憶状態に応じた
第２の出力を発生する第２のセンスアンプ部と、 前記第１の出力と前記第２の出力を比較することによっ
て前記メモリセルの記憶状態を検出する第３のセンスア
ンプ部とを備えた不揮撥性半導体メモリ装置。 ４０）請求項３９に記載の不揮撥性半導体メモリ装置に
おいて、 異なる行線にゲートが接続された前記デプレッション型
の第１のダミーセルをおのおの１個有するｎ種数の前記
第１のダミーナンド束トランジスタと、 同じ種数の前記第１のダミーナンド束トランジスタ列が
複数組接続されたｎ本のダミービット線群と、前記第１
のダミービット線に、前記行線選択信号に対応して選択
された前記デプレッション型の第１のダミーセルの記憶
状態に応じた電圧を出力するため、 前記ｎ本のダミービット線群から、行線選択信号に対応
して１本のダミービット線を選択する選択手段とをさら
に備えたことを特徴とする不揮撥性半導体メモリ装置。 ４１）ビット線と、ワード線と、前記ビット線と前記ワ
ード線の交点にメモリセルが配置されたメモリセルアレ
イと、前記メモリセルアレイに併設して設けられた予備
メモリセルアレイと、前記メモリセルアレイ中に不良セ
ルがあることを記憶するためのプログラム手段と、前記
メモリセルアレイ中に不良セルがある場合には、前記プ
ログラム手段の出力に応答して、前記不良セルの代りに
前記予備メモリセルアレイ中より予備メモリセルを選択
する選択手段と、前記メモリセルと等価なダミーセルの
ドレインが接続され、基準電位を発生するダミービット
線と、 前記ビット線にあられれる電圧と、前記ダミービット線
にあられれる電圧を比較し、選択されたメモリセルのデ
ータを読み出すセンスアンプと、データ読み出し時所定
の時間前記ビット線と前記ダミービット線をイコライズ
するイコライズ手段とを備え、 前記メモリセル中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記イコライズ手段によ
るイコライズ時間を、前記所定の時間より長くするよう
にした半導体メモリ装置。 ４２）請求項４１に記載の半導体メモリ装置において、 前記イコライズ手段は、前記ビット線と前記ダミービッ
ト線間に接続されたイコライズトランジスタと、 前記プログラム手段の出力信号が第１の論理レベルのと
き、データ読み出し時に前記イコライズトランジスタの
ゲート電極に供給され、前記イコライズトランジスタの
オン・オフを制御するイコライズパルス信号であって、
第１のパルス幅を有する前記イコライズパルス信号を出
力し、前記プログラム手段の出力信号が第２の論理レベ
ルのとき、データ読み出し時に前記第１のパルス幅より
長い前記イコライズパルス信号を出力する遅延回路とを
備えたことを特徴とする半導体メモリ装置。 ４３）請求項４２に記載の半導体メモリ装置において、 前記遅延回路は、インバータと、 前記インバータと電源間に接続され、ゲート電極が前記
インバータの入力に接続された第１のＭＯＳトランジス
タと、ゲート電極が前記プログラム手段の出力信号に接
続され、前記第１のＭＯＳトランジスタと並列に接続さ
れた第２のＭＯＳトランジスタとを備えたことを特徴と
する半導体メモリ装置。 ４４）ビット線と、 ワード線と、浮遊ゲートを有し、この浮遊ゲートに電子
が注入されるか否かで二進データを記憶するメモリセル
と、 前記ビット線と前記ワード線の交点に前記メモリセルが
配置されたメモリセルアレイと、前記メモリセルアレイ
に併設して設けられた予備メモリセルと、 前記メモリセルアレイ中に不良セルがあることを記憶す
るためのプログラム手段と、 前記メモリセルアレイ中に不良セルがある場合には、前
記プログラム手段の出力に応答して前記不良セルの代り
に前記予備メモリセルアレイ中より予備メモリセルを選
択する選択手段と、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記第１のダ
ミーセルの記憶状態に応じた電圧を出力する第１のダミ
ーセルの記憶状態に応じた電圧を出力する第１のダミー
ビット線と、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、前記第
２のダミーセルの記憶状態に応じた電圧を出力する第２
のダミービット線と、前記メモリセルと前記第１のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第１の出力をする第１のセンス
アンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部と、 データ読み出し時、所定の時間前記ビット線と前記第１
のダミービット線と前記第２のダミービット線をイコラ
イズするイコライズ手段と前記メモリセルアレイ中に不
良セルがある場合には、前記プログラム手段の出力に応
答して、前記イコライズ手段によるイコライズ時間を前
記所定の時間より長くするようにした半導体メモリ装置
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/778,088 US5258958A (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| PCT/JP1990/000755 WO1990016069A1 (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| EP90908645A EP0477369B1 (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| DE69031276T DE69031276T2 (de) | 1989-06-12 | 1990-06-08 | Halbleiterspeicheranordnung |
| US08/111,050 US5321655A (en) | 1989-06-12 | 1993-08-24 | Semiconductor memory device |
| US08/197,410 US5450361A (en) | 1989-06-12 | 1994-02-16 | Semiconductor memory device having redundant memory cells |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-148677 | 1989-06-12 | ||
| JP14867789 | 1989-06-12 | ||
| JP1040690 | 1990-01-19 | ||
| JP2-10406 | 1990-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263693A true JPH03263693A (ja) | 1991-11-25 |
| JP2856848B2 JP2856848B2 (ja) | 1999-02-10 |
Family
ID=26345664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14564090A Expired - Lifetime JP2856848B2 (ja) | 1989-06-12 | 1990-06-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856848B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003151265A (ja) * | 2001-11-05 | 2003-05-23 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置並びにその駆動方法 |
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| US7286430B2 (en) | 2000-11-27 | 2007-10-23 | Hitachi, Ltd. | Semiconductor device |
| US7375544B2 (en) | 2003-02-27 | 2008-05-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having logic level decision circuit and inter-semiconductor apparatus signal transmission system |
| JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
| CN113450860A (zh) * | 2020-03-25 | 2021-09-28 | 爱思开海力士有限公司 | 存储器设备及其操作方法 |
-
1990
- 1990-06-04 JP JP14564090A patent/JP2856848B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2856848B2 (ja) | 1999-02-10 |
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